JP3154414B2

JP3154414B2 - 追記型光ディスクの信号処理用半導体集積回路

Info

Publication number: JP3154414B2
Application number: JP01141391A
Authority: JP
Inventors: 圭一越智
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-01-07
Filing date: 1991-01-07
Publication date: 2001-04-09
Anticipated expiration: 2016-04-09
Also published as: JPH04212758A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は追記型光ディスク、す
なわち追記型のコンパクトディスクのディジタル信号処
理を行う信号処理用半導体集積回路関する。

【０００２】

【従来の技術】最近、レーザによる光記憶メディアとし
て、オーディオ用コンパクトディスクが多く用いられて
おり、アナログレコードからコンパクトディスクへと置
き換えが進んでいる。

【０００３】一方、ディジタルデータの記憶メディアと
して従来、大容量メモリとして使用されていた磁気メモ
リの領域にコンパクトディスクを利用して、コンピュー
タのデータ等を記録／再生するいわゆるＣＤ−ＲＯＭが
用いられるようになってきた。このＣＤ−ＲＯＭは、オ
ーディオ用コンパクトディスクとシステムのコンパチビ
リティを保ちながら、オーディオ信号領域に、コンピュ
ータのデータ、静止画、グラフィックス等を記録でき、
記録可能容量が５４０Ｍバイトでオーディオ用コンパク
トディスクと同様に大量複製、配布の用途に使用され
る。

【０００４】これらの従来のコンパトディスクとして
は、上述したようにオーディオ用コンパクトディスクや
電子出版等に用いられるＣＤ−ＲＯＭが存在するが、こ
れらはいずれも読出し等用のＲＯＭ（リード・オン・メ
モリ）タイプであり、コンパクトディスクを製造するメ
ーカが予め情報をディスク上に記録している。このコン
パクトディスクを再生するために、デコーダ再生機器が
各種メーカから多く出されているが、これらの機器は再
生専用器であり、書き込み用回路については、何ら対応
がなされていない。

【０００５】ところで、最近コンパクトディスク規格を
満足する追記型光ディスクが提案され、この追記型ディ
スクに記録、再生を行なうフォーマットを制定したいわ
ゆるオレンジブック標準も提案されている。

【０００６】

【発明が解決しようとする課題】上述したように、従来
はコンパクトディスクへの記録はコンパクトディスク製
造メーカ側が行なっていたため、その記録用装置は記録
等用の大型のものであった。また、従来のコンパクトデ
ィスクのデコーダ、再生機器は上述したように、再生等
用であり、再生等用器にコンパクトディスク製造用メー
カが使用する記録装置を組み込むには無理がある。この
発明は追記型コンパクトディスクに対して記録し再生す
るためのいわゆるオレンジブック準拠した半導体集積回
路を提供し、シスコン、ホストＣＰＵの負担を少なくし
システムとして高速な処理が行える装置を提供すること
をその課題とする。

【０００７】

【課題を解決するための手段】この発明は、書き込み用
データ信号を記憶する記憶手段、前記記憶手段へのアド
レスを発生するアドレス発生回路、前記データ信号内の
ヘッダ部を格納するレジスタ、サブヘッダ部を格納する
レジスタ、ブロックの同期信号に同期してヘッダのタイ
ムをインクリメントするインクリメント回路、これらの
各回路の動作を制御する制御回路、とを備え、前記制御
回路に供給される制御信号に応じて、前記記憶手段に取
り込まれた前記データ信号にヘッダデータまたはサブヘ
ッダデータを付加するかしないか選択し、前記ヘッダの
レジスタに、前記インクリメント回路からの出力を供給
し、前記ヘッダのレジスタは最初のブロックでは初期値
が入力されると共に、次段のブロック以降、前記インク
リメント回路からの出力により、インクリメントされる
ことを特徴とする。

【０００８】また、この発明は、光ディスクより読み出
されたデータを記憶する記憶手段、このデータに対して
エラー訂正処理、エラー検出処理を行ない、処理を施し
たデータを前記記憶手段に書き込む手段、前記記憶手段
に書き込まれた処理済みのデータからヘッダまたはサブ
ヘッダを読み出しレジスタに格納する手段、オーディオ
フラグを検知するオーディオフラグチェック回路、とを
備え、前記サブヘッダが２度書きされている場合、２度
書きされたサブヘッダの前側に対応する前記オーディオ
フラグが０の時、前側のサブヘッダデータを前記レジス
タに、２度書きされたサブヘッダの前側に対応する前記
オーディオフラグが１の時、後ろ側のサブヘッダデータ
を前記レジスタに書き込むことを特徴とする。

【０００９】

【作用】上述したように、この発明によれば、オーディ
オフラグを用いずとも、イレージャー訂正による２シン
ボル訂正が可能となり、オーディオフラグ用のＲＡＭを
用いることなく高いエラー訂正能力を発揮できる。又、
レンジ外の場合にエラーフラグを立てるように構成する
ことで、誤訂正が防止できると共に、次の訂正でエラー
訂正を行なえる場合があり、エラー訂正の範囲が拡げる
ことができる。

【００１０】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１１】図１はこの発明による信号処理用半導体集
積回路の概略ブロック図、図２は全体構成を示すブロッ
ク図である。

【００１２】図１及び図２に示したように、コンパクト
ディスク−デジタルオーディオ（以下、ＣＤ−ＤＡと略
記する。）インターフェース回路１００には、コンパク
トディスクより読み出され、ＥＦＭ復調された信号をＣ
ＩＲＣ（クロス・インターリーブド・リードソロモン・
コード）復調することによりエラー訂正された信号（以
下、ＣＤ−ＤＡ信号と略記する。）のシリアル信号が取
り込まれる。そして、このＣＤ−ＤＡインターフェース
回路1００にて、シリアル信号をパラレル信号に変換す
る。

【００１３】一方、上述のＣＤ−ＤＡ信号は、スクラン
ブルされているので、取り込まれたＣＤ−ＤＡ信号はデ
スクランブルされ、外部の容量１２８Ｋビットのスタテ
ィック型のランダムアクセスメモリ(以下、ＲＡＭと略
記する。)１０へこの信号を格納すべく、内部データバ
ス１へ送出する。また、この時、ＣＤ−ＤＡインターフ
ェース回路１００からは、内部アドレスバス２にＲＡＭ
１０へ書き込むためのアドレスデータが与えられる。内
部データバス１に送出された読み出しデータ信号はＲＡ
Ｍインターフェース８８０を介して、ＲＡＭ１０ヘ与え
られる。ＲＡＭ１０は、ＲＡＭインターフェース８８０
を介して、内部アドレスデータバス２に与えられたアド
レスデータにてアドレス指定され、ＲＡＭ１０の所定領
域に上記読み出しデータ信号が格納される。

【００１４】また、ＣＤ−ＤＡインターフェース回路１
００には、ＣＩＲＣのデコード時にエラー訂正ができな
かったことを示すオーディオ（Ａ）フラグが与えられ
る。このＡフラグはエラーディテクションとして、前述
と同様にして内部データバス１、ＲＡＭインターフェー
ス８８０を介してＲＡＭ１０の所定領域に格納される。
更に、ＣＤ−ＤＡインターフェース回路１００には、読
み出し時のワード同期信号並びに書き込み時のシリアル
アウトイネーブル（ＳＯＥ）信号が入力される。書き込
み時には、ＳＯＥ信号に基きブロック同期信号が作成さ
れる。ＣＤ−ＤＡインターフェース回路１００は、書き
込み時には、ライトデータをＲＡＭ１０から読出し、そ
して、そのデータにスクランブルを施して、パラレル信
号をシリアル信号に変換して出力する。

【００１５】エラー訂正符号（以下、ＥＣＣと略記す
る。）生成並びにエラー訂正回路２００は、ＲＡＭ１０
に格納された読み出しデータを取り出し、エラー訂正を
行ない、エラー訂正を行なったデータを内部データバス
１、ＲＡＭインターフェース８８０を介して、ＲＡＭ１
０の所定領域に格納する。ＲＡＭ１０はＲＡＭインター
フェース８８０を介しＥＣＣ付加／エラー訂正回路２０
０より内部アドレスバス２に与えられたアドレスデータ
にてアドレス指定される。

【００１６】更に、ＥＥＣ付加／エラー訂正回路２００
は書き込み時には、ＲＡＭ１０に格納された書き込み用
データを読み出してＥＣＣを生成し、このＥＣＣを前述
と同様にＲＡＭ１０の所定領域に格納する。

【００１７】エラー検出符号（以下、ＥＤＣという。）
付加並びにエラー検出回路３００は、ＲＡＭ１０に格納
された読み出しデータを取り出し、エラー検出を行な
う。書き込み時には、ＲＡＭ１０に格納された書き込み
用データを読み出しＥＤＣを生成し、このＥＤＣを内部
ＲＡＭ１０の所定領域に格納する。この時ＲＡＭ１０の
アドレス指定はＥＤＣ／セクタロジックのアドレス発生
回路４５０にて発生されたアドレスが内部アドレスバス
２を介してＲＡＭインターフェース８８０に与えられる
ことにより行なわれる。

【００１８】セクターロジック回路４００はＲＡＭ１０
に取り込まれたデータよりヘッダ、サブヘッダを読み出
す。そして、読み出したヘッダ、サブヘッダを後述する
外部に設けられたこの集積回路のシステムを制御するた
めのシステムコントローラ用プロセッサ(以下、シスコ
ンという。)とのインターフェースを行なうシスコンイ
ンターフェース５００内のシスコンレジスタに格納す
る。又セクタロジック回路４００は、シスコンレジスタ
に格納されたヘッダー、サブヘッダーを取り込み、この
データを内部データバス１を介してＲＡＭ１０内のデー
タに付加する。この時ＲＡＭ１０のアドレス指定はＥＤ
Ｃ／セクターロジックのアドレス発生回路４５０にて発
生されたアドレスが内部アドレスバス２を介して、ＲＡ
Ｍインタフェース８８０に与えられることにより行なわ
れる。

【００１９】シーケンサー３５０は、ＥＣＣ付加／エラ
ー訂正回路２００、ＥＤＣ付加／エラー検出回路３０
０、セクタロジック回路４００及びＥＤＣ／セクタロジ
ックアドレス発生回路４５０の各回路を夫々制御する。

【００２０】ＲＡＭページ間ＤＭＡロジック回路８５０
は、ＲＡＭ１０のＩ／ＯバッファとＡＤＰＣＭバッファ
間とのページ単位でのダイレクト・メモリ・アクセス
（以下、ＤＭＡと略記する。）転送するための回路であ
る。

【００２１】ホストインターフェース回路６００は、外
部のホストＣＰＵ(以下、ホストという。)のホストデー
タバスとのインターフェースを行なうと共に、ホストと
ＲＡＭ１０間のＤＭＡのための制御を行なう。そして、
このホストインタフェース回路６００とシスコンインタ
フェース回路５００間は後述する通信機能ブロック回路
７００で互いに接続され、ホストとシスコン間でコマン
ド、インディケーションのやり取りが行なわれる。

【００２２】シリアルポート回路９００は、ＲＡＭ１０
のデータを読み出し、シリアルに出力すると共に、シリ
アルに入力されたデータをＲＡＭ１０に書き込む。又読
み出しデータをシリアルに出力する。

【００２３】アービトレーションロジック回路８００
は、ＣＤ−ＤＡインターフェース１００、シーケンサー
３５０、セクターロジック回路４００、ホストインター
フェース６００、ＲＡＭページ間ＤＭＡロジック回路８
５０、シリアルポート９００と接続され、各回路からＲ
ＡＭ１０へのアクセス要求が衝突したときの調停をする
もので、予め決められた優先順位に従って、ＲＡＭ１０
へのアクセスを決定する。

【００２４】ＲＡＭインターフェース回路８８０は、内
部データバス１、内部アドレスバス２、ＲＡＭ書き込み
信号、読み出し信号を出力する。

【００２５】シスコンインターフェース回路５００は、
システムコントロール用プロセッサバスとのインターフ
ェースを行なうと共に、回路単位のステートの決定、各
部の制御を行なう。そして前述したように、このシスコ
ンインタフェース回路５００とホストインタフェース回
路６００間は通信機能ブロック回路７００で互いに接続
され、ホストとシスコン間でコマンド、インディケーシ
ョンのやり取りが行なわれる。

【００２６】通信機能ブロック回路７００は、コマンド
レジスタファイル、インディケイションレジスタファイ
ルを備え、ホストとシスコン間の通信を制御する。

【００２７】マスターステートロジック回路９５０は、
ブロック同期に合わせて、チップ全体のステートをコン
トロールするともに、シスコンがチップのステートをモ
ニターする時に用いられる。

【００２８】この実施例における半導体集積回路は、概
略上記のように構成され、斯かる各回路が同一の半導体
基板上に設けられ、１チップのディジタル信号処理用半
導体装置が形成されるものであるが、上記各部の具体的
構成を第２図以下の図面を参照して順次説明して行く。

【００２９】（１）ＣＤ−ＤＡインターフェース１００
（図３参照）図３はＣＤ−ＤＡインターフェース１００の詳細を示す
ブロック図である。

【００３０】ＣＤ−ＤＡインターフェース回路１００に
は、コンパクトディスクより読み出されたＣＤ−ＤＡ信
号のシリアル信号からなるＲＤＡＴＡがシリアルパラレ
ル変換用シフトレジスタ１０１に入力される。

【００３１】一方、ワード同期信号はビットカウンタ１
１４に入力される。このカウンタ１１４はワード同期信
号によりリセットされ、０〜９７までカウントする。こ
のカウンタ１１４の出力はデコーダ１１５に与えられ、
このデコーダ１１５にてカウンタ値が算出される。そし
て、その算出されたカウンタ値は制御回路１２５に供給
される。制御回路１２５はワード同期後、カウンタ１１
４の値が所定値になるとシフトレジスタ１０１に信号を
与える。このシフトレジスタ１０１は制御回路１２５か
らの信号に基づいて、ＲＤＡＴＡを取り込み、ＲＤＡＴ
Ａを１６ビット取り込むと、パラレルにセレクタ１０３
へ１６ビットの信号を出力する。

【００３２】セレクタ１０３は、シスコンにより制御さ
れ、ＲＡＭ１０から読み出されたデータを取り込むレジ
スタ１０２の出力と上記シフトレジスタ１０１の出力の
どちらか一方を選択して出力する。今ＣＤからのデータ
の読み込み時とすると、セレクタ１０３はシフトレジス
タ１０１の出力を選択して出力する。このセレクタ１０
３からの出力は同期パターン検出回路１０７及び排他的
論理和回路１０５に供給される。

【００３３】同期パターン検出回路１０７が取り込まれ
たＲＤＡＴＡから同期信号を検出すると、検出回路１０
７から夫々ブロック同期信号発生器１１８と制御回路１
２５へ信号を供給する。制御回路１２５は、この同期信
号検出に基づいてブロック同期を取り、ワードカウンタ
１１６をリセットすると共に、ブロック同期信号発生器
１１８からページカウンタ１１９に信号を与える。この
ページカウンタ１１９は図４に示すようにページングさ
れたＲＡＭ１０のページを選択するために用いられる。

【００３４】ここで、外部ＲＡＭ１０について簡単に説
明する。この実施例においては、８Ｋ×１６Ｗの外部Ｒ
ＡＭ１０が接続されており、このＲＡＭ１０は図４に示
すようにページングされる。そして、ディスクから読み
出されたＲＤＡＴＡ又ディスクに書き込むデータＷＤＡ
ＴＡはＩＯバッファのページ０から３にサイクリックに
ブロック単位でストアされる。又、ＩＯバッファとＡＤ
ＰＣＭバッファとの間はＲＡＭページ間ＤＭＡロジック
回路８５０によりページ単位でデータの転送を行なうよ
うに構成されている。この動作については後述する。

【００３５】図５はＩＯバッファのデータフォーマット
を示し、この実施例においては４つのフォーマットが選
択可能である。どのフォーマットを選択するかはシスコ
ンからの信号又はセクターロジック回路４００から出力
されるビット５、８により決定される。夫々のフォーマ
ットに従い夫々データを書き込むべきアドレスが決めら
れている。

【００３６】而して、同期パターン検出回路１０７が同
期パターンを検出することで、ブロック同期が取られ、
ワードカウンタ１１６がリセットされ、その出力が絶対
アドレス発生器１２１に与えられると共に、ページカウ
ンタ１１９の出力がデコーダ１２により算出され、この
デコーダ１２０によりページ数が同じく絶対アドレス発
生器１２１に供給され、このアドレス発生器により、図
４及び図５に対応するアドレスが３ステートバッファ１
２２を介して内部アドレスバス２に与えられる。まず初
めはＩＯバッファのページ０にＲＤＡＴＡをストアす
る。そして、次の同期パターンによりページカウンタ１
１９はインクリメントされ、ページ１にデータがストア
されていく。又、ページ０のデータに対してはＥＣＣ、
ＥＤＣ、ＨＲＤ(セクターロジック回路４００で行なう
処理)が後述の各回路の動作で行なわれる。そしてブロ
ック同期ごとにページカウンタ１１９をインクリメント
し処理を繰り返す。

【００３７】３ステートバッファ１２２はアービトレー
ションロジック回路８００より出力されるアドレスイネ
ーブル(ＡＥ)信号により制御される。

【００３８】一方、シフトレジスタ１０１からセレクタ
１０３にて選択されたＲＤＡＴＡはスクランブルされて
いるので、排他的論理和回路１０５によりスクランブラ
・デスクランブラ回路１０４から出力される１、０信号
と排他的論理和することによりデスクランブルされ、セ
レクタ回路１１０へ供給される。

【００３９】又、オーディオフラグは制御回路１２５に
て取り込みのタイミングが制御され、シフトレジスタ１
２３に取り込まれ、このシフトレジスタ１２３の出力は
オア回路１０８を介して、シリアルパラレル変換用シフ
トレジスタ１０９に供給されると共に、３ステートバッ
ファ１１２、１１３を介して内部データバス１並びにセ
クターロジック回路４００へフラグとして供給される。
シフトレジスタ１０９の出力はセレクタ１１０へ供給さ
れる。シフトレジスタ１０９及びセレクタ１１０は制御
回路１２５により制御される。シフトレジスタ１０９に
オーディオフラグを取り込むのは、このオーディーオフ
ラグをホスト側も知りたい場合があるので、前述したペ
ージの余分な領域にこのフラグを書き込むように制御す
る際に用いるためである。セレクタ１１０にて選択され
たデータは３ステートバッファ１１１を介してＲＡＭ１
０へこの信号を格納すべく、内部データバス１へ送出す
る。また、この時、内部アドレスデータバス２にＲＡＭ
１０へ書き込むためのアドレスデータが絶対アドレス発
生器１２１から与えられる。

【００４０】制御回路１２５にはシステム制御信号並び
に書き込み時のブロック同期及びシリアルアウトイネー
ブルＳＯＥ信号が入力される。又、制御回路からはリー
ド／ライト時にアービトレーションロジック８００に読
み込み又は書き込みを要求するＲＱ信号を出力する。そ
して、３ステ-トバッファ１１１、１１２、１１３はＲ
Ｑ信号に対応するアービトレーションロジック回路８０
０からのライトイネーブル信号ＷＥにより制御される。

【００４１】デコーダ１２０からはページ信号が出力さ
れ、この信号がＥＤＣ、ＥＣＣのアドレスを発生する回
路に夫々供給される。又、シフトレジスタ１０６からは
ＲＡＭ１０から読み出した書き込みデータＷＤＡＴＡが
排他的論理和回路１０５でスクランブラ・デスクランブ
ラ回路１０４から出力される信号との論理和を取り、ス
クランブルされた信号が入力される。そしてこの信号が
シリアル信号として出力される。スクランブラ・デスク
ランブラ回路１０４から所定の１、０の信号を出力し、
排他的論理和を取ることにより、読み出し信号はデスク
ランブラされ、書き込み信号はスクランブルされる。従
ってこのスクランブラ・デスクランブラ回路１０４は書
き込みと読み出しに兼用している。

【００４２】そして、シフトレジスタ１０１の１６ビッ
トデータの５ビット目と８ビット間はビット５、８信号
としてセクターロジック回路４００に供給される。

【００４３】(２)ＥＣＣ付加／エラー訂正回路２００
(図６ないし図１４参照)

【００４４】ＥＣＣ付加／エラー訂正回路２００は、Ｒ
ＡＭ１０に格納された読み出しデータを取り出し、エラ
ー訂正を行ない、エラー訂正を行なったデータを内部デ
ータバス１、ＲＡＭインターフェース８８０を介して、
図５のフォーマットに従ってＲＡＭ１０の所定領域に格
納し、書き込み時には、フォーマットに従ってＲＡＭ１
０の所定領域に格納された書き込み用データを読み出し
ＥＥＣを生成し、このＥＣＣを前述と同様にＲＡＭ１０
の所定領域に格納するものである。

【００４５】このＥＣＣ付加／エラー訂正回路２００の
具体的実施例を説明する前に、この実施例における回路
の特徴について述べる。

【００４６】この実施例におけるＥＣＣ付加／エラー訂
正回路２００はエラー訂正とＥＣＣ生成を一体化してい
る。即ち、シンドローム(以下、ｓｙと略記する。)計算
回路２１１、ＧＦ演算部２３０、アドレス発生部２５
０、書き込み用レジスタを共通に用いるように構成され
ている。

【００４７】この実施例の回路では、ＥＣＣ生成時のシ
ンドローム計算で、Ｐ、Ｑパリテイ部に相当するアドレ
スのデータを読み込むときに、アドレス発生部２５０よ
り信号(ＰＰＱＱ)を発生し、ｓｙ計算回路２１１の入口
のゲートをディセブルしてゼロをｓｙ計算回路へロード
するよう構成されている。

【００４８】ＧＦ演算部２３０の入力部にセレクタを設
け、そのセレクタの片方の入力に係数を発生する機構を
持たせ、エラー訂正とパリティ生成の両方に対応させる
ように構成されている。

【００４９】又このＥＣＣ付加／エラー訂正回路２００
はシーケンサー３５０にて制御されるが、シーケンサー
３５０で訂正及び生成時のシンドローム計算を同一のコ
ード(サブルーチン)で行なうように構成されている。

【００５０】上記のように構成することで、ＥＣＣ生
成、エラー訂正の両方の機能を回路規模を小さく実現で
きる。シーケンサー３５０についてもサブルーチン化に
よって、小さい規模で実現できる。

【００５１】ＣＤ−Ｉのフォーマットでのエンコード、
デコード時とも、ｓｙ計算時、アドレス発生部２５０よ
りヘッダに相当するデータのアドレスを発生するときに
(ＰＰＱＱＦ１)を出力して、ｓｙ計算回路２１１の入口
のゲートをディセイブルしてゼロをｓｙ計算回路２１１
へロードするように構成されている。

【００５２】ＣＤ−Ｉのフォーマットでのエラー訂正
時、ヘッダ部に誤り有りと判定して、その訂正を行なお
うとした時アドレス発生部２５０より、上記と同じ信号
(ＰＰＱＱＦ１)を出力し、この信号によりＲＡＭ１０へ
の訂正データの書き込みを防止するように構成されてい
る。

【００５３】上記のように構成することで、シーケンサ
ー、ＥＣＣ信号処理部２１０をＣＤ−ＲＯＭ、ＣＤ−Ｉ
で全く同一にできる。ヘッダの誤訂正を防止できる。Ｃ
Ｄ−Ｉ時ヘッダ部ゼロとみなす。

【００５４】エラー訂正、ＥＣＣ生成は８ビット単位で
行なうが、外部ＲＡＭ１０へのアクセスは１６ビットで
行なうように構成している。すなわち、規格オレンジブ
ックに準拠した追記型光ディスクのデータフォーマット
は信号処理として１度に取り扱う処理単位のワード数が
規格に定められている。この処理ワード数を上位バイト
側、下位バイト側に２分割して、それぞれに同様のＥＣ
Ｃの符号化、復号化を行うように規格に定められてい
る。このため、ＲＡＭ１０は、後述するように上位バイ
ト側のみのバイトを集めたプレーンと下位側のバイトを
集めたプレーンを持ち、それぞれのプレーンに対して全
く同様のＥＣＣ処理を実施させる。

【００５５】このため、ｓｙ計算回路２１１、出口のゲ
ート、書き込みレジスタ、入口のセレクタ、エラー判定
回路、エラーワードポジションレジスタ、出口のゲー
ト、フラグカウンタを上位バイト用と下位バイト用に２
個づつもたせ、他の部分は１バイト分の構成にしてい
る。上位バイトと下位バイトを切替える機能を持ち、こ
の切替により、上記の上位、下位が選択されるように構
成することで、シーケンサーの実処理部を上位、下位と
も同一に構成している。上位バイト、下位バイトのｓｙ
計算、フラグ数カウント、エラーワードポジションのス
トアを同時に行なうように構成している。

【００５６】上記の構成により、外部ＲＡＭ１０のデー
タ幅を１６ビットにでき、１６ビットホストへの接続が
容易なシステムが構成できる。全回路を２バイト分持た
ないため回路が小さくできる。又、シーケンサーを小型
化できる。ＲＡＭ１０へのアクセス回数を減らし、その
分他ブロックのＲＡＭアクセスに用いることができる。

【００５７】更に、この実施例のＥＣＣ付加／エラー訂
正回路２００は、復号時、訂正不可能と判定されるエラ
ーがあった場合、エラーフラグをストアしておき、次復
号時そのフラグを用いたイレージャー訂正を行なうよう
に構成している。又、検出訂正、オーディオフラグを用
いたイレージャー訂正、上記の訂正を組み合わせてエラ
ー訂正を行なうように構成されている。

【００５８】ｓｙ計算の結果Ｓ０≠０、Ｓ１≠０の場合
でもすぐに１シンボルエラー訂正を行なわずに、インレ
ンジ判定を行ない、レンジ外であればエラー訂正を行な
わずに、エラーフラグを立てるように構成している。

【００５９】上記構成によりオーディオフラグを用いず
とも、イレージャーによる２シンボル訂正が可能とな
り、オーディオフラグ用のＲＡＭを用いずとも高いエラ
ー訂正能力を備える。

【００６０】次に、この実施例に係るＥＣＣ付加／エラ
ー訂正回路２００について更に説明する。

【００６１】図６に示すように、ＥＣＣ付加／エラー訂
正回路２００は、ＥＣＣ信号処理部２１０とＥＣＣアド
レス発生部２５０とからなる。

【００６２】まず、ＥＣＣ信号処理部２１０には、内部
データバス１からシンドローム（ｓｙ)計算回路２１１
にＲＡＭ１０に格納されたデータが供給され、ｓｙ計算
回路２１１にて後述の計算式に従ってＥＣＣの生成又は
エラー訂正をするべくｓｙ計算が行なわれる。ｓｙ計算
回路２１１には、予めシンドロームが計算されて入力さ
れており、この計算結果はこのＥＣＣ付加／エラー訂正
回路２００のＩＮバス２０１に供給され、ＩＮバス２０
１からエラーワード訂正ロジック２２０並びにＧＦ演算
部２３０に夫々与えられる。ＧＦ演算部２３０において
は、後述のＰＥＮＣ計算式及びＱＥＮＣ計算式に基づく
計算が行なわれ、このＧＦ演算回路２３０のエラーパタ
ーン計算機能部よりエラーパターンが計算されて、その
結果がＩＮバス２０１からエラーワード訂正ロジック２
２０に供給される。エラーワード訂正ロジック回路２２
０にて１シンボル訂正、前復号（ＤＥＣ）の結果得られ
るエラーフラグを用いたイレージャー訂正による２シン
ボル訂正、オーディオフラグを用いた２シンボル訂正な
どの所定のエラー訂正が行なわれ、その結果が内部デー
タバス１に供給され、ＲＡＭ１０に格納される。

【００６３】ＧＦ演算部２３０のエラーワードポジショ
ン計算機能からエラーワードポジションデータがＥＡバ
ス２０２を介してＥＣＣアドレス発生部２５０のワード
ポジションアドレス変換回路２８０に供給される。ＧＦ
演算部２３０からはエラー検出結果がエラーフラグ数カ
ウント／エラー数判定回路２４０に供給される。更にこ
のエラーフラグ数カウント／エラー数判定回路２４０に
は内部データバス１よりエラーフラグが与えられ、エラ
ーフラグ数カウント／エラー数判定回路２４０からロー
ド信号がフラグワードポジションレジスタ２４１に供給
される。

【００６４】フラグワードポジションレジスタ２４１の
出力はＥＡバス２０２に供給され、またシーケンサー３
５０にエラー数を出力する。

【００６５】ＥＣＣアドレス発生部２５０はワードポジ
ションカウンタ２６０を備え、このワードポジションカ
ウンタ２６０からのＰ、Ｑの夫々のカウンタ値がワード
ポジション／アドレス変換回路２８０とフラグワードポ
ジションレジスタ２４１に供給される。ワードポジショ
ンアドレス変換回路２８０から絶対アドレス変換回路２
９０にデータが出力され、ＲＡＭ１０の絶対アドレスが
算出されて、内部アドレスバス２にアドレス信号が供給
される。

【００６６】これら各回路はシーケンサー３５０により
制御され、シーケンサー３５０は各回路へコントロール
信号を与える。更に、アービトレーションロジック回路
８００にＲＡＭ１０への書き込み／読み出しの要求信号
ＲＱを出力するとともに、アービトレーションロジック
回路８００からＲＡＭ１０への実行権を示す信号ＥXが
与えられる。

【００６７】次に、図７に従いＥＣＣ信号処理部２１０
について更に説明する。まず、ＥＣＣ（ＰＥＮＣ、ＱＥ
ＮＣ）の生成について説明する。

【００６８】ｓｙ計算回路２１１は、Ｓ１Ｈ計算回路２
１５、Ｓ０Ｈ計算回路２１４、Ｓ１Ｌ計算回路２１３及
びＳ０Ｌ計算回路２１２を備える。ここでＬはローバイ
ト、Ｈはハイバイトを示す。以下、Ｌ、Ｈと示すものは
同様である。

【００６９】Ｓ０Ｌ計算回路２１２はクリア後、内部デ
ータバス１よりデータが順次アンド回路１０Ｌを介して
入力され、ｓｙＳ０Ｌが算出される。このｓｙＳ０Ｌは
ゲート１Ｌに出力される。アンド回路１０ＬにはＥＣＣ
アドレス発生回路２５０からのＰＰＱＱを基にアービト
レーションロジック回路８００でタイミングをＲＡＭア
クセスに合わせて作成されたＤＢＥ信号が入力される。
すなわち、アービトレーションロジック回路８００によ
るＲＡＭアクセスタイミングに応じて内部データバス１
よりデータが順次入力される。

【００７０】ＥＣＣはバイト単位で処理するが、内部デ
ータバス１は１６ビット構成であるので、ＲＡＭ１０へ
のアクセスはワード（１６ビット）単位で常に行なわれ
る。そして、１６ビット構成に対しＥＣＣがバイト単位
で処理することから、前述したように、夫々の計算回路
を上位、下位ビットの２つ設け、夫々上位バイト、下位
バイトを入力するように構成している。従って、Ｓ０Ｌ
計算回路２１２には下位バイトが入力される。また、Ｒ
ＡＭ１０へのアクセス要求はシーケンサーより出力され
る。Ｓ０Ｈ計算回路２１４も同じくクリア後、内部デー
タバスよりデータが順次アンド回路１０Ｈを介して入力
され、ｓｙＳ０Ｈが算出される。このアンド回路１０Ｈ
には、ＤＢＥ信号が入力され、アービトレーションロジ
ック回路８００によるＲＡＭアクセスタイミングに応じ
て内部データバス１よりデータが順次入力される。この
Ｓ０Ｈ計算回路２１４には上位バイトが入力される。そ
の算出結果がゲート１Ｈに出力される。

【００７１】一方、ＥＣＣ生成時、シンドローム計算に
おいて、パリティに相当する部分は０であるので、これ
に相当するＲＡＭ１０のデータを書き込む時は、ＤＢＥ
信号が偽となって、Ｓ０Ｌ計算回路２１２及びＳ０Ｈ計
算回路２１４には強制的に０が入力される。すなわち、
ＥＣＣ処理におけるＥＣＣパリティは、後述するよう
に、Ｑ系列、Ｐ系列それぞれにおいて、２個のパリティ
を持つリードソロモン符号として規格されている。この
パリティを生成する際、パリティの位置の受信語が０で
あるエラー訂正を行うように処理する。この処理は、エ
ラーパターンが０である受信語が２個あり、そのエラー
ポジションが予め分かっているイレージャー訂正を行う
ことと同じであり、この符号化を復号化の特殊な１ケー
スとして扱うことができる。

【００７２】更に、Ｓ１Ｌ計算回路２１３も同じくクリ
ア後、内部データバス１よりデータが順次アンド回路２
０Ｌを介して入力され、ｓｙＳ１Ｌが算出される。この
アンド回路２０Ｌには、ＤＢＥ信号が入力され、アービ
トレーションロジック回路８００によるＲＡＭアクセス
タイミングに応じて内部データバス１よりデータが順次
入力されるよう構成されている。このＳ１Ｌ計算回路２
１３には下位バイトが入力される。その算出結果がゲー
ト２Ｌに出力される。

【００７３】Ｓ１Ｈ計算回路２１５も同じくクリア後、
内部データバス１よりデータが順次アンド回路２０Ｈを
介して入力され、ｓｙＳ１Ｈが算出される。このアンド
回路２０Ｈには、ＤＢＥ信号が入力され、アービトレー
ションロジック回路８００によるＲＡＭアクセスタイミ
ングに応じて内部データバス１よりデータが順次入力さ
れる。このＳ１Ｈ計算回路２１５には上位バイトが入力
される。その算出結果がゲート２Ｈに出力される。

【００７４】又前述したように、ＥＣＣ生成時には、シ
ンドローム計算において、パリティに相当する部分は０
であるので、これに相当するＲＡＭ１０のデータを書き
込む時は、ＤＢＥ信号が偽となって、Ｓ１Ｌ計算回路２
１３及びＳ１Ｈ計算回路２１５には強制的に０が入力さ
れる。このようにｓｙ計算回路２１１から夫々の計算結
果が算出され、このデータがＧＦ演算部２３０、エラー
ワード訂正ロジック２２０に供給される。

【００７５】上述のＰＥＮＣ、ＱＥＮＣのシンドローム
の計算式並びに次に、算出されるＰ、Ｑのパリティの計
算式を以下に示す。前述したようにＤＢＥ信号を偽にす
ることによって、各計算式の最後の２項を強制的に０に
することができる。

【００７６】ＰＥＮＣの計算式シンドロームＳ０Ｌ＝Ｗ０Ｌ＋Ｗ１Ｌ＋……＋Ｗ２２Ｌ＋Ｗ２３Ｌ＋０＋０Ｓ１Ｌ＝α²⁵Ｗ０Ｌ＋α²⁴Ｗ１Ｌ…α³Ｗ２２Ｌ＋α²Ｗ２３Ｌ＋０＋０Ｓ０Ｈ＝Ｗ０Ｈ＋Ｗ１Ｈ＋……＋Ｗ２２Ｈ＋Ｗ２３Ｈ＋０＋０Ｓ１Ｈ＝α²⁵Ｗ０Ｈ＋α²⁴Ｗ１Ｈ…α³Ｗ２２Ｈ＋α²Ｗ２３Ｈ＋０＋０パリティＰ０Ｌ＝α²³⁰Ｓ０Ｌ＋α²³⁰Ｓ１ＬＰ０Ｈ＝α²³⁰Ｓ０Ｈ＋α²³⁰Ｓ１ＨＰ０＝(Ｐ０Ｈ、Ｐ０Ｌ) Ｐ１Ｌ＝α²³¹Ｓ０Ｌ＋α²³⁰Ｓ１ＬＰ１Ｈ＝α²³¹Ｓ０Ｈ＋α²³⁰Ｓ１ＨＰ１＝(Ｐ１Ｈ、Ｐ１Ｌ)

【００７７】ＱＥＮＣの計算式シンドロームＳ０Ｌ＝Ｗ０Ｌ＋Ｗ１Ｌ＋……＋Ｗ４１Ｌ＋Ｗ４２Ｌ＋０＋０Ｓ１Ｌ＝α⁴⁴Ｗ０Ｌ＋α⁴³Ｗ１Ｌ…α³Ｗ４１Ｌ＋α²Ｗ４２Ｌ＋０＋０Ｓ０Ｈ＝Ｗ０Ｈ＋Ｗ１Ｈ＋……＋Ｗ４１Ｈ＋Ｗ４２Ｈ＋０＋０Ｓ１Ｈ＝α⁴⁴Ｗ０Ｈ＋α⁴³Ｗ１Ｈ…α³Ｗ４１Ｈ＋α²Ｗ４２Ｈ＋０＋０パリティＱ０Ｌ＝α²³⁰Ｓ０Ｌ＋α²³⁰Ｓ１ＬＱ０Ｈ＝α²³⁰Ｓ０Ｈ＋α²³⁰Ｓ１ＨＱ０＝(Ｑ０Ｈ、Ｑ０Ｌ) Ｑ１Ｌ＝α²³¹Ｓ０Ｌ＋α²³⁰Ｓ１ＬＱ１Ｈ＝α²³¹Ｓ０Ｈ＋α²³⁰Ｓ１ＨＱ１＝(Ｑ１Ｈ、Ｑ１Ｌ)

【００７８】次に、Ｐ、Ｑのパリティの計算について、
図７を参照して説明する。これら両パリティはＧＦ演算
部２３０、エラーワード訂正ロジック２２０で算出され
る。

【００７９】Ｐパリティの計算について説明する。レジ
スタＷ１０、Ｗ３Ｌ、Ｗ３Ｈをクリアする。そして、ゲ
ート１Ｌを開きレジスタＷ９に予め対数が記憶されてい
るＲＯＭ２３１よりｌｏｇＳ０Ｌをロードする。一方、
係数発生回路２３２からは定数２３０が発生され、この
係数がセレクタ８をＢ側に選択することにより、レジス
タＷ８にロードされる。そして加減算器２３３で両値を
加算した後、セレクタ２３４をＡ側に、セレクタ１０を
Ａ側に夫々選択して、レジスタＷ１０にα²³⁰Ｓ０Ｌを
ロードする。

【００８０】ゲート２Ｌを開きレジスタＷ９に上記ＲＯ
Ｍ２３１より同様に、ｌｏｇＳ１Ｌをロードする。また
係数発生回路２３２より定数２３０を発生しセレクタ８
をＢ側に選択することにより、この係数がレジスタＷ８
にロードされる。そして加減算器２３３で両値を加算し
た後、セレクタ２３４をＡ側に、セレクタ１０をＡ側に
夫々選択して、レジスタＷ１０にα²³⁰Ｓ１Ｌをロード
する。そして加減算器２３３で両値を加算した後、セレ
クタＡをＡ側に、セレクタ１０をＡ側に夫々選択して、
レジスタＷ１０にロードすると、レジスタＷ１０内にパ
リティＰ０Ｌの値α²³⁰Ｓ０Ｌ＋α²³⁰Ｓ１Ｌが格納され
る。

【００８１】続いて、ゲートＧ１０を開き、セルクタ３
ＬをＢ側に選択し、内部データバス１を介して、レジス
タＷ３ＬにパリティＰ０Ｌがロードされる。同様にして
パリティＰ０Ｈを求めレジスタＷ３Ｈにロードする。ゲ
ートＧ３を開き、内部データバス１を介しＲＡＭ１０内
の所定のアドレスにＰ０パリティが書き込まれる。

【００８２】更に、係数を変えるだけで、Ｐ１パリティ
も同様に算出され、ＲＡＭ１０にその値を書き込む。ま
たＱパリティの計算も上述の計算式から分かるように、
同様にして算出することができる。上記したように、パ
リティの位置の受信語が０であるエラー訂正を行うよう
に処理することで、符号化を復号化の特殊な１ケースと
して扱うことができる。このため、符号化専用回路、コ
ード等を極力抑えた効率の良い回路量を削減した信号処
理回路が実現できる。

【００８３】アドレスはＥＣＣアドレス発生回路２５０
のＰカウンタ、Ｑカウンタをコントロールすることによ
り発生される。このアドレスを発生するアドレス発生回
路２５０については後で詳しく説明する。

【００８４】次に、エラー訂正につき更に説明する。エ
ラー訂正は図８のフローチャートに示すように、まずＱ
１の復号（ＤＥＣ）が行なわれる。このＱ１ＤＥＣでは
検出訂正による１シンボル訂正又はオーディオフラグを
用いたイレージャー訂正による２シンボル訂正が行なわ
れる。続いて、Ｐ１ＤＥＣが行なわれる。Ｐ１ＤＥＣに
おいては、検出訂正による１シンボル訂正又は前ＤＥＣ
の結果得られるフラグを用いたイレージャー訂正による
２シンボル訂正が行なわれる。

【００８５】そして、更にエラー訂正を行なうか否か判
断され、エラー訂正を引き続き行なう場合には、Ｑ２Ｄ
ＥＣ、Ｐ２ＤＥＣが行なわれる。Ｑ２ＤＥＣ、Ｐ２ＤＥ
Ｃでは、検出訂正による１シンボル訂正又は前ＤＥＣの
結果得られるフラグを用いたイレージャー訂正による２
シンボル訂正が行なわれる。

【００８６】上記したように、このエラー訂正は、Ｑ１
ＤＥＣ→Ｐ１ＤＥＣ→Ｑ２ＤＥＣ→Ｐ２ＤＥＣ→…と複
数回の訂正処理を行う。そして、それぞれ１回毎の訂正
処理の結果からエラーはあるが訂正を行わない場合、そ
のデータ語に対応するエラーフラグを記憶する。そし
て、次の訂正処理シーケンスでは前回記憶していたエラ
ーフラグを読み出して訂正処理に役立て訂正能力を高め
ている。また、このＥＣＣ付加／エラー訂正回路２００
に対してデータを出力する前段の信号処理装置において
行われたＣＩＲＣによるエラー訂正処理結果からそのエ
ラーフラグとしてオーディオフラグがデータ語と同時に
入力される場合は、そのフラグを記憶して訂正処理に役
立てている。直前のエラー訂正処理結果とは、直前のＱ
ＤＥＣ、ＰＤＥＱの訂正処理（復号）、或いは、入力さ
れるデータが本装置外の訂正処理で本装置に入力する前
に行われた訂正処理を意味する。この実施例におけるエ
ラー訂正につき更に説明する。

【００８７】まずｓｙ計算が行なわれる。このｓｙ計算
はＥＣＣ生成と同じ回路を用いて同じ方法で計算され
る。即ち、このｓｙ計算についてはＥＣＣの生成とエラ
ー訂正は同じ回路を兼用している。但し、アドレス発生
回路２５０におけるＰＰＱＱの制御はＥＣＣ生成時とは
異なり、ＤＢＥ信号は常に真である。

【００８８】続いて、フラグ数（ＦＮ）のカウント、エ
ラーワードポジション（Ｊ、Ｋ）がフラグワードポジシ
ョンレジスタ２４１にストアされる。

【００８９】Ｑ１ＤＥＣでは、ｓｙ計算と同時に内部デ
ータバス１からのデータＤ１６、Ｄ１７より、オーディ
オフラグを読込みフラグカウンタ２４０でフラグ数のカ
ウントをするとともに、最初のフラグの位置（ＱＣＮ
Ｔ、この時セレクタＰＱはＱ側）をＪとしてレジスタＪ
Ｌ、レジスタＪＨにストアする。さらに２番目のフラグ
の位置を同様にＫとしてレジスタＫＬ、レジスタＫＨに
ストアする。フラグ数が２つであった時、これらＪ、Ｋ
がエラーワードポジションとなり、イレージャー訂正に
よる、２シンボル訂正を行なう。

【００９０】Ｐ１ＤＥＣ、Ｑ２ＤＥＣ、Ｐ２ＤＥＣで
は、オーディオフラグのかわりに、前エラー訂正処理に
よって得られたエラーフラグを用いる。この場合は、ｓ
ｙ計算とは別に、エラーフラグを読み出す作業を行な
い、フラグ数ＦＮのカウント及びエラーワードポジショ
ンＪ、Ｋのストアを行なう。更に、エラー数（ＥＲ）計
算し、エラーポジション（Ｊ）計算を行なう。

【００９１】ゲート１Ｌを開きレジスタＷ８にＲＯＭ２
３１からｌｏｇＳ０Ｌをワードする。このときセレクタ
８はＡ側に選択されている。

【００９２】ゲート２Ｌを開きレジスタＷ９にＲＯＭ２
３１からｌｏｇＳ１Ｌをロードする。レジスタＷ８、Ｗ
９の出力は、インレンジ判定回路２５１、エラー数判定
回路Ｈ２５２、エラー数判定回路Ｌ２５３に夫々与えら
れる。ＲＯＭ２３１の構成により、レジスタＷ８、Ｗ９
のＤ８を調べることで、シンドロームＳ０Ｌ（Ｓ０
Ｈ）、Ｓ１Ｌ（Ｓ１Ｈ）のゼロ検出を行なうことができ
る。

【００９３】加減算器２３３でレジスタＷ８、Ｗ９の値
を減算することによりｌｏｇ(Ｓ１Ｌ／Ｓ０Ｌ)が出力さ
れ、エラーポジションが出力される。これがエラーポジ
ションＪである。

【００９４】そして、シンドロームＳ０Ｌ≠０、Ｓ１Ｌ
≠０、すなわち、単一エラー或いは見かけ上単一エラー
がある場合、インレンジ判定を行ない、ＪがＱＤＥＣの
場合４４、ＰＤＥＣの場合２５より小さくフラグ数ＦＮ
≠２の時は１シンボルエラー訂正が行なわれる。フラグ
数ＦＮ＝２の時は２シンボルエラー訂正が行なわれる。
また、ＦＮ≠２、Ｓ０Ｌ＝０、ＳＩＬ＝０の時はエラー
なしと判定し、エラー訂正は行なわずエラーフラグは０
とする。これ以外の時はエラーフラグを１とする。

【００９５】ハイバイトについては、信号をＳ０ＬがＳ
０Ｈに、ＳＩＬがＳＩＨに変えるように、ｓｙ計算回路
２１１からの出力を選択して上記と同様にしてエラー
（ＥＲ）計算、エラーポジション（Ｊ）計算が行なわれ
る。

【００９６】次に、１シンボルエラー訂正（検出訂正）
について説明する。まず、レジスタＷ３Ｈ、Ｗ３Ｌ、Ｗ
１Ｏをクリアする。この時のエラーパターンはＳ０Ｌで
ある。ＧＩＬを開き、セレクタ３ＬをＢ側にしてレジス
タＷ３ＬにＳ０Ｌをロードする。

【００９７】エラーポジション変換回路１でエラーポジ
ション（Ｊ）をエラーワードポジションＪに変換する。
エラーワードポジションＪはＱＤＥＣの場合Ｊ＝（４４−Ｊ）ＰＤＥＣの場合Ｊ＝（２５−Ｊ）に変換される。

【００９８】そして、ゲートＧ８が開かれ、エラーワー
ドポジションＪをＥＡバス２０２に出力する。

【００９９】ＥＣＣアドレス発生回路２５０がエラーデ
ータのアドレスを発生し、エラーのあるデータをレジス
タＷ３Ｈ、Ｗ３Ｌにロードする。ゲート１Ｌを開きセレ
クタ３ＬをＢ側に選択し、レジスタＷ３Ｌにロードする
ことでエラーが訂正される。再びＥＣＣアドレス発生回
路２５０でアドレスを発生し、レジスタ３ＷＨ、Ｗ３Ｌ
のデータをＲＡＭ１０に書き込む。この時Ｈ（ハイ）バ
イト側は同一データをリード／ライトしただけである。

【０１００】次に、２シンボル訂正（イレージャー訂
正）について説明する。２シンボル訂正の場合、エラー
ワードポジションＪＬ、ＫＬはいずれもレジスタＪＬ、
ＫＬにストアされている。

【０１０１】まず、エラーパターンＥＪＬを算出する。
レジスタＷ１０、Ｗ３Ｌ、Ｗ３Ｈ、をクリアする。そし
て、ゲート６Ｌ、５６を開き、レジスタＷ１０にαのＫ
Ｌ乗をロードする。この時セレクタ２３４はＢ側を、セ
レクタＰＱ２はＱＤＥＣのときはＱ側、ＰＤＥＣのとき
はＰ側を選択する。そしてエラーポジション変換回路は
エラーワードポジションをエラーポジションに変換す
る。

【０１０２】ゲートＧ１０を開きレジスタＷ８にＫＬを
ロードする。このときセレクタ８はＡ側が選択されてい
る。ゲート１Ｌを開きレジスタＷ９にＲＯＭ２３１より
ｌｏｇＳ０Ｌをロードする。そしてレジスタＷ１０がク
リアされる。

【０１０３】続いて、ゲートＧ８を開きレジスタＷ１０
に、αのＫＬ乗のＳ０Ｌをロードする。このとき加減算
器２３３は加算し、セレクタ２３４はＡ側、セレクタ１
０はＡ側を選択している。

【０１０４】次に、ゲート２Ｌを開きレジスタＷ１０
に、αのＫＬ乗のＳ０ＬにＳ１Ｌを加算した値Ａをロー
ドする。そして、ゲートＧ１０を開きレジスタ９に、ｌ
ｏｇＡをロードし、レジスタＷ１０をクリアする。

【０１０５】その後、ゲート５Ｌ、５６を開き、レジス
タＷ１０にαのＪＬ乗をロード、このときセレクタ２３
４はＢ側、セレクタＰＱ２はＱＰＥＣの場合Ｑ、ＰＤＥ
Ｃの場合Ｐが選択されている。またエラーポジション変
換回路２３７はエラーワードポジションをエラーポジシ
ョンに変換する。

【０１０６】ゲート６Ｌ、５６を開き、レジスタＷ１０
にαのＫＬ乗にαのＪＬ乗を加算した値Ｂをロードす
る。このときのセレクタ２３４は、セレクタＰＱ２４２
は上記の場合と同じである。

【０１０７】次に、ゲートＧ１０を開き、レジスタＷ８
にｌｏｇＢをロードする。このときセレクタ８はＡ側が
選択されている。そして、レジスタＷ１０をクリアした
後、レジスタＷ１０にＡ／Ｂ＝ＥＪＬをロードする。こ
のとき加減算器２３３は減算、セレクタＡはＡ側、セレ
クタ１０はＡ側が選択されている。

【０１０８】然る後、ゲートＧ１０を開きレジスタＷ３
２にＥＪＬをロードする。このとき、セレクタ３ＬはＢ
が選択される。

【０１０９】次に、ゲート５Ｌ、５６を開き、ＥＡバス
２０２にエラーワードポジションＪを出力する。このと
きセレクタＰＱ２はＰＤＥＣの場合Ｐ、ＱＤＥＣの場合
Ｑが選択される。そして、ＥＣＣアドレス発生回路２５
０がエラーデータのアドレスを発生し、エラーデータを
レジスタＷ３Ｈ、Ｗ３Ｌにロードすることでエラー訂正
が行なわれる。このときセレクタ３ＬはＡ側が選択され
ている。

【０１１０】然る後、再びアドレス発生回路がアドレス
を発生し、ゲートＧ３を開き、訂正データがＲＡＭ１０
に書き込まれる。

【０１１１】以下、同様にして、ゲート１Ｌを開き、レ
ジスタＷ１０にＥＳ＋Ｓ０Ｌ＝ＥＫをロードする。そし
て、レジスタＷ３Ｈ、Ｗ３Ｌをクリアする。その後ゲー
トＧ１０を開きレジスタＷ３ＬにＥＫをロードする。

【０１１２】そして、ゲート６Ｌ、５６を開き、ＥＡバ
ス２０２にエラーワードポジションＪ出力し、ＥＣＣア
ドレス発生回路２５０がエラーデータのアドレスを発生
し、前述と同様にエラー訂正を行ない、ＲＡＭ１０に訂
正データを書き込む。

【０１１３】次に、フラグ書込について説明する。フラ
グはエラーなし、１シンボル訂正実行、２シンボル訂正
実行時はエラーフラグ＝０を書き込み、それ以外はエラ
ーフラグ＝１を書き込む。書き込むべきエラーフラグの
種類はエラー数判定回路２５２、２５３で判定され、Ｅ
ＣＣアドレス発生回路２５０のＰカウンタ、Ｑカウンタ
２６０を制御しフラグアドレスを発生し、ゲートＧ４を
開きフラグを書き込む。

【０１１４】以下に上述したＰＤＥＣ、ＱＤＥＣに用い
られる計算式を示す。

【０１１５】ＤＥＣ計算式ＱＤＥＣシンドロームＳ０Ｌ＝Ｗ０Ｌ＋Ｗ１Ｌ＋……＋Ｗ４３Ｌ＋Ｗ４４ＬＳ１Ｌ＝α⁴⁴Ｗ０Ｌ＋α⁴³Ｗ１Ｌ…αＷ４３Ｌ＋Ｗ４４ＬＳ０Ｈ＝Ｗ０Ｈ＋Ｗ１Ｈ＋……＋Ｗ４３Ｈ＋Ｗ４４ＨＳ１Ｈ＝α⁴⁴Ｗ０Ｈ＋α⁴³Ｗ１Ｈ…αＷ４３Ｈ＋Ｗ４４ＨＰＤＥＣシンドロームＳ０Ｌ＝Ｗ０Ｌ＋Ｗ１Ｌ＋……＋Ｗ２４Ｌ＋Ｗ２５ＬＳ１Ｌ＝α²⁵Ｗ０Ｌ＋α²⁴Ｗ１Ｌ…αＷ２４Ｌ＋Ｗ２５ＬＳ０Ｈ＝Ｗ０Ｈ＋Ｗ１Ｈ＋……＋Ｗ２４Ｈ＋Ｗ２５ＨＳ１Ｈ＝α²⁵Ｗ０Ｈ＋α²⁴Ｗ１Ｈ…αＷ２４Ｈ＋Ｗ２５Ｈ

【０１１６】フラグ数フラグを読出しその数をＦＮＬＣＮＴ、ＦＮＨＣＮＴで
カウントする。同時にエラーポジションも調べる。

【０１１７】

【数１】

【０１１８】

【数２】

【０１１９】

【数３】

【０１２０】それぞれ０か０でないかは場合による０で
なく見かけ上単一誤りのように見える場合もありうる。

【０１２１】単一誤り訂正（検出訂正）

【０１２２】

【数４】

【０１２３】図９、図１０は上述したＰ、Ｑ復号動作を
示すフローチャートである。尚、図９及び図１０におい
て、Ｈはハイバイト、Ｌはローバイト、ＦＮはフラグ
数、Ｊ、Ｋはエラーポジションを示す。

【０１２４】次に、この実施例のアドレス発生回路２５
０について説明する。

【０１２５】まず、ＲＡＭ１０のアドレスの割当につい
て述べる。ヘッダ、ユーザデータのデータ、Ｐパリテ
ィ、Ｑパリティ、Ｐフラグ、ＱフラグはＩ／Ｏバッファ
ページ内に次の様に割当られる。

【０１２６】

【表１】

【０１２７】このアドレス発生回路２５０は図１１ない
し図１３で示すアドレスを発生する。

【０１２８】図１１はＱワードのアドレスの割当、図１
２はＰワードのアドレスの割当を示す。

【０１２９】図１１において、ＱＹ０、ＱＹ１にはパリ
ティが書き込まれ、ＱＦＬにはＱＥＣＣの結果を書くフ
ラグのアドレスが指定される。そして、アドレス指定は
Ｑカウンタ（ＱＣＮＴ）とＰカウンタ（ＰＣＮＴ）の値
により指定される。また、ＰＥＬ２６にはＱＥＣＣのと
き参照すべきＰフラグのアドレスである。

【０１３０】図１２は、ＰＥＣＣの結果を書くＰフラグ
のアドレスであり、アドレス指定は上記と同様にＱＣＮ
ＴとＰＣＮＴにより行なわれる。

【０１３１】尚、１２３９〜１２７９（４１ワード）は
ＥＣＣの対象外のアドレスである。そして、上記アドレ
スはＬバイト、Ｈバイトの２つのプレーンを備える。

【０１３２】図１３はＰＥＣＣのとき参照すべきＱフラ
グのアドレスを示し、データとＱフラグの位置を対応さ
せるためにグループ番号ＮＰとデータ番号ＭＰによって
アドレスを巡回させるものである。

【０１３３】ＥＣＣアドレス発生回路２５０の機能はＥ
ＣＣの生成及びＥＣＣの復号時のアドレスを発生するも
のである。ＥＣＣアドレス発生回路２５０のポジション
カウンタ２６０としてのＰカウンタ２６１、Ｑカウンタ
２６２の値がＱＣＮＴ、ＰＣＮＴとして出力されるとと
もに、セレクタＰ２６３及びセレクタＱ２６４に与えら
れる。セレクタＰ２６３、Ｑ２６４はＰＣＮＴ、ＱＣＮ
ＴとＥＡバス２０２からのエラーアドレスを選択する。
セレクタＰ２６３及びＱ２６４からの出力はＰ、Ｑのカ
ウント値からアドレスを作成するためのＲＯＭＰ、ＲＯ
ＭＱに夫々与えられるとともに、デコーダＰＱ並びにセ
レクタＰＲ、ＱＲに供給される。セレクタＰＲ、ＱＲは
ＲＯＭＰ、Ｑからの出力とカウンタ値Ｐ、Ｑとを選択す
るものである。

【０１３４】セレクタＰＲ、ＱＲからの出力は加算器２
６５にて加算され、ｍｏｄ１１１８回路に入力される。
そしてこのｍｏｄ１１１８回路からの出力が絶対アドレ
ス変換回路２９０に入力され、この回路にて絶対アドレ
スが算出されて、そのアドレスが内部アドレスバス２に
与えられる。

【０１３５】又、Ｐカウンタ２６１及びＱカウンタ２６
２からのカウンタ値は夫々デコーダＰ及びデコーダＱを
介してセレクタＰＱに入力され、このセレクタＰＱから
ＰＱパリティアドレスとしてのＰＰＱＱが出力される。

【０１３６】次に、各セレクタとｍｏｄ１１１８回路の
動作について説明する。セレクタＰＡ（ホーム）Ｂ(ＰＥＣＣのエラー訂正実
行時) セレクタＱＡ（ホーム）Ｂ(ＱＥＣＣのエラー訂正実
行時) セレクタＰＲＡ（ホーム）Ｂ(ＱＳ４３〜４５) セレクタＱＲＡ（ホーム）Ｂ(ＰＳ２６＆ＱＥＣＣＱ
Ｓ≠４３〜４５＆ＰＥＣＣ) ｍｏｄ１１１８回路ＱＳ<４３＆ＰＳ<２６のときイネ
ーブルとなり、ｍｏｄ１１１８の演算を行なう。

【０１３７】上記のとき図１１ないし図１２のアドレス
を発生することができる。

【０１３８】Ｐカウンタ２６１、Ｑカウンタ２６２の制
御により、シンドローム計算、ＥＣＣ付加、エラー訂正
実行、フラグの書き込み、読み出し時のアドレスが発生
される。そして、ＰＰＱＱはＥＣＣ生成時、パリティを
０としてシンドローム計算するために用いられ、ＰＣ＝２４、２５(ＰＥＮＣ時)、ＱＣ＝４３、４４(Ｑ
ＥＮＣ時)アクティブになる。

【０１３９】ＰＰＱＱＦ１は、ＣＤ−ＩＦＯＲＭ１のＥ
ＣＣに対応するため、ＦＯＲＭ１でＰＳ＝０、２５(Ｑ
ＥＣＣ)、ＱＳ＝０、１(ＰＥＥＣＣ)のときアクティブ
になる。これはヘッダをアクセスするときに用いられ
る。即ち、ＣＤ−Ｉのフォーマットでの符号及び復号時
のシンドローム計算において、アドレス発生回路２５０
よりヘッダ部に相当するデータのアドレスを発生すると
きに、このＰＰＱＱＦ１がアドレス発生回路２５０より
出力される。そして、ｓｙ計算回路２１１のゲート１０
Ｌ、１０Ｈ、２０Ｌ、２０Ｈをディセイブルして０をｓ
ｙ計算回路２１１にロードし、シンドローム計算を行な
うものである。このように構成することでシーケンサ
ー、ＥＣＣ信号処理部をＣＤ−ＲＯＭ、ＣＤ−Ｉで全く
同一にできる。又、ＣＤ−Ｉフォーマットでのエラー訂
正時、ヘッダ部に誤り有りと判定し、その訂正を行なお
うとした時、アドレス発生回路２５０からはＰＰＱＱＦ
１が出力され、この信号によりＲＡＭ１０への書き込み
が禁止される。このように構成することで、ＣＤ−Ｉ時
ヘッダ部ゼロとみなし、ヘッダの誤訂正を防止する。

【０１４０】（３）ＥＤＣ付加／エラー検出回路（３０
０）（図１５及び図１６参照）

【０１４１】誤り訂正コード（ＥＤＣ）はＣＲＣ符号が
用いられている。このＥＤＣ付加／エラー検出回路３０
０は例えば図１５及び図１６に示すように構成すること
ができる。

【０１４２】ＥＤＣ符号の付加は図１５に示す回路によ
り行なわれる。ＲＡＭ１０より読み出されたデータはデ
ータバッファ回路３０１に入力される。そして、データ
バッファ回路３０１からスイッチＳ２を介してＣＲＣ演
算回路３０２にデータが送出される。このＣＲＣ演算回
路にて生成多項式に基づいて、データに巡回符号からな
るＥＤＣ符号を付加し、ゲートを介して出力される。上
述した各回路のタイミングはタイミングコントロール回
路３０３にて制御される。

【０１４３】このように、図１５に示すＥＤＣ生成回路
においてデータのＥＤＣ付加が実行される。

【０１４４】またＲＡＭ１０より読み込まれたデータ符
号が生成多項式で割切れるか否かによって、誤りを検出
することができる。この過程は、図１６に示す回路で実
行できる。即ち、ＲＡＭ１０より読み込まれたデータは
データバッファ回路３０１及びＣＲＣ演算回路３０２に
入力される。このＣＲＣ演算回路３０２と剰余検査回路
３０４にて生成多項式に基き、データに巡回符号からな
るか否かによりエラー検出が行なわれる。上述した各回
路のタイミングはタイミングコントロール回路３０５に
て制御される。

【０１４５】図１５及び図１６から分かるように、ＥＤ
Ｃ生成とエラー検出回路はＣＲＣ演算回路３０１及びデ
ータバッファ回路３０２を兼用することができる。

【０１４６】ＥＤＣ付加／エラー検出回路３００はシー
ケンサー３５０により制御され、そして、ＲＡＭ１０か
らデータを読み出しまた書き込むためのアドレスはＥＤ
Ｃ／セクタアドレス発生回路４５０にて発生される。即
ち、このＥＤＣ付加／エラー検出回路３００とセクター
ロジック回路４００のアドレス発生はお互いに重なり合
うことがないので、アドレス発生回路を共通に使用する
構成とし、回路規模を小さくしている。このＥＤＣ／セ
クタアドレス発生回路４５０の構成については後で説明
する。

【０１４７】（４）セクターロジック回路４００（図１
７ないし図２０参照）

【０１４８】このセクターロジック回路４００の具体的
実施例を説明する前に、この実施例における回路の特徴
について述べる。

【０１４９】この実施例におけるセクターロジック回路
４００はＲＡＭ１０内の所定の位置にシンクパターンを
書き込むことで、ホスト等から転送されたデータにシン
クパターン付加するように構成されている。この実施例
の回路では、上記と同様にヘッダまたサブヘッダを付加
するかしないかを選択できるように構成されている。

【０１５０】最初のブロックでは、ヘッダのタイムをシ
スコンが書き込んだ初期値のまま付加し、以後は自動的
にインクリメントされるように構成されている。この実
施例の回路ではヘッダのモードバイトを自動生成できる
ようにし、シスコンが開始終了の指示を与えれば、リン
クブロック、１ｓｔラインブロック、２ｎｄラインブロ
ック、１ｓｔランアウトブロック、２ｎｄランアウトブ
ロックのモードバイトが発生付加されるように構成され
ている。ＣＤ−ＲＯＭＭＯＤＥ１のとき、オールゼロ
の８バイト分（ゼロフィールド）を、ＲＡＭ１０の所定
の位置ゼロを書き込む機能を設け、このゼロを発生する
回路をシンクパターンを発生する回路と共用するように
構成されている。

【０１５１】アドレス発生を適当な初期値にセットする
機能とインクリメントする機能を持たせることにより、
ＥＤＣ生成／エラー検出用のアドレス発生器４５０と共
通に用いている。このように構成することで、シスコ
ン、ホストの負担を少なくして書き込みブロックのフォ
ーマットがＲＡＭ１０内に構築することができる。又回
路規模も小さく出来る。

【０１５２】更に、ＣＤドライブより入力されたＲＡＭ
１０内にストアされされたデータに対して、エラー訂正
処理、エラー検出処理が終了した後、ヘッダ、サブヘッ
ダをＲＡＭ１０から読み出し、シスコンがリードできる
レジスタに書き込む機能を有するように構成されてい
る。

【０１５３】２度書きされているサブヘッダのうち前後
どちらを選択するかをオーディオフラグで次のように決
定するように構成されている。

【０１５４】前バイトフラグが０のとき→前バイトデータ前バイトフラグが１のとき→後バイトデータ上記のように構成することで、シスコンは訂正後のヘッ
ダ、サブヘッダの値を知ることができる。シスコンはよ
り確からしいサブヘッダの値を知ることができる。

【０１５５】次に、この実施例に係るセクターロジック
回路４００について更に説明する。

【０１５６】セクターロジック回路４００はＲＡＭ１０
に取り込まれたデータのうちヘッダ、サブヘッダに相当
する部分を内部データバス１を介して読み出し、ヘッダ
読み出しレジスタ４２０、サブヘッダ読み出しレジスタ
４１５に取り込む。そして、読み出したヘッダー、サブ
ヘッダーを後述する外部に設けられたこの集積回路のシ
ステムを制御するためのシスコンとのインターフェース
を行なうシスコンインターフェース５００への内部シス
コンデータバス１Ａへ出力する。

【０１５７】又セクタロジック回路４００は、シスコン
によってヘッダ書き込みレジスタ４２０、サブヘッダ書
き込みレジスタ４１０に書き込まれたデータを内部デー
タバス１を介してＲＡＭ１０内のデータに付加する。こ
の時ＲＡＭ１０のアドレス指定はＥＤＣ／セクターロジ
ックのアドレス発生回路４５０にて発生されたアドレス
が内部アドレスバス２を介して、ＲＡＭインターフェー
ス８８０に与えられることにより行なわれる。

【０１５８】又、ヘッダ書き込みレジスタ４２０のヘッ
ダのタイムはヘッダータイムインクリメンタ回路４４０
にて、自動的にインクリメントされる。

【０１５９】更に、セクターロジック回路４００にはオ
ーディオフラグチェック回路４３０が備えられ、ＣＤ−
ＤＡインターフェース１００より送出されるオーディオ
フラグをチェックしその結果をサブヘッダ読み出しレジ
スタ４１５に出力する。

【０１６０】上記各回路の動作は制御ロジック４４５に
より制御される。

【０１６１】次に、各回路の動作につき図１８ないし図
２０に従い説明する。図１８はヘッダの生成と検出を行
なうヘッダ読み出しレジスタ４２０、ヘッダ書き込みレ
ジスタ４２５及びヘッダタイムインクリメンタ回路４４
０の具体的な回路を示し、図１９はサブヘッダ書き込み
レジスタ４１０、及びサブヘッダ読み出しレジスタ４１
５の具体的な回路を示し、図２０は制御ロジックを示
す。

【０１６２】まず読み出し時（デコード時）の動作につ
いて説明する。リード時セクターロジックはＥＣＣ、Ｅ
ＤＣデコードが完了した時ヘッダサブヘッダをＲＡＭ１
０から読み出し、シスコンがリード可能なレジスタに格
納する。

【０１６３】読み出しシーケンスについて説明すると、
シーケンサー３５０からのスタートパルスがレジスタに
入力され、このスタートパルスにより制御ロジック４４
５が始動する。制御ロジック４４５はカウンタ４４６、
デコーダ４４７で構成され、カウンタ４４６の値とＭＯ
ＤＥ、ＦＯＲＭに応じて、アドレス発生回路４５０のコ
ントロール信号、ＲＡＭアクセス要求信号(ＲＱ）、リ
ードデータをレジスタに格納するためのロード信号を順
次発生して、ヘッダ、サブヘッダの読み出しを制御す
る。リードが終了すると、制御ロジック４４８はシーケ
ンサー３５０にエンドパルスを返送し、アイドル状態と
なる。

【０１６４】サブヘッダの読み出しについて説明する
と、サブヘッダは各バイトが２度書きされており、オー
ディオフラグを用いて２つのうち１つを選びレジスタ０
〜５へストアする。そして、ＣＤ−ＤＡインターフェー
ス１００より、オーディオフラグ、ビット５、８、ヘッ
ダ／サブヘッダのワードナンバーが入力され、レジスタ
０〜５にヘッダ／サブヘッダの各バイトに対応したオー
ディオフラグの値が保持される。

【０１６５】ビット５、ビット８は自動的にモード、フ
ォームの検出を行なうもので、レジスタ０、２、４にス
トアされる。又、レジスタ０〜５の内容はブロック同期
により、レジスタＦＬＧ４１１に転送される。即ち、ブ
ロック単位のパイプラインにおいて、バッファリングの
ステージより、セクター処理ステージに移される。

【０１６６】上記オーディオフラグにより、２度書きの
サブヘッダのうち何れかがセレクトされ、読出しレジス
タ４１５、レジスタＲＣ１Ｆ、ＲＳＭＤ、ＲＣＮＯ、Ｒ
ＦＮＯに格納される。ＲＡＭ１０からは前バイト、後バ
イトとも読み出す。そして、前フラグが０ならば前のバ
イトをレジスタにストアする。また、前フラグが１なら
ば後のバイトをレジスタにストアする。フラグとレジス
タにストアされるバイトの関係を表２に示す。

【０１６７】

【表２】

【０１６８】尚、ＣＤ−ＲＯＭモードではサブヘッダの
読み出しは行なわない。

【０１６９】オーディオフラグについて、説明するとＧ
ＦＬＧよりシスコンはヘッダ、サブヘッダのオーディオ
フラグをリードできる。又サブヘッダ部については前後
のフラグのアンドが取られる。

【０１７０】ヘッダの読み出しについて説明すると制御
ロジック４４５よりのヘッダロード信号により、ヘッダ
読出レジスタ４２０の各レジスタＲＭＯＤ、ＲＢＬＫ、
ＲＳＥＣ、ＲＭＩＮにヘッダがストアされる。

【０１７１】オートモード、フォームについて説明する
と、ＣＤ−ＲＯＭのリード時、ヘッダ部のモードバイト
中のビット０（Ｗ１Ｂ８）により、リードしたブロック
がＭＯＤＥ１かＭＯＤＥ０、２か判定される。ＣＤ−Ｉ
のリード時、サブヘッダ部のサブモードバイト中のビッ
ト５（Ｗ３Ｂ５、Ｗ５Ｂ５）によりリードしたセクター
がＦＯＲＭ１かＦＯＲＭ２か判定される。この判定にお
いても前後の選択はオーディオフラグを用いて行なわれ
る。これらの判定結果は、オートモード、フォーム信号
としてシスコンインターフェース５００に送出され、シ
スコンによりセットされるモード、フォームの選択によ
りセレクトされる。そして、モード、フォームの決定に
用いられる。

【０１７２】ライト時（エンコード時）の動作について
説明すると、ライト時、ＥＣＣ、ＥＤＣの生成に先だっ
て、ＲＡＭ１０内のユーザデータに対して、シンクパタ
ーン、ヘッダ、サブヘッダ、ゼロフィールドを付加する
動作を行う。

【０１７３】付加シーケンスについて説明すると、シー
ケンサーからのスタートパルスにより制御ロジックが始
動する。制御部はアドレス発生回路４５０のコントロー
ル信号、ＲＡＭアクセス要求信号（ＲＱ）、書き込み用
レジスタのゲート制御信号を順次出力する。そして、付
加が終了すると、制御ロジック４４５はシーケンサーに
エンドパルスを返送しアイドル状態となる。

【０１７４】シンクパターン付加について説明すると、
シンクパターン発生回路４３５より発生されたシンクパ
ターンをブロックのフォーマットに従いＲＡＭ１０の所
定の位置に付加する。

【０１７５】ヘッダ、サブヘッダの付加について説明す
ると、ヘッダ、サブヘッダをブロックのフォーマットに
従い所定の位置に付加する。このヘッダ、サブヘッダを
付加するかしないかはシステム制御信号により選択され
る。又、元になるヘッダ、サブヘッダは夫々ＤＦＦＭＯ
Ｄ、ＢＬＫ、ＳＥＣ、ＭＩＮ、ＤＦＦＣ１Ｆ、ＳＭＤ、
ＣＮＯ、ＦＮＯにシスコンによって夫々書き込まれてい
る。そして、ヘッダ、サブヘッダは夫々、書込みレジス
タ４１０及び４２５の各レジスタＷＭＯＤ、ＷＢＬＫ、
ＷＳＥＣ、ＷＭＩＮ、レジスタＷＣ１Ｆ、ＷＳＭＤ、Ｗ
ＣＮＯ、ＷＦＮＯにブロックに同期して転送された後、
ＲＡＭ１０に書き込まれる。サブヘッダを付加しないモ
ードでは、ＲＡＭ１０中のデータよりサブヘッダを読み
出し、フォームビットレジスタＡＦＯＲＭにストアし、
エンコード時のオートフォーム決定を行なう機能を有す
る。

【０１７６】ゼロフィールドの付加について説明する
と、ＣＤ−ＲＯＭＭＯＤＥ１のブロックの場合、所定
の位置にゼロが書き込まれる。このゼロを発生する回路
はシンクパターン発生回路４３５を供用する。

【０１７７】ヘッダタイムのインクリメントとヘッダモ
ードバイトの生成ヘッダタイムインクリメントの手順動
作について説明すると、シスコンはラッチとしてのＤフ
リップフロップＤＦＦＢＬＫ、ＳＥＣ、ＭＩＮ（図１８
参照）に夫々初期値を書き込む。そしてプレエンコード
時はインクリメントしない。プレエンコードであるか否
かはシステム制御信号として与えられる。

【０１７８】そして、ブロック同期信号に同期してスタ
ートパルスがシーケンサーより与えられる。インクリメ
ント回路４４０内のコントロールロジックの制御によ
り、表３に示すようにＤフリップフロップ（ＤＥＦ）の
値が書き込み用レジスタ４２５の各レジスタＷＢＬＫ、
ＷＳＥＣ、ＷＭＩＮに転送される。

【０１７９】

【表３】

【０１８０】次からのブロックではタイムは、次の表４
に示す手順で、ブロック同期信号に同期してインクリメ
ント回路４４０にてインクリメントされる。

【０１８１】

【表４】

【０１８２】ヘッダモードバイトの生成手順動作につい
て説明すると、セレクタ２２はＡとなる。そしてシスコ
ンが開始終了の指示を与えると、システム制御信号によ
り、リンクブロック（ＬＩＮＫＢＬＯＫ）、第１ランイ
ンブロック（１ｓｔＲＵＮＩＮＢＬＯＫ）、第２ランイ
ンブロック（２ｎｄＲＵＮＩＮＢＬＯＫ）、ユーザデー
タブロック（ＵＳＥＲＤＡＴＡＢＬＯＣＫ）、第１ラン
アウトブロック（１ｓｔＲＵＮＯＵＴＢＬＯＣＫ）、第
２ランアウトブロック（２ｎｄＲＵＮＯＵＴＢＬＯＣ
Ｋ）が与えられる。そしてこれらブロックに応じたＭＯ
ＤＥＢＡＹＴＥ(オレンジブック対応)がモードバイト
発生回路４３６で発生される。

【０１８３】（４）ＥＤＣ／セクタアドレス発生回路
（図２１参照）前述したように、このアドレス発生回路４５０は、適当
な初期値をセットする機能とインクリメントする機能を
備え、ＥＤＣ付加／エラー検出回路３００とセクターロ
ジック回路４００のアドレス発生器として用いられてい
る。以下、図２１を参照して説明する。

【０１８４】セクタロジック４００から制御信号及びシ
ーケンサー３５０からの制御信号が夫々初期値発生器４
５６並びにカウンタ４５７に供給される。適当な初期値
がカウンタ４５７にロードされる。このカウンタ４５７
の出力がデコーダ４５８及び絶対アドレス発生器４５に
与えられる。デコーダ４５８にはフォームモードが入力
される。このデコーダ４５８からＬＡＳＴ信号とＤフリ
ップフロップ４６２を介してシンクパターン発生回路４
６１にデータが与えられ、シンクパターン発生回路４６
１からシンクパターンが出力される。

【０１８５】絶対アドレス発生器４５９から出力された
絶対アドレスはＤフリップフロップ４６０を介して内部
アドレスバス２へ出力される。そして、ＲＡＭ１０への
アクセス後にカウンタ（ｍｏｄ１:７０)をインクリメ
ントすればアドレスが発生される。

【０１８６】（５）シーケンサー

【０１８７】図２２にシーケンサー３５０の動作を示す
フローチャートを示す。シーケンサー３５０はこのフロ
ーチャートに従いＥＣＣ付加／エラー訂正回路２００、
ＥＤＣ付加／エラー検出回路３００、セクタロジック回
路４００並びにＥＤＣ／セクタアドレス発生回路４５０
を制御する。なお、図２２において、Ｈはヘッダ、Ｒは
ＥＤＣ、ＰはＰＥＣＣ、ＱはＱＥＣＣを示す。

【０１８８】（６）ホストインターフェース回路（図２
３参照）この実施例のホストインターフェース回路６００の具体
的実施例を説明する前に、この実施例における回路の特
徴について述べる。

【０１８９】この実施例におけるホストインターフェー
ス回路は１チップのうち高速のホストバスと接続される
ブロックはシステムクロックよりも速いクロックで制御
するように構成されている。

【０１９０】この実施例における回路はシステムクロッ
クで動作しているブロックへの当ブロックからの信号は
直接出力せず、システムクロックと同期するようにレジ
スタ等にセット／クリアするように構成されている。ま
たシステムクロックで動作しているブロックからの信号
は速いクロックで変化点を検出して当ブロックへ取り込
むように構成されている。

【０１９１】更にレジスタファイル６０４はカウンタ６
０５によってＦＩＦＯを構成し、レジスタファイル６０
４のフルエンプティによって、ＲＡＭアクセスとダイレ
クトメモリアクセスコントローラ（ＤＭＡＣ）とのハン
ドシェイクを切り替えるように構成している。

【０１９２】また、ホストよりのデータ転送終了時、レ
ジスタファイル６０４内に残ったデータをＲＡＭ１０へ
書き込むためにカウンタ６０５の値をストアするレジス
タ６０６とその値をコンパレート６０７する機能を備え
る。

【０１９３】上記のように構成することで、高速のホス
トに対応し、高速にホストとのデータ転送が実行でき
る。

【０１９４】速いクロックで動作するブロックと遅いク
ロックで動作するブロックを１チップに集積できる。ま
た遅いＲＡＭを共用できる。

【０１９５】更に、ホストバスの使用効率が向上する。
正確な転送語数を確保できる。

【０１９６】図２３に従いこの実施例のホストインター
フェース回路６００について説明する。尚、この実施
例において、クロックはシステムクロックの３倍のクロ
ックで動作する。

【０１９７】ホストインターフェース回路６００はホス
トバスインターフェース部６０６にてホストバスと接続
されており、ホストから転送されるデータは高速クロッ
クでホストバスインターフェース部６０６、内部ホスト
データバス６１１を経てセレクタ６０３を介してレジス
タファイル６０４に格納される。このレジスタファイル
６０４に格納されたホストからのデータは制御回路６０
２にて、集積回路のシステムクロックに同期させて、内
部データバス１から各ブロックへ転送される。各ブロッ
クへレジスタ６０６にてシステムクロックの同期を取る
ようにセット又はクリアして各ブロックに供給される。
また、ホストへ転送されるデータは内部データバス１か
らセレクタ６０３を介して、レジスタファイル６０４に
格納される。このレジスタファイル６０４に格納された
各ブロックからのデータは制御回路６０２の制御によ
り、高速クロックにて、内部ホストデータバス６１１１
からホストバスインターフェ−ス部６０６からホストバ
スへへ転送される。

【０１９８】Ａカウンタ６０１には、ホストより、スタ
ートアドレス及び転送の方向がセットされる。そして、
制御回路６０２はレジスタファイル６０４にデータが書
き込み又はレジスタファイル６０４からのデータが読み
出される毎にカウンタ６０５をインクリメントする。そ
してこのカウンタ６０３の値はデコーダ６０８から制御
回路６０２へ送られる。このカウンタ６０５の値はレジ
スタファイル６０４のアドレス端子に与えられ、カウン
タ６０５とレジスタファイル６０４にてＦＩＦＯを構成
している。

【０１９９】前記カウンタ６０５の値は、ホストからの
データが転送されているときに最終データであることを
示す信号（ＤＯＮＥ）が入力されるとレジスタ６０９に
格納されるとともに、このカウンタ６０５はクリアされ
る。そして、レジスタ６０９の値とカウンタ６０５の値
とがコンパレータ６１０にて比較される。

【０２００】又、制御回路６０２から各ブロックに出さ
れる信号（ＲＱ）は、レジスタＲＱ６０６に取り込ま
れ、システムクロックと同期する用にこのレジスタ６０
６がセット又はクリアされる。更に、システムクロック
に同期する各ブロックからの信号は、高速クロックで変
化点を検出する立ち下がり検出回路６０７にて検出され
る。

【０２０１】この実施例における集積回路からホストへ
のデータの転送動作について説明する。（Ａ）ホストよりＡカウンタ６０１にスタートアドレ
ス、転送の方向をセットする。（Ｂ）そしてＤＭＡをスタートさせる。（Ｃ）制御回路６０２がＲＡＭ１０のアクセスを要求す
る（ＲＱ）を出力する。（Ｄ）続いて、ＲＡＭ１０のアクセスが許可されると、
ゲートＧＡからアドレスが出力されセレクタ６０３のＢ
のパスを通りレジスタファイル６０４にデータが書き込
まれる。（Ｅ）Ａカウンタ６０１、カウンタ６０５をインクリメ
ントする。（Ｆ）カウンタ６０５がオーバーフローする、すなわ
ち、レジスタファイル６０４がフルになるまで、上記の
（Ｃ）（Ｄ）（Ｅ）の動作を繰り返す。（Ｇ）ホストバスインタフェース部６０６により、ＤＭ
ＡＣとハンドシェイクを行ないつつレジスタファイル６
０４のデータをゲートＧＨを開きホストバスに出力す
る。（Ｈ）カウンタ６０５をインクリメントする。（ｊ）カウンタ６０５がオーバーフローする、すなわち
レジスタファイル６０４がエンプティになるまで上記
（Ｇ）（Ｈ）の動作を繰り返す。（Ｋ）上記（Ｇ）を実行中にＤＭＡＣより最終データで
あることを示す信号（ＤＯＮＥ）が入力されるまで、上
記（Ｃ）から（ｊ）までの処理を行ない、（Ｇ）を実行
中にＤＯＮＥ信号が入力されると処理を終了する。

【０２０２】この実施例におけるホストから集積回路へ
のデータの転送の動作について説明する。（Ａ）ホストよりＡカウンタ６０１にスタートアドレ
ス、転送の方向をセットする。（Ｂ）そしてＤＭＡをスタートさせる。（Ｃ）ホストバスインタフェース部６０６により、ＤＭ
ＡＣとハンドシェイクを行ないつつ、セレクタ６０３の
Ａパスを通し、ホストバスのデータをレジスタファイル
６０４に書き込む。（Ｄ）カウンタ６０５をインクリメントする。（Ｅ）カウンタ６０５がオーバフローする、すなわち、
レジスタファイル６０４がフルになるまで、上記の
（Ｃ）（Ｄ）の動作を繰り返す。（Ｆ）制御回路６０２がＲＱを出力する。（Ｇ）続いて、ＲＡＭ１０のアクセスが許可されると、
ゲートＧＡからアドレスが出力されるとともにゲートＧ
Ｄが開かれ、レジスタファイル６０４の内容をデータバ
スを通じＲＡＭ１０に書き込む。（Ｈ）Ａカウンタ６０１、カウンタ６０５をインクリメ
ントする。（ｉ）カウンタ６０５がオーバーフローする、すなわち
レジスタファイル６０４がエンプティになるまで上記
（Ｆ）から（Ｈ）の動作を繰り返す。（ｊ）上記（Ｃ）を実行中にＤＭＡＣより最終データで
あることを示す信号（ＤＯＮＥ）が入力されるまで、上
記（Ｃ）から（ｉ）までの処理を行ない、（Ｃ）を実行
中にＤＯＮＥ信号が入力されるとそのときのカウンタ６
０５の値をレジスタに転送し、カウンタをクリアする。（Ｋ）レジスタの値とカウンタの値が同じになるまで、
（Ｆ）（Ｇ）（Ｈ）を繰り返す。

【０２０３】（７）通信機能ブロック（図２４参照）

【０２０４】通信機能ブロック７００はシスコンとのイ
ンターフェースを行なうシスコンインターフェース回路
５００とホストインターフェース回路６００との間を接
続するもので、ホストシスコン間でコマンド、インディ
ケーションのやり取りを行なう。

【０２０５】通信機能ブロック７００はインディケーシ
ョンレジスタファイル７１０及びコマンドレジスタファ
イル７２０を備え、コマンドレジスタファイル７２０に
内部ホストデータバスから１６ビットのデータが送出さ
れ、このコマンドレジスタファイル７２０から８ビット
ずつセレクタ７２１に送出される。そしてセレクタ７２
１からゲート７２２を介して内部シスコンデータバス７
４０にデータが送出される。

【０２０６】又、内部シスコンデータバス７４０から８
ビットが直接インディケーションレジスタファイル７１
０に、そして８ビットがフリップフロップ７１１で遅延
され、インディケーションレジスタファイル７１０に夫
々データが送出される。そして、このインディケーショ
ンレジスタファイル７１０から１６ビットのデータがゲ
ート７１２を介して内部ホストデータバス７３０にデー
タが送出される。

【０２０７】カウンタＨ７５０にヘッダのライト又はリ
ードの信号が入力され、このカウンタ７５０から出力が
ヘッダ割込み発生回路７５１に入力され、この発生回路
７５１からヘッダ割込み要求信号が出力される。

【０２０８】カウンタＳ７６０にサブヘッダのライト又
はリードの信号が入力され、このカウンタ７６０から出
力がサブヘッダ割込み発生回路７６１に入力され、この
発生回路７６１からサブヘッダ割込み要求信号が出力さ
れる。

【０２０９】（８）アービトレーションロジック回路
（図２５ないし図２７参照）

【０２１０】このアービトレーションロジック回路８０
０は、ＥＣＣ付加／エラー訂正回路２００、ＥＤＣ付加
／検出回路３００、セクターロジック回路４００、ＣＤ
−ＤＡインターフェース回路１００、ホストインターフ
ェース回路６００、シリアルポート回路９００、ＲＡＭ
ページ間ＤＭＡロジック回路８５０が外部のＲＡＭ１０
をアクセスするときに用いられる。

【０２１１】上記の回路のうち最悪５つの回路がＲＡＭ
１０へ同時にアクセスを要求することがある。アービト
レーションロジック回路８００はこれらのＲＡＭアクセ
ス要求が発生したときにプライオリティの高いものから
優先させて実行させ、他の要求元の回路に対しては順番
がくるまで待機させる働きをする。

【０２１２】この実施例におけるアービトレーション回
路の特徴につきまず説明する。この実施例の回路におい
ては、１チップ内の複数このＲＡＭの利用するブロック
が各々独立動作する構成になっており、各部はＲＡＭへ
のアクセス要求が発生したとき、アービトレーションロ
ジックにアクセス要求信号を出し、許可が得られれば実
際にアクセスされるように構成されている。

【０２１３】アービトレーションロジックで各部への許
可信号を返送した後、１クロックサイクル遅れて実際の
ＲＡＭアクセスを行なうように構成されている。

【０２１４】アービトレーションロジックを各部ごとに
独立のブロックとし、それらを優先順位順にカスケード
接続することで構成されている。

【０２１５】アービトレーションロジック内の各部独立
ブロックを各々イネーブル、ディセーブルできるように
構成されている。

【０２１６】上記のように構成することで、各ブロック
のタイミング調整が簡単になる。又ＲＡＭをアクセスが
衝突することなく利用できる。

【０２１７】又、各ブロックのリード、ライト、アドレ
スイネーブル信号スキューが小さくなる。

【０２１８】又、回路設計が簡略化できる。ブロック数
の増減に対応しやすい。テスト、デバッグが容易とな
る。

【０２１９】図２５はアービトレーションロジック回路
にリクエストを要求する一般的な回路を示すブロック
図、図２６はそのタイミングチャート、図２７はアビト
レーションロジック回路の具体的回路図である。

【０２２０】図２５に示すように、各ブロックはコント
ロール部８１０より、リード若しくはライト要求（ＲＱ
Ｒ、ＲＱＷ）をアービトレーションロジック回路８００
に送出する。アービトレーションロジック回路８００は
最もプライオリティの高いブロックからのリード若しく
はライト要求に対して実行を行なうことを許可するＥＸ
信号を与える。そして、このＥＸ信号がコントロール部
８１０に与えられると、コントロール部８１０はデータ
処理部８１１及びアドレス発生部８１５に夫々制御信号
を与える。書き込み時にはゲートＧにライトイネーブル
信号ＷＲＥが与えられ、データ処理部８１１からフリッ
プフロップ８１３を介して、内部データバス１にデータ
が与えられる。読み込み時にはリードイネーブル信号Ｒ
ＤＥがレジスタ８１２に与えられ、内部データバス１か
らレジスタ８１２にデータが与えられる。又、アドレス
発生部８１５からはフリップフロップ８１４、ゲートを
介して内部アドレスバス２のアドレスデータが与えら
れ、そのブロックとＲＡＭ１０とがアクセスされる。

【０２２１】図２６に示すように、プライオリティの高
いブロックからのリード若しくはライト要求（ＲＱＲ、
ＲＱＷ）はウェイトされることなく、そのまま実行を行
なうことを許可するＥＸとして実行されることが要求元
のブロックに介され、そのブロックとＲＡＭ１０とがア
クセスされ、データとアドレスの更新が行われる。又、
ＥＸは次のプライオリティ以下の要求に対するＷＡＩＴ
信号となり、プライオリティの低いブロックが要求され
た場合、ＷＡＩＴ（ＥＸ）がかかっていれば、その間Ｒ
ＡＭ１０へのアクセスの実行は待機され、ＷＡＩＴがな
くなったとき、そのブロックのアクセスを許可するＥＸ
信号が出力されて、アクセスが開始される。

【０２２２】図２７に従いアービトレーションロジック
回路８００の動作につき説明する。最もプライオリティ
の高いブロックからのリード若しくはライト要求（ＲＱ
Ｒ１、ＲＱＷ１）はウェイトされることなく、そのまま
実行を行なうことを許可するＥＸ１として実行されるこ
とが要求元のブロックに介され、そのブロックとＲＡＭ
１０とがアクセスされる。

【０２２３】又、ＥＸ１は次のプライオリティ以下の要
求に対するＷＡＩＴ信号となる。ＰＱＲ２が要求された
場合ＷＡＩＴ（ＥＸ１）がかかっていれば、ＲＱＲ２は
ＤＦＦ１へ取り込まれ、ＷＡＩＴがなくなったとき、Ｄ
ＦＦ２へ転送されるとともに、ＤＦＦ１はＲＱＲがその
時来ていなければクリアされ、要求元にＥＸ２が返され
るとともに、次段以下にＷＡＩＴを発生する。ＷＡＩＴ
（ＥＸ１）がかかってなければ、ＤＦＦ１へ取り込まれ
た次のクロックサイクルでＤＦＦ２へ転送されるととも
に、ＥＸ２が返され、次段以下にＷＡＩＴを発生する。
そして、ゲートディレイの許すかぎり、点線内ブロック
Ａをカスケード接続できる。各段のＥＮ信号は、各段を
独立にイネーブル、ディセーブルでき、ＴＥＳＴ時に利
用される。

【０２２４】（９）ＲＡＭページ間ＤＭＡロジック（図
２８参照）

【０２２５】リード中に、リード動作を続行しつつ、Ａ
ＤＰＣＭ再生をする必要が生じたとき、又ライトリード
中にＡＤＰＣＭエンコードが終了したデータをホストを
経由することなくディスクに書き込みたいとき、ＲＡＭ
ページ間ＤＭＡにより、Ｉ／ＯバッファとＡＤＰＣＭバ
ッファ間のデータ転送を行なう。図２８に従いＲＡＭペ
ージ間ＤＭＡロジック回路８５０の構成及び、動作を説
明する。

【０２２６】Ｉ／Ｏバッファページ、ＡＤＰＣＭペー
ジ、転送方向を決め、ワードカウンタをクリアする。

【０２２７】読み出し時は、セレクタ８５１を切替て絶
対アドレス発生器８５４にて、転送元のページ切替アド
レスを発生し、レジスタ８５２にデータを取り込む。

【０２２８】書き込み時は、セレクタ８５１を切替て絶
対アドレス発生器８５４にて、転送先のページに切替ア
ドレスを発生し、ゲートＧＤを開き、レジスタ８５２の
データをＲＡＭ１０に書き込む。

【０２２９】そして、アドレスカウンタ８５３をインク
リメントする。１ページ分の転送が完了するまで上述の
動作が繰り返される。上述の各動作は制御回路８５５に
て制御される。

【０２３０】さて、この発明の実施例の回路は上述した
ように構成されるが、ＣＤ−ＤＡインターフェース回路
１００、アービトレーションロジック回路８００、ＲＡ
Ｍページ間ＤＭＡロジック回路８５０等を用いて、外部
ＲＡＭ１０を次のように利用している。以下、ＲＡＭの
利用の仕方について説明する。

【０２３１】この実施例において、ＲＡＭ１０は図４に
示すように、ページに分け、Ｉ／Ｏバッファページと、
ＡＤＰＣＭ用ページに割り振り、Ｉ／Ｏバッファページ
とＡＤＰＣＭページ間で、データの転送を行なえるよう
に構成している。

【０２３２】このＲＡＭ１０は、１ページをＣＤ−ＲＯ
Ｍで定めてあるデータフォーマットより広く取り、余っ
た領域をホストに送るオーディオフラグ情報ＥＤＢ（エ
ラー訂正を行なわないブロック）又はエラー訂正時に得
られ、次エラー訂正で、利用されるフラグ（エラー訂正
を行なうブロック）を書き込むために用いるように構成
されている。

【０２３３】外部ＲＡＭ１０のうちＡＤＰＣＭバッファ
は読み出しデータ（ＲＤＡＴＡ）のリード時や書き込み
データ（ＷＤＡＴＡ）のライト時中でも、ホストインタ
ーフェースやシリアルポートを通して全く自由に利用で
きるように構成している。

【０２３４】上記のように構成することで、ディスクか
ら読み出したデータのうち、ホストに送る必要がなく直
接ＡＤＰＣＭの再生等に利用されるブロックを高速にＡ
ＤＰＣＭデコーダに渡すことができる。また、ＲＡＭを
効率良く利用できる。

【０２３５】ディスクへの書き込みや読み出しをしなが
ら、ＡＤＰＣＭのエンコードが可能となりアプリケーシ
ョンの幅が広がる。

【０２３６】ページの発生方法について説明する。ペー
ジの発生はエンコード時／デコード時で次のようにな
る。

【０２３７】Ｉ／Ｏバッファページの発生はエンコード
時／デコード時で次のようになる。ページカウンタの値ＰＣＮＴＣＤ−ＤＡページの値ＰＣＤＤＡ

【０２３８】ページ（ＥＣＣ、ＥＤＣ、セクターロジッ
ク用ページ）の値ＰＥＣＣとする。エンコード時ＰＣＤＤＡ＝ＰＣＮＴ、ＰＥＣＣ＝(Ｐ
ＣＮＴ＋３)ｍｏｄ４デコード時ＰＣＤＤＡ＝(ＰＣＮＴ＋３)ｍｏｄ４、Ｐ
ＥＣＣ＝ＰＣＮＴ但し、ＰＣＮＴは０〜３である。

【０２３９】ＣＤ−ＤＡインターフェース回路のページ
カウンタは２ビットカウンタでブロック同期ごとにイン
クリメントされ、ＰＣＮＴを発生する。デコーダにより
エンコード／デコードの応じてＰＣＤＤＡ、ＰＥＣＣを
発生する。

【０２４０】Ｉ／Ｏバッファページのパイプライン処理
について、説明すると、ライト時（エンコード時）、Ｉ
／Ｏバッファの０頁に最初のデータをホストより転送す
る。

【０２４１】次に、このデータに対して、セクターロジ
ックによりシンクパターン、ヘッダ、サブヘッダを付加
する。更に、ＥＣＣ付加／エラー訂正回路２００によ
り、ＥＣＣコードを生成する。最後にＥＤＣ付加／エラ
ー検出回路３００によりＥＤＣを付加する。ここまでは
プレエンコードで、まだＣＤ−ＤＡインターフェース回
路１００を通じたＷＤＡＴＡのシリアル転送は行なわれ
ていない。又、プレエンコードが完了するまでに、最低
もう１ページ分の書き込みデータをホスト取り転送して
おく。ＣＤ−ＤＡインターフェースが受け取るＳＯＥ信
号により、ブロック同期が取られ、ページカウンタがイ
ンクリメントされ、ワードカウンタがリセットされる。
そして、ページ０のデータがシリアルに出力されるとと
もに、ページ１のデータに対して、ＨＷＲ（セクターロ
ジックの処理、ライト時）、ＥＣＣ（ＥＣＣ付加／エラ
ー訂正回路の処理）及びＥＤＣ（ＥＤＣの付加／エラー
検出回路の処理）が行われている。

【０２４２】以後、ワードカウンタにより、ブロック同
期を取り、処理を繰り返す。

【０２４３】又プレエンコードが完了した時点で、シー
ケンサーはプレエンコードが完了したこと知らせる。フ
ラグを立て、シスコンはそれを確認してデータの書き込
みをスタートさせる。

【０２４４】図２９及び図３０は上述したＲＡＭ１０の
処理を時系列的に示した模式図であり、図２９はエンコ
ード時、図３０はデコード時を夫々示す。図２９に示す
ように、エンコード時には、１セクタ、この実施例にお
いては１３ｍｓｅｃごとに、例えばＩ／Ｏバッファ０に
ホストよりデータ転送が行なわれ、そしてヘッダの書き
込み、ＥＣＣ、ＥＤＣの生成処理が行なわれている時
に、Ｉ／Ｏバッファ１にホストからデータ転送が行なわ
れる。そして、Ｉ／Ｏバッファ０の書き込みデータがシ
リアルに出力されている時にＩ／Ｏバッファ１では、ヘ
ッダの書き込み、ＥＣＣ、ＥＤＣの生成処理が行なわれ
るように、パイプライン処理が行なわれる。また、図３
０に示すように、同様にデコード時もパイプライン処理
が行なわれる。又、図３１ないし図３６は上述した各回
路の動作を示すフローチャートである。図３１及び図３
２はセクターブロック回路の動作、図３３及び図３４は
ＥＤＣ付加／エラー検出回路の動作、図３５及び図３６
はＥＣＣ付加／エラー訂正回路の動作を示す。

【０２４５】

【発明の効果】以上説明したように、この発明によれ
ば、シスコン、ホストＣＰＵの負担を少なくして、書き
込みブロックのフォーマットが記憶手段に構築できる。
更に、シスコンは訂正のヘッダ、サブヘッダを検知する
ことができると共により確からしいサブヘッダの値を検
知することができる。

【図面の簡単な説明】

【図１】この発明による信号処理用半導体集積回路の全
体構成を示す概略ブロック図である。

【図２】この発明による信号処理用半導体集積回路の全
体構成を示すブロック図である。

【図３】この発明に用いられるＣＤ−ＤＡインターフェ
ースの詳細を示すブロック図である。

【図４】この発明が用いられる外部メモリのメモリのペ
ージング態様を示す模式図である。

【図５】ＩＯバッファのデータフォーマットを示す模式
図である。

【図６】この発明に用いられるＥＣＣ付加／エラー訂正
回路の全体構成を示すブロック図である。

【図７】この発明に用いられるＥＣＣ信号処理部を示す
ブロック図である。

【図８】エラ−訂正の動作を示すフローチャートであ
る。

【図９】エラー訂正時の復号動作を示すフローチャート
である。

【図１０】エラー訂正時の復号動作を示すフローチャー
トである。

【図１１】Ｑワードのアドレスの割り当てを示す模式図
である。

【図１２】Ｐワードの割り当てを示す模式図である。

【図１３】ＰＥＣＣのときの参照すべきＱアドレスを示
す模式図である。

【図１４】ＥＣＣアドレス発生回路を示すブロック図で
ある。

【図１５】この発明に用いられるＥＤＣ付加／エラー検
出回路のＥＤＣ生成回路である。

【図１６】この発明に用いられるＥＤＣ付加／エラー検
出回路の誤り検出回路である。

【図１７】この発明に用いられるセクターロジック回路
の全体構成を示すブロック図である。

【図１８】ヘッダの生成及び検出を行なう回路を示すブ
ロック図である。

【図１９】サブヘッダの生成と検出を行なう回路を示す
ブロック図である。

【図２０】セクターロジックの制御部を示すブロック図
である。

【図２１】この発明に用いられるＥＤＣならびにセクタ
ーロジック回路のアドレスを発生するアドレス発生回路
を示すブロック図である。

【図２２】シーケンサーの動作を示すフローチャートで
ある。

【図２３】この発明に用いられるホストインターフェー
ス回路を示すブロック図である。

【図２４】この発明に用いられる通信機能ブロックを示
すブロック図である。

【図２５】この発明に用いられるアービトレーションブ
ロック回路にリクエスト要求を出す回路一般的なブロッ
ク図である。

【図２６】図２５に示すブロック図のタイミングチャー
トである。

【図２７】アービトレーションロジック回路の具体的回
路図である。

【図２８】この発明に用いられるＲＡＭページ間ＤＭＡ
ロジック回路を示すブロック図である。

【図２９】エンコード時のＲＡＭの処理を時系列的に示
した模式図である。

【図３０】デコード時のＲＡＭの処理を時系列的に示し
た模式図である。

【図３１】セクターロジック回路の動作を示すフローチ
ャートである。

【図３２】セクターロジック回路の動作を示すフローチ
ャートである。

【図３３】ＥＤＣ生成動作を示すフローチャートであ
る。

【図３４】ＥＤＣ生成動作を示すフローチャートであ
る。

【図３５】ＥＣＣの復号動作を示すフローチャートであ
る。

【図３６】ＥＣＣの復号動作を示すフローチャートであ
る。

【符号の説明】

１０外部ＲＡＭ１００ＣＤ−ＤＡインターフェース回路２００ＥＣＣ付加／エラー訂正回路３００ＥＤＣ付加／エラー検出回路３５０シーケンサー４００セクターロジック回路４５０ＥＤＣ／セクターアドレス発生回路５００シスコンインターフェース６００ホストインターフェース回路７００通信機能ブロック回路８００アービトレーションロジック回路８５０ＲＡＭページ間ＤＭＡロジック回路９００シリアルポート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11B 20/12 G11B 7/00 G11B 20/00 G06F 15/00

Claims

(57)【特許請求の範囲】

【請求項１】書き込み用データ信号を記憶する記憶手
段、前記記憶手段へのアドレスを発生するアドレス発生
回路、前記データ信号内のヘッダ部を格納するレジス
タ、サブヘッダ部を格納するレジスタ、ブロックの同期
信号に同期してヘッダのタイムをインクリメントするイ
ンクリメント回路、これらの各回路の動作を制御する制
御回路、とを備え、前記制御回路に供給される制御信号
に応じて、前記記憶手段に取り込まれた前記データ信号
にヘッダデータまたはサブヘッダデータを付加するかし
ないか選択し、前記ヘッダのレジスタに、前記インクリ
メント回路からの出力を供給し、前記ヘッダのレジスタ
は最初のブロックでは初期値が入力されると共に、次段
のブロック以降、前記インクリメント回路からの出力に
より、インクリメントされることを特徴とする追記型光
ディスクの信号処理用半導体集積回路。
【請求項２】光ディスクより読み出されたデータを記
憶する記憶手段、このデータに対してエラー訂正処理、
エラー検出処理を行ない、処理を施したデータを前記記
憶手段に書き込む手段、前記記憶手段に書き込まれた処
理済みのデータからヘッダまたはサブヘッダを読み出し
レジスタに格納する手段、オーディオフラグを検知する
オーディオフラグチェック回路、とを備え、前記サブヘ
ッダが２度書きされている場合、２度書きされたサブヘ
ッダの前側に対応する前記オーディオフラグが０の時、
前側のサブヘッダデータを前記レジスタに、２度書きさ
れたサブヘッダの前側に対応する前記オーディオフラグ
が１の時、後ろ側のサブヘッダデータを前記レジスタに
書き込むことを特徴とする追記型光ディスクの信号処理
用半導体集積回路。