JPH03502019A

JPH03502019A - 自動可変メモリのインタリーブシステム

Info

Publication number: JPH03502019A
Application number: JP2500078A
Authority: JP
Inventors: キヤツスル　デイビツド　エドガー
Original assignee: ユニシス　コーポレーシヨン
Priority date: 1988-10-27
Filing date: 1989-10-26
Publication date: 1991-05-09
Also published as: WO1990004576A3; US5341486A; WO1990004576A2; EP0394436A1; EP0394436B1; DE68925631T2; DE68925631D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】発明の名称発明の背景と要約本発明は、コンピュータメモリ内に格納されたデータをアクセスするための効果的な手段と方法とに関するものであり、特に複数のメモリモジュールを使用するシステムにおける効果的なインタリーブの手段と方法゛とに関するものである。

現在、複数のメモリモジュールを使用するコンピュータ；スフムで：よ、速続したメモリアドレスを具なるモジュールに割り当て、インタリーブ方式を用いてモジュールをアクセスすることにより、メモリアクセス速度を大幅に速くできることが知られている。その結果、高速データプロセッサがいくつかのメモリアクセスなオーバラップすることで、一連のメモリ領域の全アクセス時間が大幅に少なくなる。このようなインタリーブ方式としては、２ウ工イ方式と４ウ工イ方式が主流である。インタリーブ方式に関するより詳細な情報は、アンソニ・ラルストン編の「コンピュータ科学と技術事典」第２版の７９１〜７９２項（Ｅｎｃｙｃｌｏｐｅｄｉａ　ｏｆ　Ｃｏｍｐｕｔｅｒ　５ｃｉｅｎｃｅ　ａｎｄＥｎｇｉｎｅｅｒｉｎｇ　％　　Ａｎｔｈｏｎｙ　Ｒａ１ｓｔｏｎ、　Ｅｄｉｔｏｒ、５ｅｃｏｎｄ　Ｅｄｉｔｉｏｎ。

ｐａｇｅｓ、７９１−７９２　）にある。

現在知られているインクリーブメモリのアクセスシステムの問題点としては、インタリーブの幅（ｇｒａｎｕｌａｒｉｔｙ）が予め定められ固定されていることが挙げられる。即ち、メモリモジュールを追加したい場合には、追加するモジュールはインクリーブ数の複数倍に限られる０例えば、４ウエイのインタリーブ方式では、追加するモジュール数は４の倍数でなければならない。

従って、１個のモジュールのみを追加したいような場合には効率が悪い。一方、８個のメモリモジュールを有するシステムにおいて１個のモジュールが故障したとすると、メモリの半分が使えなくなる。今日ではメモリモジュールが複数のモジュール（４個のモジュール単位が多い）をまとめたパッケージとして提供されるため、この問題は重大である。従って、固定のインクリーブ方式を行うシステムでは、１個のモジュールのみが故障したときでも、複数のモジュールを有するパッケージを取り替える必要がある。

図面の簡単な説明第１図はメモリ・インタリーブ方式を採用している従来システムの電気的ブロック及び概略構成図、第２図は第１図の動作を示すグラフ列の図、第３図は本発明の可変インタリーブ方式を採用したメモリシステムの好適な実施例を示した電気的ブロック及び概略構成図、第４図は第３図のメモリアドレスコントローラの好適な実施例を示す電気的ブロック及び概略構成図、第５図は第４図の好適な実施例において、与えられたメモリアドレスを含むモジュールのインタリーブ因数の決定法を示すグラフの図、第６図は第４図の好適な実施例の動作を示したフローチャートである。

好適な実施例の説明全図面を通して、同一の数字ならびに文字は同一の要素を示している。

はじめに第１図を参照しながら説明を行なう、第１図は、８個のメモリモジュールＭＯ，Ｍ１．Ｍ２．ＭＳ、Ｍ４゜ＭＳ、ＭＳ、Ｍ７に対して、従来行なわれてきたインタリーブの動作を示すための電気的ブロック及び概略構成図を表わしている。

これらの８個のメモリモジュールは、メモリモジュールコントローラ１７とメモリバス１９とを通してデータプロセッサ（ＤＰ）に接続されている（メモリモジュールコニ／トローラ１７はデータプロセッサ１５の中に組み込むこともできる）。

第１図は、−例として、連続するワードが異なったモジュールに割り当てられる４ウエイのインタリーブ構成を示したものである。従来の典型的な動作は、連続するワードに対するデータプロセッサのアドレシング要求がメモリアドレスコントローラ１７に送られると、コントローラ１７は各サイクルでそれぞれ異なったメモリモジュールに対して適切にアドレシングを行うというものである。このようにして、メモリモジュールのアクセスに要する数サイクルを待つことなく、連続するワードを連続的にアクセスすることができる。

第２図に示したグラフはこのことを図式的に表わしたものである。データプロセッサ（ＤＰ）が連続するワードＡ、Ｂ。

Ｃ，ＤをメモリモジュールＭＯ，Ｍ１．Ｍ２．ＭＳに対して要求する数サイクル間の動作を示している。第１図に示した従来の４ウエイのメモリインタリーブ構成では、インタリーブを変更するための機構が備えられていないため、メモリモジュールは４個ごとに追加しなければならない、単に１個のメモリモジュールのみが必要なときでも追加は４個ごとに行う必要がある。さらに、１個のメモリモジュールが故障した時には、他の３個のメモリモジュールも使用できない。

第３図は、本発明に従って、複数のメモリモジュールを自動的に可変インタリーブする基本的方式を図示している。第３図は、７個のメモリモジュールＭＯ，Ｍ１．Ｍ２．ＭＳ、Ｍ４゜ＭＳ、ＭＳから成る構成を表わしている。

ここで、はじめの４個のモジュールＭＯ，Ｍｌ、Ｍ２．Ｍ３は４ウエイインタリーブ、次の２個のモジュールＭ４とＭＳとは２ウエイインタリーブ、最後のモジュールＭ６は１ウエイインタリーブ（即ち、インタリーブが行われない）である。

このような構成を採ることで、用いるメモリモジュール数に応じて可変インタリーブが可能となることが理解できよう。

例えば、９個のメモリモジュールから構成されるシステムでは、第１の４個のモジュールと第２の４個のモジュールとが４ウエイインタリーブであり、残りのメモリモジュールはインタリーブされない。

一般に、データプロセッサ１５は絶対アドレスをメモリモジュールコントローラ１７に与える。この絶対アドレスは、ゼロから動作可能なメモリモジュール数によって決められるシステムの許容最大アドレスまでの範囲にわたる、起動後の初期動作では、従来のシステムと同様に、データプロセッサ１５はシステム内の動作可能なメモリモジュールの同一性（ｉｄｅｎｔｉｔｙ）とモジュール数とを調べる。ここでは説明のために、７個のメモリモジュールＭＯ，Ｍｌ、Ｍ２．ＭＳ、Ｍ４゜ＭＳ、ＭＳのすべてが動作可能であるとする。第３図に示した７個のモジュール構成は、８個のメモリモジュール構成において１個のモジュールが故障した結果であるととらえることもできよう。

第４図は、本発明の自動的可変メモリのインタリーブシステムにおいて、メモリモジュールを動作させアドレス付けさせるための、第３図のメモリモジュールコントローラ１７を構成する好適な例を示したものである。ここで、考慮する第４図の好適な実施例においては、第３図に示したシステムが“ｌ”から“１６”のメモリモジュールを有していると仮定している。各々のメモリモジュールは、０ＦＦＦＦＦワード（アドレス表示）、すなわち００００１１１１１１１１１１１１１１１１１１１１ワード（２進表示）、あるいは１．０４８．５７５ワード（１０進表示）の容量を持っている。すべての１６個のメモリモジュールが動作可能であるとすると、全体のメモリ容量はＦＦＦＦＦＦワード（アドレス表示）あるいは１６．７７７、２１５ワード（１０進表示）となる。

第４図に示されているように、モジュールＭＯ−Ｍ６の中のあるワードアドレスを指し示す絶対メモリアドレスＡＯ−Ａ５は、データプロセッサ１５から渡される。第３図のシステムでは、この絶対メモリアドレスＡＯＮＡ５は０からＦＦＦＦＦＦ　（アドレス）までの範囲を指し示し、Ａ５．Ａ４．Ａ３．Ａ２゜Ａ１．ＡＯの６個のアドレス・ディジットで表現される。

ここで、ＡＯが最下位ディジットであり、Ａ５が最上位ディジットである。絶対アドレスＡＯ〜Ａ５の最上位ディジットＡ５は、第４図のように、システムで動作可能なメモリモジュール数を示すデータプロセッサ１５からの信号Ｎとともに、デコーダ２１に送られる。このＮの値（第３図の実施例では７である）は、前述した通り初期動作中にデータプロセッサ１５が従来の手法を用いて調べたものである。

第４図のデコーダ２１の目的は、動作可能なモジュール数Ｎに応じて、与えられた絶対メモリアドレスＡＯ−Ａ５に対応するアドレスを含む特定のメモリモジュールに対して適用するインタリーブ因数ｎ（４ウエイ、２ウエイあるいは１ウエイ）を決定することである。デコーダ２１は第５図に示すグラフに基づいて構成される。この第５図のグラフは、絶対アドレスの最上位アドレス・ディジットＡ５（垂直軸；最上位の４パイナリピット）と、データプロセッサ１５（第３図）から与えられる動作可能なモジュール数Ｎ（水平軸）とから求めるインクリーブ因数ｎを示している。

例えば、第３図に示した７モジユールのシステム（Ｎ＝７）では、最上位アドレス・ディジットがＡ５＝５であるような絶対メモリアドレス５００００９　（アドレス）が与えられた時には、第５図を用いろとインクリーブ因数はｎ＝２となる。もう一つの例として、システムが９個のモジュールをもつように拡張され、上と同様の絶対アドレス５００００９が与えられたケースを考えてみる。このときは、最上位アドレス・ディジットは同様にＡ５＝５となるがＮはＮ＝９となるために、インタリーブ因数は７モジユ一ルシステム時のｎ＝２と異なり、ｎ＝４となる。

次いで、第４図のメモリモジュールコントローラ１７は、絶対メモリアドレスＡＯ〜Ａ５に対応するアドレスを含むモジュールを、第３図のシステムにおけるＭＯからＭ６までの７個のメモリモジュールから決定する。第４図に示されているように、この動作はインタリーブ因数ｎ（デコーダ２１によって決定される）に対応する信号を、絶対メモリアドレスＡＯ〜Ａ５の最上位アドレス・ディジットＡ５中の３つの上位ビットＢｌ、Ｂ２．Ｂ３と、絶対メモリアドレスＡＯ−Ａ５の最下位アドレス・ディジットＡＯ中の２つの下位ビットＢＯ，Ｂｌとともに、選択論理回路２３に与えることによって達成される。

各々のアドレス・ディジットが、ここではＢＯ，Ｂ１．Ｂ２゜Ｂ３　（ＢＯが最下位ビット）と表現している４個のバイナリビットに対応することは広く知られている。これらの信号が与えられた選択論理回路２３は、与えられた絶対メモリアドレスＡＯＮＡ５に対応するアドレスを含むＭＯからＭ６までのモジュール中の１つのモジュ、−ルを動作させるモジュール可動信号Ｓをメモリバス１９に与える。

より具体的には、以下のように動作するように選択論理回路２３が構成される。

（１）ｎ＝４（４ウエイインタリーブ）あるいはｎ＝２　（２ウエイインタリーブ）のときには、アドレス・ディジットＡＯ中のビットＢＯＡ０とＢＩＡｏと、アドレス・ディジットＡ５中のビットＢ２ＡｓとＢ３□とを適切に連結することで、選択メモリモジュールが決定される８例えば、Ｎ；７．絶対アドレスが５００００９で、インタリーブ因数がｎ＝２（第５図参照）で、ＡＯ＝９　（ＢＯＡｏ＝１．ＢＩＡｏ＝Ｏ）そしてＡ　５　＝　５　（Ｂ　２　ａｓ＝ｌ、Ｂ３□＝０）のケースを考える。このとき、ＡＯ中のビットＢ　ＯＡｏ、　Ｂ　Ｉ　ＡＯとＡ５中のビットＢ２Ａｓ、Ｂ５Ａｓとを連結することにより、モジュール可動信号５＝Ｂ３ＡａＢ２ＡｓＢ　Ｉ　ＡＯＢ　ＯＡｏ＝　０１０１　（１０進表示では５）が作成される。このように、Ｎ＝７であるシステムにおいで絶対アドレスが５００００９であるとすると、可動信号Ｓ＝５が生成され、第５番目のメモリモジュール（第３図ではＭ４）が動作することになる。

（２）ｎ＝１　（インタリーブなし、１ウエイインタリーブ）のときには、選択メモリモジュールはアドレス・ディジットＡ５から簡単に決定される０例えば、Ｎ＝７．絶対アドレスが７００１Ａ２で、インタリーブ因数がｎ＝１　（第５図参照）で、Ａ５＝７とすると、５＝Ａ５＝７であり、第７番目のメモリモジュール（第３図ではＭ６）が動作することになる。

以上、絶対アドレスに対応するアドレスを含むメモリモジュールをどのように決定するのかについて述べた。以下では、この動作モジュールへのアドレッシングに用いるモジュールアドレスＡ、を、与えられた絶対メモリアドレスＡＯ−Ａ５からどのように決定するのかについて説明する。この決定は、第４図に示した好適な実施例において、５つの下位アドレス・ディジットＡＯＮＡ４とアドレス・ディジットＡ５中の２つの下位ビットＢ１□、ＢＯＡＩとを、インタリーブ因数ｎ（デコーダ２１によって決定される）とともに、モジュールアドレス回路２５に与えることによって達成される。これらの信号が与えられたモジュールアドレス回路２５は、モジュールアドレスＡ、をメモリバス１９を通して可動モジュールに伝える。

モジュールアドレス回路２５の具体的な動作法は以下の通りである。

（１）ｎ＝１　　（１ウエイインタリーブ、あるいはインタリーブなし）のときには、５つの下位アドレス・ディジットＡＯ〜Ａ４がモジュールアドレスＡ、を構成する６例えば、絶対アドレスが７００１Ａ２であるときにはモジュールアドレスＡ、は００１Ａ２となる。

（２）ｎ＝２（２ウエイインタリーブ）のときには、４つのアドレス・ディジットＡ４．Ａ３．Ａ２．ＡＩを、アドレス・ディジットＡＯ中の３つの上位ビットＢ　３Ａｏ、　Ｂ　２Ａｏ、　Ｂ　Ｉ　Ａ。

とアドレス・ディジットＡ５中の最下位ビットＢＯＡ、とに適切に連結することで、モジュールアドレスＡ１が決定される。

即ち、モジュールアドレスＡ、＝Ａ４．Ａ３．Ａ２．ＡＩ。

Ｂ３ＡＯ，Ｂ２ＡＯ，Ｂ　ＩＡＯ，ＢｏＡｓが生成される。従って、与えられた絶対アドレスが４００００９であるとすると、モジュールアドレスＡ、はｏｏｏｏａとなる。

（３）ｎ＝４　（４ウエイインタリーブ）のときには、４つのアドレス・ディジットＡ４．Ａ３．Ａ２．Ａｌを、アドレス・ディジットＡＯ中の２つの上位ビットＢ３Ａ、、Ｂ２Ａ、とアドレス・ディジットＡ５中の２つの下位ビットＢＩＡＩ１．ＢＯＡ８とに適切に連結することで、モジュールアドレスＡ、が決定される。即ち、モジュールアドレスＡ、＝Ａ４．Ａ３．Ａ２゜Ａ１．Ｂ３ＡＯ，Ｂ２ＡＱ、ＢＩＡＳ、ＢＯＡＢが生成される。従って、与えられた絶対アドレスが５ＱＢ２Ｆ？であるとすると、モジュールアドレスＡ、は０Ｂ２Ｆ５となる。

上述のように、モジュール可動信号ＳとモジュールアドレスＡ、とがアドレスビットを適切に連結するだけで生成されるような構成は、簡潔さ、経済性、高速性などの観点から好都合である。このような連結処理により、第３図のモジュールＭＯ−Ｍ６のそれぞれを指し示すワードアドレスが生成されるが、それぞれのモジュールのワード位置の構成はインタリーブ因数に関係していることが理解できよう、しかしながら、１ウ工イインクリーブ方式（インクリーフなし）を除いて、インタリーブ方式は連続するワードを異なるモジュールに配置させてアクセス時間を短くするため、ワード位置がモジュールごとに異なっていることは問題とはならない。

第４図の４メモリアドレスコントローラ１７が行う上述の連結処理と他の動作処理とは、第６図のフローチャートに要約されている。

本発明の好適な実施例を基に本発明を説明したが、本発明の主旨、範囲から逸脱しないで、構造、構成法、利用における種々の変形が可能である０例えば、第６図のフローチャートから明らかであるように、本発明はソフト的にもハード的にも構成することが可能である。即ち、本発明は請求の範囲内でのすべての可能な変形や修正をも含むものである。

ＦＩＧ、　２ＢＣＤＤＰＱ′）Ａ吉果処理　　　　　　　　　　　トＨ−Ｈ−Ｈ−ＨＦＩＧ、５１　２３　４　５　６　７　８　９１０１．１１２＋３］４１５＋、６モシ゛゛ユーンし数　ＮＩ際調査報告国際調査報告ＵＳ　８９０４７５０

Claims

【特許請求の範囲】

１．コンピュータシステムにおいて使用され、前記コンピュータから与えられたメモリアドレスに応じて可変インタリーブアクセスを提供する効果的なメモリ手段であつて、複数のアドレッシング可能なメモリモジュールと、前記コンピュータから与えられるメモリアドレスに応じて、可変インタリーブ方式で、選択的にメモリモジュールを可動としアドレッシングするメモリアドレスコントローラとを具備し、該メモリアドレスコントローラは、動作可能なモジュール数に応じて前記モジュールのそれぞれに対して異なつたインタリーブ因数を与え、与えられたメモリアドレスに応答して、与えられたメモリアドレスに対応するモジュールアドレスを含む特定のモジュールを可動とし、更に、与えられたメモリアドレスに応答して、与えられたメモリアドレスに対応する動作可動なモジュールに対するモジュールアドレスを生成するうことを特徴とするメモリ手段。
２．前記メモリアドレスコントローうは、前記モジュール数に応じて前記モジュールに与えるインタリーブ因数を自動的に変更にすることを特徴とする請求の範囲第１項記載のメモリ手段。
３．前記メモリアドレスコントローラは、動作可能なモジュール数に対して最大のインタリーブ効果を得るように、各モジュールに対して同時に４ウエイ、２ウエイ及び１ウエイインタリーブを行うことができることを特徴とする請求の範囲第１項記載のメモリ手段。
４．モジュール数は少なくとも６であり、前記メモリアドレスコントローラは４個のモジュールに対しては４ウエイインタリーブを、残りの２個のモジュールに対しては２ウエイインタリーブを行うことを特徴とする請求の範囲第１項記載のメモリ手段。
５．モジュール数は少なくとも７であり、前記メモリアドレスコントローラは少なくとも１個のモジュールに対して１ウエイインタリーブをさらに行うことを特徴とする請求の範囲第４項記載のメモリ手段。
６．与えられるメモリアドレスは、複数のアドレスビットとして提供され、前記モジュールアドレスはアドレスビット中の予め定められたビットを連結することで得られることを特徴とする請求の範囲第１項記載のメモリ手段。
７．可動とされる特定モジュールは、前記アドレスビット中の予め定められたビットを連結することで得られることを特徴とする請求の範囲第６項記載のメモリ手段。
８．前記メモリアドレスコントローラは、モジュールに与えられたインタリーブに基づいて与えられたメモリアドレスに対応するアドレスを含む特定のモジュールを動作させることを特徴とする請求の範囲第１，２，３，４，５，６又は７項記載のメモリ手段。
９．前記メモリアドレスコントローラは、与えられたメモリアドレスに対応するアドレスを含むモジュールのインタリーブ因数を決定し、このインタリーブ因数を用いて与えられたメモリアドレスからモジュールアドレスを生成することを特徴とする請求の範囲第８項記載のメモリ手段。
１０．動作可能なメモリモジュール数に応じて、与えられたメモリアドレスに応答して、該モジユールヘの可変で変更かのうなインタリーブアクセスを行うように複数のメモリモジュールをアクセスする方法であつて、動作可能なモジュール数に応じて前記メモリモジュールに対して可変インタリーブを行い、動作可能なモジュール数が変更した際には、前記モジュールの可変インタリーブを自動的に変更し、与えられたメモリアドレスに対応するモジュールアドレスを含む特定のモジュールを可動とし、与えられたメモリアドレスに対応する可動モジユールヘのモジュールアドレスを生成することを特徴とする方法。
１１．特定のモジュールを可動とするステツプは、可動とされるモジュールのインタリーブ因数を得る処理と、このインタリーブ因数を用いて可動とされるモジュールを決定する処理とを含むことを特徴とする請求の範囲第１０項記載の方法。
１２．モジュールアドレスを生成するステツプは、可動とされるモジュールのインタリーブ因数を用いて、与えられたメモリアドレスからモジュールアドレスを生成することを特徴とする請求の範囲第１１項記載の方法。
１３．与えられるメモリアドレスは、複数のアドレスビットとして提供され、可動とされるモジュールとモジュールアドレスとは前記アドレスビット中の予め定められたビットを連結することで得られることを特徴とする請求の範囲第１１又は１２項記載の方法。