JP4603481B2 - 情報処理装置、情報処理方法、および、プログラム - Google Patents
情報処理装置、情報処理方法、および、プログラム Download PDFInfo
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Description
単位メモリm10の下限アドレスB10=(ベースアドレスB00)0KB+(下限アドレス底上げセグメント数S10b)0KB=0KB。単位メモリm10の上限アドレスT10=(単位メモリm10の下限アドレスB10)0KB+(WAY数S10a)4KB=4KB。
L2 メモリコントローラ
L3 メモリ装置
CH1 メモリチャネル
CH2 メモリチャネル
CH3 メモリチャネル
CH4 メモリチャネル
CH5 メモリチャネル
CH6 メモリチャネル
CH7 メモリチャネル
CH8 メモリチャネル
M10〜M80 第1単位記憶回路
M11〜M81 第2単位記憶回路
m10、m11、m20、m21〜m80、m81 単位メモリ
SG1 セグメント情報保持回路
ULA1 上限下限アドレス回路
B00 ベースアドレス
C00 アクセスアドレス
S10、S11、S20、S21〜S80、S81 セグメント情報保持回路
S10a、S11a、S20a、S21a〜S80a、S81a WAY数
S10b、S11b、S20b、S21b〜S80b、S81b セグメント数
B10、B11、B20、B21〜B80、B81 下限アドレス
T10、T11、T20、T21〜T80、T81 上限アドレス
91 アドレス変換回路
93 アクセス発行メモリ判定回路
900 インタフェース
901 メモリコントローラ
100〜800 インタフェース
Claims (7)
- 複数メモリチャネルそれぞれに接続される単位メモリに対するアクセスに対し、インタリーブ数が常に2の乗数になるインタリーブ制御を実施する回路を有し、
前記回路は、前記単位メモリの総数がYであると、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z1」個の前記単位メモリをWAY数Z1でインタリーブし、「Y−Z1」個のうち、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z2」個の前記単位メモリを、WAY数Z2でインタリーブし、・・・、残りの「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Zi」個の前記単位メモリをWAY数Ziでインタリーブし、
前記回路は、「WAY数Z1、Z2、・・・、Ziのいずれかと、同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリのアドレスからの底上げ分である下限アドレス底上げセグメント数との対」であるセグメント情報を保持するセグメント情報保持回路と、
「同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリの上限アドレス+セグメント情報の前記単位メモリの下限アドレス底上げセグメント数=下限アドレス」を保持する下限アドレス回路と、「前記単位メモリの下限アドレス+セグメント情報の前記単位メモリのWAY数=上限アドレス」を保持する上限アドレス回路と、
下限アドレス≦アクセスアドレス<上限アドレスであると、ヒット信号を出力し、アクセスアドレスに対しヒット信号の数のWAY数のインタリーブを行うアドレス変換回路と、を含む、
ことを特徴とする情報処理装置。 - 前記セグメント情報保持回路を備え、アクセスアドレスを出力するデータ処理装置と、アクセスアドレスを入力し、前記下限アドレス回路、前記上限アドレス回路、および、前記アドレス変換回路を備えるメモリコントローラと、を有することを特徴とする請求項1記載の情報処理装置。
- 前記メモリコントローラに接続され、前記単位メモリを備えるメモリ装置を有することを特徴とする請求項2記載の情報処理装置。
- アクセスアドレスを出力するデータ処理装置と、前記下限アドレス回路、前記上限アドレス回路、および、前記アドレス変換回路を備えるメモリコントローラと、を有することを特徴とする請求項1記載の情報処理装置。
- 前記メモリコントローラに接続され、前記単位メモリを備えるメモリ装置を有することを特徴とする請求項4記載の情報処理装置。
- 複数メモリチャネルそれぞれに接続される単位メモリに対するアクセスに対しインタリーブ数が常に2の乗数になるインタリーブ制御を実施し、
前記インターリーブ制御は、前記単位メモリの総数がYであると、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z1」個の前記単位メモリをWAY数Z1でインタリーブし、「Y−Z1」個のうち、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z2」個の前記単位メモリを、WAY数Z2でインタリーブし、・・・、残りの「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Zi」個の前記単位メモリをWAY数Ziでインタリーブし、
前記インターリーブ制御は、「WAY数Z1、Z2、・・・Ziのいずれかと、同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリのアドレスからの底上げ分である下限アドレス底上げセグメント数との対」であるセグメント情報を保持し、
「同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリの上限アドレス+セグメント情報の前記単位メモリの下限アドレス底上げセグメント数=下限アドレス」を保持し、「前記単位メモリの下限アドレス+セグメント情報の前記単位メモリのWAY数=上限アドレス」を保持し、
下限アドレス≦アクセスアドレス<上限アドレスであると、ヒット信号を出力し、アクセスアドレスに対しヒット信号の数のWAY数のインタリーブを行う、
ことを特徴とする情報処理方法。 - 複数メモリチャネルそれぞれに接続される単位メモリに対するアクセスに対しインタリーブ数が常に2の乗数になるインタリーブ制御を情報処理装置に実施させ、
前記インタリーブ制御は、前記情報処理装置に、前記単位メモリの総数がYであると、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z1」個の前記単位メモリをWAY数Z1でインタリーブし、「Y−Z1」個のうち、「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Z2」個の前記単位メモリを、WAY数Z2でインタリーブし、・・・、残りの「2の乗数である最大WAY数Xを超えない最大の2の乗数のWAY数Zi」個の前記単位メモリをWAY数Ziでインタリーブし、
前記インタリーブ制御は、「WAY数Z1、Z2、・・・Ziのいずれかと、同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリのアドレスからの底上げ分である下限アドレス底上げセグメント数との対」であるセグメント情報を保持し、
「同一の前記メモリチャネル内の先にインタリーブが決定された前記単位メモリの上限アドレス+セグメント情報の前記単位メモリの下限アドレス底上げセグメント数=下限アドレス」を保持し、「前記単位メモリの下限アドレス+セグメント情報の前記単位メモリのWAY数=上限アドレス」を保持し、
下限アドレス≦アクセスアドレス<上限アドレスであると、ヒット信号を出力し、アクセスアドレスに対しヒット信号の数のWAY数のインタリーブを行う、
ことを特徴とするプログラム。
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JP2005370606A JP4603481B2 (ja) | 2005-12-22 | 2005-12-22 | 情報処理装置、情報処理方法、および、プログラム |
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JP4603481B2 true JP4603481B2 (ja) | 2010-12-22 |
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2006
- 2006-12-20 US US11/613,310 patent/US7707370B2/en not_active Expired - Fee Related
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JP2007172381A (ja) | 2007-07-05 |
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