JP2855936B2 - データ入れ替え方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル信号処理に関
し、特にデータのビットの順序を入れ替えるデータ入れ
替え方式に関する。

【０００２】

【従来の技術】ディジタル信号処理においては、複数の
ビットで構成されるデータのビットの順序を入れ替える
ことがしばしば行われる。例えばディジタル音声符号化
処理においては、求めた音声符号データのデータ位置を
入れ替えて出力するために、データの入れ替えを行って
いる。

【０００３】図３は、このようなデータの入れ替えを行
う従来の方式のブロック図であり、１は総ビット数ＤＬ
の入れ替え対象データ、２は入れ替え対象データ１を格
納する第１のメモリ、３はデータの入れ替え処理を行う
データ入れ替え演算部、４はこのデータ入れ替え演算部
３が参照する制御データを保持する制御テーブル、５は
データ入れ替え演算部３で得られたデータを格納する第
２のメモリ、６は入れ替え後のデータを最終的に保持す
る第３のメモリ、７は第２のメモリ５に格納されたデー
タを入力して１ワード当たりのデータ長の変換を行い、
第３のメモリ６に格納するデータ長変換演算部、ＲＥＧ
はワーキングレジスタである。なお、第１，第２，第３
のメモリ２，５，６はデータを入れ替える演算器のメモ
リであって、何れも１アドレスでアクセスされる領域
（１ワード）のビット数はＷＬである。

【０００４】図３を参照すると、先ず、入れ替え対象デ
ータ１は、第１のメモリ２に格納される。ここで、第１
のメモリ２のアドレスを先頭から順にＡ１［０］，Ａ１
［１］，…，Ａ１［Ｎ］とし、先頭のアドレスから順に
１ワード当たりｍ１ビットずつ入れ替え対象データ１の
ビットを格納していくとすると、 ｎ１＝ＤＬ／ｍ１ …（１） の演算式に示すように、ＤＬをｍ１で割り、演算結果が
小数の場合は小数点を切り上げて求めた商ｎ１が第１の
メモリ２に入れ替え対象データ１を格納するのに必要な
アドレス数（ワード数）となる。即ち、入れ替え対象デ
ータ１は第１のメモリ２のアドレスＡ１［０］からアド
レスＡ１［ｎ１−１］までに格納される。

【０００５】入れ替え対象データ１が第１のメモリ２に
格納されると、データ入れ替え演算部３は制御テーブル
４に格納されている制御データを参照して第１のメモリ
２に格納されているデータを読み出し、第２のメモリ５
の該当するアドレスに格納する。具体的には以下のよう
な動作を行う。

【０００６】今、第２のメモリ５のアドレスを先頭から
順にＡ２［０］，Ａ２［１］，…，Ａ２［Ｎ］とし、先
頭のアドレスから順にｍ２ビットずつ入れ替え後のデー
タのビットを格納していくとすると、 ｎ２＝ＤＬ／ｍ２ …（２） の演算式に示すように、ＤＬをｍ２で割り、演算結果が
小数の場合は小数点を切り上げて求めた商ｎ２が第２の
メモリ５に入れ替え後のデータを格納するのに必要なア
ドレス数（ワード数）となる。即ち、入れ替え後のデー
タは第２のメモリ５のアドレスＡ２［０］からアドレス
Ａ２［ｎ２−１］までに格納される。

【０００７】制御テーブル４には、第１のメモリ２の上
記の各アドレスＡ１［０］，Ａ１［１］，…，Ａ１［ｎ
１−１］に１対１に対応する制御データＦ［０］，Ｆ
［１］，…，Ｆ［ｎ１−１］が格納されており、各制御
データＦ［ｘ］は、第１のメモリ２のアドレスＡ１
［ｘ］に格納されているデータを格納すべき第２のメモ
リ５のアドレスＡ２［ｙ］を指示している。

【０００８】そこで、データ入れ替え演算部３は、制御
テーブル４の制御データをその先頭の制御データＦ
［０］から最後の制御データＦ［ｎ１−１］まで順に参
照して、第１のメモリ２の各アドレスＡ１［０］，Ａ１
［１］，…，Ａ１［ｎ１−１］に格納されているデータ
を格納すべき第２のメモリ５のアドレスを決定して、順
次第２のメモリ５に第１のメモリ２から読み出したデー
タを書き込んでいく。

【０００９】このときのデータ入れ替え演算部３の動作
を演算式で示すと下記のようになる。 Ａ２［Ｆ［ｉ］］＝Ａ１［ｉ］ …（３）

【００１０】次に、データ入れ替え演算部３の処理が終
了し、第２のメモリ５のアドレスＡ２［０］からアドレ
スＡ２［ｎ２−１］までに入れ替え後のデータが格納さ
れると、データ長変換演算部７が動作を始める。

【００１１】ここで、入れ替え後のデータを最終的には
第３のメモリ６の先頭のアドレスＡ３［０］から１アド
レス（１ワード）当たりＷＬビットずつ順次格納してい
くとすると、データ長変換演算部７は、第２のメモリ５
の先頭のアドレスＡ２［０］から最後のアドレスＡ２
［ｎ２−１］までＷＬビットずつのデータを順次切り出
して第３のメモリ６の先頭のアドレスＡ３［０］から順
に格納していくものである。

【００１２】従って、 ｎ３＝ＤＬ／ＷＬ …（４） の演算式に示すように、ＤＬをＷＬで割り、演算結果が
小数の場合は小数点を切り上げて求めた商ｎ３が第３の
メモリ６に入れ替え後のデータを格納するのに必要なア
ドレス数（ワード数）となる。即ち、入れ替え後のデー
タは第３のメモリ６のアドレスＡ３［０］からアドレス
Ａ３［ｎ３−１］までに格納される。

【００１３】図４はデータ入れ替え演算部３およびデー
タ長変換演算部７の処理の詳細を示すフローチャートで
ある。

【００１４】以下、図３，図４を参照して、ｍ１＝ｍ２
＝１、すなわち第１，第２のメモリ２，５の各アドレス
に１ビットのデータを格納し、ＤＬ＝ＷＬ、すなわち入
れ替え対象データ１の総ビット数が第３のメモリ６の１
ワード当たりのビット数に等しい場合を例にして、デー
タ入れ替え演算部３およびデータ長変換演算部７の動作
を詳しく説明する。

【００１５】図４において、ステップ２０１〜２０６は
データ入れ替え演算部３の動作ステップであり、第１の
メモリ２のアドレスＡ１［０］〜Ａ１［ＤＬ−１］まで
に入れ替え対象データ１が格納されると、先ずデータ入
れ替え演算部３は、ループカウンタｌｃを０に設定する
と共に、第１のメモリ２の読み込みアドレスポインタ並
びに制御テーブル４の読み込みアドレスポインタとなる
ｉを０に設定する（２０１）。

【００１６】次に、制御テーブル４から０番目の制御デ
ータＦ［０］を読み込み、その内容に従って第１のメモ
リ２のアドレスＡ１［０］に格納されているビットを格
納すべき第２のメモリ５の書き込み先アドレスを設定す
る（２０２）。

【００１７】次に、第１のメモリ２のアドレスＡ１
［０］に格納されているビットを読み込み、それをステ
ップ２０２で設定した書き込み先アドレスに従って第２
のメモリ５に格納する（２０３）。

【００１８】次に、アドレスポインタｉを＋１し（２０
４）、ループカウンタｌｃを＋１して１とする（２０
５）。

【００１９】そして、ループカウンタｌｃの値がＮ（今
の場合Ｎ＝ＤＬ）に等しいか否かをチェックし（２０
６）、等しくなければステップ２０２に戻って上述と同
様な処理を繰り返し、等しければ処理を終了する。

【００２０】データ長変換演算部７はデータ入れ替え演
算部３の処理が終わると、図４のステップ２１０〜２１
７に示す動作を開始する。

【００２１】先ず、ループカウンタｌｃ１，第２のメモ
リ５の読み込みアドレスポインタｉおよび第３のメモリ
６の書き込みアドレスポインタｊを０に設定する（２１
０）。

【００２２】次に、ループカウンタｌｃ２およびワーキ
ングレジスタＲＥＧの内容を０に設定する（２１１）。
なお、このワーキングレジスタＲＥＧはＷＬ以上の容量
を有するレジスタである。

【００２３】次に、下記の演算式に示す演算を１回行う
（２１２）。 ＲＥＧ＝（（ＲＥＧ＜＜１）｜Ａ２［ｉ］） …（５） ここで、ＲＥＧ＜＜１は、ワーキングレジスタＲＥＧの
内容を１ビット左シフトする演算を意味し、｜は１ビッ
ト左シフトしたワーキングレジスタＲＥＧの内容とアド
レスＡ２［ｉ］に格納されているビットとの論理和をと
る演算を意味する。

【００２４】従って、最初は第２のメモリ５のアドレス
Ａ２［０］のビットがワーキングレジスタＲＥＧの最下
位のビットに設定される。

【００２５】次に、ループカウンタｌｃ２を＋１して１
とし、また第２のメモリ５の読み出しアドレスポインタ
ｉを＋１する（２１３）。

【００２６】そして、ループカウンタｌｃ２とＷＬとを
比較し（２１４）、等しくなければステップ２１２に戻
って上述と同様の動作を繰り返し、等しければ、ワーキ
ングレジスタＲＥＧに入れ替え後のデータのＷＬビット
分のデータが設定されたことになるので、ステップ２１
５に進む。

【００２７】ステップ２１５では、ワーキングレジスタ
ＲＥＧの内容を第３のメモリ６のアドレスＡ３［０］に
格納する。即ち、 Ａ３［ｊ］＝ＲＥＧ …（６） とする。

【００２８】次に、ループカウンタｌｃ１を＋１して１
とし、また第３のメモリ６の書き込みアドレスポインタ
ｊを＋１する（２１６）。

【００２９】そして、ループカウンタｌｃ１と所定値Ｌ
（今の場合はＤＬ）とを比較し、等しくなければステッ
プ２１１に戻って上述した処理を繰り返し、等しければ
処理を終える。今の例ではＤＬ＝ＷＬとしているので、
第２のメモリ５のアドレスＡ３［０］にデータを書き込
んだ時点で処理を終了することになる。

【００３０】

【発明が解決しようとする課題】従来は上述したように
してデータの入れ替えを行っており、任意の入れ替えを
行うことは可能であったが、以下のような問題点があっ
た。

【００３１】即ち、制御テーブル４の制御データに従っ
て、第１のメモリ２の先頭アドレスから順にデータを読
み出して第２のメモリ５の該当するアドレスに書き込む
ため、第２のメモリ５上では必ずしも先頭のアドレスＡ
２［０］から入れ替え後のデータが格納されていく訳で
はない。従って、データ長変換演算部７では、データ入
れ替え演算部３の処理が全て完了してから演算を開始し
なければならず、最終的に第３のメモリ６に入れ替え後
のデータが設定されるまでの処理時間が長くかかる。

【００３２】本発明はこのような従来の問題点を解決し
たもので、その目的は、入れ替え後のデータをその先頭
の部分から優先的に生成することを可能にすることによ
り、データの入れ替えに要する処理時間を短縮すること
にある。

【００３３】

【課題を解決するための手段】本発明は上記の目的を達
成するために、複数のビットで構成されるデータのビッ
トの順序を入れ替えるデータ入れ替え方式において、入
れ替え対象データを、アドレスの連続する複数の領域に
わたって保持する第１のメモリと、入れ替え後のデータ
のどの部分が前記第１のメモリのどのアドレスに格納さ
れた内容に相当するかを、入れ替え後のデータの一端か
ら他端まで全部分について順に記述した制御データを保
持する制御テーブルと、この制御テーブルに保持された
制御データを参照して、入れ替え後のデータの一端から
他端に向かって順次その部分を構成する内容を前記第１
のメモリから読み出してワーキングレジスタに格納する
演算手段とを備えている。

【００３４】また、前記演算手段は前記ワーキングレジ
スタ上に所定長のデータが格納される毎にそのデータを
別のメモリのアドレスの連続する領域に移す構成を有し
ている。

【００３５】

【作用】本発明のデータ入れ替え方式においては、入れ
替え後のデータのどの部分が第１のメモリのどのアドレ
スに格納された内容に相当するかを、入れ替え後のデー
タの一端から他端までの全部分について順に記述した制
御データを制御テーブルが保持し、演算手段がこの制御
テーブルに保持された制御データを参照して、入れ替え
後のデータの一端から他端に向かって順次その部分を構
成する内容を第１のメモリから読み出してワーキングレ
ジスタに格納する。従って、入れ替え後のデータは端か
ら順に生成されることになり、入れ替え後のデータを所
定長ずつ別のメモリのアドレスの連続する領域に移す処
理が並行して行える。

【００３６】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００３７】図１は本発明の一実施例の構成図であり、
１は総ビット数ＤＬの入れ替え対象データ、２は入れ替
え対象データ１を格納する第１のメモリ、９はデータの
入れ替え及びデータ長の変換処理を行う演算部、８はこ
の演算部９が参照する制御データを保持する制御テーブ
ル、６は入れ替え後のデータを最終的に保持する第３の
メモリである。なお、第１および第３のメモリ２，６は
何れも１アドレスでアクセスされる領域（１ワード）の
ビット数はＷＬである。

【００３８】ここで、制御テーブル８に格納される制御
データは従来のものと異なり、入れ替え後のデータを基
準に作成されている。即ち、入れ替え後のデータのどの
部分が第１のメモリ２のどのアドレスに格納された内容
に相当するかを、入れ替え後のデータの一端から他端ま
での全部分について順に記述した制御データが格納され
ている。

【００３９】図１を参照すると、入れ替え対象データ１
を１アドレス当たりｍ１ビットずつ先頭のアドレスから
順に格納するものとすると、先ず入れ替え対象データ１
は従来と同様に第１のメモリ２のアドレスＡ１［０］か
らアドレスＡ１［ｎ１−１］までに格納される。

【００４０】入れ替え対象データ１が第１のメモリ２に
格納されると、演算部９は制御テーブル８に格納されて
いる制御データを参照して第１のメモリ２の該当するア
ドレスに格納されているデータを読み出し、それをワー
キングレジスタＲＥＧに順次設定していく。

【００４１】今、入れ替え後のデータをその先頭から順
にｍ２ビットずつ区切った個々の要素をＤ２［０］，Ｄ
２［１］，…，Ｄ２［ｎ２−１］とすると、制御テーブ
ル８には、各要素Ｄ２［０］，Ｄ２［１］，…，Ｄ２
［ｎ２−１］に１対１に対応する制御データＦ’
［０］，Ｆ’［１］，…，Ｆ’［ｎ２−１］が格納され
ており、各制御データＦ’［ｘ］は、要素Ｄ２［ｘ］を
構成すべきデータを格納している第１のメモリ２のアド
レスＡ１［ｙ］を指示している。

【００４２】そこで、演算部９は、制御テーブル８の制
御データをその先頭の制御データＦ’［０］から最後の
制御データＦ’［ｎ２−１］まで順に参照して、入れ替
え後のデータの要素を格納している第１のメモリ２のア
ドレスを、その先頭の要素Ｄ２［０］から最後の要素Ｄ
２［ｎ２−１］まで順に求めていく。即ち、 Ｄ２［ｉ］のアドレス＝Ａ１［Ｆ’［ｉ］］ …（７） とする。

【００４３】そして、この求めたアドレスに従って第１
のメモリ２からデータを順次読み出してワーキングレジ
スタＲＥＧに書き込んでいく。

【００４４】そして、ワーキングレジスタＲＥＧにＷＬ
ビット分のデータが書き込まれると、第１のメモリ２か
らの読み出し，ワーキングレジスタＲＥＧへの書き込み
処理を一時中断して、ワーキングレジスタＲＥＧに格納
されたデータを第３のメモリ６に移し、再び読み出し，
書き込み処理に戻り、以下、入れ替え後のデータが全て
第３のメモリ６に書き込まれるまで同様の処理を繰り返
す。

【００４５】図２は演算部９の処理の詳細を示すフロー
チャートである。

【００４６】以下、図１，図２を参照して、ｍ１＝ｍ２
＝１、且つ、ＤＬ＝ＷＬ、すなわち総ビット数が第３の
メモリ６の１ワード当たりのビット数に等しいデータを
処理の対象とし、第１のメモリ２の各アドレスに１ビッ
トずつ格納して１ビット単位でデータの入れ替えを行う
場合を例にして、演算部９の動作を詳しく説明する。

【００４７】演算部９は、第１のメモリ２のアドレスＡ
１［０］〜Ａ１［ＤＬ−１］までに入れ替え対象データ
１が格納されると、先ずループカウンタｌｃ１，制御テ
ーブル８の読み込みアドレスポインタｉおよび第３のメ
モリ６の書き込みアドレスポインタｊを０に設定する
（１０１）。

【００４８】次に、ループカウンタｌｃ２およびワーキ
ングレジスタＲＥＧの内容を０に設定する（１０２）。

【００４９】次に、制御テーブル８から０番目の制御デ
ータＦ’［０］を読み込み、その内容に従って第１のメ
モリ２の読み込み先アドレスを設定する（１０３）。

【００５０】次に、次の演算式に示す演算を行う（１０
４）。 ＲＥＧ＝（（ＲＥＧ＜＜１）｜Ａ１［Ｆ’［ｉ］］） …（８） これにより、最初は、第１のメモリ２のアドレスＡ１
［Ｆ’［ｉ］］に格納されているビットが入れ替え後の
データの先頭のビットとして、ワーキングレジスタＲＥ
Ｇの最下位のビットに設定される。

【００５１】次に、ループカウンタｌｃ２を＋１して１
とし、また制御テーブル８の読み出しアドレスポインタ
ｉを＋１してＦ［１］を指示するようにする（１０
５）。

【００５２】そして、ループカウンタｌｃ２とＷＬとを
比較し（１０６）、等しくなければステップ１０３に戻
って上述と同様の動作を繰り返し、等しければ、ワーキ
ングレジスタＲＥＧに入れ替え後のデータのＷＬビット
分のデータが設定されたことになるので、ステップ１０
７に進む。

【００５３】ステップ１０７では、ワーキングレジスタ
ＲＥＧの内容を第３のメモリ６のアドレスＡ３［０］に
格納する。

【００５４】そして、ループカウンタｌｃ１の内容を＋
１して１とし、また第３のメモリ６の書き込みアドレス
ポインタｊを＋１する（１０８）。

【００５５】そして、ループカウンタｌｃ１と所定値Ｌ
（今の場合はＤＬ）とを比較し、等しくなければステッ
プ１０２に戻って上述した処理を繰り返し、等しければ
処理を終える。今の例ではＤＬ＝ＷＬとしているので、
第３のメモリ６のアドレスＡ３［０］にデータを書き込
んだ時点で処理を終了することになる。

【００５６】

【発明の効果】以上説明したように、本発明は、入れ替
え後のデータのどの部分が第１のメモリのどのアドレス
に格納された内容に相当するかを、入れ替え後のデータ
の一端から他端までの全部分について順に記述した制御
データを用意し、演算手段はこの制御データを参照し
て、入れ替え後のデータの一端から他端に向かって順次
その部分を構成する内容を第１のメモリから読み出して
ワーキングレジスタに格納していくので、入れ替え後の
データは端から順に生成されることになる。従って、こ
れらの処理と入れ替え後のデータを所定長ずつ別のメモ
リのアドレスの連続する領域に移す処理とが並行して行
えることになり、データの入れ替えに要する処理時間を
従来に比べ短縮することができる。

【００５７】また、従来のような第２のメモリを必要と
しないので、メモリ量が削減できる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】演算部９の処理の詳細を示すフローチャートで
ある。

【図３】従来方式の構成図である。

【図４】データ入れ替え演算部３およびデータ長変換演
算部７の処理の詳細を示すフローチャートである。

【符号の説明】

１…入れ替え対象データ ２…第１のメモリ ３…データ入れ替え演算部 ４，８…制御テーブル ５…第２のメモリ ６…第３のメモリ ７…データ長変換演算部 ９…演算部 ＲＥＧ…ワーキングレジスタ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/02 550 G06F 7/36 G06F 15/66

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のビットで構成されるデータのビッ
   トの順序を入れ替えるデータ入れ替え方式において、 入れ替え対象データを、アドレスの連続する複数の領域
   にわたって保持する第１のメモリと、 入れ替え後のデータのどの部分が前記第１のメモリのど
   のアドレスに格納された内容に相当するかを、入れ替え
   後のデータの一端から他端まで全部分について順に記述
   した制御データを保持する制御テーブルと、 該制御テーブルに保持された制御データを参照して、入
   れ替え後のデータの一端から他端に向かって順次その部
   分を構成する内容を前記第１のメモリから読み出してワ
   ーキングレジスタに格納する演算手段とを具備したこと
   を特徴とするデータ入れ替え方式。
2. 【請求項２】 前記演算手段は前記ワーキングレジスタ
   上に所定長のデータが格納される毎にそのデータを別の
   メモリのアドレスの連続する領域に移す構成を有する請
   求項１記載のデータ入れ替え方式。