JPS5827254A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5827254A JPS5827254A JP12554581A JP12554581A JPS5827254A JP S5827254 A JPS5827254 A JP S5827254A JP 12554581 A JP12554581 A JP 12554581A JP 12554581 A JP12554581 A JP 12554581A JP S5827254 A JPS5827254 A JP S5827254A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- program
- microprocessor
- space
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明し）マイク１′Ｊプロ゛セツザを含むデータ処理
装置に関し、特にマイクロプロセッサが直接アクセスで
きるメモリアドレス空間より大きな容ｆｌｔのメモリを
持つデータ処理装置ａに関する。
装置に関し、特にマイクロプロセッサが直接アクセスで
きるメモリアドレス空間より大きな容ｆｌｔのメモリを
持つデータ処理装置ａに関する。
現在、マイクロプロセッサを含むデータ処理装置の大半
に半導体メモリが使われており、このメモリはマイクロ
プロセッサが出力するＣ Ｐ Ｕアドレス（プロセッサ
のアドレス出力ビットにより設定される）によりアクセ
スされて使われている。
に半導体メモリが使われており、このメモリはマイクロ
プロセッサが出力するＣ Ｐ Ｕアドレス（プロセッサ
のアドレス出力ビットにより設定される）によりアクセ
スされて使われている。
一方、マイクロプロセッサのハードウェアでは、ＣＰＵ
アドレスによって直接アドレスすることができるメモリ
容量には上限がある。例えば、１６ビツトアドレス端子
をプロセッサが有している場合は、６４キロバイトのア
ドレス指定が可能である。又、最近では半導体メモリの
コスト低減及びマイクロプロセッサを含むデータ処理装
置に要求される処理能力の増強及びソフトウェア技術の
向上等によって、本来マイクロプロセッサの持つ上限の
メモリ容量をこえた容量のメモリを必要とするデータ処
理装置が要求されている。
アドレスによって直接アドレスすることができるメモリ
容量には上限がある。例えば、１６ビツトアドレス端子
をプロセッサが有している場合は、６４キロバイトのア
ドレス指定が可能である。又、最近では半導体メモリの
コスト低減及びマイクロプロセッサを含むデータ処理装
置に要求される処理能力の増強及びソフトウェア技術の
向上等によって、本来マイクロプロセッサの持つ上限の
メモリ容量をこえた容量のメモリを必要とするデータ処
理装置が要求されている。
従来、このようにマイクロプロセッサの持つ上限のメモ
リ容量をこえた容量のメモリをシステム中に要するデー
タ処理装置においては、そのメモリを複数のチップ（以
下、メモリバンクという）に分けて、これらのうち任意
のメモリバンクをマイクロプロセッサのアドレス空間が
ゆるすかぎりにおいて選択してマイクロプロセッサに接
続して使用するという手法がとられていた。
リ容量をこえた容量のメモリをシステム中に要するデー
タ処理装置においては、そのメモリを複数のチップ（以
下、メモリバンクという）に分けて、これらのうち任意
のメモリバンクをマイクロプロセッサのアドレス空間が
ゆるすかぎりにおいて選択してマイクロプロセッサに接
続して使用するという手法がとられていた。
このようなデータ処理装置として第１図に示すような構
成が知られている。マイクロプロセッサ１のデータバス
２はプログラムメモリ４．メモリ選択ポート５及びメモ
リバンク７．８，９．１０に夫々接続されている。又、
アドレスバス３けプログラムメモリ４．アドレスデコー
ダ６及びメモリバンク７．８，９．１０に夫々接続され
ている。
成が知られている。マイクロプロセッサ１のデータバス
２はプログラムメモリ４．メモリ選択ポート５及びメモ
リバンク７．８，９．１０に夫々接続されている。又、
アドレスバス３けプログラムメモリ４．アドレスデコー
ダ６及びメモリバンク７．８，９．１０に夫々接続され
ている。
第２図は第１図のシステムのメモリアドレスマツプであ
る。ここでマイクロプロセッサのアドレス空間の容量を
６４キロバイトとする。プログラムメモリ４はマイクロ
プロセッサ１のアドレス空間のうちアドレスｏｏｏｏ〜
ＢＦＦＦの空間を専有している。よってアドレス０００
０〜ＰＦＦＦ’の空間がメモリバンク７．８，９．１０
に与えられたアドレス空間となる。マイクロプロセッサ
１はメモリバンク７．８，９．１０のうちの一つを選択
するだめの選択データを書き込み制御信号１２を用いて
メモリ選択ボート５に書き込む。書き込まれた選択デー
タは選択制御信号１４となりチップセレクトゲート１１
に入力される。一方、アドレスデコーダ６はメモリバン
クに与えられたアドレス空間を随時デコードし、マイク
ロプロセッサ１のアドレスがＣ０００〜Ｆ Ｉｉ” Ｆ
：Ｆ’の空間を指し示した時のみアドレスデコード信
号１５が活性化される。この結果、選択されたただ一つ
のメモリバンクのチップセレクトがアクティブとなり、
マイクロプロセッサ１によりそのメモリアクセスが可能
となる。従って、プログラムメモリ４とメモリバンクと
は同一アドレス空間上にあることができないため、各メ
モリバンクの容量がその分制限されてしまうという欠点
があった。更に、アクセスすべきプログラムやデータが
複数のメモリバンクにまたがった場合、例えばメモリバ
ンクに格納されたプログラムやデータが、メモリバンク
７の後半アドレスからメモリバンク８の前半アドレスに
またがってしまったような場合、データ参照のためには
その境界においてメモリバンクの切り換えを繁雑に行な
わなければならないという欠点も有していた。
る。ここでマイクロプロセッサのアドレス空間の容量を
６４キロバイトとする。プログラムメモリ４はマイクロ
プロセッサ１のアドレス空間のうちアドレスｏｏｏｏ〜
ＢＦＦＦの空間を専有している。よってアドレス０００
０〜ＰＦＦＦ’の空間がメモリバンク７．８，９．１０
に与えられたアドレス空間となる。マイクロプロセッサ
１はメモリバンク７．８，９．１０のうちの一つを選択
するだめの選択データを書き込み制御信号１２を用いて
メモリ選択ボート５に書き込む。書き込まれた選択デー
タは選択制御信号１４となりチップセレクトゲート１１
に入力される。一方、アドレスデコーダ６はメモリバン
クに与えられたアドレス空間を随時デコードし、マイク
ロプロセッサ１のアドレスがＣ０００〜Ｆ Ｉｉ” Ｆ
：Ｆ’の空間を指し示した時のみアドレスデコード信
号１５が活性化される。この結果、選択されたただ一つ
のメモリバンクのチップセレクトがアクティブとなり、
マイクロプロセッサ１によりそのメモリアクセスが可能
となる。従って、プログラムメモリ４とメモリバンクと
は同一アドレス空間上にあることができないため、各メ
モリバンクの容量がその分制限されてしまうという欠点
があった。更に、アクセスすべきプログラムやデータが
複数のメモリバンクにまたがった場合、例えばメモリバ
ンクに格納されたプログラムやデータが、メモリバンク
７の後半アドレスからメモリバンク８の前半アドレスに
またがってしまったような場合、データ参照のためには
その境界においてメモリバンクの切り換えを繁雑に行な
わなければならないという欠点も有していた。
本発明は上記欠点を改善するもので、プログラムメモリ
の一部もしくは全部のアドレス空間と他のメモリのアド
レス空間とを共用させたデータ処理装置を提供すること
を目的とする。
の一部もしくは全部のアドレス空間と他のメモリのアド
レス空間とを共用させたデータ処理装置を提供すること
を目的とする。
本発明の他の目的は、共用したアドレスを用いて当該ア
ドレスでアクセス可能な容量以上のメモリ容ｔをアクセ
スするデータ処理装置を提供することにある。
ドレスでアクセス可能な容量以上のメモリ容ｔをアクセ
スするデータ処理装置を提供することにある。
本発明は、ＣＰＵアドレスの物理的空間を拡張するため
の演算手段と、プログラムメモリの全部もしくは一部の
アクセスを禁止するための手段とプログラムメモリの禁
止時に拡張されたＣＰＵアドレスを選択して外部メモリ
をアクセスするための手段とを有することを特徴とする
。
の演算手段と、プログラムメモリの全部もしくは一部の
アクセスを禁止するための手段とプログラムメモリの禁
止時に拡張されたＣＰＵアドレスを選択して外部メモリ
をアクセスするための手段とを有することを特徴とする
。
本発明の一実施例を以下に図面に基づいて詳細に説明す
る。
る。
５−
第３図は本発明の一実施例を示す機能ブロック図である
。マイクロプロセッサ１００からのデータバス１１０は
プログラムメモリ１４０．オフセットアドレスレジスタ
１９０．及びメモリブロック１５０に夫々接続されてい
る。アドレスバス１２０けプログラムメモリ１４０．ア
ドレスデコーダ１８０．アドレス修飾回路２００．及び
アドレスマルチプレクサ２１０に接続されている。プロ
グラムメモリ１４０にはそのアクセスを禁止させるため
のプログラムメモリ禁止フリップフロップ１６０が接続
されている。通常の動作時のメモリマツプを第４図に示
す。通常動作Ｈシにおいてプログラムメモリ禁止７リン
プ７０ツブ１６０はリセットされており１プログラムメ
モリが００００〜ＢＦＦＦのアドレス空間を占有してい
る。一方、００００〜ＦＦＦＦのアドレス空間は、メモ
リブロック１５０に与えられたアドレス空間であるが、
その容量はメモリブロック１５０の全容量よりも小さい
。アドレスデコーダ１８０は上記のアドレス（ｃｏｏｏ
〜ＦＦＦＦ）をデコードし、メモリ選択６− 信号２４０によってマイクロプロセッサが上記アドレス
を選択した時のみチップセレクト信号２４０を活性化す
る。マイクロプロセッサ１００は所望のオフセットアド
レスデータをオフセットアドレスレジスタ１９０に出力
する。オフセットアドレスデータはオフセットアドレス
バス２５０によってアドレス修飾回路２００に入力され
る。一方、アドレス修飾回路２００にはＣＰＵアドレス
が入力されており、ここでアドレスの修飾（例えば加算
）が行なわれる。修飾されたアドレス信号は実効アドレ
ス信号２６０としてメモリアドレスマルチプレクサ２１
０に入力される。メモリアドレスマルチプレクサ２１０
はマルチプレクサ制御フリップ７四ツブ１７０によって
制御されており、通常動作時においてはＢ側の入力が選
択されている。
。マイクロプロセッサ１００からのデータバス１１０は
プログラムメモリ１４０．オフセットアドレスレジスタ
１９０．及びメモリブロック１５０に夫々接続されてい
る。アドレスバス１２０けプログラムメモリ１４０．ア
ドレスデコーダ１８０．アドレス修飾回路２００．及び
アドレスマルチプレクサ２１０に接続されている。プロ
グラムメモリ１４０にはそのアクセスを禁止させるため
のプログラムメモリ禁止フリップフロップ１６０が接続
されている。通常の動作時のメモリマツプを第４図に示
す。通常動作Ｈシにおいてプログラムメモリ禁止７リン
プ７０ツブ１６０はリセットされており１プログラムメ
モリが００００〜ＢＦＦＦのアドレス空間を占有してい
る。一方、００００〜ＦＦＦＦのアドレス空間は、メモ
リブロック１５０に与えられたアドレス空間であるが、
その容量はメモリブロック１５０の全容量よりも小さい
。アドレスデコーダ１８０は上記のアドレス（ｃｏｏｏ
〜ＦＦＦＦ）をデコードし、メモリ選択６− 信号２４０によってマイクロプロセッサが上記アドレス
を選択した時のみチップセレクト信号２４０を活性化す
る。マイクロプロセッサ１００は所望のオフセットアド
レスデータをオフセットアドレスレジスタ１９０に出力
する。オフセットアドレスデータはオフセットアドレス
バス２５０によってアドレス修飾回路２００に入力され
る。一方、アドレス修飾回路２００にはＣＰＵアドレス
が入力されており、ここでアドレスの修飾（例えば加算
）が行なわれる。修飾されたアドレス信号は実効アドレ
ス信号２６０としてメモリアドレスマルチプレクサ２１
０に入力される。メモリアドレスマルチプレクサ２１０
はマルチプレクサ制御フリップ７四ツブ１７０によって
制御されており、通常動作時においてはＢ側の入力が選
択されている。
この結果、オフセントアドレスによって修飾されて作ら
れた実効アドレスによりメモリブロック１５０はアドレ
スされる。メモリブロック１５０には、連続した物理的
アドレスが割り付られており、マイクロプロセッサ１０
０がオフセットアドレスデータをオフセットアドレスレ
ジスタ１９０にセットすることにより、上記実効アドレ
スが変化しうる範凹（ＣＰＵアドレスがｃｏｏｏ〜ＦＦ
ＦＦまで変化した場合に変化しうる箭囲）のメモリブロ
ックを１つのメモリバンクとして選択されることになる
。
れた実効アドレスによりメモリブロック１５０はアドレ
スされる。メモリブロック１５０には、連続した物理的
アドレスが割り付られており、マイクロプロセッサ１０
０がオフセットアドレスデータをオフセットアドレスレ
ジスタ１９０にセットすることにより、上記実効アドレ
スが変化しうる範凹（ＣＰＵアドレスがｃｏｏｏ〜ＦＦ
ＦＦまで変化した場合に変化しうる箭囲）のメモリブロ
ックを１つのメモリバンクとして選択されることになる
。
次にメモリブロック選択モード時の動作を説明する。メ
モリブロック選択モード時にはブログフムメモリ県止フ
リップフロップがセットされ、プログラムメモリ１４０
のアクセスはすべて禁止される。又マルチプレクサ制御
フリップフロップ１７０もセットされ、メモリアドレス
マルチプレクサ２１０はＡ羽人力を選択ずＺ）。さらに
アドレスデコーダ１８０はプログラムメモリ禁止７リツ
プフロツプの出力により開放され、通常モード時に禁止
していたアドレス００００〜ＢＦＦ’Ｆまでの空間にお
いてもメモリブロック１５０を選択するようになる。一
方、メモリプロッタ１５０に入力されるアドレス信号は
ＣＰＵアドレスとなり、オフセットアドレスデータによ
る修飾は行なわない方がよい。又、行なってもよいが、
行なわない方がアドレスを有効に使用できる。このモー
ド時のメモリマツプを第５図に示す。本モー）２時にお
いてメモリブロック１５０はすべてマイクロプロセッサ
１００の持つメモリアドレス空間内にあり、マイクロプ
ロセッサはメモリバンクを切り換えるためにオフセット
アドレスデータを亡き換えることなく、メモリブロック
１５０内のプログラムを実行したり又データを参照した
りすることができる。尚、通常モードとメモリブロック
ＭｉＲモー１゛との切り換えをプログラムで行なうこと
も可能である。
モリブロック選択モード時にはブログフムメモリ県止フ
リップフロップがセットされ、プログラムメモリ１４０
のアクセスはすべて禁止される。又マルチプレクサ制御
フリップフロップ１７０もセットされ、メモリアドレス
マルチプレクサ２１０はＡ羽人力を選択ずＺ）。さらに
アドレスデコーダ１８０はプログラムメモリ禁止７リツ
プフロツプの出力により開放され、通常モード時に禁止
していたアドレス００００〜ＢＦＦ’Ｆまでの空間にお
いてもメモリブロック１５０を選択するようになる。一
方、メモリプロッタ１５０に入力されるアドレス信号は
ＣＰＵアドレスとなり、オフセットアドレスデータによ
る修飾は行なわない方がよい。又、行なってもよいが、
行なわない方がアドレスを有効に使用できる。このモー
ド時のメモリマツプを第５図に示す。本モー）２時にお
いてメモリブロック１５０はすべてマイクロプロセッサ
１００の持つメモリアドレス空間内にあり、マイクロプ
ロセッサはメモリバンクを切り換えるためにオフセット
アドレスデータを亡き換えることなく、メモリブロック
１５０内のプログラムを実行したり又データを参照した
りすることができる。尚、通常モードとメモリブロック
ＭｉＲモー１゛との切り換えをプログラムで行なうこと
も可能である。
本実施例によればメモリブ０ツクの中の任１番地を開始
アドレスとして一連のエリアを１つのメモリバンクとし
て選択することができるばかりではなく、モードを切り
換えることにより複数個あるいはすべてのメモリバンク
を同時に選択することが可能となる等の効果を有する。
アドレスとして一連のエリアを１つのメモリバンクとし
て選択することができるばかりではなく、モードを切り
換えることにより複数個あるいはすべてのメモリバンク
を同時に選択することが可能となる等の効果を有する。
９−
第１図は従来のデータ処理装置のブロック図である。第
２図は従来のデータ処理装置のメモリアドレスマツプ図
である。第３図は本発明の一実施例を示す機能ブ四ツク
図である。第４図、第５図は本発明の一実施例における
メモリアドレスマツプ図である。 １．１００・・・マイクロプロセッサ、２，１１０・・
・データバス、３，１２０・・・アドレスバス、４゜１
４０・・・プログラムメモリ、５・・・メモリ選択ホー
ド、６，１８０・−・アドレスデコーダ、７，８，９゜
１０．１５０・・・メモリブロック、１１・・・チップ
セレクトゲート、１２，１３０・・・制御信号、１３゜
２２０・・・チップセレクト信号、１４・・・選択制御
信号、１５，２４０・・・デコード信号、１６０・・・
プログラムメモリ禁止フリップ７０ツブ、１７０・・・
マルチプレクサ制御フリップ７０ツブ、１９０・・・オ
フセットアドレスレジスタ、２００・・・アドレス修飾
回路、２１０・・・メモリアドレスマルチプレクサ２３
０・−・マルチプレクサ制御信号、２５０・・・オフ−
１０＝ セットアドレス、２６０−°°実効アドレス、２７゜・
−・メモリアドレス。 １１− 躬 ２ 図 勉 ４ 一３１９＝ ８５ 図
２図は従来のデータ処理装置のメモリアドレスマツプ図
である。第３図は本発明の一実施例を示す機能ブ四ツク
図である。第４図、第５図は本発明の一実施例における
メモリアドレスマツプ図である。 １．１００・・・マイクロプロセッサ、２，１１０・・
・データバス、３，１２０・・・アドレスバス、４゜１
４０・・・プログラムメモリ、５・・・メモリ選択ホー
ド、６，１８０・−・アドレスデコーダ、７，８，９゜
１０．１５０・・・メモリブロック、１１・・・チップ
セレクトゲート、１２，１３０・・・制御信号、１３゜
２２０・・・チップセレクト信号、１４・・・選択制御
信号、１５，２４０・・・デコード信号、１６０・・・
プログラムメモリ禁止フリップ７０ツブ、１７０・・・
マルチプレクサ制御フリップ７０ツブ、１９０・・・オ
フセットアドレスレジスタ、２００・・・アドレス修飾
回路、２１０・・・メモリアドレスマルチプレクサ２３
０・−・マルチプレクサ制御信号、２５０・・・オフ−
１０＝ セットアドレス、２６０−°°実効アドレス、２７゜・
−・メモリアドレス。 １１− 躬 ２ 図 勉 ４ 一３１９＝ ８５ 図
Claims (1)
- マイクロプロセッサと第１のメモリ及び第２のメモリと
を有するデータ処理装置ｎにおいて、前記マイクロプロ
セッサからのアドレス信号によす指定可能なアドレス空
間は前記第１のメモリど第２のメモリとに少なくともそ
の一部が重杓されるように購成されており、前記第２の
メモリを前記アドレス信号によりアドレスする時には前
記第１のメモリへのアドレス指定を禁止するようにした
ことを特徴とするデータ処理装置ｎ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554581A JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12554581A JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827254A true JPS5827254A (ja) | 1983-02-17 |
| JPS6230660B2 JPS6230660B2 (ja) | 1987-07-03 |
Family
ID=14912845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12554581A Granted JPS5827254A (ja) | 1981-08-11 | 1981-08-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827254A (ja) |
-
1981
- 1981-08-11 JP JP12554581A patent/JPS5827254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6230660B2 (ja) | 1987-07-03 |
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