KR920003849B1 - 다중처리기 시스템에서의 LSM(Line Selection Matrix) - Google Patents

다중처리기 시스템에서의 LSM(Line Selection Matrix) Download PDF

Info

Publication number
KR920003849B1
KR920003849B1 KR1019890019677A KR890019677A KR920003849B1 KR 920003849 B1 KR920003849 B1 KR 920003849B1 KR 1019890019677 A KR1019890019677 A KR 1019890019677A KR 890019677 A KR890019677 A KR 890019677A KR 920003849 B1 KR920003849 B1 KR 920003849B1
Authority
KR
South Korea
Prior art keywords
local
lsm
grant
signals
address
Prior art date
Application number
KR1019890019677A
Other languages
English (en)
Other versions
KR910012953A (ko
Inventor
이규호
김강철
Original Assignee
재단법인 한국전자통신연구소
경상현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인 한국전자통신연구소, 경상현 filed Critical 재단법인 한국전자통신연구소
Priority to KR1019890019677A priority Critical patent/KR920003849B1/ko
Publication of KR910012953A publication Critical patent/KR910012953A/ko
Application granted granted Critical
Publication of KR920003849B1 publication Critical patent/KR920003849B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Abstract

내용 없음.

Description

다중처리기 시스템에서의 LSM(Line Selection Matrix)
제 1 도는 본 발명의 LSM의 스위칭 경로를 나타낸 개략도.
제 2 도는 본 발명의 LSM의 구성을 나타낸 블럭도.
제 3 도는 본 발명의 LSM의 경로를 결정하는 로컬 아비터의 블럭도.
본 발명은 다수의 프로세서가 여러개의 메모리를 공유하며 하나의 보드 유니트(board unit)에 2개(또는 그 이상)의 프로세서가 존재하도록 한 다중처리기 시스템(multiprocessor system)에 있어서, 두개의 프로세서 모듈에서 하나의 시스템 버스(system bus)를 연결시키도록한 다중처리기 시스템에서의 LSM에 관한 것이다.
여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에서 여러개의 프로세싱파워(Processing Power)환경을 제공하여 전체 시스템의 성능을 증가시키게 되면 시스템 버스의 트랙픽률(Traffic rate)이 시스템의 성능을 좌우하게 된다.
이런 경우엔 프로세싱파워를 늘리는 대신에 시스템버스의 트래픽부담을 줄이기 위하여 두개(또는 그 이상)의 프로세서를 하나의 보드유니트에 구성하고, 이러한 보드 유니트들을 공유 시스템버스를 통해 서로 연결하는 다중처리 시스템을 구성할 수 있다.
이러한 시스템 구성에서는 두개의 프로세서 모듈의 로컬 트랜잭션(local transaction)이 하나의 시스템버스와 트랜잭션과 연결되어야 하고, 이의 연결이 필요에 따라 적절히 수행되어야 한다.
이에따라 본 발명은 두개의 프로세서가 하나의 시스템버스와 효율적인 연결이 되도록 하는 다중처리기 시스템에서의 LSM을 제공하는 것을 그 목적으로 한다.
또한 본 발명은 로컬버스사이클 콘트롤러와 시스템버스사이클 콘트롤러의 각 트랜잭션 콘트롤(transaction control)에 맞추어 LSM을 제어하는 로컬 아비터 (local arbiter)를 제공하는 것을 또다른 목적으로 한다.
본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.
제 1 도는 LSM의 스위칭 경로를 나타낸 것으로, 두 프로세서의 로컬신호선을 시스템버스의 신호선으로 연결하기 위한 스위칭 역할을 한다.
제 1 프로세서(도시되지 않음)에 연결된 제 1 로컬버스라인과 시스템버스에 연결된 시스템버스라인을 연결하기 위한 경로(Path A)와, 제 2 프로세서(도시되지 않음)에 연결된 제 2 로컬버스라인과 시스템버스라인을 연결하기 위한 경로(Path B)를 갖는 LSM에서 두 경로(Path A), (Path B)를 각각 독립적으로 연결하거나, 캐쉬 코히어 런시(Cache Coherence)를 위한 스누핑(Snooping)동작을 위하여는 동시에 두 경로(Path A)(Path B)를 연결하도록 한 것이다.
제 2 도는 LSM의 구성을 나타낸 것으로, 제 1 프로세서와 제 2 프로세서로 부터 트랜잭션의 성립을 위한 신호(local-start 1), (local-start 2)가 입력되면서 로컬아비터로부터의 제 1 및 제 2 경로 허가신호(local-grant 1), (local-grant 2)가 입력되고 동시에 스누핑콘트롤러(도시되지 않음)로부터 캐쉬 코히어런시를 위한 스눕선택신호(Snoop-path-enable)가 입력되는 LSM콘트롤러(1)에서는, 어드레스용 LSM(2)으로 제 1 어드레스 선택신호와 제 2어드레스 선택신호를 각각 또는 동시에 출력하면서 데이터 및 바이트 마크(Byte Mark)용 LSM(3)으로 제 1 데이터 선택신호와 제 2 데이터 선택신호를 각각 또는 동시에 출력하도록 하고, 어드레스용 LSM (2)은 제 1 프로세서와 제 1 로컬어드레스라인을 통하여 연결되고, 제 2 프로세서와 제 2 로컬어드레스라인을 통하여 연결되며, 시스템버스 어드레스라인과 연결하는 역할을 수행한다. 데이터 및 바이트마크용 LSM(3)은 제 1 프로세서와 제 1 로컬 데이터라인을 통하여 연결되고, 제 2 프로세서와 제 2 로컬데이터라인을 통하여 연결되며, 이들은 LSM컨트롤러(1)에 의해 제어되어 선택적으로 시스템 버스 데이터라인과 연결하는 역할을 수행한다.
LSM콘트롤러(1)로 제 1 프로세서로부터 트랜잭션을 알리는 신호(local-stat1)와 로컬 아비터로부터 제 1 경로 허가신호(local-grantl)가 입력되면, LSM콘트를러(1)는 어드레스용 LSM(2)으로 제 1 어드레스 선택신호를 출력하고, 데이터 및 바이트마크용 LSM(3)으로 제 1 데이터 선택신호를 출력하여 제 1 로컬 어드레스라인 및 제 1 로컬데이터라인을 시스템버스의 어드레스라인 및 데이터라인과 연결시킨다.
또한, LSM콘트롤러(1)가 제 2 프로세서로부터 트랜잭션을 알리는 신호(local-start 2)와 로컬 아비터로부터 제 2 경로허가신호를 받으면, 데이터 및 바이트 마크용 LSM(3)으로는 제 2 데이터선택신호를 출력하여 제 2 로컬어드레스라인 및 제 2 로컬데이터 라인을 시스템버스의 어드레스라인 및 데이터라인과 연결한다.
한편, 스누핑 콘트롤러로부터 캐쉬 코히어 런시를 위한 스눕선택신호(Snoop-path-enable)가 LSM콘트롤러(1)로 입력되면 이 LSM콘트롤러(1)는 어드레스용 LSM (2)으로 제 1 및 제 2 어드레스 선택신호를 동시에 출력하고 데이터 및 바이트 마크용 LSM(3)으로 제 1 및 제 2 데이터 선택신호를 출력하여 시스템버스를 통하여 전송되어온 어드레스와 데이타가 두개의 로컬어드레스라인과 로컬데이터라인에 동시에 전송되게 한다. 그리고 트랜잭션을 알리는 신호(local-start 1),(local-start 2)와 스눕선택신호(snoop-path-enable)가 입력되는 동안에는 LSM콘트롤러(1)는 경로의 연결상태가 지속되게 한다. 제 3 도는 LSM의 경로를 결정하는 콘트롤신호를 발생하는 로컬아비터의 구성을 개략적으로 나타낸 것이다.
제 1 및 제 2 프로세서로부터 LSM의 사용요청신호(local-req 1), (local-req 2)가 각각 또는 동시에 입력되고, 또한 캐쉬코히어 런시를 위한 스누핑이 수행될 때 시스템버스에 실린 어드레스신호를 보드 유니트내의 로컬버스로 전달하고자 할때 사용되는 신호(LSM-Locked)가 입력되는 로컬 아비터에서는 요청신호에 따라 제 1프로세서로 허가신호(local grant 1)를 보내거나 제 2 프로세서로 허가신호(local grant 2)를 보내어 제 1 및 제 2 프로세서의 LSM사용요청에 대한 중재기능을 수행한다.
한편, LSM의 사용허가신호(local-grant 1) 또는 (local-grant 2)를 받은 제 1 프로세서 또는 제 2 프로세서에서는 사용중임을 알리는 신호(local-busy)를 어서트(assert)하여 LSM이 사용중임을 알리고 해당 트랜잭션이 완료될 때까지 LSM을 사용할 수 있다. 그러므로 로컬 아비터는 사용중임을 알리는 신호(local-busy)와, 사용요청신호(local-req 1) 또는 (local-req 2)중 하나가 입력되거나, 캐쉬코히어런시를 수행하는 중에 입력되는 신호(LSM-locked)가 입력되면 사용허가신호를 출력시키지 않는다.
그러나 제 1 프로세서에서 사용요청신호(local-req 1)가 입력되면서 사용중임을 알리는 신호(local-busy)가 입력되지 않으면 제 1 프로세서로 사용허가신호(local-grant 1)를 출력하는 한편, 제 2 프로세서에서 사용허가신호(local-busy)가 입력되지 않으면 제 2 프로세서로 사용허가신호(local-grant 2)를 출력한다.
이상에서 설명한 바와같이 LSM은 보드유니트에 2개의 프로세서가 존재하는 다중처리기 시스템에서 두개의 프로세서를 하나의 시스템버스에 논리적으로 각각 또는 동시에 연결되도록 하며, LSM콘트롤러가 LSM의 동작을 제어하도록 함으로써 원활한 트래픽이 이루어지도록 한 것이다.

Claims (2)

  1. 시스템버스와, 스누핑콘트롤러와, 단일보드에서 로컬버스 라인과 각각 연결된 적어도 2개 이상의 제 1 및 제 2 프로세서를 포함하는 다중처리기 시스템에 있어서 ; 상기 제 1 및 제 2 프로세서로부터 각각 제공되는 제 1 및 제 2 사용요청신호(local-req 1, local-req 2)와, 상기 시스템 버스에 실린어드레스를 상기 로컬버스로 전달하기 위해 상기 스누핑콘트롤러로부터 제공되는 신호(LSM-locked)와, LSM을 사용중임을 알리기 위해 상기 제 1 및 제 2 프로세서로부터 제공되는 신호(local-busy)에 의해 제 1 및 제 2 경로허가신호(local-grant 1, local-grant 2)를 출력하는 로컬아비터와; 트랜잭션성립을 위해 상기 제 1 및 제 2 프로세서로부터 제공되는 신호(local-start 1, local-start 2)와, 상기 제 1 및 제 2 경로허가신호(local-grant 1, local-grant 2)와, 캐쉬코히어 런시를 위해 상기 스누핑콘트롤러부터 제공되는 스눕선택신호(snoop-path-enable)신호에 의해, 제 1 및 제 2 어드레스 선택신호와 제 1 및 제 2 데이터선택신호를 출력하는 LSM콘트를러(1)와 ; 각각의 상기 제 1 및 제 2 어드레스선택신호에 의해 제 1 및 제 2 로컬어드레스라인과 시스템버스 어드레스라인을 각각 연결하는 어드레스용 LSM(2)과 ; 각각의 상기 제 1 및 제 2 데이터선택신호에 의해 제 1 및 제 2 로컬데이터라인과 시스템버스데이터라인을 각각 연결하는 데이터 및 바이트 마크용 LSM(3)을 포함하는 것을 특징으로 하는 다중처리기 시스템에서의 LSM.
  2. 제 1 항에 있어서, 상기 로컬아비터는 상기 제 1 및 제 2 프로세서로부터 상기 제 1 및 제 2 사용요청신호(local-req 1, local-req 2)가 입력되는 경우 상기 제 1 및 제 2 프로세서로 상기 제 1 및 제 2 경로허가신호(local-grant 1, local-grant 2)를 제공하고, 캐쉬코히어런스를 위해 상기 스누핑콘트롤러로부터 상기 신호(LSM locked)가 입력되는 경우 상기 제 1 및 제 2 프로세서로 상기 제 1 및 제 2 경로허가신호(local-grant 1, local-grant 2)를 제공하지 않는 것을 특징으로 하는 다중처리기 시스템에서의 LSM.
KR1019890019677A 1989-12-27 1989-12-27 다중처리기 시스템에서의 LSM(Line Selection Matrix) KR920003849B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019890019677A KR920003849B1 (ko) 1989-12-27 1989-12-27 다중처리기 시스템에서의 LSM(Line Selection Matrix)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890019677A KR920003849B1 (ko) 1989-12-27 1989-12-27 다중처리기 시스템에서의 LSM(Line Selection Matrix)

Publications (2)

Publication Number Publication Date
KR910012953A KR910012953A (ko) 1991-08-08
KR920003849B1 true KR920003849B1 (ko) 1992-05-15

Family

ID=19293783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890019677A KR920003849B1 (ko) 1989-12-27 1989-12-27 다중처리기 시스템에서의 LSM(Line Selection Matrix)

Country Status (1)

Country Link
KR (1) KR920003849B1 (ko)

Also Published As

Publication number Publication date
KR910012953A (ko) 1991-08-08

Similar Documents

Publication Publication Date Title
KR920001358A (ko) 정보 처리 장치용 버스 시스템
JP3959914B2 (ja) 主記憶共有型並列計算機及びそれに用いるノード制御装置
US5673413A (en) Method and apparatus for coherency reporting in a multiprocessing system
US4933838A (en) Segmentable parallel bus for multiprocessor computer systems
RU98100483A (ru) Архитектура процессора ввода-вывода, который объединяет мост межсоединения первичных компонент (pci-pci)
EP0496506A3 (en) A processing unit for a computer and a computer system incorporating such a processing unit
KR930702724A (ko) 다중의 이종 프로세서들을 지원할 수 있는 마이크로프로세서 구조
US4385351A (en) Multiprocessor system with apparatus for propagating cache buffer invalidation signals around a circular loop
US4896256A (en) Linking interface system using plural controllable bidirectional bus ports for intercommunication amoung split-bus intracommunication subsystems
US6078337A (en) Maintaining consistency of cache memory data by arbitrating use of a connection route by plural nodes
KR920003849B1 (ko) 다중처리기 시스템에서의 LSM(Line Selection Matrix)
KR950704742A (ko) 파이프라인식 데이타 순서화 시스템(Pipelined Data Ordering System)
US5640570A (en) Information handling system for transmitting contents of line register from asynchronous controller to shadow register in another asynchronous controller determined by shadow register address buffer
KR950020197A (ko) 마스타(Master)와 슬레이브 프로세서들(slaves)간의 통신회로
KR920008605A (ko) 최소 경합 프로세서 및 시스템 버스 시스템
JPS59218532A (ja) バス接続方式
KR100216255B1 (ko) 멀티프로세서 시스템의 인터페이스 처리회로
JPH10116225A (ja) アドレス変換回路及びマルチプロセッサシステム
KR950008393B1 (ko) 멀티프로세스 시스템 아비터지연회로
JPS6095678A (ja) マルチプロセツサシステム
KR920003283B1 (ko) 다중처리기 시스템에서의 인터럽트 방법
KR920009192B1 (ko) 다중처리 시스템의 스눕 인터페이스 방법 및 그 장치
KR100258026B1 (ko) 다중 프로세서 시스템의 트랜잭션 제어방법 및 장치
KR890013567A (ko) 다이렉트 메모리 액세스 제어장치
KR960029993A (ko) 컴퓨터 분야의 인터럽트 제어 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980313

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee