TW384445B - Method for bursting processor data to or from an I/O device - Google Patents
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Description
經濟部中央揉準局貝工消费合作社印製 第8611«51號專利申請案 A7 气良為修正, 中文說明書修正頁(88年9月) I 補充 五、發明説明(6) 輸出中間匯流排36之存取。輸入/輸出中間匯流排36經由 資料鏈結38(包含資料鏈結38a及38b)來連接至一或更多輸 輸出株接單元40,而該等輸入/輸出橋接單元4〇之功能 9•毯可融入記憶體/輸入/輸出控制器3〇。在較佳實例中,本 發明之方法執行於輸入/輸出橋接單元4〇。應注意的是,雖 然模擬邏輯是由,在此較佳實例中,常駐於記憶體/輸入/ 輪出控制器30之輸入/輸出橋接單元4〇a及4〇b來執行(然 而’另一實施例可包含一單一輸入/輸出橋接單元4〇),但 是某些支援功能必須由處理器1〇來執行。下文對於囷5,6 及9之討論詳細說明該等處理器功能。 輸入/輸出橋接單元40截收,如下文所解釋,觸發命令及 處理器10對於與輸入/輸出裝置60進行通訊之請求。輸入/ 輸出橋接單元40接著處理該等請求以允許經由輸入/輸出匯 流排^ 0來往於輸入/輸出裝置6 〇之資料的模擬快取線脈衝-傳輸。下文對於圖7之討論也解釋此種功能。 圖2是一内部記憶體對映表之示意圖,且該内部記憶禮對 映表描述用以建構本發明之各種暫存器及記憶體空間指 配。快取線緩衝器位址暫存器("CLBAR”)1〇〇通常包含頁位 址112,而頁位址112是要”對映出"記憶體46及用以轉移資 料至輸入/輸出裝置60。CLBAR 100之位址U2對應於一對映 頁1 0 8之啟始記憶體位址》在揭露的實施例中,揭露了對 映頁108a,108b,及108c,然而在不偏離本發明的精神 下,可以使用不同數目的對映頁。 輸入/輸出目標位址暫存器("IOTAR") 1〇2通常包含非快取 型記憶體之一輸入/輸出轉接器位址114。IOTAR 102之位址 114對應於輸入/輸出裝置60之記憶體對映輸入/輸出空間之 致始位址。 本紙張尺度逋用中國國家標準(CNS > A4规格(210X297公釐) --------o^.— * * (請先聞積背面之注意Ϋ項再填寫本頁) 订 .6 ___B7 ___B7 經 中 '央 樣 準 局 具 五、發明説明(i ) 發明領域 本發明係關於一種甩以經由匯流排以脈衝傳輸處理器資 料來往於一輪入/輸出裝置之方法。 發明背景 電腦系統,例如電腦工作站,之運作仰賴於傳輪資訊於 至少一微處理器及各種子系統之間。該(等)微處理器及子 系統間之通訊發生於一稱爲匯流排之資料通訊通道。在一 現代系統中,輸入/輸出(I/O)子系統,例如顯示器,圖形 轉接器,及IDE型裝置,通常需委經由匯流排來接收微處 理器之資訊或傳送資訊至微處理器。 今曰之電腦系統利用運算速度不斷增加之微處理器來加 以設計;但是,輸入/輸出子系統之運算速度並未同步増 加。輸入/輸出裝置愈來愈落後處理器,就晶片⑧必須通過 之匯流排及通往該等裝置之程式化運作之遞増延遲而言。 當一些應用使用處理器來傳送資料至該等輸入/輸出裝置或 接收來自該等輸入/輸出裝置之資料時,這會導致潛在效能 之損失β該等應用可包含使用一處理器來控制圖形轉接器 及IDE型裝置。 一般而言’該等輸入/輸出裝置會"對映•'至處理器之記憶 體空間。今日之處理器發出記憶體型指令(例如載入或儲 存)以傳送/接收資訊來往於輸入/輸出裝置,如同該裝幕是 記憶體之一部份,而非發出輸入/輸出指令,而此常見於較 舊式之處理器。但是,該等裝置事實上附著於一輸入/輸出 醒流排,例如IS A或PCI, 合 作 社 而非常駐於記憶體。該等裝置必 本纸張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐)
I 第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 ::-*Tr费 Γ:a fOE"^-#^f .'ί 經濟部中央樣準局貝工消费合作杜印装 五、發明説明(7) 參照圖2,應可注意到此較佳實例包含多重clbaR暫存器 —100及多重IOTAR暫存器102。索引X 308做為用以存取特定之 '· ·^所要 CLBAR 100 / IOTAR 102a、l〇2b、102c暫存器對之偏移量。 最後,觸發住址空間104是一預先決定範團之位址,且 記憶體/輸入/輸出控制器30使用該等位址來解碼觸發命 令,而下文將參照圖4來解釋該等觸發命令^ 圖3是微處理器10 ’微處理器快取記憶禮2〇〇,輸入/輸 出橋接單元40 ’與輸入/輸出匯流排5〇間之資料流的示意 圖。如果處理器10請求傳送或接收來自一位址之資料,且 該位址匹配用以顯示一指定"對映頁"1082CLBAR 1〇〇之内 容1 1 2,則輸入/輸出橋接控制器4 〇將截收該指令且進行如 下所述之輸入/輸出脈衝傳輸模擬邏輯,且最後經由輪入/ 輸出匯流排5 0轉移適當數量之資料於快取記憶體模擬緩衝 器1 2 0及輸入/輸出裝置之間。否則,該系統一為眾所知之 方式來對於記憶體4 6執行一快取線運作β 圖4是一"觸發"命令300之資料格式之示意圖。觸發命令 300是由處理器10發出至記憶體/輸入/輸出控制器3〇 ^觸發 命令30之一些最左位元302包含一位址,且該位址落於控制 器30用以觸碼觸發命令300之觸發位址空間1〇4之範圍以 内。一些中間位元3〇4包含數值索引3〇8,且數值索引3〇8表 示所要之運作應使用那一 CLBAR 100 / i〇Tar 1〇2對之位 址。一些最右位元306包含數值310,且數值3 10表示所要之 運作要轉移之資料之位元組數目》 圖5是展示處理器10用以啟動本方法之write運作所執行 -10· 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) --------Cm— > - {請先Μ讀背面之注$項再填耗本頁) 订 A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明(2 ) 多員對映至處理器之記憶體之非快取型記憶體空間、【爲該 等裝置並未遵守可記憶體協定之所有規則,例如完 聲·,.脈衝拆方,死結避免,等等。因爲該雙 并决;取型空間,每一處理器存取皆必須發出至外部匯流 排,且只需執行非常少量之資料轉移,而每一載入或储存 通常轉移1-8位元組之資料。因爲該等匯流排之運作速度較 今曰之處理器慢許多倍,經過匯流排階層之多重轉移(仲 裁,通過非同步邊界,等等)會產生極大之效能損失。 相對地’處理器傳送/接收資料來往於可快取型記憶體之 能力可藉助於一次經由匯流排"脈衝傳輸"大量資料而變得 更具效率。可快取型系統可利用一指令來脈衝傳輸一整條 快取線之資料(通常是32 ’ 64或128位元組),而非每一指 令轉移1-8位元組。 在目前用以執行非可快取型擷取之先前技術方法中,扈 理E必須等候以接收其向一輸入/輸出裝置所請求之每一資 料封包。&#明對於一輸入/輸出裝置之快取線讀取之模擬 每里克服先前技術系統之此項限制’而為是藉由选得襄里 器旦產m.钱取記憶體來存取額外資料(1 _ 2處理器循 環),及企发_於對映至所要之輸入/輸出裝置之非可快取型 記兔體執—行額皮之樺取(數百個處理器循環),也連名。 本發明之此方面之第二優點是其允許處理器瑪之快 取記懷體來與辱#移或後轉移資料處理,H時轉移額 外資料來挥於輸入/輪出复置。目前之程式化輸入/輸出轉 移方法無法達成此種"管線化"特點。 (請L閲讀背*-之注意事項再填^5^ 寅)
,1T ο -5- 第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 五、發明説明(11 •Λϊπ,-·. Ί;正 ^Ην/'.ί.: 之 經濟部中央橾準局負工消费合作社印製 120,重新程式化IOTAR 102,及觸發一對於另一輸入/輪出 裝置60之寫入而未曾需要命令資料轉移至處理器故取記憶 體200。這是一種對於壓縮或解壓縮資料,編碼資料,等 等,極為有用之功能。此功能是本發明之MOVE部份。相關 於此功能之步驟800展示於圖9之流程圖。為啟動此運作, 在步騾8 02處理器1 0請求利用記憶體頁1 〇 8之真實位址i ! 2 來啟始一索引CLBAR暫存器1 0 0,且此MOVE運作將使用真 實位址112。在步驟804處理器10也請求利用pci空間106 之輸入/輸出轉接器之真實位址114來啟始一索引IOTAR暫 存器102。此位址114對應於來源輸入/輸出裝置60。如同 處理器READ及WRITE功能,如果一讀取或寫入是未決,則 記憶體/輸入/輸出控制器30不會處理啟始步驟802及804(請 參看圖7之步驟604)。如果啟始成功,則在步驟806處理器 10將發出一讀取觸發命令300,且讀取觸發命令300之格式 展示於圖4。(此將導致記憶體/輸入/輸出控制器30在步驟 704發出一讀取脈衝至發現於索引IOTAR 102之輸入/輸出位 址114,且在步驟706置放該讀取資料於相關於CLBAR暫存 器100之記憶體頁位址112之快取記憶體模擬缓衝器120。請 參看圖8)。在步驟808,處理器接著請求利用目標輸入/輸 出裝置60之真實位址來啟始索引之IOTAR暫存器102。在步 驟810,處理器接著發出一寫入觸發至控制器30。(此將導 致記憶體/輸入/輸出控制器3 0在步騾6 1 8傳送快爷記憶體 模擬緩衝器120之資料至目標輸入/輸出裝置60。請參看圖 7 。)步驟804-810可重複直到’在步騾812 ’ 14- 本紙張尺度逋用中國國家標準(CNS ) A4规格(210X297公釐} --------— (請先聞讀背面之注意事項再填寫本頁) 訂 五、發明説明(3 A7 B7 經濟部中央標準局貝工消費合作衽印掣 發明摘要 本發明係關於一種用以脈衝傳輸處理器資料來往於一電 版系統之輪入/輸出裝置的方法。該方法是用以模擬當慮理 蓄^入或讀取一非快取型—輸入輸土-裝-置時一可快取型系統 之脈衝傳輸能力。因此’該方法克服許多出現於以前技術 系統之缺點’其中處理器必須使用DMA方法來俾送_資斟_至 也挟取型輸入/輸出裝置或_接收來自非快取型輸入/輸出裝 I之資料。/ 二 本發明係建構於一電,工作_站系統之環境,且該電腦土 作站系統允許資訊經由至少一匯流排在至少一微處理器及 至少一輸入/輸出裝置之間轉移。此較佳實例包令^三释模擬 快取線資料轉移之模態:WRITE,自處理器至輸入/輸出裝 置;READ ’轉移資料自輸入/輸出裝置至處理^ ;與 MOVE ’轉移資株肩_二輸入/輸出裝置至另一輸入/輸出裝 置’而非處理器》該等功能是藉由收到自處理器至系統之 s己憶體/輸入/輸出控制器的·· Write Trigger"或"Rea(j Trigger" 命令來啓動。在此較佳實例中,本方法之該等功能是在厶 輸入/輸出橋接單;^中執行,而該輸入/輸出橋接單元是記 憶體/輸入/輸出控制器之一部份。一旦收到觸發命令,則 該輸入/輸出橋接單元將啓始中間處'理,而該中間處理轉 移資料於一輸入/輸出裝置及一内部快取記憶體模擬缓衝器 足間。本芝法也使得輸入/輸出橋接—單又霉器可快 取型讀取指令及可埃麥型寫入指令至一些記憶,且該 等记憶趙頁是指定成爲參與本發明所實現之模擬快取線轉 良紙張尺度^?^^準(CNS ) “(21〇χ297公釐 nn fm - I n nn ml· I (請t聞讀背甘之注意事項,再填 ο
、1T ----線 • 6 - 第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 五、發明説明(15
X 〇 經 ★ 部 中 央 標 準 % 貝 工 消 费 合 作 社 印 % 在步驟710控制器30拒絕來自控制器30之讀取觸發傳輸, 而導致處理器10重試該傳輸。如果先前沒有中間快取線脈 衝模擬讀取在進行中,則控制器30將接受該傳輸,且將藉 •由在步驟702設定"讀取未決"鎖存器(未加以展示)來啟始一 _讀取模擬。控制器30接著藉由在步驟704發出一針對輸入/ 出裝置60之讀取脈衝來執行該中間讀取,且輸入/輸出裝 置60之位址114常駐於索引IOTAR102。此傳輸接收顯示於 一讀取觸發命令之最右一些位元組之資料的位元組數目 310 ’且控制器30先前在步驟610, 612解碼該讀取觸發命 令。在中間輸入/輸出讀取運作7〇4期間所接收之資料在步 驟706儲存於快取記憶體模擬缓衝器12〇,丑快取記憶體模 擬緩衝器120相關於索引CLBAR暫存器100之位址112。控制 器3 0接著在步驟706設定一"缓衝器滿載"鎖存器(未加以展 示)以顯示該中間讀取步驟結束,且因此資料已準備就緒可 傳輸至處理器快取記憶體200。因為該中間讀取步驟結束, 控制器30重置"讀取未決"鎖存器(未加以展示)。 讀取命令 如前參照圖6所述,在本方法之READ部份期間,處理器 1 0在步驟506發出一”讀取觸發"命令以啟始中間緩衝器處 理508且接著在步驟510也發出針對真實位址112之讀取指令 ("讀取命令"),且真實位址U2載入於索引CLBAR暫存器 100。相關於控制器3 0對於此讀取命令之處理的步驟650-660展示於圖7。 如果控制器30在步驟650決定一讀取命令已在步驟510自 -18· 本紙張尺度適用中國國家橾準(CNS ) Α4规格(210X297公釐) --------0¾.— - . (錆先Μ讀背面之注意事項再填寫本頁) 訂 A7 _____B7 五、發明説明(4 ) 移方法,這是藉由使用記憶體/輸入/輸出控制器之 來_違成’且該等暫存器載有要對映出主記憶體空間之指、定 記、憶體頁的位址並充當快取記憶體模擬緩衝器。輸入/輸出 橋接單元接著可相關該等處理器可快取型讀取指令及可快 取型寫入指令於輸入/輸出空間或記憶體對映之記憶體空間 的一對應輸入/輸出轉接器位址。這是藉由使用載有輸入/ 輸出轉接器位址之記憶體/輸入/輸出控制器之暫存器來達 成。 附圖簡短説明 參照下列附圖,下列文字敘述將解釋本發明之前景方面 及其他特點,其中: 囷1是可運用本發明之一電腦系統; 圖2是一内部記憶體對映表之示意圖,且對 映表描述用以建構本方法之各種記憶髏指鲛及暫存器; 圖3是二展示本方法在微處理器快取記憶體,!輸入/輸出 橋接控制器,及輸入/輸出匯流排之間冬兔料疼巧方塊固; 圖4展示"、觸發••命令之格式; 圖5 及本方法之WRITE部份之處理器功能的流程囷; 經濟部中央標準局貝工消費合作社印製 圖6國通及本方法之READ部份之處理器功能的流程囷; 法之輸入/輸出橋接單元("控制器")之運作的 圖8是本方法之控制器之讀取觸發部份的流程圖,且圈8 暴圖7所表示之流程圖的延續; 囷9是一展示涉及本方法之MOVE部份之處理器功能的流 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公煃) A7 B7 第86116351號專利申請案 中文說明書修正頁(88年9月) 五、發明説明(17 ) 高效率"管線化"效應。 寫入命令 如前參照囷5所述,在本方法之WRITE部份,處理器1 〇, 旦填滿要在一寫入運作中轉移之快取線202,則將試囷迫 使(請參看圖5之步驟416 )資料離開快取記憶體2〇〇。此動作 在步驟416產生一窝入命令,且該窝入命令為記憶體/輸入/ 輸出控制器30所接收。控制器30對於此種窝入命令之處理 展示於圖7之步驟670-688。 一旦收到一寫入命令,則控制器3〇在步驟682決定是否所 常試之窝入之記憶體位址是程式化於索引CLBAR暫存器1〇〇 之位址112。如果答案是肯定的,則控制器3 〇截收該資料 且在步驟684儲存該資料於一相關於索引CLBAR暫存器1〇〇 之緩衝器120。控制器3 0接著藉由在步驟686設定"缓衝器 滿載"鎖存器(未加以展示)來標示相關於索引CLBAR暫存器 100之位址112之緩衝器120成為滿載。 應注意的是處理器10可在步驟418發出一寫入觸發命令且 在步驟416依照任何順序來窝入快取線。因此,控制器必須 確保,一旦在步驟680-688處理一來自處理器10之寫入命 令’則該窝入觸發命令已受到接收。為達成此目標,控制 經 器3 0 ’在步驟684,686充填快取記憶體模擬緩衝器之後 $ 會在步驟688檢查以決定是否一窝入是未決(亦即先前收到 中 盘 一寫入觸發)。請注意一旦在步驟610收到一寫入觸發命 % 令’則控制器30在步驟614設定窝入未決鎖存器。因此 貝 ^ 如果··( 1 )處理器已寫入快取線202之資料至快取記憶體模 合 作 杜 簟 20 本紙張尺度適用中囷國家標準(CNS ) A4規格(210X297公釐) --------— • - (請先W讀背面之注$項再填寫本頁) 訂 A7 B7 五、發明説明(5 ) 程圖,且本方法允許自一輪入/輸出裝置至另一輪入/輪出 裝置之資訊的模擬快取線脈衝傳輸。 附«詳細説明 /、 本發明之方法是建構於一電腦工作站系統環境,且該電 腦工作站系統具有可運用至少一匯流排來轉移資訊至彼此 之至少一微處理器及至少一輸入/輸出裝置。圖!展示一通 常與一軟禮作業系統共同運作之電腦系統,且該软雜作業 系統控制諸微處理器及諸輪入/輸出裝置間之通訊電。電腦 工作站系統是許多互聯之元件的組合。例如,微處理器 經由資料鏈結1 4連接至資料匯流排2 〇且經由資料鏈結〗6連 接至位址匯流排22。額外之微處理器101),10c同樣地可 連接至處理器資料匯流排20及處理器位址匯流排22。仲裁 器12通常處理來自處理器1〇之請求以指配對於資料匯流排 2 0及位址匯流排22之存取。雖然本發明之較佳實例包含多 (請先M-讀背面·之注意事項再填 :寫10 •裝· 訂 經濟部中央榡準局貝工消費合作杜印製 重處理器10a,10b,l〇c,另 單一處理器系統無需仲裁器1 2。 此外電腦工作站系統包含至少一系統記憶體卞46或記憶 嫌模組。一旦仲裁器1 2指配對於資料匯流排2 〇及位址匯流 排22之存取以回應處理器1〇請求,則此種請求通常是由 置控制器邏辑來加以處理’且該記憶體控制器遲輯是 由資料晶片32及位址晶片34來加以執行。記憶體技制舞可 隨意與輸入/輸出匯流排控制器功能結合成爲一元件,县該 元件隻身产•憶體/輸入/輸出匯流排控制落百記憶體/輸入 /輸出匯流排控制器30控制處理器10對於記憶體^^輸入/ 實例可包含單一處理器 本·纸張尺度適用中國國家糯進i CNS ) A4找权C,I rw 0 -8 - 經濟部中央揉準局貝工消费合作社印製 第8611«51號專利申請案 A7 气良為修正, 中文說明書修正頁(88年9月) I 補充 五、發明説明(6) 輸出中間匯流排36之存取。輸入/輸出中間匯流排36經由 資料鏈結38(包含資料鏈結38a及38b)來連接至一或更多輸 輸出株接單元40,而該等輸入/輸出橋接單元4〇之功能 9•毯可融入記憶體/輸入/輸出控制器3〇。在較佳實例中,本 發明之方法執行於輸入/輸出橋接單元4〇。應注意的是,雖 然模擬邏輯是由,在此較佳實例中,常駐於記憶體/輸入/ 輪出控制器30之輸入/輸出橋接單元4〇a及4〇b來執行(然 而’另一實施例可包含一單一輸入/輸出橋接單元4〇),但 是某些支援功能必須由處理器1〇來執行。下文對於囷5,6 及9之討論詳細說明該等處理器功能。 輸入/輸出橋接單元40截收,如下文所解釋,觸發命令及 處理器10對於與輸入/輸出裝置60進行通訊之請求。輸入/ 輸出橋接單元40接著處理該等請求以允許經由輸入/輸出匯 流排^ 0來往於輸入/輸出裝置6 〇之資料的模擬快取線脈衝-傳輸。下文對於圖7之討論也解釋此種功能。 圖2是一内部記憶體對映表之示意圖,且該内部記憶禮對 映表描述用以建構本發明之各種暫存器及記憶體空間指 配。快取線緩衝器位址暫存器("CLBAR”)1〇〇通常包含頁位 址112,而頁位址112是要”對映出"記憶體46及用以轉移資 料至輸入/輸出裝置60。CLBAR 100之位址U2對應於一對映 頁1 0 8之啟始記憶體位址》在揭露的實施例中,揭露了對 映頁108a,108b,及108c,然而在不偏離本發明的精神 下,可以使用不同數目的對映頁。 輸入/輸出目標位址暫存器("IOTAR") 1〇2通常包含非快取 型記憶體之一輸入/輸出轉接器位址114。IOTAR 102之位址 114對應於輸入/輸出裝置60之記憶體對映輸入/輸出空間之 致始位址。 本紙張尺度逋用中國國家標準(CNS > A4规格(210X297公釐) --------o^.— * * (請先聞積背面之注意Ϋ項再填寫本頁) 订 .6 第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 ::-*Tr费 Γ:a fOE"^-#^f .'ί 經濟部中央樣準局貝工消费合作杜印装 五、發明説明(7) 參照圖2,應可注意到此較佳實例包含多重clbaR暫存器 —100及多重IOTAR暫存器102。索引X 308做為用以存取特定之 '· ·^所要 CLBAR 100 / IOTAR 102a、l〇2b、102c暫存器對之偏移量。 最後,觸發住址空間104是一預先決定範團之位址,且 記憶體/輸入/輸出控制器30使用該等位址來解碼觸發命 令,而下文將參照圖4來解釋該等觸發命令^ 圖3是微處理器10 ’微處理器快取記憶禮2〇〇,輸入/輸 出橋接單元40 ’與輸入/輸出匯流排5〇間之資料流的示意 圖。如果處理器10請求傳送或接收來自一位址之資料,且 該位址匹配用以顯示一指定"對映頁"1082CLBAR 1〇〇之内 容1 1 2,則輸入/輸出橋接控制器4 〇將截收該指令且進行如 下所述之輸入/輸出脈衝傳輸模擬邏輯,且最後經由輪入/ 輸出匯流排5 0轉移適當數量之資料於快取記憶體模擬緩衝 器1 2 0及輸入/輸出裝置之間。否則,該系統一為眾所知之 方式來對於記憶體4 6執行一快取線運作β 圖4是一"觸發"命令300之資料格式之示意圖。觸發命令 300是由處理器10發出至記憶體/輸入/輸出控制器3〇 ^觸發 命令30之一些最左位元302包含一位址,且該位址落於控制 器30用以觸碼觸發命令300之觸發位址空間1〇4之範圍以 内。一些中間位元3〇4包含數值索引3〇8,且數值索引3〇8表 示所要之運作應使用那一 CLBAR 100 / i〇Tar 1〇2對之位 址。一些最右位元306包含數值310,且數值3 10表示所要之 運作要轉移之資料之位元組數目》 圖5是展示處理器10用以啟動本方法之write運作所執行 -10· 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) --------Cm— > - {請先Μ讀背面之注$項再填耗本頁) 订 經濟部中央標準局員工消費合作社印繁 A7 ‘ B7 ' 五、發明説明(8 ) 之步驟400的流程圖。首先,在步驟402,處理器嘗試也用 記憶體頁108之眞實位址112來啓動記Jt趙/輸入/輸出控制器 3 0之一索引CLBAR暫存器100。同樣地,在步驟404,處理 器10也嘗試利用PCI空間106之對映輸入/輸出轉接器之眞實 位址114來啓動記憶體/輸入/輸出控制器30之一 IOTAR暫存 器102。索引X 308是用以決定該運作應使用那一對CLBAR 100 / IOTAR 102暫存器。應注意的是,在受驟4〇2,4〇4,J己 憶葭A輸Λ7輸出控制器30將接收該等啓動請求(請參二看圖7 之步罐上〇^)。如果一讀取或寫入是未決(請參看圖7之步驟 604),則在步驟402,404,控制器3 0會拒絕啓動請求(請參 7之步驟606),且處理器10必須重試該等請求。如果 成功啓動正確之CLBAR 100/IOTAR 102對,則在步驟406, 處理器接著指處理器快取記憶體200之一線202以供該寫 入運作使用。所指配之快取線相關於頁108,且頁108之位 址112程式化於索引CLBAR暫存器100。在步驟408,處理器 1 0啓動一指標(未加以展示)以指向快取線202之開始位址。 在步驟408,一内部快取線位元组計數器(未知_丛展示)也重 置爲零。在步驟410,處理器10接著藉由使用對於記憶體 頁108之處理儲存以輸入奸對輸入/輸出裝置6 0之贵料至快 取線202,且ΐ己憶體頁108之位址112載入目前受到使用之索 引CLBAR 100。對於每一處理器儲存,内部快取線指標(未 加以展示)皆受到1_新(。在步驟412,内部快取線位元组計 數暫存器(未加以展示)也受到更新以反映儲存於快取線202 之資料之位元組數目。 -11 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (锖先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消费合作社印聚 A7 · B7 ' 五、發明説明(9 ) 在步驟414,當處理器10完成輸入目前寫入運作之資料至 快取線202時,在步騍416,處理器10迫使該資料藉由整條 快泉脈衝異動來離開快取記憶體200至記憶體/輸入/ 輸出控j射器30。此動作產生一處理器寫入命令,且該處理 器寫入命令爲控制器30所截收及處理(參看圖7之步驟 680)。爲啓動快取記憶體模擬緩衝器120之中間處理,在步 驟418,處理器發出一寫入觸發命令300 ,且寫入觸發命令 300之格式展示於圖4。觸發命令300之一些最右位元包含内 部快取線位元组計數器(未加以展示)之目前値308,且其一 些中間位元304也包含索引X 308。步驟408至418可重複以完 ............................ 成額外之輸入/輸出寫入直到,在步驟420,處理器沒有其 他資料要傳送爲止。 、處理器READ運作 圖6是一展示步後流程圖,且處理器1 0執行步驟500 以啓動本方法之READ運作。首先,在步驟502,利用記憶 髏頁108之眞實位址112來啓始記憶體/輸入/輸出控制器30 之一 CLBAR暫存器100。同樣地,在步驟504,利用P CI空間 106之對映輸入/輸出轉接器之眞實位址114來啓始記憶體/輸 入/輸出控制器3 0之一IOTAR暫存器102。索引X 308是用以 決定該運作將使用那一 CLBAR 100 / IOTAR 102暫存器對。 如果一讀取或寫入未決,則記憶體/輸入/輸出控制器3 0不 會處理啓始步驟502,504 (請參看圖7之步驟604,6〇6)。 果啓始成功,則在步驟506處理器10發出一讀取觸發七令 300,且讀取觸發命令300之格式展示於圖4,觸發命令300 -12- 本紙張^度適用中國國家標準(CNS ) A4規格(2丨0 X 297公釐) (請先聞讀背面之注意事項再填寫本頁) d 訂 經濟部中央標準局負工消费合作社印製 A7 - _____B7_ ' 五、發明説明(1〇 ) 之一些最右位元306之數値310表示要自輸入/輸出裝置60轉 移至處理器快取記憶體200之資料之位元組數目》I注意的 是,如果快取記憶體模擬緩衝器108已滿,則記憶體/輸入/ 輸出控制器3〇將不會處理處理器10在步驟506所發出毛諸 取觸|命令。(請參看圖7之步驟616)。在此種情形之下, 處理器10必須重試該讀取觸發命令。 爲避免讀取"過時"資料,在步驟508,處理器最初_使展^ 理器快取線202變成無效。處理器1 〇藉由發出"資料快取記 憶體無效"指令至常吳於索引CLBAR暫存器1〇〇之位址112來 完成此無效化功能。在記憶禮/輸入/輸出控制器3 〇處理處 理器10在步驟506所發出之讀取觸發命令並利用脈衝係# 經由輸入/輸出裝置來填滿快取線緩衝器12〇以後(請參看圖 8之步驟704,706) ’快取線緩衝器120已準備就緒可諸入至 處理器快取線202。因此,在步棵510,處舉器發出一針對 眞實位址112之READ指令,且眞實位址112載入於索引 CLBAR暫存器100 〇此運作之功能是傳送一快取線塊區之資 料自相關於索引CLBAR暫存器1〇〇之位址112之快取線緩衝 器120至處理器快取線202 ^處理器1〇接著可在步驟.512繼 續處理快取線202之資料。處理器可重複步驟5〇6·512以請求 额外之輸入/輸出讀取直到’在步驟514,處理器不 輸入/輸出讀取爲止。 處理器MOVE運作 對於某些應用而言’處理器10可命令控制器3〇讀取一脈 衝之資料自一輸入/輪出裝置6 0至快取記憶體模擬缓衝器 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公整) (請先《讀背面之注意事項再填寫本頁)
第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 五、發明説明(11 •Λϊπ,-·. Ί;正 ^Ην/'.ί.: 之 經濟部中央橾準局負工消费合作社印製 120,重新程式化IOTAR 102,及觸發一對於另一輸入/輪出 裝置60之寫入而未曾需要命令資料轉移至處理器故取記憶 體200。這是一種對於壓縮或解壓縮資料,編碼資料,等 等,極為有用之功能。此功能是本發明之MOVE部份。相關 於此功能之步驟800展示於圖9之流程圖。為啟動此運作, 在步騾8 02處理器1 0請求利用記憶體頁1 〇 8之真實位址i ! 2 來啟始一索引CLBAR暫存器1 0 0,且此MOVE運作將使用真 實位址112。在步驟804處理器10也請求利用pci空間106 之輸入/輸出轉接器之真實位址114來啟始一索引IOTAR暫 存器102。此位址114對應於來源輸入/輸出裝置60。如同 處理器READ及WRITE功能,如果一讀取或寫入是未決,則 記憶體/輸入/輸出控制器30不會處理啟始步驟802及804(請 參看圖7之步驟604)。如果啟始成功,則在步驟806處理器 10將發出一讀取觸發命令300,且讀取觸發命令300之格式 展示於圖4。(此將導致記憶體/輸入/輸出控制器30在步驟 704發出一讀取脈衝至發現於索引IOTAR 102之輸入/輸出位 址114,且在步驟706置放該讀取資料於相關於CLBAR暫存 器100之記憶體頁位址112之快取記憶體模擬缓衝器120。請 參看圖8)。在步驟808,處理器接著請求利用目標輸入/輸 出裝置60之真實位址來啟始索引之IOTAR暫存器102。在步 驟810,處理器接著發出一寫入觸發至控制器30。(此將導 致記憶體/輸入/輸出控制器3 0在步騾6 1 8傳送快爷記憶體 模擬緩衝器120之資料至目標輸入/輸出裝置60。請參看圖 7 。)步驟804-810可重複直到’在步騾812 ’ 14- 本紙張尺度逋用中國國家標準(CNS ) A4规格(210X297公釐} --------— (請先聞讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央橾準局負工消费合作社印笨 五、發明説明(12) 處理器不再需要额外之MOVE運作爲止。 記憶體控制器運作 囷7疋s己憶想/輸入/輸出控制器("Controller") 30 (更明確 地説’輸入/輸出橋接單元40)在本方法所執行之功能的流 程圖。控制器30執行四種基本功能:(1)CLBAR 1〇〇及 IOTAR 1〇2暫存器内容U2,U4之分別啓始;(2)觸發命令 300之處理;(3)處理來自處理器1〇之一快取線"讀取"命 令;與(4)處理來自處理器1〇之一快取線"寫入"命令。圖7 之步驟602-608所表示之啓始是相當次要之功能;本方法之 控制器3 0部份之主體涉及觸發命令3〇〇,"讀取"命令及"寫 入"命令之處理。啓始 當處理器10嘗試對於一位址進行屢取—或寫入時,且該位 址對應於指配給CLBAR 100或I0TAR 102暫存器之位址之範 園’則此種嘗試爲控制器3 0所截政。在步驟6〇2,控制器 30檢查以決定是否處理器1〇所嘗試之讀取或寫入是否係針 對該等暫存器丨00,102之一。如果答案是肯定的,則在步樣 604控制器30接著決定是否有一讀取或寫入快取線脈衝模 擬運作正在進行。(當處理一觸發命令時’控制器設定該等 ••未決••顯示以鎖住通往/來自該等暫存爭100,1〇2之讀取或 窝入。請參看圖7之步驟614及圖8之步樣702)。如果答案 是肯定的’則在步驟606控制器3 〇拒絕該讀取或寫入,而 導致處理器10需要重試該運作。如果沒有讀取或寫入是未 決,則控制器3 0將依照處理器1 〇之請求來更新CLBAR 100 -15- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞讀背面之注$項再填寫本頁) ,6 訂 "cf
經濟部中央搮準局貝工消費合作社印5L A7 B7 五、發明説明(13) 或IC^AR 102暫存器之内容112或114。 6發命今 與輸入/輸出裝置60之模擬脈衝快取線通訊是一 2_步驟過 程。爲使最終步驟-通往或來自處理器快取記憶體200 料的傳輸·發生,必須執行一中間步释β "觸發"命令〇支 處理代表此中間步驟。此中間步棵涉及在一寫入運作中傳 送資料IL内部快取記憶體模擬緩衝器12〇至輸入/輸出裝置 jQ。對於讀取運作而言,該中間步驟涉及自輸入/輸出裝置 60類取資料至内部快取記憶體模擬緩衝器12〇。一、觸發命 令300告訴控制器3〇多少位元組之資料31〇要自内部緩衝器 120轉移至輸入/輸出裝置60或自输入/輸出裝置6〇轉移至 内部緩衝器12〇 ’與使用那一對CLBAR 100/IOTAR 102复存 b索引IQI4^复查器102之位址114告复控1墨涉 及那一輸入/輸出裝置60。索引CL5AR暫存器100之.位屢112 告訴控制器30運作涉及那一對映頁1〇8。一旦收到來自處 理器10之觸發命令300,則在步驟610控制器30藉由決定是 否最左一些位元302包含一位址來確認其爲觸發命令,且該 -----、· 位址屬於指配給觸發命令空間104之位址範園》控制器3〇 使用該等位址104來解碼觸發命令300。如果控制器30已收 到一讀取觸發,則控制器執行讀取觸發運作,如下文參照 圖8所述。如果控制器3 0已收到一寫入觸發,則控制器執 行中間輸入/輸出缓衝器··傳送步驟如下。 首先,在步驟614控制器30設定寫入未決鎖存器(未加以 展示)以鎖住處理器10對於CLBAR 100或I0TAR 102暫存器之 • 16 - 本紙張尺度適用中國國家揉準(CNS ) A4規格(2I0X297公釐) (請先閲讀背面之注$項再填寫本頁) d
11T 經濟部中央標準局貝工消费合作社印裝 A7 · _____B7_. 五、發明説明(14) 讀取或窝入嘗試。窝入未決鎖存器對於控制器寫入命令之 處理也極爲重要(請參看圖7之步驟688)。在步驟616,如果 對應於索引CLBAR暫存器100之位址1 1 2的快取記憶體模擬 緩衝器120滿載,則該緩衝器已準備就緒可傳送至輸入/輸 出裝置60 »因此,在步驟618控制器30將藉由執行針對索 引IOTAR暫存器102之位址114之脈衝移動來傳送資料自此 種快取記憶體模擬緩衝器120至輸入/輸出裝置60。控制器 因此轉移顯示於窝入觸發命令300之資料之位元组數目310 至PCI空間106之轉接器,經由輸入/輸出匯流排50。在此資 料轉移之後,在步驟620控制器30重置"匯流排滿載"顯示 器(未加以展示)與寫入未決鎖存器(未加以展示)。藉由本 方法之此部份,控制器30已截收一快取線寫入並執行下列 中間步驟:執行通往輸入/輸出裝置60之適當位元組長度之 脈衝傳輸。 應注意的是,處理器10在步驟418可發出一寫入觸發命 令’且在步骤416可依照任何順序來寫入快取線。但是,以 上二件事必須發生於快取記憶體模擬緩衝器120之資料 步骤618傳送至輸入/輸出裝置60之前。這是下列檢查之原 因:步驟616檢查以驗證一旦在步驟61〇收到一寫入觸發命 令則緩衝器120已滿載’與步驟688檢查以驗證一旦在步驟 680收到一寫入命令則已收到一寫入觸發命令。 在步驟612,如果已收到一讀取觸發,則控制器3 〇將巧行 圔8所示之步驟700-710 »在步驟700,控制器30是否一中間 模擬快取線脈衝讀取運作已未決。如果答案是肯定的,則 -17- 本纸張尺度適用中國國家標準(CNS ) Α4ίΙ格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 1~線' 第86116351號專利申請案 中文說明書修正頁(88年9月) A7 B7 五、發明説明(15
X 〇 經 ★ 部 中 央 標 準 % 貝 工 消 费 合 作 社 印 % 在步驟710控制器30拒絕來自控制器30之讀取觸發傳輸, 而導致處理器10重試該傳輸。如果先前沒有中間快取線脈 衝模擬讀取在進行中,則控制器30將接受該傳輸,且將藉 •由在步驟702設定"讀取未決"鎖存器(未加以展示)來啟始一 _讀取模擬。控制器30接著藉由在步驟704發出一針對輸入/ 出裝置60之讀取脈衝來執行該中間讀取,且輸入/輸出裝 置60之位址114常駐於索引IOTAR102。此傳輸接收顯示於 一讀取觸發命令之最右一些位元組之資料的位元組數目 310 ’且控制器30先前在步驟610, 612解碼該讀取觸發命 令。在中間輸入/輸出讀取運作7〇4期間所接收之資料在步 驟706儲存於快取記憶體模擬缓衝器12〇,丑快取記憶體模 擬緩衝器120相關於索引CLBAR暫存器100之位址112。控制 器3 0接著在步驟706設定一"缓衝器滿載"鎖存器(未加以展 示)以顯示該中間讀取步驟結束,且因此資料已準備就緒可 傳輸至處理器快取記憶體200。因為該中間讀取步驟結束, 控制器30重置"讀取未決"鎖存器(未加以展示)。 讀取命令 如前參照圖6所述,在本方法之READ部份期間,處理器 1 0在步驟506發出一”讀取觸發"命令以啟始中間緩衝器處 理508且接著在步驟510也發出針對真實位址112之讀取指令 ("讀取命令"),且真實位址U2載入於索引CLBAR暫存器 100。相關於控制器3 0對於此讀取命令之處理的步驟650-660展示於圖7。 如果控制器30在步驟650決定一讀取命令已在步驟510自 -18· 本紙張尺度適用中國國家橾準(CNS ) Α4规格(210X297公釐) --------0¾.— - . (錆先Μ讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局WC工消费合作社印製 A7 · _B7 . 五、發明説明(16 ) 處理器10發出至控制器30,則控制器30在步驟65^檢査以 決定是否處理器10已嘗試自一位址進行讀取,且該位址屬 於指配給CLBAR暫存器100之位址之範園。如果答案是否定 的,則在步蝶670是以一爲眾所知之方式將該讀取當作一正 常快取線讀取運作來加以處理〇如果已對一 CLBAR 100位址 嘗試該讀取命令,則控制器截收該讀取命令且如下所述執 行步驟654-660 » 首先’控制器30在步驟654決定是否相關於索引CLBAR 100之快取記憶體模擬緩衝器120是滿載,且因此準備就緒 可傳輸至處理器1 0。如果答案是肯定的,則快取記憶趙模 擬緩衝器120之資料在步驟656將以一脈衝來傳送至處理器 10,因而完成此模擬方法之第二步驟。如果快取記憶體模 擬缓衝器120未滿載,則控制器3〇將藉由在步驟654持續輪 詢缓衝器120之狀態以等候輸入/輸出裝置60填滿缓衝器 120(亦即中間緩衝器充填步驟尚未結束)^如果快取記憶體 模擬緩衝器120是空的,但是未出現中間處理,則本方法之 錯誤檢查特點導致控制器30拒絕該讀取命令。在此種情形 之下’如果控制器30在步驟658偵測出"讀取未決"鎖存器 (未加以展示)受到重置(請參看圖8之步驟708 ),則處理器 在步驟660被迫重試該運作。在一成功讀取結束之後,且如 果想要自一輸入/輸出裝置60取得更多資料,則本方法允許 處理器10在步驟5〇6發出另一讀取觸發命令300,且同時處 理在先前讀取轉移656中所接收之快取記憶體202的資料。 此種重疊允許一種以前之輸入/輸出通訊方法所無法達成之 •19- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先W讀背面之注意事項再填寫本頁) 訂 A7 B7 第86116351號專利申請案 中文說明書修正頁(88年9月) 五、發明説明(17 ) 高效率"管線化"效應。 寫入命令 如前參照囷5所述,在本方法之WRITE部份,處理器1 〇, 旦填滿要在一寫入運作中轉移之快取線202,則將試囷迫 使(請參看圖5之步驟416 )資料離開快取記憶體2〇〇。此動作 在步驟416產生一窝入命令,且該窝入命令為記憶體/輸入/ 輸出控制器30所接收。控制器30對於此種窝入命令之處理 展示於圖7之步驟670-688。 一旦收到一寫入命令,則控制器3〇在步驟682決定是否所 常試之窝入之記憶體位址是程式化於索引CLBAR暫存器1〇〇 之位址112。如果答案是肯定的,則控制器3 〇截收該資料 且在步驟684儲存該資料於一相關於索引CLBAR暫存器1〇〇 之緩衝器120。控制器3 0接著藉由在步驟686設定"缓衝器 滿載"鎖存器(未加以展示)來標示相關於索引CLBAR暫存器 100之位址112之緩衝器120成為滿載。 應注意的是處理器10可在步驟418發出一寫入觸發命令且 在步驟416依照任何順序來窝入快取線。因此,控制器必須 確保,一旦在步驟680-688處理一來自處理器10之寫入命 令’則該窝入觸發命令已受到接收。為達成此目標,控制 經 器3 0 ’在步驟684,686充填快取記憶體模擬緩衝器之後 $ 會在步驟688檢查以決定是否一窝入是未決(亦即先前收到 中 盘 一寫入觸發)。請注意一旦在步驟610收到一寫入觸發命 % 令’則控制器30在步驟614設定窝入未決鎖存器。因此 貝 ^ 如果··( 1 )處理器已寫入快取線202之資料至快取記憶體模 合 作 杜 簟 20 本紙張尺度適用中囷國家標準(CNS ) A4規格(210X297公釐) --------— • - (請先W讀背面之注$項再填寫本頁) 訂 A7 , * __B7__ 五、發明説明(18 ) 擬缓衝器12〇且(2)已收到一寫入觸發,則控制器3〇在步驟 618將傳送資料自快取記憶體模擬緩衝器12〇至輸入/輸出裝 置,且在步驟620將重置"緩衝器滿載"鎖存器(未加以展示) 以及"窝入未決"鎖存器(未加以展示)。當然,如果控制器
30在步骤680所截收之寫入命令未嘗試寫入至索引CLBAR 暫存器100之位址112,則在步驟67〇將依照一爲眾所知之方 式來執行一正常快取線寫入運作。 根據前述説明及解釋應可理解,本發明構晏一種具有至 少:至少—輸入/輸出裝置之電腦系統。因此,應 可理解前述之詳細説明只是做爲展示而非做爲限制。熟悉 ------ 本技術領域者應可輕易想‘出各種變更,修改及改良,且可 在不脱離本發明之精神及範疇之下實現該等變更,修改及 改良。本發明只受限於下列之申請專利範圍及他們之等效 物。 (請先聞讀背面之注意事項再填寫本頁) » 訂 線' 經濟部中央梯準局負工消费合作社印装 -21 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- a 第861163M號專利申請案 土文申請專利範圍修正本(88年9月)D8 •、申請專利範圍 ,* _一 ’^ " ·* —- 丨 修iI! 2. i 〇 經 中 央 揉 隼 局 貝 X 消 费 合 作 社 5 6. 8. 種用以在一輸入/輸出裝置及一處理器之間脈衝傳輸 資料的方法,且該種方法包含下列步驟· ⑷截收一請求與該輸入/輪出裝置绳贵通獻^^型 處理器命令;及 (b) 回應於截收該處理!|命ϋ行一中間脈衝傳輸模 擬邏輯以處理該處理器命令。 如申請專利範圍第1項之方法,該方法進一步包含: (c) 轉移一脈衝之資料於—快取記憶體模擬緩衝器及輸 入/輸出裝置之間。 如申請專利範圍第2項之方法,該種方涂進一步包含: (d )在該快取記憶體模擬緩衝器及該處理器之間執行_ 資料轉移。 如申請專利範圍第1項之方法,其中步騾(a)進一步包含 截收一來自處理器之寫入觸爹命令。 如申請專利範圍第1項之方法’其中步進一步包含 截收一來自處理器之讀取觸發命令。 如申請專利範圍第1項之方法,其中步騾(b)進一步包含 —____________ 在一記憶醴/輸入/輸出控制器以内之一輸入/輸由橋甚單 元執行脈衝傳輸模擬邏輯。 如申請專利範園第6項之方法,其中該輸入/輸出橋接單 _____,__ , ... ... —......------------------^ 元截收處理器可快取型命令到至少一記憶體頁》 ........—·- 如申請專利範圍第7項之方法,該方法進一步包含利用 一記憶體頁之位址來載入記憶體/.輸入/輸出控制器之至 少一暫存器’且該記憶體頁要對映出一主記憶體空間及 (請先H讀背面之注$項再填寫本頁) 本紙张尺度遑用中國β家揉率(CNS ) A4洗格(210X297公釐) a 第861163M號專利申請案 土文申請專利範圍修正本(88年9月)D8 •、申請專利範圍 ,* _一 ’^ " ·* —- 丨 修iI! 2. i 〇 經 中 央 揉 隼 局 貝 X 消 费 合 作 社 5 6. 8. 種用以在一輸入/輸出裝置及一處理器之間脈衝傳輸 資料的方法,且該種方法包含下列步驟· ⑷截收一請求與該輸入/輪出裝置绳贵通獻^^型 處理器命令;及 (b) 回應於截收該處理!|命ϋ行一中間脈衝傳輸模 擬邏輯以處理該處理器命令。 如申請專利範圍第1項之方法,該方法進一步包含: (c) 轉移一脈衝之資料於—快取記憶體模擬緩衝器及輸 入/輸出裝置之間。 如申請專利範圍第2項之方法,該種方涂進一步包含: (d )在該快取記憶體模擬緩衝器及該處理器之間執行_ 資料轉移。 如申請專利範圍第1項之方法,其中步騾(a)進一步包含 截收一來自處理器之寫入觸爹命令。 如申請專利範圍第1項之方法’其中步進一步包含 截收一來自處理器之讀取觸發命令。 如申請專利範圍第1項之方法,其中步騾(b)進一步包含 —____________ 在一記憶醴/輸入/輸出控制器以内之一輸入/輸由橋甚單 元執行脈衝傳輸模擬邏輯。 如申請專利範園第6項之方法,其中該輸入/輸出橋接單 _____,__ , ... ... —......------------------^ 元截收處理器可快取型命令到至少一記憶體頁》 ........—·- 如申請專利範圍第7項之方法,該方法進一步包含利用 一記憶體頁之位址來載入記憶體/.輸入/輸出控制器之至 少一暫存器’且該記憶體頁要對映出一主記憶體空間及 (請先H讀背面之注$項再填寫本頁) 本紙张尺度遑用中國β家揉率(CNS ) A4洗格(210X297公釐) 經濟部中央橾率局工消费合作社印I A8 B8 C8 * ____P8_____ 六、申請專利範圍 做為一快取記憶體模擬緩衝器。 9·如申請專利範圍第8項之方法,該方法進相關 該等處理器可快取型命令於一輸入/輸出空間或一記憶 體對映之輸入/輸出空間的一對應輸入/輸出轉接器位 址β 10.如申請專利範圍第9項之玄法,該方法進一步包含利用 輸入/輸出轉接器位址來載入記憶體/輸入/輸出控制器之 暫存器。 Π.如申請專利範園第3項之方法,該方法進一步包含截收 一指定一資料轉移長度的觸發指令。 12. 如申請專利範圍第丨項之方法,其中步騾(a)包含指定一 組致能的模擬邏輯。 、、一-------—_一 —' 13. —種具有一處理器及一輸入/輸出裝置之電腦系統’且 該電腦系統爸含: (a) 用以截收一請求與該輸入/—輸出裝置進行通訊之可快 取型處理器命令的裝置二及 (b) 用以執行一中間脈衝傳输發教^輯以處理該處理器 命令的裝置。 1 4 .如申請專利範園第】3項之雷腦系餘,該種電腦系統進一 步包含: (c) 用以轉雙一脈衝之資料於一快取記憶體模擬缓衝器 及輸入/輸出〜裝_.置之間的裝置β 1 5 .如申請專利範圍第丨4項之電腦系统,該電腦系統進,步 包含: 本紙張Λ/t逋用中國國家揉率(CNS )續^ ( 2ωχ297公着) (請先閱讀背面之注4W-項再填寫本頁) .Ρ 订 申請專利範困 A8 B8 C8 D8(d)用以在該快取記憶體模擬緩衝器及該處理器之間執 行一資料轉移的裝置。 1 6 ·如申請專利範圍第丨3項之電腦系統,該電腦系統進一步 包含用以在一記憶體/輸入/輸出控制器以内之一輸入/輸 出橋接單元執行模擬邏輯的裝置。 17·如申請專利範圍第1 m電腦系統,其中該輸入/輸出 橋接單元截收處理器可快取型命令到至少一記憶體頁。 1 8 .如申請專利範圍第i 7項之電腦系統,該電腦系統進一步 包含利用一記憶嫌頁之位址來載入記憶體/輸入/輸出控 制器之至少一暫存器的裝置,且該記憶體.頁要對映出— 主記憶體空間及做為一快取記憶體模擬缓衝器。 1 9 ·如申請專利範圍第i 8項之電删_系統,該電腦系統進—步 包含用以相關該等處理器可取型命令於一輸入/輸出空 間或一記憶體對映之輸入/輸出空間之一對應輸入/輪出 轉接器位址的裝置。 2 0 .如申請專利範圍第丨9項之電腦系統,^系統進—步 包含利用輸入/輸出轉接器位址來載入記憶體/輸入/輸出 控制器之暫存器的裝置。 ------------ f請先明讀背面之注##.項再#寫本頁} 訂 經濟部中央梂率局負工消费合作社印装 -3- 本纸張尺度逍用中困國家梯準(CNS ) A4规格(2丨οχ297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US83718497A | 1997-04-11 | 1997-04-11 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW384445B true TW384445B (en) | 2000-03-11 |
Family
ID=25273761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086116351A TW384445B (en) | 1997-04-11 | 1997-11-04 | Method for bursting processor data to or from an I/O device |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP0871129A3 (zh) |
JP (1) | JP3251903B2 (zh) |
CN (1) | CN1120424C (zh) |
HK (1) | HK1015048A1 (zh) |
SG (1) | SG70629A1 (zh) |
TW (1) | TW384445B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000315186A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
AU2001292819A1 (en) * | 2000-09-20 | 2002-04-02 | Lockheed Martin Corporation | Object oriented framework architecture for sensing and/or control environments |
CN101118523B (zh) * | 2006-08-01 | 2011-10-19 | 飞思卡尔半导体公司 | 存储器访问控制装置及其方法、存储器访问控制器及其方法 |
US8549202B2 (en) | 2010-08-04 | 2013-10-01 | International Business Machines Corporation | Interrupt source controller with scalable state structures |
US20120036302A1 (en) | 2010-08-04 | 2012-02-09 | International Business Machines Corporation | Determination of one or more partitionable endpoints affected by an i/o message |
US9336029B2 (en) | 2010-08-04 | 2016-05-10 | International Business Machines Corporation | Determination via an indexed structure of one or more partitionable endpoints affected by an I/O message |
US8495271B2 (en) * | 2010-08-04 | 2013-07-23 | International Business Machines Corporation | Injection of I/O messages |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0459232B1 (en) * | 1990-05-29 | 1998-12-09 | National Semiconductor Corporation | Partially decoded instruction cache and method therefor |
US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
US5579512A (en) * | 1994-12-30 | 1996-11-26 | Compaq Computer Corporation | Systempro emulation in a symmetric multiprocessing computer system |
-
1997
- 1997-11-04 TW TW086116351A patent/TW384445B/zh not_active IP Right Cessation
-
1998
- 1998-03-17 SG SG1998000575A patent/SG70629A1/en unknown
- 1998-03-20 CN CN98105843A patent/CN1120424C/zh not_active Expired - Fee Related
- 1998-03-26 EP EP98302308A patent/EP0871129A3/en not_active Withdrawn
- 1998-04-02 JP JP09034698A patent/JP3251903B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-04 HK HK99100005A patent/HK1015048A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0871129A2 (en) | 1998-10-14 |
HK1015048A1 (en) | 1999-10-08 |
CN1196525A (zh) | 1998-10-21 |
EP0871129A3 (en) | 2002-03-13 |
SG70629A1 (en) | 2000-02-22 |
CN1120424C (zh) | 2003-09-03 |
JP3251903B2 (ja) | 2002-01-28 |
JPH10289197A (ja) | 1998-10-27 |
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---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |