KR20070058561A - 버스 액세스 철회를 갖는 데이터 프로세싱 시스템 - Google Patents

버스 액세스 철회를 갖는 데이터 프로세싱 시스템 Download PDF

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KR20070058561A
KR20070058561A KR1020077007290A KR20077007290A KR20070058561A KR 20070058561 A KR20070058561 A KR 20070058561A KR 1020077007290 A KR1020077007290 A KR 1020077007290A KR 20077007290 A KR20077007290 A KR 20077007290A KR 20070058561 A KR20070058561 A KR 20070058561A
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윌리엄 씨. 모이어
브레트 더블유. 머독
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프리스케일 세미컨덕터, 인크.
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Abstract

버스 마스터(12)는 현재 미결중인 액세스의 하나 이상의 특성에 기초하여 현재 미결중인 액세스를 선택적으로 철회할 수 있다. 이러한 방식으로, 버스 마스터는 그 액세스 요청들을 더 잘 제어할 수 있다. 하나 이상의 특성들은 예컨대, 액세스 유형(예컨대, 판독/기록, 명령어/데이터, 버스트(burst)/논-버스트(non-burst) 등), 액세스의 시퀀스 또는 순서, 액세스되는 어드레스(예컨대, 액세스되는 어느 어드레스 범위 또는 액세스되는 어느 장치), 철회를 요청하는 버스 마스터(예컨대, 멀티마스터 시스템에서), 또는 이들의 임의의 결합을 포함할 수 있다. 버스 중재기(216)는 현재 미결중인 액세스의 하나 이상의 특성에 기초하여 다음의 액세스 요청을 위해 현재 미결중인 액세스를 또한 선택적으로 철회할 수 있다. 이러한 특성들은 전술된 임의의 것, 요청 마스터들의 우선순위들(예컨대, 요청 마스터들 간의 우선순위 델타), 요청 마스터들의 그 밖의 속성들, 또는 이들의 임의의 결합을 포함할 수 있다.
철회, retraction, 버스

Description

버스 액세스 철회를 갖는 데이터 프로세싱 시스템{DATA PROCESSING SYSTEM WITH BUS ACCESS RETRACTION}
본 발명은 데이터 프로세싱 시스템에 관한 것으로, 보다 구체적으로는, 액세스 철회(retraction)를 갖는 데이터 프로세싱 시스템에 관한 것이다.
서로 다른 데이터 프로세싱 시스템은 다양한 별개의 버스 프로토콜들 하에서 동작할 수 있으며, 이러한 버스 프로토콜들은 예컨대, 버스 마스터에 의한 액세스 요청들이 어떻게 처리되는지를 규정할 수 있다. 또한, 서로 다른 데이터 프로세싱 시스템들은 별개의 버스 마스터들로부터의 요청들이 어떻게 처리되는지를 규정하는 별개의 버스 중재 방식들(bus arbitration schemes)을 사용하여 동작할 수 있다. 이러한 버스 프로토콜들 및 버스 중재방식들은 많은 양상에서, 예컨대 액세스 철회와 관련하여 유연성이 없을 수 있으며, 종종 원하지 않는 지연들(latencies)을 끌어들인다. 이러한 지연들은 데이터 프로세싱 시스템 내의 높은 우선순위(priority)의 버스 마스터들에게 특히 문제가 될 수 있다. 더욱이, 에러들은 예컨대, 액세스 철회를 다르게 처리하는 별개의 버스 프로토콜들 및 버스 중재방법들에 따라 동작 하는 시스템들을 통합하는 시도를 할 때 발생할 수 있다.
따라서, 예컨대, 감소된 지연을 가진 좀더 효율적인 버스 프로토콜 또는 중재방식을 허용하는 향상된 액세스 철회 방식들을 가진 데이터 프로세싱 시스템의 존재가 요구된다.
본 발명의 일 실시예는 예컨대, 현재 미결중인(pending) 버스 액세스 요청의 특성들에 기초하여, 버스 프로토콜을 선택적으로 오버라이드(override) 하기 위해 제공된다. 일 실시예는 예컨대, 현재 미결중인 버스 액세스 요청의 특성들에 기초하여, 현재 미결중인 액세스 요청의 선택적인 철회를 위해 제공한다. 대안적인 실시예는 예컨대, 현재 미결중인 액세스 요청에 수반되어 제공되는 새롭게 요청된 액세스의 특성들에 기초하여, 현재 미결중인 액세스 요청의 선택적인 철회를 위해 제공한다. (대안적으로, 선택적인 철회는 현재 미결중인 액세스 요청 및 다음의 액세스 요청 둘 다의 특성들에 기초할 수 있다.) 일 실시예에서, 현재 미결중인 액세스 요청의 철회 또는 버스 프로토콜의 오버라이드를 선택적으로 허용하는데 사용되는 현재 미결중인 액세스 요청의 특성들은 요청된 버스 액세스에 대응하는 어드레스 범위, 요청된 버스 액세스의 액세스 유형(예컨대, 판독/기록, 명령어/데이터), 요청된 버스 액세스에 대응하는 액세스의 시퀀스들, 요청된 버스 액세스에 대응하는 버스 마스터, 또는 이들의 결합들을 포함할 수 있다.
본 발명은 예시에 의해 설명되고, 첨부되는 도면들에 의해 한정되지 않으며, 동일한 참조부호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 데이터 프로세싱 시스템의 블록도;
도 2는 본 발명의 일 실시예에 따른, 도 1의 버스 마스터 부분의 블록도;
도 3 내지 도 5는 도 2의 액세스 철회 제어 레지스터의 다양한 실시예들의 블록도;
도 6은 본 발명의 일 실시예에 따른 선택적 액세스 철회를 수행하는 방법의 순서도;
도 7은 본 발명의 일 실시예에 따른 상호 접속된 시스템의 블록도;
도 8은 도 7의 마스터 우선순위 레지스터의 일 실시예의 블록도;
도 9는 도 7의 파킹 제어 레지스터(parking control resister)의 일 실시예의 블록도;
도 10 및 도 11은 도 7의 액세스 철회 제어 레지스터의 다양한 실시예들의 블록도; 및
도 12는 본 발명의 대안적인 일 실시예에 따른 선택적인 액세스 철회를 수행하는 일 실시예의 순서도를 도시한다.
당업자라면 도면들의 구성요소들이 간결성 및 명확성을 위해 도시되었고, 반 드시 축척에 의해 그려진 것이 아니라는 것을 충분히 알 수 있다. 예를 들어, 본 발명의 실시예들의 이해를 돕기 위해, 도면들의 몇몇 구성요소들의 크기가 다른 구성요소들에 비해 확대될 수도 있다.
도 1 내지 도 6의 도시 및 설명은 요청된 버스 마스터에 의해 현재 미결중인 버스 액세스 요청의 선택적인 철회를 고려하는 데이터 프로세싱 시스템의 일 예를 제공할 것이다. 액세스는 시스템 버스(20)의 현재의 액세스의 완료를 대기하면서 시스템 버스(20)에서 현재 미결중에 있을 것이다. 몇몇 실시예들에서, 현재 미결중인 액세스 요청은 시스템 버스(20)의 진행중인 현재의 액세스가 완료될 때까지 실질적으로 활성화되지 않는다. 시스템 버스(20)는 버스 동작의 어드레스 및 데이터 페이즈들(phases)이 오버랩되는 버스 프로토콜을 구현하여, 어드레스 버스는 현재 액세스 중인 데이터의 리턴을 대기하는 동안, 다음의 액세스 요청("현재 미결중인" 액세스 요청)을 위해 드라이브 된다. 일단, 다중 클럭 주기들이 걸릴 수도 있는 현재의 액세스가 완료되면, 그 데이터 페이즈는 종료된다. 그리고 데이터 페이즈의 종단에서 드라이브 되었던 어드레스(현재 미결중인 액세스 요청이라 함)는 새로운 현재의 액세스가 되고, 어드레스 버스는 그 후에 새로운 액세스 요청에 따라 드라이브 될 수 있다. 어드레스 및 데이터 페이즈들은 데이터 페이즈 종단 경계에서 새로운 "현재의" 액세스 요청이 되는 현재 미결중인 액세스 요청과 함께 이와 같이 오버랩된다. 몇몇의 ]경우, 만약 버스 마스터가 현재 미결중인 버스 액세스 요청이 사용되지 않거나 또는 더 이상 필요하지 않다는 것을 알고 있다면, 시스템 버스(20)에 현재 미결중인 버스 액세스 요청의 철회가 버스 마스터에 의해 요구될 수 있다. 이러한 방식으로, 불필요해지거나 또는 폐기되어야 하는 버스 액세스 요청들에 의한 스톨들(stalls)이 감소될 수도 있다. 따라서, 일 실시예에서, 버스 마스터는 도 1 내지 도 6을 참조하여 설명될 내용과 같이, 현재 미결중인 액세스 요청의 특성들에 기초하여 현재 미결중인 액세스 요청을 선택적으로 철회할 수도 있다.
예를 들어, 도 1은 버스 마스터가 그 경로로 명령어들의 순차적인 프리페치(prefetch)를 실행하는 데이터 프로세싱 시스템을 도시하고 있다. 그러나 이러한 순차적인 액세스 패턴은 예컨대, 분기 명령어들(branch instructions)과 같은 플로우 명령어들의 변경에 의해 붕괴될 수도 있다. 플로우 변경이 검출되면, 버스 마스터는 명령어 프리페치 스트림을 플로우 변경의 타깃(target)(예컨대, 분기 명령어의 타깃)으로 전환할 것이다. 따라서, 이 경우, 시스템 버스에 버스 마스터의 현재 미결중인 액세스 요청이 플로우 명령어의 변경에 따르는 순차적인 어드레스에 대응할 수도 있다. 이것은 타깃 명령어로의 플로우의 변경에 따른 것으로, 버스 마스터에 의해 더 이상 필요하지 않다. 따라서, 버스 마스터는 이러한 당장 필요하지 않은 현재 미결중인 액세스 요청을 철회하기를 원할 수도 있다. 이러한 현재 미결중인 액세스 요청의 특성들에 기초하여(이것은 아마도 예컨대, 액세스 철회 제어 레지스터들 내에 저장된 제어 정보와 비교될 수도 있다), 현재 미결중인 액세스 요청의 철회가 허용되는지 여부가 결정될 수 있다. 만약, 허용되면, 버스 마스터는 현재 미결중인 액세스 요청을 철회하여 지연을 감소시키게 된다.
도 1은 데이터 프로세싱 시스템(10)의 일 실시예를 도시한 것이다. 데이터 프로세싱 시스템(10)은 시스템 버스(20), 버스 마스터(12), 메모리 시스템(14), 버스 슬레이브(16), 버스 슬레이브(18), 버스 브리지(22), 버스 마스터(24), 메모리 시스템(26), 그 밖의 슬레이브(들)(28), 및 시스템 버스(30)를 포함한다. 버스 마스터(12), 버스 슬레이브(16), 버스 슬레이브(18), 메모리 시스템(14), 및 버스 브리지(22)는 모두 시스템 버스(20)와 양방향성으로 연결된다. 버스 브리지(22), 버스 마스터(24), 메모리 시스템(26), 및 그 밖의 슬레이브(들)(28)는 모두 시스템 버스(30)와 양방향성으로 연결된다. 도 1에서는 단지 두 개의 슬레이브들(16, 18) 만 도시되었지만, 데이터 프로세싱 시스템(10)은 시스템 버스(20)와 연결된 임의의 수의 슬레이브들을 포함할 수도 있다. 유사하게, 임의의 수의 버스 마스터들 및 메모리 시스템들이 또한 시스템 버스(20)에 연결될 수도 있다. 또한, 임의의 수의 버스 마스터들, 슬레이브들, 및 메모리 시스템들이 시스템 버스(30)와 연결될 수 있고, 도 1에 도시된 것에 한정되지 않는다.
일 실시예에서, 버스 마스터(12)는 예컨대, 마이크로 프로세서, 디지털 신호 프로세서 등과 같은 프로세서일 수 있고, 또는 직접 메모리 액세스(direct memory access, DMA) 유닛과 같은 기타 다른 유형의 마스터 디바이스 일 수도 있다. 슬레이브들(16, 18)은 예컨대, 버스 마스터(12)에 의해 액세스 가능한 메모리, 또는 UART(universal asynchronous receiver transmitter), RTC(real time clock), 키보드 제어러 등과 같은 주변장치와 같은, 기타 다른 유형의 슬레이브 디바이스 일 수도 있다. 메모리 시스템(14)은 예컨대, RAM(random access memory)과 같은 기타 다 른 유형의 메모리 시스템일 수 있고, 데이터 및 명령어들을 저장하기 위한 저장 회로와 연결된 메모리 제어러를 포함할 수도 있다.
동작 중에, 버스 마스터(12)는 시스템 버스(20)에 연결된 그 밖의 디바이스들 예컨대, 메모리 시스템(14), 슬레이브(16), 또는 슬레이브(18), 또는 버스 브리지(22)를 경유하여 버스 마스터(24), 메모리 시스템(26), 또는 그 밖의 슬레이브(들)(28)와 같은 디바이스들에 액세스를 요청하는 액세스 요청들을 시스템 버스(20)에 위치시킨다. 버스 브리지(22)는 시스템 버스(20)와 시스템 버스(30)의 인터페이스를 허용하기 때문에, 버스 마스터(12)는 또한 시스템 버스(30)에 상주하는(residing) 디바이스들에 접근할 수 있다. 일 실시예에서, 시스템 버스(20)는 시스템 버스(30)와는 서로 다른 버스 프로토콜에 따라 동작한다. 버스 브리지(22)는 주지의 기술과 같이 동작하고, 따라서 여기서는 이에 관한 구체적인 설명은 생략하기로 한다. 유사하게, 버스 마스터(12), 메모리 시스템(14), 및 슬레이브들(16, 18)에 관해 앞에 제공된 동일한 예들은 버스 마스터(24), 메모리 시스템(26), 및 그 밖의 슬레이브(들)(28) 각각에 적용된다.
도 2는 본 발명의 일 실시예에 따라 버스 마스터(12)의 부분을 도시한 것이다. 버스 마스터(12)는 명령어 시퀀서(40), 명령어 버퍼 스토리지(66), 버스 인터페이스 유닛(bus interface unit, BIU, 70), 및 실행 유닛(80)을 포함한다. BIU(70)는 시스템 버스(20)로 또는 시스템 버스(20)로부터 정보를 제공하고, 명령어 버퍼 스토리지(66) 및 명령어 시퀀서(40)와 양방향성으로 연결된다. 명령어 버퍼 스토리지(66)는 명령어 시퀀서(40)와 양방향성으로 연결된다. 명령어 시퀀 서(40)는 명령어 레지스터(instruction register, IR)(46), 명령어 디코더(44), 시퀀서 제어 논리(42), 액세스 철회 제어 레지스터(48), 철회 제어 로직(50), 및 어드레스 생성 로직(52)을 포함한다. IR(46)은 어드레스 생성 로직(52)과 연결되고, 시퀀서 제어 로직(42)과 연결된 명령어 디코더(44)와 연결된다. 시퀀서 제어 로직(42)은 철회 제어 로직(50) 및 어드레스 생성 로직(52)과 연결되고, 철회 제어 로직(50)은 어드레스 생성 유닛(52)과 연결되고 액세스 철회 제어 레지스터(48)와 연결된다. 실행 로직(80)은 명령어 디코더(44) 및 BIU(70)와 연결되고, 로드/저장 유닛(82)을 포함한다.
동작 중에, 명령어 시퀀서(40)는 예컨대, BIU(70)를 통해 메모리 시스템(14)(또는 다른 슬레이브들)으로부터의 명령어들 및 데이터의 프리페칭(prefetching) 및 페칭(fetching)을 제어한다. 예를 들어, 데이터가 BIU(70)를 통해 실행 유닛(80)(예컨대, 로드/저장 유닛(82))으로 페치 또는 프리페치되어 제공되는 동안, 명령어들은 명령어 버퍼 스토리지(66)로 프리페치 될 수 있다. IR(46)은 명령어 버퍼 스토리지(66)로부터 디코딩되어야 하는 다음 순서의 명령어를 수신하고, 그것을 명령어를 디코딩하는 명령어 디코더(44)로 제공한다. 명령어는 그 후에 명령어의 실행 및 이 이상의 프로세싱을 위해 실행 유닛(80)으로 제공된다. 디코딩 후의 명령어 프로세싱은 주지의 기술로서 잘 알려져 있으므로, 여기서는 구체적인 설명을 생략하기로 한다. 즉, 로드/저장 유닛(82)을 포함하는 실행 유닛(80)은 주지의 기술에 따라 동작한다.
시퀀서 제어 로직(42)은 명령어 버퍼 저장장치(66)에 명령어들의 프리페칭 및 페칭을 제어한다. 예를 들어, 시퀀서 제어 로직(42)은 어드레스/속성(address/attributes)(74)을 통해 BIU(70)에 어떤 주소들(및 대응되는 속성들)을 생성할지를 어드레스 생성 로직(52)에 나타낸다. 예를 들어, 일 실시예에서, 시퀀서 제어 로직(42)은 어드레스 생성 로직(52)이 특정 위치에서 시작하는 명령어들을 순차적으로 프리페치 하도록 나타낸다. 따라서, BIU(70)는 어드레스 생성 로직(52)으로부터 어드레스/속성(74)을 통해 프리페치 될 주소들을 수신한다. 어드레스 생성 로직(52)은 BIU(70)에 어드레스/속성(74)에 존재하는 어드레스 및 대응되는 속성들을 나타내는 요청(72)을 인가하고, BIU(70)는 요청(72)을 통해 명령어 시퀀서(40)에 핸드쉐이킹 신호들(handshaking signals)을 리턴할 수 있다. 일 실시예에서, BIU(70)는 어드레스 큐(address queue, 도시되지 않음)를 포함하고, 시스템 버스(20)가 어드레스 큐에서 다음의 어드레스에 대응하는 액세스 요청을 수신할 수 있을 때까지 그것에는 어드레스/속성(74)을 통해 수신된 어드레스들 및 속성들이 위치된다. BIU(70)는 시스템 버스(20)에 현재 미결중인(버스의 현재의 데이터 페이즈가 완료되는 경우의 활성화를 기다리는) 액세스 요청에 대응하는 어드레스를 명령어 시퀀서(40)에(및 철회 제어 로직(50)에) 나타내기 위해 미결중인 어드레스(58)를 명령어 시퀀서(40)에 제공한다. 미결중인 어드레스(58)는 따라서 어드레스/속성(74)을 통해 BIU(70)에 제공된 가장 최근의 어드레스보다 더 최근의 어드레스 일 수 있다. 핸드쉐이킹 제어들 및 그 밖의 제어 또는 상태 정보는 제어/상태(control/status)(76) 및/또는 요청(72)을 통해 BIU(70)와 명령어 시퀀서(40) 간에 전달될 수 있다는 것을 주목해야 한다.
일 실시예에서, 시퀀서 제어 로직은 BIU(70)에 의해 실행 유닛(80)에 제공되는 데이터의 프리페칭 및 페칭을 제어하는데 또한 사용될 수 있음을 주의해야 한다. 예를 들어, 만약 로드(load) 또는 저장 명령어가 명령어 디코더(44)에 의해 디코딩된다면, 어드레스 생성 로직(52)은 어디로부터/어디에서 데이터를 판독/기록 할지 적절한 어드레스를 생성하거나, 또는 로드/저장 유닛(82)으로부터 대응되는 주소를 수신할 수 있다. 이 주소는 또한 어드레스/속성(74)을 통해 BIU(70)에 제공될 수도 있다. 또한 시퀀서 제어 로직(42)은 일련의 위치들로부터 데이터를 프리페치 하도록 어드레스 생성 로직(52)에 나타낼 수도 있다.
예컨대 분기 명령어를 검출함으로써, 일단 시퀀서 제어 로직(42)이 플로우의 변경을 검출하면, 시퀀서 제어 로직(42)은 명령어 프리페치 스트림을 플로우의 변경의 타깃으로 전환한다. 즉, 시퀀서 제어 로직(42)은 타깃 주소에서 시작하는 프리페치 어드레스들을 생성하도록 어드레스 생성 로직(52)에 나타낸다. 어드레스 생성 로직(52)은 IR(46)로부터 제공된 정보에 기초하여 타깃 어드레스를 계산할 수도 있다. 생성된 어드레스들은 BIU(70)에 제공되고, BIU(70)는 새로운 명령어 프리페치 스트림으로부터의 명령어를 명령어 버퍼 저장장치(66)에 제공한다. 일 실시예에서, 새로운 명령어 프리페치 스트림으로부터의 명령어들을 이미 존재하는 명령어에 덮어써서 IR(46) 및 명령어 디코더(44)는 정확한 명령어들로 동작한다. 또한, 일 실시예에서, 만약 명령어 버퍼(66)가 비어있다면, 데이터(페치 또는 프리페치된 명령어들을 포함)는 직접적으로 IR(46)에 제공될 것이고, 따라서 명령어 버퍼(66)를 바이패스하게 됨을 주의해야 한다. 또한, 핸드쉐이킹 및 그 밖의 상태 및/또는 제 어 정보는 제어/상태(64)를 통해 명령어 시퀀서(40)와 명령어 버퍼 스토리지(66) 간에 전달될 수도 있다.
시퀀서 제어 로직(42)은 명령어 디코더(44)에 의해 디코딩된 현재의 명령어에 기초하여, 시스템 버스(20)에 현재 미결중인 액세스 요청(미결중인 어드레스(58)에 대응)이 철회되어야 하는지 여부를 결정할 수 있다. 예를 들어, 플로우의 변경의 경우, 명령어들은 이제 새로운 타깃 어드레스로부터 시작하여 페치될 것이기 때문에, 현재 미결중인 프리페치 액세스 요청이 필요하지 않은 것으로 알려진다. 만약, 그 현재 미결중인 액세스 요청이 먼저 완료될 것이 허용되면, 현재 미결중인 프리페치 요청(폐기되어야 하는 요청)이 완료될 때까지, 플로우 명령어의 변경의 타깃이 받아들여질 수 없고 활성화될 수 없기 때문에 마스터(12)는 스톨(stall)될 것이다. 또 다른 예에서, 시퀀서 제어 로직(42)은 데이터 액세스가 우선순위를 명령어 프리페치에 넘겨주도록 허용하기를 바랄 수도 있다. 이 예에서, 만약 현재 미결중인 액세스 요청이 명령어 프리페치 요청이라면, 시퀀서 제어 로직(42)은 명령어 디코더(44)에 의해 디코딩되어 데이터 액세스를 요구하는 명령어를 검출하자마자, 데이터 액세스가 조만간 실행될 수 있도록 현재 미결중인 액세스 요청(즉, 명령어 프리페치 요청)을 철회하기를 원할 수도 있다.
만약, 시퀀서 로직(42)이 시스템 버스(20)에 현재 미결중인 액세스 요청(미결중인 어드레스(58)에 대응)을 철회하기를 원한다면, 시퀀서 제어 로직(42)은 현재 미결중인 액세스 요청이 철회되어야 함을 철회 제어 로직(50)에 나타내는 철회 요청(54)을 인가한다. 일 실시예에서, 철회 제어 로직(50)은 버스 마스터(12) 내에 저장된(예컨대, 액세스 철회 제어 레지스터(48) 내에 저장된) 액세스 철회 제어 정보를 이용하여, 현재 미결중인 액세스 요청의 철회가 현재 미결중인 액세스 요청의 특성들에 기초하여 허용될지 여부를 결정한다. 이러한 특성들은 예컨대, 현재 미결중인 액세스 요청에 대응하는 어드레스(예컨대, 미결중인 어드레스(58)), 액세스 유형(예컨대, 판독/기록, 명령어/데이터, 버스트(burst)/논-버스트(non-burst) 등), 액세스의 시퀀스 또는 순서, 액세스되는 어드레스(예컨대, 액세스되는 어느 어드레스 범위 또는 액세스되는 어느 장치), 철회를 요청하는 버스 마스터(예컨대, 멀티마스터 시스템에서), 또는 이들의 임의의 결합을 포함할 수 있다. 예를 들어, 일 실시예에서, 액세스 철회 제어 레지스터(48) 내에 저장된 정보는 특정 어드레스 범위들에 대응될 수 있다. 즉, 철회 제어 로직(50)에 제공된 정보는 현재 미결중인 액세스 요청의 어드레스에 의존할 수 있다. 이 실시예에서, 어드레스 비교 로직(60)은 미결중인 어드레스(58)(현재 미결중인 액세스 요청에 대응)를 다양한 어드레스 범위들과 비교하는데 사용될 수 있다. 액세스 철회 제어 레지스터(48), 어드레스 비교 로직(60) 및 어드레스 범위들, 및 철회 요청을 허용 또는 불허하는데 사용되는 현재 미결중인 액세스 요청의 특성들은 도 3 내지 도 5를 참조하여 아래에서 구체적으로 설명될 것이다.
또 다른 실시예에서, 철회 제어 로직(50)은 버스 마스터(12) 내에 저장된(예컨대, 액세스 철회 제어 레지스터(48) 내에 저장된) 액세스 철회 제어 정보를 이용하여, 현재 미결중인 액세스 요청의 철회가 현재 미결중인 액세스 요청에 수반되는 새롭게 요청된 액세스의 특성들에 기초하여 허용될지 여부를 결정한다. 이러한 특 성들은 예컨대, 새로운 액세스 요청에 대응하는 어드레스, 액세스 유형(예컨대, 판독/기록, 명령어/데이터, 버스트/논-버스트 등), 액세스의 시퀀스 또는 순서, 액세스되는 어드레스(예컨대, 액세스되는 어느 어드레스 범위 또는 액세스되는 어느 장치), 철회를 요청하는 버스 마스터(예컨대, 멀티마스터 시스템에서), 또는 이들의 임의의 결합을 포함할 수 있다. 예를 들어, 일 실시예에서, 액세스 철회 제어 레지스터(48) 내에 저장된 정보는 특정 어드레스 범위들에 대응될 수도 있다. 즉, 철회 제어 로직(50)에 제공된 정보는 새로운 액세스 요청의 어드레스에 의존할 수 있다. 이 실시예에서, 어드레스 비교 로직(60)은 새롭게 요청된 어드레스를 다양한 어드레스 범위들과 비교하는데 사용될 수 있다. 전술한 바와 같이, 액세스 철회 제어 레지스터(48), 어드레스 비교 로직(60) 및 어드레스 범위들, 및 철회 요청을 허용 또는 불허하는데 사용되는 현재 미결중인 액세스 요청의 특성들은 도 3 내지 도 5를 참조하여 아래에서 구체적으로 설명하기로 한다. 그러나 현재 미결중인 액세스 요청과 관련하여 도 3 내지 도 5를 위해 제공된 설명들은 다음 액세스 요청에도 유사하게 적용될 수 있을 것이다.
도 2로 돌아가 참조하면, 만약 철회 제어 로직(50)이 철회가 허용되는 것으로 결정한다면, 철회 제어 로직(50)은 시스템 버스(20)에 현재 미결중인 액세스 요청이 철회될 것을 BIU(70)에 알리기 위해 철회 인디케이터(retraction indicator, 62)를 인가한다. 일 실시예에서, 현재 미결중인 액세스 요청은 시스템 버스(20)에 현재 미결중인 액세스를 새로운 액세스 요청으로 바꾸거나 대체함으로써 철회된다. 이러한 새로운 액세스 요청은 예컨대, BIU(70)의 어드레스 큐 내에 대기중인 다음 의 액세스 요청일 수 있고, 전술한 바와 같이, BIU(70)에 공급된 새롭게 생성된 요청일 수도 있다. 대안적인 실시예에서, BIU(70)는 미리 결정된 값을 명령어 버퍼 스토리지(66)에 즉시 리턴함으로써, 현재 미결중인 액세스 요청을 철회할 수도 있다. 이 미리 결정된 값은 폐기될 것이기 때문에, 임의의 더미 값이 될 수 있다. 이러한 방식으로, 현재 미결중인 액세스 요청은 신속히 완료되고, 마스터(12)의 스톨링없이 다음의 액세스 요청이 시작된다. 그 밖의 대안적인 실시예들은 현재 미결중인 액세스 요청을 철회하기 위해 다른 방법들을 사용할 수도 있다. 몇몇 실시예들에서는, 어떠한 값도 명령어 버퍼 스토리지(66)에 리턴되지 않는다.
그러나 만약 철회 제어 로직(50)이 현재 미결중인 액세스 요청의 철회를 허용하지 않는다면, 철회 제어 로직(50)은 철회 인디케이터(62)를 인가하지 않는다(즉, 무효로 하다(negate), 또는 계속하여 무효로 하다). 이 경우, 마스터(12)는 플로우의 변경에 의한 새로운 명령어 프리페치 스트림을 시작하기 전에, 현재 미결중인 액세스 요청이 완료될 때까지 기다린다. 철회 제어 로직(50)은 철회가 허용되지 않았음을 어드레스 생성 로직(52)에 나타낼 수도 있다.
그러므로, 일 실시예에서, 액세스 철회 제어 레지스터(48) 및 철회 제어 로직(50)은 예를 들어, 스톨들(stalls)을 감소 또는 방지하기 위해 버스 프로토콜을 선택적으로 오버라이드 하는데 사용될 수 있음을 주의해야 한다. 일 실시예에서, 비록 완료 후에 폐기될 수도 있지만, 시스템 버스(20)의 버스 프로토콜은 이미 시작되어 시스템 버스(20)에 현재 미결중인 현재의 프리페치 액세스 요청이 반드시 완료될 것을 요할 수 있다. 예를 들어, 플로우의 변경의 경우, 명령어들은 이제 새 로운 타깃 어드레스로부터 시작하여 페치될 것이기 때문에, 현재 미결중인 프리페치 액세스 요청은 필요하지 않은 것으로 알려진다. 그러나 마스터(12)의 스톨을 초래하기 때문에, 시스템 버스(20)의 버스 프로토콜은 시스템 버스(20)에 현재 미결중인 프리페치가 완료될 것을 여전히 요구할 수도 있다. 그럼에도, 전술한 바와 같이, 시퀀서 제어 로직(42)은 이러한 스톨을 방지하기 위해 현재 미결중인 액세스 요청이 철회되도록 요청할 수도 있다. 이 경우, 철회 제어 로직(42)은 액세스 철회 제어 레지스터들 내에 저장된 정보 및 현재 미결중인 액세스 요청의 특성들에 기초하여, 현재 미결중인 액세스 요청을 철회하고 그것을 보통 때처럼 완료되지 못하도록 함으로써, 버스 프로토콜을 선택적으로 오버라이드 할 수 있다. 따라서, 철회가 허용되는 경우, 버스 프로토콜은 스톨을 방지하기 위해 오버라이드 된다. 다른 실시예들에서, 버스 프로토콜의 다른 양상들은 서로 다른 유형들의 오버라이딩 제어 레지스터들을 이용하여 오버라이드 될 수도 있다.
본 발명의 일 실시예에 따른 현재 미결중인 액세스 요청의 철회는 도 6의 플로우(140)에 도시되어 있다. 플로우(140)는 액세스 요청이 시스템 버스(20)에 현재 미결중인지 여부를 먼저 결정하는 블록(144)으로 시작된다(그렇지 않다면, 철회될 현재 미결중인 액세스 요청이 없다). 플로우는 그 후에 현재 미결중인 액세스 요청이 철회되어야 하는지 여부를 결정하는 결정 블록(146)으로 진행한다. 따라서, 전술한 바와 같이, 시퀀서 제어 로직(42)은 현재 미결중인 액세스 요청이 철회되어야 하는지를 결정할 수 있다. 만약, 그렇지 않다면, 플로우는 시스템(예컨대, 데이터 프로세싱 시스템(10))이 현재 미결중인 액세스 요청이 완료되기를 기다리는 블 록(148)으로 진행한다. 그러나 만약, 현재 미결중인 액세스 요청이 철회되어야 한다면, 플로우는 결정 블록(146)으로부터, 현재 미결중인 액세스 요청에 대응하는 철회 요청(예컨대, 철회 요청(54))을 생성하는 블록(150)으로 진행한다. 블록(150) 이후에, 플로우는 현재 미결중인 액세스 요청의 특성들에 기초하여, 현재 미결중인 액세스 요청의 철회를 허용할지 여부를(예컨대, 철회 제어 로직(50)에 의해) 결정하는 결정 블록(152)으로 진행한다. 만약, 결정 블록(152)에서 철회가 허용되면, 플로우는 철회 요청이 허용되고(예컨대, 철회 인디케이터(62)가 인가됨), 현재 미결중인 액세스 요청이 철회되는 블록(156)으로 진행한다. 그러나 만약 철회가 허용되지 않는다면, 플로우는 철회 요청을 무효로 하고 시스템이 현재 미결중인 액세스 요청이 완료되기를 기다리는, 블록(154)으로 진행한다. 따라서, 플로우(140)는 현재 미결중인 액세스 요청이 시스템 버스(20) 상에 있을 때마다 사용될 수 있고, 이 현재 미결중인 액세스 요청은 선택적으로 철회될 것이다.
다시 도 2를 참조하면, 일 실시예에서, 철회 제어 로직(50)은 현재 미결중인 액세스 요청의 특성들에 기초하여 현재 미결중인 액세스 요청의 철회가 허용되는지 아닌지 여부를 결정하기 위해, 액세스 철회 제어 레지스터(48) 내에 저장된 액세스 철회 제어 정보를 사용한다. 도 3 내지 도 5는 철회가 허용되는 조건들(또는 대안적으로, 철회가 허용되지 않는 조건)을 나타내는 액세스 철회 제어 레지스터(48)의 다양한 실시예들을 도시하고 있다. 도 3의 실시예를 참조하면, 액세스 철회 제어 레지스터(48)는 미결중인 액세스들의 유형들, 예컨대 명령어 대 데이터, 판독 대 기록 등에 대응하는 제어 정보를 제공한다. 예를 들어, 도 3의 액세스 철회 제어 레지스터(48)는 세개의 필드를 포함한다: 명령어 판독 철회 제어 필드(100), 데이터 판독 철회 제어 필드(102), 및 데이터 기록 철회 제어 필드(104). 일 실시예에서, 각 필드는 고유의 비트(single bit)이고, 인가되는 경우, 액세스의 유형의 철회가 허용되는 것을 나타낸다. 예를 들어, 만약 명령어 판독 철회 제어 필드(100)가 인가되고, 만약 현재 미결중인 액세스 요청이 명령어 판독 유형의 액세스인 경우(예컨대, 현재 미결중인 액세스 요청에 대응하는 속성들에 의해 나타나고, 일 실시예에서는 미결중인 어드레스(58)가 속성들로 확대된다), 현재 미결중인 액세스 요청의 철회는 허용된다. 그러나 만약 명령어 판독 철회 제어 필드(100)가 무효로 되면, 철회가 부정된다. 따라서, 현재 미결중인 액세스 요청의 특성들에 의존하여(액세스 요청의 유형이 판독 또는 기록 또는 데이터 또는 명령어인지 여부), 철회 제어 로직(50)은 액세스 철회 제어 레지스터(48) 내에 저장된 액세스 철회 제어 정보를 이용하여 시퀀서 제어 로직(42)으로부터의 철회 요청을 허용 또는 부정할 수 있다.
도 3의 실시예에서, 액세스 유형은 액세스 되는 디바이스를 고려하지 않고, 철회를 허용할지 여부를 나타내는데 사용될 수 있음을 주의해야 한다. 예를 들어, 만약 명령어 판독 철회 제어 필드가 인가되면, 철회는 액세스가 메모리 시스템(14), 슬레이브(16), 또는 슬레이브(18)에 대한 것인지 관계없이, 명령어 판독 유형의 액세스를 위해 허용된다. 그러나 후술하는 대안적인 실시예에서, 철회는 액세스 유형에 더하여 액세스 되는 디바이스(예컨대, 액세스 되는 특정 어드레스 범위)에 기초하여 허용 또는 부정될 수 있다.
또 다른 대안적인 실시예에서, 도 3의 필드들은 현재 미결중인 요청 다음의 새로운 요청의 특성들에 대응할 수 있고, 여기서 철회 제어 로직(50)은 새로운 다음 요청에 대응하는 액세스 철회 제어 정보를 이용하여, (현재 미결중인 액세스 요청을 철회하기 위한) 시퀀서 제어 로직(42)으로부터의 철회 요청을 허용 또는 부정할 수 있다. 예를 들어, 이 실시예에서, 만약 명령어 판독 철회 제어 필드(100)가 인가되고, 만약 현재 미결중인 액세스 요청 다음의 새로운 액세스 요청이 명령어 판독 유형 액세스라면, 현재 미결중인 액세스 요청의 철회가 허용된다.
도 4는 액세스 철회 제어 레지스터(48)의 또 다른 실시예를 도시한 것으로, 이것은 임의의 수의(예컨대, 4) 어드레스 범위 철회 제어 필드를 포함한다: 어드레스 범위 1 철회 제어 필드(106), 어드레스 범위 2 철회 필드(108), 어드레스 범위 3 철회 필드(110), 및 어드레스 범위 4 철회 필드(112). 따라서 도 4의 각 철회 제어 필드는 특정 어드레스 범위에 대응할 수 있다(대안적인 실시예들에서, 액세스 철회 제어 레지스터(48)는 임의의 수의 어드레스 범위 철회 제어 필드들을 포함할 수 있다). 예를 들어, 어드레스 범위는 메모리(예컨대, 도 1의 메모리 시스템(14))에서 모든 또는 특정 범위의 위치들을 식별할 수 있거나, 또는 시스템 버스(20)에 연결된 임의의 디바이스, 예컨대 슬레이브(16) 또는 슬레이브(18) 내의 모든 또는 특정 범위의 위치들을 식별할 수도 있다. 예를 들어, 일 실시예에서, 어드레스 범위들 중 하나는 시스템 버스(20)에 연결된 버스 브리지(22)의 어드레스 범위에 대응할 수 있고, 여기서 어드레스 범위는 시스템 버스(30)에 연결된 임의의 디바이스에 철회가 허용되는지 부정되는지를 나타낼 수 있다. 대안적으로, 어드레스 범위들 중 하나는 특히 시스템 버스(30)에 연결된(버스 브리지(22)를 통해 시스템 버스(20)에 연결된) 임의의 디바이스들 내의 위치들의 범위에 대응할 수 있다.
일 실시예에서, 각 어드레스 범위 철회 제어 필드들을 위한 어드레스 범위들은 도 2의 어드레스 비교 로직(60)과 같은 어드레스 비교 로직 내에서 규정된다. 어드레스 범위들은 예컨대, 상한 및 하한(upper and lower bounds)에 의해 또는 시작 위치 및 마스크를 사용하여 규정될 수 있다. 도 2의 실시예를 참조하면, 어드레스 비교 로직(60)은 따라서 (시퀀서 제어 로직(42)이 철회하기를 원하는 현재 미결중인 어드레스에 대응) 미결중인 어드레스(58)를 각각의 규정된 어드레스 범위들과 비교하여, 만약 있다면, 미결중인 어드레스(58)에 해당하는 범위를 결정한다. 예를 들어, 만약 미결중인 어드레스(58)가 어드레스 범위 2에 해당한다면, (도 4의) 액세스 철회 제어 레지스터(48)의 어드레스 범위 2 철회 제어 필드(108)가 미결중인 어드레스(58)의 철회가 허용되는지 여부를 나타내는데 사용된다. 예를 들어, 만약 그것이 인가된다면, 철회가 허용된다; 그러나, 만약 그것이 무효로 된다면, 철회는 부정된다. 그러나 만약 미결중인 어드레스(58)가 도 4의 실시예에 대응하는 범위 1-4의 어느 것에도 해당하지 않는다면, 미결중인 어드레스(58)의 철회는 허용되지 않는다. 대안적인 실시예에서, 어드레스 범위 철회 제어 필드들에 의해 규정된 범위들은 철회가 허용되지 않는 범위들을 규정할 수 있고, 모든 그 밖의 어드레스 위치들이 철회가 가능할 수도 있다.
도 3 및 도 4의 실시예들은 결합될 수 있으며, 따라서 철회가 허용되는지 부정되는지의 결정이 액세스 유형 및 액세스 범위들 둘 다에 기초한다는 것을 주의해 야 한다. 예를 들어, 일 실시예에서, 각 어드레스 범위에 대해 대응하는 명령어 판독, 데이터 판독, 및 데이터 기록 제어 필드(또는 그들의 부분)는 철회가 허용되는 경우를 또 규정하는데 사용될 수도 있다. 예를 들어, 도 1을 참조하면, 어드레스 범위 철회 제어 필드는 슬레이브(16)에 대응할 수 있고, 따라서 만약 슬레이브(16)에 액세스 요청이 수행되도록 한다면, 액세스 요청에 대응하는 미결중인 액세스가 이 범위에 해당될 것이다. 더욱이, 슬레이브(16)에 대응하는 특정 어드레스 범위에 관해, 사용자는 명령어 판독들에 대한 것이 아니라, 단지 데이터 판독들 및 기록들에 대한 철회를 허용하기를 원할 수 있다. 이 경우, 특정 어드레스 범위에 지정된 데이터 판독, 데이터 기록 및 명령어 판독 철회 제어 필드들은 액세스가 허용되는지 여부를 결정하는데 사용된다. 따라서, 현재 미결중인 어드레스의 특성들의 임의의 결합이 철회가 허용되는지를 결정하는데 사용될 수도 있다.
도 5는 철회가 이전 액세스 유형에 기초하여 또는 액세스 유형들의 순서 또는 시퀀스에 기초하여 허용 또는 부정되는 액세스 제어 레지스터(48)의 또 다른 실시예를 도시한 것이다. 예를 들어, 도 5의 실시예에서, 액세스 철회 제어 레지스터(48)는 명령어 다음의 명령어(instruction following instruction, IFI) 철회 제어 필드(114), 명령어 다음의 데이터 판독(data read following instruction, DRFI) 철회 제어 필드(116), 명령어 다음의 데이터 기록(data write following instruction, DWFI) 철회 제어 필드(118), 데이터 판독 다음의 명령어(instruction following data read, IFDR) 철회 제어 필드(120), 데이터 판독 다음의 데이터 판독(data read following data read, DRFDR) 철회 제어 필드(122), 데이터 판독 다 음의 데이터 기록(data write following data read, DWFDR) 철회 제어 필드(124), 데이터 기록 다음의 명령어(instruction following data write, IFDW) 철회 제어 필드(126), 데이터 기록 다음의 데이터 판독(data read following data write, DRFDW) 철회 제어 필드(128), 및 데이터 기록 다음의 데이터 기록(data write following data write, DWFDW) 철회 제어 필드(129)를 포함한다. 따라서, 도 5의 실시예에서, 철회는 현재 미결중인 액세스 및 이전 액세스 유형에 기초하여 허용 또는 부정된다. 예를 들어, 시퀀서 제어 로직(42)은 이전 액세스 유형을 알 수 있고, 따라서 (미결중인 어드레스(58)에 대응) 현재 미결중인 액세스 요청의 철회가 요구될 때, 그것은 이전 액세스에 기초하여 허용 또는 부정될 수 있다. 예를 들어, 만약 이전 액세스가 데이터 기록였고, 철회되어야 하는 현재 미결중인 액세스가 명령어 액세스(즉, 명령어 판독)라면, IFDW 철회 제어 필드(126)가 철회 제어 로직(50)에 의해 철회가 허용되는지를 결정하기 위해 사용된다. 따라서, 만약 필드(126)가 인가되면, 현재 미결중인 액세스의 철회가 허용된다; 그러나, 만약 무효로 된다면, 철회는 부정된다. 또 다른 실시예에서, 도 5에 도시된 필드들은 새롭게 요청된 액세스의 특성들에 기초하여 적용될 수 있는데, 이것은 현재 미결중인 액세스의 특성과 관련되어 있기 때문이다. 예를 들어, 만약 현재 미결중인 액세스가 명령어 판독이고, 새롭게 요청된 액세스가 데이터 기록라면, DWFI 철회 제어 필드(118)가 현재 미결중인 명령어 액세스의 철회를 허용할지 여부를 결정하기 위해 검토될 것이다.
도 3 및 도 4의 실시예들과 같이, 도 5의 필드들(114-128)에 의해 규정된 특 성들은 다른 특성들, 예컨대 도 3의 필드들(100-104) 및/또는 도 4의 필드들(106-112)에 의해 규정된 특성들과 함께 결합되어 사용될 수도 있다. 또한, 액세스 철회 제어 레지스터(48)는 필요한 만큼의 임의의 수의 필드들을 가진 (하나 이상의) 임의의 수의 레지스터들을 포함할 수 있다. 또한, 임의의 수의 어드레스 범위들이 필요한 만큼 규정될 수 있고, 그들의 경계들(boundaries)이 철회 제어 로직(50) 내에 또는 마스터(12) 내의 다른 곳에 저장된다. 또한, 도 3 내지 도 5의 철회 제어 필드들은 철회가 허용 또는 부정되는지를 나타내기 위해 인가 또는 무효로 될 수 있는 고유의 비트 필드들(single-bit fields)로 설명되었음을 주의해야 한다. 그러나 대안적인 실시예들에서, 각 필드는 철회의 허용 또는 철회의 레벨들을 나타내기 위해 원하는 만큼의 임의의 수의 비트를 포함할 수 있다. 또한, 액세스 철회 제어 레지스터(48) 내에 저장된 액세스 철회 제어 정보를 저장하기 위해 임의의 형태의 저장회로가 사용될 수도 있다.
대안적인 실시예들에서, 도 3 내지 도 5에 도시된 현재 미결중인 액세스 요청의 특성들을 사용하는 것보다는, 현재 미결중인 액세스 요청 다음의 새로운 액세스의 특성들이 현재 미결중인 액세스 요청의 철회가 허용되는지 여부를 결정하기 위해 유사한 방법으로 대신 사용될 수도 있다는 것을 또한 주의해야 한다. 따라서, 이러한 대안적인 실시예들에서, 도 3 내지 도 5의 필드들 내의 정보는 현재 미결중인 액세스 요청의 액세스 철회가 허용되는지 여부를 결정하기 위해 현재 미결중인 액세스 요청보다는 새로운 액세스 요청에 대응할 수 있다. 그러나 다른 대안적인 실시예에서, 임의의 수의 액세스 철회 제어 레지스터들 또는 액세스 철회 제어 레 지스터(들) 내의 필드들이 현재 미결중인 액세스 요청의 선택적인 철회가 현재 미결중인 액세스 요청 및 새로운 액세스 요청 둘 다에 기초할 때 사용될 것이다. 예를 들어, 액세스 철회 제어 레지스터(48)가 현재 미결중인 액세스 어드레스의 특성들에 대응하는 하나의 레지스터 또는 레지스터들의 세트를 포함하거나, 새로운(즉, 다음의) 액세스 요청의 특성들에 대응하는 또 다른 레지스터 또는 레지스터들의 세트를 포함할 수도 있다.
전술한 설명은 고유의 마스터 시스템(예컨대, 도 1의 데이터 프로세싱 시스템(10))에 관해 설명하였음을 주의해야 한다. 그러나 대안적인 실시예에서, 데이터 프로세싱 시스템(10)은 다중 버스 마스터들을 포함할 수도 있다. 이 실시예에서, 철회가 허용되는지 또는 부정되는지를 결정하는데 사용되는 현재 미결중인 액세스의 특성들은 액세스 요청이 수행되는 어느 버스 마스터를 포함할 수도 있다. 예를 들어, 예컨대 도 3 및 도 4를 참조하여 설명한 바와 같이, 분리된 어드레스 철회 제어 레지스터(또는 한세트의 어드레스 철회 제어 레지스터들)는 서로 다른 버스 마스터에 대응하는 각 레지스터(또는 레지스터들의 세트)로 사용될 수도 있다. 이 실시예에서, BIU(70)는 어떤 버스 마스터가 (미결중인 어드레스(58)에 대응) 현재 미결중인 액세스를 수행하는지 철회 제어 로직(50)에 나타낼 수도 있다. 예를 들어, 각 버스 마스터는 시스템 버스(20)를 통해 각 액세스 요청과 함께 제공되는 대응되는 유일한 버스 마스터 식별자를 가질 수도 있다. 또한, 각 버스 마스터는 서로 다른 대응되는 액세스 철회 제어 레지스터들 및/또는 필드들을 필요한 만큼 가질 수 있음을 주의해야 한다.
따라서, 도 1 내지 도 6에 설명된 실시예들은 현재 미결중인 액세스의 하나 이상의 특성들, 또는 현재 미결중인 액세스 요청 다음의 새로운 액세스 요청의 하나 이상의 특성들, 또는 현재 미결중인 액세스 요청 및 새로운 액세스 요청의 각각의 하나 이상의 특성들에 기초하여 현재 미결중인 액세스의 선택적인 철회를 허용한다는 것을 충분히 알 수 있을 것이다. 이러한 방식으로, 버스 마스터(12)는 그 액세스 요청들을 더 잘 제어할 수 있고, 따라서 스톨들을 감소시키고 성능을 향상시킨다. 그러한 하나 이상의 특성들은 예컨대, 액세스 유형(예컨대, 판독/기록, 명령어/데이터, 버스트/논-버스트, 등), 액세스의 시퀀스 또는 순서, 액세스되는 어드레스(예컨대, 액세스 되는 어느 어드레스 범위 또는 액세스 되는 어느 디바이스), 철회를 요청하는 버스 마스터(예컨대, 멀티마스터 시스템에서), 또는 그들의 임의의 결합을 포함할 수 있다. 또한, 도 1 내지 도 6을 참조하여 전술한 선택적인 철회는 액세스 마다(access-by-access)에 기초하여 다이나믹하게 수행될 수 있다. 더욱이, 액세스의 특성들은 전술한 선택적인 철회와 유사하게, 버스 프로토콜의 다른 양상들을 선택적으로 오버라이드 하는데 사용될 수 있다. 예를 들어, 일단 요청된 버스트 액세스가 완전히 완료되었는지, 또는 버스트 액세스가 완료 전에 인터럽트 될 수 있는지 여부이다.
도 1 내지 도 6을 참조하여 전술한 액세스 철회의 개념들은 현재 미결중인 액세스들을 현재 미결중인 액세스 요청(및/또는 현재 미결중인 액세스 요청 다음의 새로운 요청)의 하나 이상의 특성들에 기초하여 철회할 수 있는 버스 중재기들(bus arbiters)에도 적용될 수 있다. 예를 들어, 도 7은 본 발명의 일 실시예에 따른, M 개의 마스터들을 N 개의 슬레이브들에 연결할 수 있는 시스템 상호접속(interconnect, 200)을 도시하고 있다. 예를 들어, 일 실시예에서, 시스템 상호접속(200)은 크로스바 스위치(crossbar switch)로서 구현된다. 도시된 실시예에서, 각각의 마스터 포트들 0-2은 각각의 슬레이브 포트들 0-1과 통신할 수 있다. 각각의 마스터 포트는 그와 연결된 하나 이상의 마스터들을 가질 수 있고, 각각의 슬레이브 포트들은 그와 연결된 하나 이상의 슬레이브들을 가질 수 있다. 만약, 하나 이상의 마스터 또는 슬레이브가 특정 포트에 연결된다면, 부가적인 중재 로직(도시되지 않음)이 동일한 마스터 또는 슬레이브 포트에 연결된 다중 마스터들 또는 슬레이브들 간의 각각의 중재를 위해 필요할 수 있다는 것을 주의해야 한다. 또한, 마스터 포트들에 연결된 마스터들의 유형들 및 슬레이브 포트들에 연결된 슬레이브 유형들은 버스 마스터(12) 및 슬레이브들(16, 18)과 관련하여 전술한 바와 같이 동일한 유형들일 수도 있다. 여기서 설명하는 실시예들에서, 각각의 마스터 포트는 그것에 연결된 대응되는 마스터를 갖는 것으로 가정될 것이다. 예를 들어, 도시되지 않았지만, 마스터 포트 0은 그것에 연결된 마스터 0을 갖고, 마스터 포트 1은 그것에 연결된 마스터 1을 가지며, 마스터 포트 2는 그것에 연결된 마스터 2를 갖는다. 유사하게, 각 슬레이브 포트는 그것에 연결된 대응되는 슬레이브를 갖는 것으로 가정될 것이다. 예를 들어, 슬레이브 포트 0은 슬레이브 0을 갖고, 슬레이브 포트 1은 슬레이브 1을 갖는다.
또한, 예컨대 데이터 프로세싱 시스템(10)과 같은 임의의 데이터 프로세싱 시스템은 시스템 버스 대신에 시스템 상호접속(200)과 같은 시스템 상호접속을 이 용할 수도 있음을 주의해야 한다. 예를 들어, 다시 도 1을 참조하면, 시스템 상호접속(200)은 시스템 버스(20)를 대신하여 사용될 수 있고, 여기서 버스 마스터(12)는 마스터 포트 0-2 중 어느 하나와 연결될 수 있고, 슬레이브(16)는 슬레이브 포트 0 또는 1 중 어느 하나와 연결될 수 있으며, 슬레이브(18)는 슬레이브 포트 0 또는 1 중 다른 하나와 연결될 수 있다. 또한, 예컨대 버스 마스터(12)와 같은 추가적인 마스터들은 마스터 포트 0-2 중 나머지 2개와 연결될 수 있다. 도 7은 3개의 마스터 포트들 및 두 개의 슬레이브 포트들을 도시하고 있으나, 시스템 상호 접속(200)은 필요한 만큼의 임의의 수의 마스터 포트들 및 임의의 수의 슬레이브 포트들을 포함할 수 있는 것으로 이해되어 함을 주의해야 한다.
도 7의 시스템 상호접속(200)에서, 마스터로부터 슬레이브 포트로의 액세스 요청들을 다음 요청을 위해 철회하는 것이 바람직할 수 있다. 예를 들어, 마스터의 액세스 요청은 진행 중에 있을 수 있다(예컨대, 현재의 액세스 요청의 어드레스가 슬레이브 포트에 드라이브 되거나, 슬레이브에 의해 승낙되거나 받아들여질 수 있고, 따라서 슬레이브로부터 리턴되는 대응되는 데이터를 기다리게 된다). 그러나, 데이터의 리턴은 지연될 수 있고, 따라서 진행중에 있는 액세스 요청의 완료를 위해 요구되는 대기 상태들의 수가 증가된다. 이러한 액세스 요청이 진행중이고 리턴 데이터를 기다리는 도중, 동일한 마스터 또는 서로 다른 마스터는 동일한 슬레이브 포트에 또 다른 액세스 요청을 제공할 수도 있다. 이러한 액세스 요청은 시스템 상호접속 내의 중재 로직에 의해 승인될 수 있으며, 따라서 슬레이브 포트에 드라이브 되는 현재 미결중인 액세스 요청이 될 수 있다. 그러나 그것이 승인되고 슬레이 브 포트에 드라이브 될지라도, 이러한 현재 미결중인 액세스 요청은 현재 진행중인 액세스 요청이 완료(즉, 데이터가 리턴됨)될 때까지는 슬레이브에 의해 수행될 수 없다. 따라서, 현재 미결중인 액세스 요청의 특성들(및/또는 현재 미결중인 액세스 요청 다음의 새로운 액세스 요청의 특성들)에 기초하여, 예컨대 다음의 액세스 요청이 높은 우선순위를 가진 경우이면, 동일한 포트로의 다음의 액세스 요청을 위해 현재 미결중인 액세스 요청을 철회하는 것이 바람직할 수 있다. 철회된 현재 미결중인 액세스 요청은 다음의 액세스 요청이 슬레이브 포트에 드라이브 된 후까지, 슬레이브 포트에 대응하는 슬레이브 포트 로직 내에 저장될 수 있다. 대안적으로, 철회된 현재 미결중인 액세스 요청은 그것이 슬레이브 포트에 재드라이브되는 시간보다 늦은 시점까지 저장될 수도 있다. 이러한 방식으로, 효율이 향상될 수 있다. 버스 중재에 관한 액세스 철회의 보다 상세한 내용은 도 7 내지 도 12를 참조하여 설명하기로 한다.
도 7의 시스템 상호접속(200)은 마스터 포트들 0-2, 슬레이브 포트들 0-1, 및 슬레이브 포트 0 로직, 및 슬레이브 포트 1 로직을 포함하고, 각 마스터 포트들 0-2는 슬레이브 포트 0 로직을 통해 슬레이브 포트 0에 연결되고, 각 마스터 포트들 0-2는 슬레이브 포트 1 로직을 통해 슬레이브 포트 1에 연결된다. 슬레이브 포트 0 로직은 중재 로직(216), 철회 제어 로직(218), 마스터 우선순위 레지스터(210), 파킹 제어 레지스터(212), 액세스 철회 제어 레지스터(214), 및 액세스 실렉터(208)를 포함한다. 각 마스터 포트들 0-2는 도선들(202-204)을 통해 각각 액세스 실렉터(208), 중재 로직(216), 및 슬레이브 포트 0 로직의 철회 제어 로 직(218) 및 슬레이브 포트 1 로직에 연결된다. 액세스 실렉터(208)는 도선들(202-204)(각각 마스터 포트 0-2에 대응) 중 어느 하나로부터의 정보를 슬레이브 포트 0에 도선들(205)에 제공한다. 즉, 도선들(205)은 대응되는 슬레이브, 즉 슬레이브 0에 연결된 슬레이브 버스라고 할 수도 있다. 중재 로직(216)은 액세스 실렉터(208) 및 철회 제어 로직(218)에 현재의 승인(current grant)(220)을 제공한다. 중재 로직(216)은 또한 미결중인 승인(222) 및 철회 요청(224)을 철회 제어 로직(218)에 제공하고, 철회 제어 로직(218)으로부터 철회 인디케이터(226)를 수신한다. 중재 로직(216)은 마스터 우선순위 레지스터(210) 및 파킹 제어 레지스터(212)에 연결된다. 철회 제어 로직(218)은 마스터 우선순위 레지스터(210), 파킹 제어 레지스터(212), 및 액세스 철회 제어 레지스터(214)에 연결된다.
슬레이브 포트 1 로직 내의 회로는 도시되지 않았지만, 이하에서 상세히 기술될 슬레이브 포트 0 로직 내의 회로와 유사하다. 즉, 슬레이브 포트 1 로직의 동작은 슬레이브 포트 0 로직의 동작과 유사하다.
동작중에, 슬레이브 포트 0 로직은 마스터 포트들 0-2 에 연결된 마스터들로부터 슬레이브 포트 0으로의 액세스들을 제어한다. 중재 로직(216)은 도선들(202-204)을 통해 슬레이브 포트 0으로 가는 액세스 요청들을 수신하고, 어느 것이 승인되고 언제 승인되는지를 결정한다. 중재 로직(206)은 그 후 어느 액세스 요청이 승인되었는지를 나타내는 제어 신호인 현재의 승인(220)을 액세스 실렉터(208)에 제공한다. 액세스 실렉터(208)는 현재의 승인(220)에 기초하여, 마스터 포트 0-2 중 어느 하나로부터의 승인된 액세스 요청으로부터의 정보를 슬레이브 포트 0에 제공 하고, 따라서 그의 액세스 요청이 슬레이브 0과 연결된 도선들(205)에 현재 승인된 마스터로부터의 어드레스, 데이터, 및 제어 신호들을 드라이브한다. 어느 액세스 요청을 승인할지 여부의 결정을 수행하는데 있어서, 중재 로직(216)은 마스터 우선순위 레지스터(210) 및 파킹 제어 레지스터들(212)을 사용할 수 있다. 그 액세스 요청이 도선들(205)에 현재 승인된 마스터로부터의 정보를 드라이브한 후, 슬레이브 0은 액세스 요청을 승낙하거나 받아들인다. 슬레이브 0은 액세스 요청을 승낙하자마자, 액세스 요청에 대응하는 요청된 데이터를 제공 또는 수신하기 위해 현재 승인된 액세스 요청에 대응하는 어드레스를 수신 및 저장한다. 일단 액세스 요청이 승낙되면, 그것은 액세스 요청을 현재 진행하게 된다.
다음으로, 중재 로직(216)은 새로운 액세스 요청에 대응하여 액세스 실렉터(208)에 현재의 승인(220)을 제공함으로써, 새로운 액세스 요청을 승인할 수 있다. 이러한 새로운 액세스 요청(마스터 0-2 중 어느 하나로부터의)에 대응하는 정보는 이후 액세스 실렉터(208)에 의해 슬레이브 0에 연결된 도선들(205)로 드라이브 된다. 그러나 이러한 새로운 액세스 요청은 이전에 승인된 액세스 요청이 아직 진행중인 동안에는 현재 미결중인 액세스 요청으로 남는다. 즉, 도시된 실시예에서, 새로운 액세스 요청은 이전에 승인된 액세스 요청이 여전히 진행되어 완료될 때까지 슬레이브 0에 의해 승낙되거나 수행될 수 없다. 일 실시예에서, 이전에 승인된 액세스 요청은 액세스 요청의 어드레스에 대응하는 데이터가 슬레이브 0에 의해 수신되거나 마스터들 0-2에 제공된 후(여기서, 마스터들 0-2의 요청 마스터가 데이터를 받아들임) 완료된다.
이전에 승인된 액세스 요청이 미지의 시간 동안 진행되기 때문에, 중재 로직(216)은 현재 미결중인 액세스 요청(이전에 승인된 액세스 요청의 완료를 기다리는 것)이 다음의 액세스 요청을 위해 철회되어야 하는지를 결정할 수 있다. 이 경우, 중재 로직(216)은 인가된 철회 요청(224)에 의해 현재 미결중인 액세스 요청의 철회를 요구한다. 철회 제어 로직(218)은 액세스 철회 제어 레지스터(214)로부터의 정보를 사용하여, 현재 미결중인 액세스 요청 및/또는 다음 액세스 요청의 하나 이상의 특성들(여기서, 하나 이상의 특성은 도선들(202-204)을 통해 요청 마스터로부터 제공된 정보, 미결중인 승인(222)을 통해 제공된 현재 미결중인 액세스 요청의 어드레스, 및/또는 마스터 우선순위 레지스터(210) 및 파킹 제어 레지스터들(212)의 정보로부터 결정될 수 있다)에 기초하여 현재 미결중인 액세스 요청의 철회를 허용할지 여부를 결정한다. 만약, 철회 제어 로직(218)이 현재 미결중인 액세스의 철회를 허용한다고 결정하면, 그것은 철회 인디케이터(226)를 인가하고, 만약 철회가 허용되지 않는다면, 철회 인디케이터(226)가 무효로 된다(또는 무효로 남는다). 만약 철회가 허용되면, 중재 로직이 현재의 승인(220) 및 액세스 실렉터(208)를 통해, 슬레이브 0 포트에서의 도선(205)에 현재 미결중인 액세스 요청을 새로운 다음 액세스 요청으로 대체할 수 있다. 중재 로직(216)은 그 후에 철회된 현재 미결중인 액세스 요청을 저장하여, 새로운 다음 액세스 요청이 도선들(205)에 드라이브 된 후 철회된 요청이 재드라이브 된다. 대안적으로, 그것은 늦은 시점에 재드라이브 될 수 있다.
도 7에 도시된 실시예에서, 슬레이브 포트 0 로직은 마스터 우선순위 레지스 터(210) 및 파킹 제어 레지스터(212)를 포함한다. 이들 레지스터들의 예들은 도 8 및 도 9에 각각 도시되어 있다. 예를 들어, 도 8은 각 마스터 포트에 대응하는 마스터 우선순위 필드를 포함하는 마스터 우선순위 레지스터(210)의 일 실시예를 도시하고 있다: 마스터 0 우선순위 필드(230), 마스터 1 우선순위 필드(232), 마스터 2 우선순위 필드(234). 따라서 각 필드는 대응하는 마스터 포트의 우선순위를 포함할 수 있다. 예를 들어, 도시된 실시예에서는 3개의 마스터 포트들을 포함하고, 2-비트 값(예컨대, 11, 10, 01, 00)이 우선순위들을 나타내는데 사용될 수 있으며, 여기서 가장 높은 우선순위 마스터 포트는 11, 두번째 높은 우선순위 마스터 포트는 10, 세번째 높은 우선순위 마스터 포트(즉, 셋 중 가장 낮은 우선순위)는 01로 할당될 수 있다. 이 경우, 00 값은 사용되지 않을 것이다. 대안적으로, 우선순위들은 10(가장 높은 우선순위 마스터 포트)부터 00(가장 낮은 우선순위 마스터 포트)까지 번호를 매길 수 있고, 여기서 11 값은 사용되지 않을 것이다. 또 다른 대안적인 실시예에서, 우선순위들은 10(가장 낮은 우선순위 마스터 포트)부터 00(가장 높은 우선순위 마스터 포트)까지 번호를 매길 수 있다. 대안적으로, 그 밖의 방식들이 각 포트에 우선순위를 할당하는데 사용될 수 있다. 또한, 일 실시예에서, 만약 마스터 포트가 그에 연결된 마스터가 있지 않다면, 대응하는 마스터 우선순위 필드는 이것을 나타내기 위해 미리 결정된 값으로 프로그래밍 되거나, 단순하게 가장 낮은 우선순위가 주어질 수도 있음을 주의해야 한다.
도 9는 파킹 가능 필드(236) 및 파킹 마스터 필드(238)를 포함하는 파킹 제어 레지스터(212)의 일 실시예를 도시하고 있다. 일 실시예에서, 파킹 가능 필 드(236)는 1-비트 필드이고, 이것은 인가되었을 때 대응하는 슬레이브 포트(이 실시예에서는 슬레이브 포트 0)에 파킹이 가능함을 나타내고, 무효로 되었을 때 대응하는 슬레이브 포트에 파킹이 가능하지 않음을 나타낸다. 만약 파킹이 가능하면, 파킹 마스터는 파킹 마스터 필드(238)에서 그 값에 의해 제공된다. 예를 들어, 파킹 마스터 필드(238)가 2-비트 값으로 이것은 마스터 포트들 0-2 중 하나를 식별한다. 만약, 파킹이 가능하고 대응하는 슬레이브 포트가 유휴상태(idle) 라면(어느 마스터 포트들과도 정보 전달을 하지 않는 상태), 슬레이브 포트는 자동적으로 파킹 마스터에 연결되어 파킹 마스터는 중재 구간(arbitration interval)을 요구하지 않고도 슬레이브 포트와 통신할 수 있다. 예를 들어, 만약 슬레이브 포트가 유휴상태라면, 중재 로직(216)은 파킹 제어 레지스터(212) 내의 정보를 이용하여, 파킹 마스터 포트를 슬레이브 포트 0의 도선들(205)에 연결하는 액세스 실렉터(208)에 (파킹 마스터를 나타내는) 현재의 승인(220)을 제공한다. 이 경우, 슬레이브 포트가 유휴상태일 때(파킹이 가능함을 가정), 파킹 마스터는 슬레이브 포트에 명시적으로 액세스를 요청할 필요가 없다는 것을 주의해야 한다. 이러한 방식으로, 만약 파킹된 마스터가 슬레이브 포트 0의 다음 요청자인 경우, 중재 구간은 요구되지 않으며, 파킹된 마스터에 대한 슬레이브 포트 0의 액세스 지연이 감소된다. 만약 파킹이 가능하지 않다면, 중재 로직(216) 및 액세스 실렉터(208)는 도 7을 참조하여 전술한 바와 같이 동작한다.
슬레이브 포트 0의 동작은 도 12의 플로우에 제공된 예를 참조하여 더 잘 이해될 수 있을 것이다. 플로우는 마스터 1로부터 슬레이브 0으로의 현재의 액세스 요청(대응하는 액세스 어드레스가 addrx 를 가짐)이 진행되는 동안 마스터 0으로부터 슬레이브 포트 0으로의 액세스 요청(대응하는 액세스 어드레스가 addry 를 가짐)이 승인되는 블록(262)에서 시작한다. 따라서, 도 7을 참조하여 전술한 바와 같이, 마스터 1로부터 진행중인 현재의 액세스가 완료될 때까지, 마스터 0으로부터의 액세스 요청은 슬레이브 0에 의해 받아들여질 수 없거나 승낙될 수 없는 현재 미결중인 액세스 요청이 됨을 주의해야 한다. 플로우는 그 이후 다음의 또는 새로운 액세스 요청(대응하는 액세스 어드레스 addrz 를 가짐)이 마스터 1로부터(또는, 대안적인 실시예들에서는 임의의 다른 마스터로부터) 슬레이브 포트 0에 수신되는 블록(264)으로 진행한다. 전술한 바와 같이, 현재의 액세스(addrx)가 얼마나 오랫동안 진행하는지 알 수 없기 때문에, 중재 로직(216)은 새롭게 수신된 액세스 요청(addrz)을 위해 현재 미결중인 액세스 요청(addry)을 철회하기를 원할 수 있다. 왜냐하면, 예를 들어 새롭게 수신된 액세스 요청이 더욱 중요하거나 시간상으로 중요할 수 있기 때문이다. 즉, 중재 로직(216)은 다음으로 수신된 액세스 요청들을 위해 미결중인 액세스 요청들을 재정렬하기를 원할 수 있다. 따라서, 도 12로 돌아가 참조하면, 플로우는 현재 미결중인 마스터 0 액세스 요청(addry)에 대응되는 철회 요청이 슬레이브 포트 0으로 생성되는 블록(266)으로 진행한다. 예를 들어, 이것은 도 7을 참조하여 전술한 바와 같이, 철회 요청(224)을 인가하는 중재 로직(216)에 대응할 수 있다.
도 12로 돌아가 참조하면, 철회 요청이 생성된 후, 플로우는 블록(266)으로부터, 현재 미결중인 액세스 요청의 하나 이상의 특성들(및/또는 다음의 액세스 요청(addrz)의 하나 이상의 특성들)에 기초하여, 현재 미결중인 마스터 0 액세스 요청(addry)의 철회가 허용될지 여부를 결정하는 결정 블록(268)으로 진행한다. 예를 들어, 이러한 결정은 마스터 우선순위 레지스터(210), 파킹 제어 레지스터(212), 미결중인 승인(222)으로부터의 정보, 도선들(202-204)로부터의 정보, 또는 이들의 임의의 결합, 및 액세스 철회 제어 레지스터(214)로부터의 정보를 이용하여, 철회 제어 로직(218)에 의해 수행될 수 있다. 만약, 철회가 허용되지 않다면, 플로우는 결정 블록(268)으로부터, 철회 요청이 부정되고(예컨대, 철회 인디케이터(226)를 무효로 함으로써), 다음으로 수신된 액세스 요청(addrz)이 슬레이브 포트 0의 도선들(205) 상에 드라이브 되기 전에, 슬레이브 포트 0 로직이 진행중인 액세스 요청(addrx)이 완료되고 현재 미결중인 액세스 요청(addry)이 수락되기를 기다리는 블록(270)으로 진행한다(따라서, 새로운 액세스 요청이 진행되기 시작한다). 만약, 철회가 허용되면, 플로우는 결정 블록(268)으로부터, 현재 미결중인 액세스 요청(addry)이 철회되는 블록(272)으로 진행한다(예컨대, 철회 인디케이터(226)를 인가함으로써). 이 경우, 새로운 액세스 요청(addrz)이 현재 미결중인 액세스 요청이 되도록 현재 미결중인 액세스 요청(addry)은 새로운 액세스 요청(addrz)으로 대체된다. 이러한 방식으로, 이전에 미결중인 액세스 요청(addry)을 새로운 액세스 요 청(addrz)으로 대체함으로써, 승인된 액세스 요청들의 순서는 중재 로직의 관점(perspective)에서 재정렬될 수 있다. 여기서 대체된 액세스 요청(addry)은 슬레이브 포트 0 로직 내에 저장될 수 있기 때문에, addrz 뒤 또는 조금 늦은 시점에 슬레이브 포트 0 에 재드라이브 될 수 있다. 슬레이브 포트 0에 연결된 슬레이브 0의 관점에서, 현재 미결중인 액세스 요청(addry)은 철회되었고, 현재 진행중인 액세스 요청(addrx)이 완료된 후에, 새로운 현재 미결중인 액세스 요청(addrz)이 슬레이브에 의해 대신 수락되기 위해 드라이브 되었다.
전술한 바와 같이, 액세스 철회 제어 레지스터(214) 내의 정보는 철회가 허용되는 조건을 나타낸다. (대안적으로, 액세스 철회 제어 레지스터(214)는 철회가 허용되지 않는 조건을 나타낸다.) 따라서, 액세스 철회 제어 레지스터(214)의 정보는 현재 미결중인 액세스 요청(또는 다음 액세스 요청)의 하나 이상의 특성에 기초하여 현재 미결중인 액세스 요청을 선택적으로 철회하는데 사용된다. 이러한 특성들은 도 3 내지 도 5를 참조하여 전술한 임의의 특성들 또는 도 10 및 도 11을 참조하여 후술할 임의의 특성들, 또는 이들의 임의의 결합을 포함할 수 있다. 예를 들어, 전술한 바와 같이, 결정을 내리는데 사용되는 현재 미결중인 액세스 요청의 특성들은 액세스 유형, 어드레스 범위들, 데이터 유형 순서, 및 이들 결합들을 포함할 수 있다. 예를 들어, 어드레스 범위들과 관련하여, 하나 이상의 어드레스 범위들은 특정 슬레이브 포트(예컨대, 슬레이브 포트 0)를 식별하는데 사용되거나, 특정 슬레이브 포트를 통해 액세스 되는 위치들의 범위를 식별하는데 사용될 수 있다. 이 경우, 도 4를 참조하여 전술한 바와 같이, 철회들은 현재 미결중인 또는 다음에 수신된 액세스 요청에 의해 액세스 되는 특정 어드레스 범위(예컨대, 슬레이브 포트)에 기초하여 단순하게 허용 또는 부정될 수 있다. 또는 철회들은 현재 미결중인 또는 다음에 수신된 액세스 요청의 추가적인 특성들뿐만 아니라 액세스 되는 특정 어드레스 범위(예컨대, 슬레이브 포트)에 기초하여 허용 또는 부정될 수도 있다. 일 실시예에서, 어드레스 범위들은 특정 슬레이브 포트들로 대신하여 직접 식별될 수 있음을 주의해야 한다.
도 10은 도 7의 액세스 철회 제어 레지스터(214)의 일 실시예를 도시하고 있으며, 여기서 철회가 허용되는지 부정되는지의 결정은 요청 마스터들의 우선순위들(예컨대, 우선순위 델타(deltas))에 기초한다. 예를 들어, 만약 다음의 액세스 요청(addrz)을 수행되는 마스터(예컨대, 도 12의 예에서 마스터 0)가 현재 미결중인 액세스 요청(addry)이 수행되는 마스터(예컨대, 도 12의 예에서 마스터 1)보다 높은 우선순위를 가진다면, 철회 제어 로직(219)이 액세스 철회를 허용하게 될 것이다(도 10의 액세스 철회 제어 레지스터(214)에 의해 제공된 정보를 이용하여). 예를 들어, 도 10의 액세스 철회 제어 레지스터(214)는 마스터 포트 당 하나의 우선순위 델타 철회 제어 필드를 포함한다: 마스터 0 우선순위 델타 철회 제어 필드(240), 마스터 1 우선순위 델타 철회 제어 필드(242), 마스터 2 우선순위 델타 철회 제어 필드(244). 이 예에서, 각 필드는 철회가 허용되기 위해서 다음 액세스 요청의 요 청 마스터와 현재 미결중인 액세스 요청의 요청 마스터 간에 우선순위 델타(즉, 우선순위의 차이)가 얼마가 허용되어야 하는지를 나타낸다. 즉, 마스터 0 우선순위 델타 철회 제어 필드(240)는 현재 미결중인 액세스 요청을 철회하기 위해 현재 미결중인 액세스 요청의 요청 마스터에 관해 우선순위 델타 마스터 0이 얼마가 허용되어야 하는지(만약, 다음의 액세스 요청이 요청된다면)를 나타낸다.
일 실시예에서, 각 필드는 2-비트 값이 될 수 있고, 여기서 "00" 값은 0이상의 우선순위 델타가 필요함을 나타내고, "01" 값은 1이상의 우선순위 델타가 필요함을 나타내며, "10" 값은 2이상의 우선순위 델타가 필요함을 나타내고, "11" 값은 우선순위 델타에 관계없이 이 경우 철회가 허용되지 않음을 나타낸다. 그 밖의 n-비트 값들은 철회를 허용하기 위해 요청된 우선순위 델타들을 나타내는데 사용될 수 있다. 예를 들어, 도 12의 예를 참조하면, 마스터 0은 현재 미결중인 액세스 요청(addry)을 수행했고, 마스터 1은 다음의 액세스 요청(addrz)을 수행했다; 따라서, 만약 철회가 요청되면, 철회를 허용할지 여부를 결정하기 위해 마스터 0 우선순위 델타 철회 제어 필드(240)에 제공된 정보가 마스터 0 우선순위 필드(230) 및 마스터 1 우선순위 필드(232)(도 8을 참조하여 설명)와 함께 사용된다. 만약, 마스터 1 및 마스터 0 간의 우선순위 델타(여기서, 우선순위 델타=마스터 1 우선순위-마스터 0 우선순위)가 마스터 0 우선순위 델타 철회 제어 필드(240)에 의해 나타난 것과 같이 충분하다면, 철회가 허용된다. 만약, 마스터 0 우선순위 델타 철회 제어 필드(240)가 2이상의 델타가 필요함을 나타냄에도 불구하고 우선순위 델타가 1이라 면, 철회가 허용되지 않는다. 그러나 만약 우선순위 델타가 2였다면, 철회는 허용되었을 것이다. 만약 마스터 0 우선순위 델타 철회 제어 필드(240)가 델타가 0보다 크거나 동일함을 나타낸다면, 마스터 1이 적어도 마스터 0과 동일한 우선순위를 가진 동안에는 철회가 허용된다.
도 11은 도 7의 액세스 철회 제어 레지스터(214)의 또 다른 실시예를 도시한 것으로, 가장 높은 우선순위 마스터 철회 제어 필드(246), 지연 철회 제어 필드(248), 파킹 마스터 철회 제어 필드(250), 및 논-파킹(non-paking) 마스터(들) 철회 제어 필드(252)를 포함하는 다양한 서로 다른 필드들을 갖는다. 일 실시예에서, 필드들(246, 250, 252) 각각은 인가 또는 무효로 할 수 있는 1-비트 필드이다. 예를 들어, 만약 가장 높은 우선순위 마스터 철회 제어 필드(246)가 인가되면, 다음의 요청이 파킹 마스터로부터 있을 때(예컨대, 파킹 레지스터(212)의 파킹 마스터 필드(238)에 의해 나타내는), 현재 미결중인 액세스 요청의 철회가 허용된다. 논-파킹 마스터(들) 철회 제어 필드(252)가 인가되면, 다음의 요청이 논-파킹 마스터로부터 있을 때(예컨대, 파킹 마스터 필드(238)에 의해 나타내는 마스터와는 다른 임의의 마스터) 현재 미결중인 액세스 요청의 철회가 허용된다. 지연 철회 제어 필드(248)는 철회가 만약 허용되면 대기 상태의 d 클럭들 후에 실행되도록 지연 (d)을 제공할 수 있는데, 여기서 d는 0 이상의 임의의 정수가 될 수 있다. 예를 들어, 일 실시예에서, 만약 d가 0인 경우, 지연 철회가 가능하지 않다; 그러나, 만약 d가 1 이상인 경우, 현재 미결중인 액세스 요청의 철회(만약 허용되면)가 d 클럭들 만큼 지연된다. 대안적인 실시예에서, 만약 철회가 허용되면, 현재 진행중인 액세 스가 완료되는데 걸리는 시간이 지연 이상인 때에 그것이 오직 실제로 수행되도록 하기 위해 지연 값은 지연 (d)로 제공된다. 즉, 이 대안적인 실시예에서, 만약 현재 진행중인 액세스 요청이 지연 (d) 미만에 완료된다면, 설사 그것이 비록 다르게 허용되었다 하더라도 철회가 발생하지 않을 것이다. 대안적인 실시예에서, 지연 값은 철회가 발생할지 여부를 결정하기 위해, 현재 진행중인 액세스가 완료되는데 요구되는 시간의 길이와 대안적인 방식으로 비교될 수 있다. 즉, 일 실시예에서, 현재 미결중인 액세스의 철회(만약 허용되면)는 지연 값과 현재 진행중인 액세스 요청이 완료되는데 걸리는 시간과의 비교가 미리 결정된 결과로 나올 때 오직 발생한다.
도 10 및 도 11에서 필드들(240-252)에 의해 규정된 특성들 각각이 단독으로 또는 임의의 결합으로 사용될 수도 있고, 더 나아가 예컨대, 도 3의 필드들(100-104)에 의해 규정된 특성들 및/또는 도 4의 필드들(106-112) 및/또는 도 5의 필드들(114-128)과 같은 그 밖의 특성들과 결합되어 사용될 수 있음을 주의해야 한다. 더욱이, 액세스 철회 제어 레지스터(214)는 필요한 만큼의 임의의 수의 필드들을 갖는 임의의 수의 레지스터들(하나 이상)을 포함할 수 있다. 또한, 도 10 및 도 11의 철회 제어 필드들은 철회 또는 철회 레벨의 허용을 나타내기 위해 원하는 만큼의 임의의 수의 비트들을 포함할 수 있음을 주의해야 한다. 또는 임의의 유형의 저장 회로가 액세스 철회 제어 레지스터(214) 내에 저장된 액세스 철회 제어 정보를 저장하는데 사용될 수 있다.
따라서, 중재기가 어떻게 현재 미결중인 액세스 요청 또는 다음의 액세스 요 청의 특성들 또는 현재 미결중인 액세스 요청 및 다음의 액세스 요청 둘 다의 특성들을 이용하여 현재 미결중인 액세스 요청을 선택적으로 철회할 수 있는지가 충분히 인식될 수 있다. 이러한 방식으로, 지연을 줄이거나, 높은 우선순위 또는 중요성의 액세스들을 좀더 빨리 취하도록 허용함으로써 성능이 향상될 수 있다.
도 1, 도 2, 및 도 7이 양방향성 및 단방향성 도선들의 사용을 도시하고 있지만, 양방향성 및 단방향성 도선들의 서로 다른 결합이 대신 사용될 수 있다고 이해되어야 함을 주의해야 한다. 예를 들어, 다중 단방향성 도선들이 양방향성 도선을 대신하여 사용될 수 있다. 대안적으로, 양방향성 도선들이 다중 단방향성 도선들을 대신하여 사용될 수 있다. 신호들은 하나의 도선을 통해 직렬로 전달될 수도 있고 복수의 도선들을 통해 병렬로 전달될 수도 있다. 대안적으로, 신호들은 하나 또는 복수의 도선들에서 시간 다중(time multiplexed) 될 수도 있다.
전술한 설명에서, 발명은 특정 실시예들과 관련하여 설명되었다. 그러나 당업자라면 다양한 변형들 및 변경들이 청구항들에서 후술하는 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 충분히 인식할 수 있다. 예를 들어, 데이터 프로세싱 시스템(10)은 하나의 칩 또는 집적된 칩(IC) 또는 칩과 IC들의 결합 위에 위치할 수 있는 임의의 유형의 데이터 프로세싱 시스템이 될 수 있는 것으로 이해되어야 한다. 또한, 시스템 상호접속(200)은 마스터들 및 슬레이브들과 동일한 칩 또는 IC에 위치할 수 있거나, 마스터들 및 슬레이브들로부터 분리된 IC에 위치할 수도 있다. 따라서, 설명 및 도면들이 제한적 의미보다는 예시로서 간주되어야 하고, 모든 이러한 변형들은 본 발명의 범위 내에 포함되는 것을 의도한다.
이익들, 다른 장점들, 및 문제의 해결법들은 특정 실시예들과 관련하여 위에서 설명되었다. 그러나 이익들, 장점들, 문제의 해결법들, 및 발생하거나 더욱 주장되는 어떤 이익, 장점, 또는 해결방법을 이끌어낼 수 있는 어떤 구성요소(들)는 비판적인, 필수적인, 또는 본질적인 특징 또는 어떠한 클레임 또는 모든 클레임의 구성요소로서 분석되지는 않는다. 여기서 사용된 바와 같이, "포함하다", "포함하는" 또는 그것의 어떠한 다른 변형의 용어는 양립가능한 포함을 커버하기 위한 목적이고, 따라서 구성요소들의 리스트를 포함하는 프로세스, 방법, 물건, 또는 장치들은 단지 그들 구성요소만을 포함하지 않고, 명백히 리스팅되지 않은 다른 구성요소 또는 그러한 프로세스, 방법, 물건, 또는 장치에 본래적으로 있는 다른 구성요소들을 포함할 수 있다.
본 발명은, 감소된 지연을 가진 좀더 효율적인 버스 프로토콜 또는 중재방식을 허용하는 향상된 액세스 철회 방식들을 가진 데이터 프로세싱 시스템을 제공한다.

Claims (32)

  1. 복수의 마스터 포트들과 적어도 하나의 슬레이브 포트 간의 버스 중재를 갖는 데이터 프로세싱 시스템에서의 액세스 철회 방법에 있어서,
    철회가 허용 또는 불허되는 적어도 하나의 조건을 나타내는 액세스 철회 제어 정보를 저장하는 단계;
    제 2 액세스 어드레스에 대응하는 제 1 슬레이브 포트로의 제 2 액세스 요청이 진행중인 동안, 제 1 액세스 어드레스에 대응하는 상기 제 1 슬레이브 포트로의 제 1 액세스 요청을 승인하는 단계;
    상기 제 1 액세스 요청을 승인한 후, 제 3 액세스 어드레스에 대응하는 상기 제 1 슬레이브 포트로의 제 3 액세스 요청을 수신하는 단계;
    상기 제 1 액세스 요청의 철회를 요청하는 단계; 및
    상기 제 1 액세스 요청 또는 상기 제 3 액세스 요청 중 적어도 하나의 적어도 하나의 특성에 기초하여 상기 제 1 액세스 요청을 선택적으로 철회하기 위해 상기 액세스 철회 제어 정보를 사용하는 단계를 포함하는, 액세스 철회 방법.
  2. 제 1항에 있어서,
    상기 적어도 하나의 특성은 액세스 유형을 포함하는, 액세스 철회 방법.
  3. 제 2항에 있어서,
    상기 액세스 유형은 판독 또는 기록 액세스 중 하나인, 액세스 철회 방법.
  4. 제 2항에 있어서,
    상기 액세스 유형은 명령어 또는 데이터 액세스 중 하나인, 액세스 철회 방법.
  5. 제 2항에 있어서,
    상기 액세스 유형은 버스트 또는 논(non)-버스트 액세스 중 하나인, 액세스 철회 방법.
  6. 제 1항에 있어서,
    상기 제 1 액세스 요청은 제 1 마스터에 의해 요청되고, 상기 제 3 액세스 요청은 제 2 마스터에 의해 요청되며, 상기 적어도 하나의 특성은 상기 제 1 마스터의 우선순위 또는 상기 제 2 마스터의 우선순위 중 적어도 하나를 포함하는, 액세스 철회 방법.
  7. 제 1항에 있어서,
    상기 액세스 철회 제어 정보는 가장 높은 우선순위 마스터에 의한 철회가 허용되는 때를 나타내고,
    상기 제 1 액세스 요청을 선택적으로 철회하기 위해 상기 액세스 철회 제어 정보를 사용하는 단계는, 상기 제 2 마스터가 가장 높은 우선순위 마스터인지 여부를 결정하는 단계를 포함하는, 액세스 철회 방법.
  8. 제 1항에 있어서,
    상기 제 1 액세스 요청을 선택적으로 철회하는 것은 상기 제 1 액세스 요청 및 상기 제 2 액세스 요청의 각각의 적어도 하나의 특성에 기초하는, 액세스 철회 방법.
  9. 제 1항에 있어서,
    상기 제 1 액세스 요청은 제 1 마스터에 의해 요청되고, 상기 제 2 액세스 요청은 제 2 마스터에 의해 요청되며, 상기 적어도 하나의 특성은 상기 제 1 마스터 및 상기 제 2 마스터 간의 우선순위 차이를 포함하는, 액세스 철회 방법.
  10. 제 1항에 있어서,
    상기 액세스 철회 제어 정보는 지연 값을 제공하고, 만약 상기 제 1 액세스 요청의 철회가 허용되면, 상기 제 1 액세스 요청의 철회는 상기 지연 값 후까지 발생하지 않는, 액세스 철회 방법.
  11. 제 1항에 있어서,
    상기 액세스 철회 제어 정보는 지연 값을 제공하고,
    상기 제 1 액세스 요청의 철회가 허용되면, 상기 제 2 액세스 요청이 완료되는데 걸리는 시간과 상기 지연 값의 비교가 미리 결정된 결과를 가져오는 경우에만 상기 제 1 액세스 요청의 철회가 일어나는, 액세스 철회 방법.
  12. 제 1항에 있어서,
    상기 액세스 철회 제어 정보는 파킹 마스터에 의한 철회가 허용되는 때를 나타내고, 상기 제 1 액세스 요청 또는 상기 제 3 액세스 요청 중 적어도 하나의 상기 적어도 하나의 특성은 상기 제 1 액세스 요청 및 상기 제 3 액세스 요청 중 적어도 하나의 요청 마스터를 포함하는, 액세스 철회 방법.
  13. 제 12항에 있어서,
    상기 제 1 액세스 요청을 선택적으로 철회하기 위해 상기 액세스 철회 제어 정보를 사용하는 단계는, 상기 요청 마스터가 상기 파킹 마스터인지 여부를 결정하는 단계를 포함하는, 액세스 철회 방법.
  14. 제 1항에 있어서,
    상기 액세스 철회 제어 정보는 대응하는 어드레스 범위에 대해 철회가 허용 또는 불허되는 적어도 하나의 조건을 제공하고,
    상기 제 1 액세스 요청 또는 상기 제 3 액세스 요청 중 적어도 하나의 상기 적어도 하나의 특성은 상기 제 1 어드레스가 해당하는 어드레스 범위 또는 상기 제 3 어드레스가 해당하는 어드레스 범위 중 적어도 하나를 포함하는, 액세스 철회 방법.
  15. 제 1항에 있어서,
    상기 액세스 철회 제어 정보가 상기 적어도 하나의 특성에 기초하여 철회가 허용되는 것을 나타낸다면, 상기 선택적으로 철회하는 단계는:
    상기 제 3 액세스 요청을 위해 상기 제 1 액세스 요청을 철회하는 단계를 포함하는, 액세스 철회 방법.
  16. 제 1항에 있어서,
    상기 액세스 철회 제어 정보가 상기 적어도 하나의 특성에 기초하여 철회가 허용되는 것을 나타낸다면, 상기 선택적으로 철회하는 단계는:
    상기 제 1 액세스 요청 및 상기 제 3 액세스 요청을 재정렬하는(reordering) 단계를 포함하는, 액세스 철회 방법.
  17. 상호접속 회로에 있어서,
    제 1 마스터 포트;
    제 2 마스터 포트;
    슬레이브 포트;
    상기 제 1 마스터 포트, 상기 제 2 마스터 포트, 및 상기 슬레이브 포트와 연결된 중재 로직으로서, 상기 제 1 마스터 포트 및 상기 제 2 마스터 포트로부터 상기 제 1 슬레이브 포트로의 액세스 요청들을 중재하는 상기 중재 로직;
    액세스 요청의 철회가 허용되는 적어도 하나의 조건을 나타내는 철회 제어 정보를 저장하기 위한 철회 제어 저장 회로; 및
    상기 중재 로직 및 상기 철회 제어 저장 회로에 연결된 철회 제어 로직으로서, 상기 중재 로직으로부터의 철회 요청의 수신에 응답하여, 미결중인 액세스 요청 또는 다음에 수신된 액세스 요청 중 적어도 하나의 적어도 하나의 특성에 기초하여 상기 중재 로직에 의해 미리 승인된 미결중인 액세스 요청의 철회를 선택적으로 허용하기 위해 상기 철회 제어 정보를 사용하는 상기 철회 제어 로직을 포함하는, 상호접속 회로.
  18. 제 17항에 있어서,
    상기 중재 로직 및 상기 철회 제어 로직과 연결되고, 상기 제 1 마스터 포트 및 상기 제 2 마스터 포트에 연결된 어느 마스터가 파킹 마스터인지를 나타내기 위한 파킹 제어 레지스터 회로를 더 포함하고;
    상기 액세스 철회 제어 레지스터는 상기 파킹 마스터에 의한 액세스 요청의 철회가 허용되는 때를 나타내고, 상기 적어도 하나의 특성은 상기 미결중인 액세스 요청 또는 상기 다음에 수신된 액세스 요청 중 적어도 하나의 요청 마스터가 상기 파킹 마스터인지 여부를 포함하는, 상호접속 회로.
  19. 제 17항에 있어서,
    상기 중재 로직 및 상기 철회 제어 로직과 연결되고, 상기 제 1 마스터 포트 와 연결된 제 1 마스터와 상기 제 2 마스터 포트와 연결된 제 2 마스터의 각각에 대응하는 우선순위를 저장하기 위한 마스터 우선순위 저장 회로를 더 포함하고;
    상기 미결중인 액세스 요청 또는 상기 다음에 수신된 액세스 요청 중 적어도 하나의 상기 적어도 하나의 특성은 요청 마스터의 우선순위를 포함하는, 상호접속 회로.
  20. 제 19항에 있어서,
    상기 철회 제어 로직은 상기 미결중인 액세스 요청 및 상기 다음에 수신된 액세스 요청의 각각의 적어도 하나의 상기 적어도 하나의 특성에 기초하여 상기 미결중인 액세스 요청을 선택적으로 철회하고, 상기 적어도 하나의 특성은 상기 미결중인 액세스 요청의 요청 마스터 및 상기 다음에 수신된 액세스 요청의 요청 마스터 간의 우선순위 차이를 포함하는, 상호접속 회로.
  21. 제 19항에 있어서,
    상기 액세스 철회 제어 정보는 가장 높은 우선순위 마스터에 의한 철회가 허용되는 때를 나타내고, 상기 철회 제어 로직은 상기 미결중인 액세스 요청 및 상기 다음에 수신된 액세스 요청 중 적어도 하나의 상기 적어도 하나의 특성의 요청 마스터가 가장 높은 우선순위 마스터인지 여부를 결정하는, 상호접속 회로.
  22. 제 17항에 있어서,
    상기 액세스 철회 제어 정보는 지연 값을 제공하고, 상기 현재 미결중인 액세스 요청의 철회가 상기 철회 제어 로직에 의해 허용되면, 상기 현재 미결중인 액세스 요청의 철회가 상기 지연 값 크기의 클럭들 후에 발생하는, 상호접속 회로.
  23. 제 17항에 있어서,
    만약 상기 현재 미결중인 액세스 요청의 철회가 상기 철회 제어 로직에 의해 허용되면, 상기 상호접속 회로가 상기 다음에 수신된 액세스 요청을 위해 상기 현재 미결중인 액세스 요청을 철회하는, 상호접속 회로.
  24. 제 17항에 있어서,
    만약 상기 현재 미결중인 액세스 요청의 철회가 상기 철회 제어 로직에 의해 허용되면, 상기 상호접속 회로는 상기 현재 미결중인 액세스 요청과 상기 다음에 수신된 액세스 요청을 재정렬하는, 상호접속 회로.
  25. 제 17항에 있어서,
    상기 적어도 하나의 특성은 액세스 유형을 포함하는, 상호접속 회로.
  26. 제 25항에 있어서,
    상기 액세스 유형은 판독 또는 기록 액세스 중 하나인, 상호접속 회로.
  27. 제 25항에 있어서,
    상기 액세스 유형은 명령어 또는 데이터 액세스 중 하나인, 상호접속 회로.
  28. 제 17항에 있어서,
    상기 적어도 하나의 특성은 현재 미결중인 액세스 요청 또는 다음에 요청된 액세스 요청 중 적어도 하나가 해당하는 어드레스 범위를 포함하는, 상호접속 회로.
  29. 복수의 마스터 포트들과 적어도 하나의 슬레이브 포트 간에 버스 중재를 갖는 데이터 프로세싱 시스템에서의 액세스 철회 방법에 있어서,
    철회가 허용 또는 불허되는 적어도 하나의 조건을 나타내는 액세스 철회 제어 정보를 저장하는 단계;
    제 2 액세스 어드레스에 대응하는 제 1 슬레이브 포트로의 제 2 액세스 요청이 진행중인 동안, 제 1 마스터로부터 제 1 액세스 어드레스에 대응하는 상기 제 1 슬레이브 포트로의 제 1 액세스 요청을 승인하는 단계;
    상기 제 1 액세스 요청을 승인한 후, 제 2 마스터로부터 제 3 액세스 어드레스에 대응하는 상기 제 1 슬레이브 포트로의 제 3 액세스 요청을 수신하는 단계;
    상기 제 1 액세스 요청의 철회를 요청하는 단계; 및
    상기 제 1 마스터 및 상기 2 마스터 중 적어도 하나의 우선순위에 기초하여 상기 제 1 액세스 요청을 선택적으로 철회하기 위해 상기 액세스 철회 제어 정보를 사용하는 단계를 포함하는, 액세스 철회 방법.
  30. 제 29항에 있어서,
    상기 액세스 철회 제어 정보는 가장 높은 우선순위 마스터에 의한 철회가 허용되는 때를 나타내고, 상기 제 1 액세스 요청을 선택적으로 철회하기 위해 상기 액세스 철회 제어 정보를 사용하는 단계는 상기 제 2 마스터가 상기 가장 높은 우선순위 마스터인지 여부를 결정하는 단계를 포함하는, 액세스 철회 방법.
  31. 제 29항에 있어서,
    상기 액세스 철회 제어 정보는 철회를 허용하기 위한 상기 제 1 마스터 및 상기 제 2 마스터 간의 최소 우선순위 차이를 나타내는, 액세스 철회 방법.
  32. 제 31항에 있어서,
    상기 적어도 하나의 특성은 상기 제 1 마스터 및 상기 제 2 마스터 간의 우선순위 차이를 포함하는, 액세스 철회 방법.
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