JP2004318876A - マルチサイクル・データ転送要求のための分散型アービトレーションを管理する方法およびシステム - Google Patents
マルチサイクル・データ転送要求のための分散型アービトレーションを管理する方法およびシステム Download PDFInfo
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Abstract
【解決手段】マルチサイクル要求であることを示す標識が、スライス・アービタに提供され、もしマルチサイクル要求がある場合は、1つのスライス(第1のスライス)だけが、その関連するバスを許可される。この方法はさらに、第1のスライスよりも低いレイテンシーを有する他の要求元スライスからのいずれの要求についても、これら他の要求元スライスと最長レイテンシーを持つスライスとの間のレイテンシーの差を所定のサイクル・カウンタ値に加えた値、による時間が経過するまで、これをブロックする。この方法はまた、第1のスライスよりも高いレイテンシーを持つスライスからの要求を、所定のサイクル・カウンタ値から第1のスライスと当該高いレイテンシーを持つスライスとの間のレイテンシーの差を引いた値、による時間が経過するまで、ブロックする。
【選択図】図2
Description
1)いずれかのより低いレイテンシーを持つ要求がマルチサイクル動作のためのものである場合、最高レイテンシーの要求が単一サイクルであったか、それともマルチサイクルであったかに関係なく、その要求は表2の規則に従い許可をされない。
2)最高レイテンシーの要求が、単一サイクル動作のためのものである場合、他のより低いレイテンシーの単一サイクル要求が、表1の規則に従って許可される。
3)最高レイテンシーの要求がマルチサイクル動作のためのものである場合、他のより低いレイテンシーの単一サイクル要求は、もし当該要求がサイクル1で発生するか、または、表1に示した、要求元スライスをブロックするサイクルの前に発生した場合には、表1の規則に従って許可される。そのスライスについての当該特定のブロッキング・サイクルの後は、そのスライスから行われるいずれの要求も、表2の規則に従ってブロックされる。
12 命令シーケンサ・ユニット
13 プリフェッチ・ユニット
14 コア実行ユニット
15 浮動小数点ユニット
16 キャッシュ・インターフェイス・ユニット
17 L1キャッシュ
18 L2キャッシュ
19 バス・インターフェイス・ユニット
20 マルチプレクサ
22 コア・アービタ
24 スライス・アービタ
26 要求パス
28A バス
28B バス
28C バス
29 要求パイプライン
29A データ・パイプライン
Claims (23)
- 転送供給側の複数のスライスと転送受信側との間のアービトレーションを管理する方法であって、前記スライスが、複数の関連するバスを介して前記転送受信側に結合されており、前記複数のスライスのそれぞれが、前記転送受信側に至るまでの異なったレイテンシーを有しており、
前記複数のスライスのうちの1つまたは複数が関与する転送要求を受信するステップと、
前記転送要求が複数のデータ・サイクルを必要とするか否かを判断するステップと、
前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記複数のスライスのうちの第1のスライスだけに対して前記バスのうちの関連する1つを許可するステップと、
前記転送要求には複数のデータ・サイクルは必要でないと判断したことに応答して、前記転送要求に関わる前記複数のスライスのすべてに対して、関連するバスを許可するステップと、
を有する方法。 - 前記複数のスライスのうちの前記第1のスライスとして、前記転送要求に関わる前記複数のスライスのうちで最高レイテンシーを持つものを選択するステップ、をさらに有する、請求項1に記載の方法。
- 前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記転送供給側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからの要求を、所定のサイクル・カウンタ値の期間に、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第2のスライスの持つ前記レイテンシーとの間の差を加えた値、による時間が経過するまでブロックするステップ、をさらに有する、請求項1に記載の方法。
- 前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記転送供給側において、前記第1のスライスからの更なる要求を、所定のサイクル・カウンタ値による時間が経過するまでブロックするステップ、をさらに有する、請求項1に記載の方法。
- 前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記転送供給側において、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第2のスライスからの要求を、前記所定のサイクル・カウンタ値から、前記第2のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差を引いた値、による時間が経過するまでブロックするステップ、をさらに有する、請求項4に記載の方法。
- 前記複数のスライスのうちの前記第1のスライスとして、前記要求に関わる前記複数のスライスのうちで最高レイテンシーを持つものを選択するステップと、
前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記転送供給側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第3のスライスからの要求を、所定のサイクル・カウンタ値に、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第3のスライスの持つ前記レイテンシーとの間の差を加えた値、による時間が経過するまでブロックするステップと、
をさらに有する、請求項5に記載の方法。 - 前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからの要求を、所定のサイクル・カウント値による時間が経過するまでキルするステップ、をさらに有する、請求項6に記載の方法。
- 前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからの要求であって、前記許可の後、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第2のスライスの持つ前記レイテンシーとの間の差による時間の範囲内に行われた要求をキルするステップと、
前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第3のスライスからの要求のアービトレーションを、前記第3のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差による時間が経過したときに、受け入れるステップと、
をさらに有する、請求項6に記載の方法。 - 前記転送要求には複数のデータ・サイクルが必要であると判断したことに応答して、前記転送供給側において、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第2のスライスからの要求を、所定のサイクル・カウンタ値から、前記第2のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差を引いた値、による時間が経過するまでブロックするステップ、をさらに有する、請求項1に記載の方法。
- 前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからのマルチサイクル要求であって、前記許可の後、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第2スライスの持つレイテンシーとの間の差による時間の範囲内に行われたマルチサイクル要求をキルするステップ、をさらに有する、請求項1に記載の方法。
- 前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからの要求を、所定のサイクル・カウント値による時間が経過するまでキルするステップ、をさらに有する、請求項1に記載の方法。
- 前記転送受信側において、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第2のスライスからのマルチサイクル要求のアービトレーションを、前記第2のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差による時間が経過したときに、受け入れるステップ、をさらに有する、請求項1に記載の方法。
-
プロセッサ内にあり、転送要求に関連するデータを受信する転送受信ユニットと、
前記転送受信ユニットに結合され、また、それぞれに前記転送受信ユニットに複数のバスのうちの関連する1つのバスによって結合されている複数のスライスを有する、リソースであって、前記複数のスライスが、前記転送受信ユニットに至るまでの異なった要求レイテンシーを有する、リソースと、
前記バスについての要求を調停するため前記複数のスライスに結合されたスライス・アービタであって、前記スライス・アービタが、個々の要求がマルチサイクル転送要求であるか否か、についての指示を生成するための回路を含み、それによって前記スライス・アービタの動作が前記指示の状態に従って変更されるスライス・アービタと、
を有するプロセッサ。 - 前記スライス・アービタが、前記指示がマルチサイクル転送要求を示している場合には、前記複数のスライスのうちの第1のスライスだけに対して前記バスのうちの関連する1つを許可し、また、前記要求が単一サイクル転送要求である場合には、関係するすべてのスライスに対して、関連するバスを許可する、請求項13に記載のプロセッサ。
- 前記スライス・アービタが、前記複数のスライスのうちの前記第1のスライスとして、要求に関わる前記複数のスライスのうちの最高レイテンシーを持つスライスを選択する、請求項14に記載のプロセッサ。
- 前記スライス・アービタが、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからの要求を、所定のサイクル・カウンタ値に、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第2のスライスの持つ前記レイテンシーとの間の差を加えた値、による時間が経過するまでブロックする、請求項14に記載のプロセッサ。
- 前記スライス・アービタが、前記第1のスライスからの追加の要求を、所定のサイクル・カウンタ値による時間が経過するまでブロックする、請求項14に記載のプロセッサ。
- 前記スライス・アービタが、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第2のスライスからの要求を、前記所定のサイクル・カウンタ値から、前記第2のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差を引いた値、による時間が経過するまでブロックする、請求項14に記載のプロセッサ。
- 前記複数のスライスに結合され、前記転送受信ユニットにおいて前記スライス・アービタの行った決定を履行するための、コア・アービタをさらに有し、また、前記コア・アービタが、前記許可の後、所定のカウンタ値による時間が経過するまでの間に行われた、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからのマルチサイクル要求をキルするためのカウンタ回路を有する、請求項14に記載のプロセッサ。
- 前記複数のスライスに結合され、前記転送受信ユニットにおいて前記スライス・アービタの行った決定を履行するための、コア・アービタをさらに有し、また、前記コア・アービタが、前記複数のスライスのうちの前記第1のスライスよりも低いレイテンシーを持つ第2のスライスからのマルチサイクル要求であって、前記許可の後、前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーと前記第2スライスの持つ前記レイテンシーとの間の差による時間の範囲内で行われたマルチサイクル要求をキルするための回路を有する、請求項14に記載のプロセッサ。
- 前記複数のスライスに結合され、前記転送受信ユニットにおいて前記スライス・アービタの行った決定を履行する、コア・アービタをさらに有し、また、前記コア・アービタが、前記複数のスライスのうちの前記第1のスライスよりも高いレイテンシーを持つ第2のスライスからのマルチサイクル転送要求を、前記第2のスライスの持つ前記レイテンシーと前記複数のスライスのうちの前記第1のスライスの持つ前記レイテンシーとの間の差による時間が経過したときに調停するための回路を有する、請求項14に記載のプロセッサ。
- プロセッサ内の転送受信ユニットと、
前記転送受信ユニットに結合されており、また、前記転送受信ユニットに至るまでの異なったレイテンシーを持つ複数のスライスを有する、リソースと、
前記複数のスライスに結合され、前記複数のスライスを前記転送受信ユニットに結合するバスのための要求を調停する、スライス・アービタと、
個々の要求がマルチサイクル転送要求か否かを判断する手段であって、それにより前記スライス・アービタの動作が前記指示の状態に従って変更される手段と、
を有するプロセッサ。 - 前記複数のスライスに結合され、前記転送受信ユニットにおいて前記スライス・アービタによって行われた決定を履行する、コア・アービタと、
前記決定手段が、個々の要求がマルチサイクル転送要求であると判断したことに応答して、前記スライスから前記転送受信ユニットに供給される転送データの到来順序を維持する手段と、
をさらに有する、請求項22に記載のプロセッサ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/411,463 US6950892B2 (en) | 2003-04-10 | 2003-04-10 | Method and system for managing distributed arbitration for multicycle data transfer requests |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004318876A true JP2004318876A (ja) | 2004-11-11 |
JP3919765B2 JP3919765B2 (ja) | 2007-05-30 |
Family
ID=33130986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004112522A Expired - Fee Related JP3919765B2 (ja) | 2003-04-10 | 2004-04-06 | アービトレーションを管理する方法およびプロセッサ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6950892B2 (ja) |
JP (1) | JP3919765B2 (ja) |
CN (1) | CN100373360C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234660A (ja) * | 2007-03-22 | 2008-10-02 | Arm Ltd | マルチサイクル調停を実行するデータ処理装置と方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8386648B1 (en) | 2003-06-26 | 2013-02-26 | Nvidia Corporation | Hardware support system for accelerated disk I/O |
US8683132B1 (en) | 2003-09-29 | 2014-03-25 | Nvidia Corporation | Memory controller for sequentially prefetching data for a processor of a computer system |
US8356142B1 (en) | 2003-11-12 | 2013-01-15 | Nvidia Corporation | Memory controller for non-sequentially prefetching data for a processor of a computer system |
US8700808B2 (en) * | 2003-12-01 | 2014-04-15 | Nvidia Corporation | Hardware support system for accelerated disk I/O |
US7143220B2 (en) * | 2004-03-10 | 2006-11-28 | Intel Corporation | Apparatus and method for granting concurrent ownership to support heterogeneous agents in on-chip busses having different grant-to-valid latencies |
US7304974B2 (en) * | 2004-05-14 | 2007-12-04 | Cisco Technology, Inc. | Supporting a network behind a wireless station |
US8356143B1 (en) | 2004-10-22 | 2013-01-15 | NVIDIA Corporatin | Prefetch mechanism for bus master memory access |
US7490200B2 (en) * | 2005-02-10 | 2009-02-10 | International Business Machines Corporation | L2 cache controller with slice directory and unified cache structure |
US7469318B2 (en) * | 2005-02-10 | 2008-12-23 | International Business Machines Corporation | System bus structure for large L2 cache array topology with different latency domains |
US7366841B2 (en) * | 2005-02-10 | 2008-04-29 | International Business Machines Corporation | L2 cache array topology for large cache with different latency domains |
US7809874B2 (en) * | 2006-06-21 | 2010-10-05 | International Business Machines Corporation | Method for resource sharing in a multiple pipeline environment |
US20100281289A1 (en) * | 2007-11-21 | 2010-11-04 | Kun-Yung Chang | Bidirectional Memory Interface with Glitch Tolerant Bit Slice Circuits |
US8356128B2 (en) * | 2008-09-16 | 2013-01-15 | Nvidia Corporation | Method and system of reducing latencies associated with resource allocation by using multiple arbiters |
US8370552B2 (en) * | 2008-10-14 | 2013-02-05 | Nvidia Corporation | Priority based bus arbiters avoiding deadlock and starvation on buses that support retrying of transactions |
US8698823B2 (en) | 2009-04-08 | 2014-04-15 | Nvidia Corporation | System and method for deadlock-free pipelining |
TW201123732A (en) * | 2009-12-31 | 2011-07-01 | Ind Tech Res Inst | Processing devices |
US9588994B2 (en) | 2012-03-02 | 2017-03-07 | International Business Machines Corporation | Transferring task execution in a distributed storage and task network |
US9569385B2 (en) | 2013-09-09 | 2017-02-14 | Nvidia Corporation | Memory transaction ordering |
KR102643803B1 (ko) * | 2018-11-15 | 2024-03-05 | 삼성전자주식회사 | 멀티 호스트 컨트롤러와 이를 포함하는 반도체 장치 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5388228A (en) * | 1987-09-30 | 1995-02-07 | International Business Machines Corp. | Computer system having dynamically programmable linear/fairness priority arbitration scheme |
US5228134A (en) * | 1991-06-04 | 1993-07-13 | Intel Corporation | Cache memory integrated circuit for use with a synchronous central processor bus and an asynchronous memory bus |
US5392422A (en) * | 1992-06-26 | 1995-02-21 | Sun Microsystems, Inc. | Source synchronized metastable free bus |
EP0707269A1 (en) * | 1994-10-11 | 1996-04-17 | International Business Machines Corporation | Cache coherence network for a multiprocessor data processing system |
US5623672A (en) * | 1994-12-23 | 1997-04-22 | Cirrus Logic, Inc. | Arrangement and method of arbitration for a resource with shared user request signals and dynamic priority assignment |
US5987549A (en) * | 1996-07-01 | 1999-11-16 | Sun Microsystems, Inc. | Method and apparatus providing short latency round-robin arbitration for access to a shared resource |
EP0832459B1 (en) * | 1996-03-15 | 2005-06-29 | Sun Microsystems, Inc. | Split transaction snooping bus and method of arbitration |
US5933610A (en) * | 1996-09-17 | 1999-08-03 | Vlsi Technology, Inc. | Predictive arbitration system for PCI bus agents |
US5884051A (en) * | 1997-06-13 | 1999-03-16 | International Business Machines Corporation | System, methods and computer program products for flexibly controlling bus access based on fixed and dynamic priorities |
US6275888B1 (en) * | 1997-11-19 | 2001-08-14 | Micron Technology, Inc. | Method for configuring peer-to-peer bus bridges in a computer system using shadow configuration registers |
US6700899B1 (en) * | 1998-02-03 | 2004-03-02 | Broadcom Corporation | Bit slice arbiter |
GB9805479D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
US6446151B1 (en) * | 1999-09-29 | 2002-09-03 | Agere Systems Guardian Corp. | Programmable time slot interface bus arbiter |
US6910092B2 (en) * | 2001-12-10 | 2005-06-21 | International Business Machines Corporation | Chip to chip interface for interconnecting chips |
-
2003
- 2003-04-10 US US10/411,463 patent/US6950892B2/en not_active Expired - Fee Related
-
2004
- 2004-04-06 JP JP2004112522A patent/JP3919765B2/ja not_active Expired - Fee Related
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008234660A (ja) * | 2007-03-22 | 2008-10-02 | Arm Ltd | マルチサイクル調停を実行するデータ処理装置と方法 |
US8667199B2 (en) | 2007-03-22 | 2014-03-04 | Arm Limited | Data processing apparatus and method for performing multi-cycle arbitration |
Also Published As
Publication number | Publication date |
---|---|
CN100373360C (zh) | 2008-03-05 |
US6950892B2 (en) | 2005-09-27 |
JP3919765B2 (ja) | 2007-05-30 |
US20040205275A1 (en) | 2004-10-14 |
CN1551002A (zh) | 2004-12-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070213 |
|
R150 | Certificate of patent or registration of utility model |
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