JPH11212903A - データ処理システム、周辺装置及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵの負担を軽減してＤＭＡ転送を行なう
ことができるシステムを提供する。 【解決手段】 ＣＰＵ（３）を介さずに転送要求元の入
出力デバイス（６５）がバス（６０）上に、データ転送
要求（ＴＲ）と共に、転送チャンネル、転送アドレス、
転送回数、等を指定するデータ転送設定コマンド（ＤＴ
Ｒ）を出力する。データ転送設定コマンドにより、デー
タ転送制御情報がダイレクトメモリアクセス制御手段
（８，１００）に設定され、入出力デバイスと転送アド
レスで指定されるメモリなどとの間で、ＤＭＡ転送が開
始される。データ転送要求元の入出力デバイスは、マイ
クロコンピュータ（１）の処理状態を意識することな
く、データ転送を行いたい時、そのタイミングでデータ
転送処理を行うことができ、入出力デバイス主体のデー
タ転送が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセス制御手段を内蔵したマイクロコンピュータ、そ
れに接続される周辺装置、更には当該マイクロコンピュ
ータを用いたデータ処理システムに関し、マルチタスク
による高速動作を企図したコンピュータシステムに適用
して有効な技術に関する。

【０００２】

【従来の技術】今日、マイクロコンピュータのデータ処
理能力の向上が求められてきている。ＣＰＵ（Central
Processing Unit：中央処理装置）が負担すべきデータ
処理量が多くなると、マイクロコンピュータのデータ処
理能力を向上させるのは難しくなる。そこで、ＣＰＵに
代わってデータ転送制御を行なうための周辺モジュール
を組み込むことによって、ＣＰＵのデータ処理負担を分
散させることが行われている。そのような周辺モジュー
ルとして例えばＤＭＡＣ（Direct Memory AccessContro
ller：ダイレクトメモリアクセスコントローラ）があ
る。

【０００３】ＤＭＡＣを内蔵した従来のマイクロコンピ
ュータは、ＤＭＡ転送を行う際、ＣＰＵがＤＭＡＣにデ
ータ転送に必要な制御情報（転送アドレス、転送回数、
転送モード、転送方向等）を初期設定していた。

【０００４】尚、ダイレクトメモリアクセスコントロー
ラについて記載された文献の例としては、1996年4月19
日に日経BP社発行の「コンピュータの構成と設計[下]」
第520頁及び第521頁がある。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者らが検討したところでは、ＣＰＵのデータ処理状況や
外部データバスの使用状況等によっては、ＣＰＵがＤＭ
ＡＣにデータ転送制御情報を初期設定するのに時間がか
かり過ぎる場合があり、結果的にデータ転送処理に時間
がかかってしまうことが有ることが判明した。このた
め、データ転送要求元が要求するタイミングでデータ転
送を開始、終了できない場合がある。また、データ転送
制御情報の設定にＣＰＵを使うので、その間、ＣＰＵを
他の処理に振り分ける事ができず、マイクロコンピュー
タのデータ処理性能を低下させる虞もある。これは、シ
ステム全体の性能を低下させる一つの要因でもある。

【０００６】本発明の目的は、ＣＰＵに負担をかけずに
データ転送制御情報を設定してダイレクトメモリアクセ
スを行なうことができるマイクロコンピュータ及びデー
タ処理システムを提供することにある。

【０００７】本発明の別の目的は、データ転送要求元か
らの要求に即座に応答してダイレクトメモリアクセスに
よるデータ転送をに開始することができるマイクロコン
ピュータ及びデータ処理システムを提供することにあ
る。

【０００８】本発明の更に別の目的は、データ転送要求
を発するのに適した周辺装置を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、データ転送を行う際には、ＣＰ
Ｕ（３）を介さずに転送要求元である入出力デバイス
（６５）がバス（６０）上に、データ転送要求（ＴＲ）
と共に、転送チャンネル、転送アドレス、転送回数、転
送モード、転送方向等を指定するデータ転送設定コマン
ド（ＤＴＲ）を出力する。このデータ転送設定コマンド
により、ダイレクトメモリアクセス制御手段（８，１０
０）にデータ転送制御情報が設定され、データ転送要求
元の入出力デバイスと転送アドレスで指定されるメモリ
などとの間で、ダイレクトメモリアクセス制御によるデ
ータ転送が開始される。これにより、データ転送要求元
の入出力デバイスは、マイクロコンピュータ（１）の処
理状態を意識することなく、データ転送を行いたい時、
そのタイミングでデータ転送処理を行うことができ、入
出力デバイス主体のデータ転送が可能になる。このと
き、ＣＰＵはデータ転送制御情報の初期設定を要しない
から、ＣＰＵには負担をかけず、その間、ＣＰＵを他の
処理に振り分けることができ、マイクロコンピュータの
データ処理性能、そしてデータ処理システムのデータ処
理性能を、全体的に向上させることに寄与する。

【００１２】更に詳しくは、データ処理システムは、マ
イクロコンピュータ（１）と、メモリ（６００）と、入
出力デバイス（６５）とがバス（６０，６１）に共通接
続されて成る。前記マイクロコンピュータは、中央処理
装置（３）と、前記中央処理装置から又は前記バスを介
して外部から与えられるデータ転送制御情報に基づいて
データ転送制御を行なう複数のデータ転送チャネルを有
するダイレクトメモリアクセス制御手段（８，１００）
と、前記中央処理装置、ダイレクトメモリアクセス制御
手段及び前記入出力デバイスから与えられるバス権要求
の競合を調停すると共に前記バスに対するバスサイクル
を制御するバスステートコントローラ（５）とを含む。
前記入出力デバイスは、バス権を獲得してダイレクトメ
モリアクセス制御手段にデータ転送要求（ＴＲ）を行な
うと共に前記バスにダイレクトメモリアクセス制御手段
の動作を制御するためのデータ転送設定コマンド（ＤＴ
Ｒ）を出力し、それに対するマイクロコンピュータから
の応答（ＴＤＡＣＫ）に同期して、ダイレクトメモリア
クセス制御手段によるデータ転送制御のデータ転送要求
元として前記バスに対するデータ出力又はデータ入力動
作を行なう。前記ダイレクトメモリアクセス制御手段
は、前記データ転送設定コマンドによって初期設定され
た前記データ転送制御情報に従ってデータ転送制御を行
なう第１動作（第１通常データ転送動作）を実行するこ
とができる。

【００１３】この第1動作では、上述の通り、ＣＰＵを
介することなく、データ転送を要求する入出力デバイス
がデータ転送制御情報を設定して、データ転送制御を開
始させることができる。ここで、ＣＰＵの処理は、多岐
に亘っており、ダイレクトメモリアクセス制御手段にデ
ータ転送制御情報を設定すべきとき、ＣＰＵが他の処理
を行なっている場合には、その処理が終わるのを待っ
て、或いは割り込みなどによってＣＰＵの処理を終わら
せなければならず、データ転送制御条件を設定するのに
時間を要する場合が多々有ると想定される。また、転送
開始、終了のタイミングを掴めない為にシステムを構築
をする上でも性能に影響を及ぼすることが予想される。
上述の如く、ＣＰＵを介さずに直接、入出力デバイスが
データ転送制御情報を設定する事により、ＣＰＵの処理
状況には関係無くデータ転送を開始でき、データ転送処
理性能を向上させることができ、データ転送処理時間を
短縮することができる。

【００１４】また、前記ダイレクトメモリアクセス制御
手段は、前記第１動作の後、前記入出力デバイスからデ
ータ転送要求（ＴＲ）と共に供給されるデータ転送設定
コマンド（ＤＴＲ）が特定の第１状態（ＭＤ１，ＭＤ０
＝“０，０”）であることを検出することにより、前記
第１動作と同じデータ転送チャネルを用いて、前記初期
設定された前記データ転送制御情報に従ったデータ転送
制御を行なう第２動作（第１ハンドシェークプロトコル
転送動作）を実行することができる。初期設定条件の変
更を要しない場合のデータ転送要求を簡単に行なう事が
できる。

【００１５】また、前記ダイレクトメモリアクセス制御
手段は、前記第１動作又は第２動作の後、前記入出力デ
バイスから前記データ転送設定コマンドを伴うことなく
データ転送要求（ＴＲ）が与えられることにより、直前
のデータ転送動作と同じデータ転送チャネルを用いて、
前記初期設定された前記データ転送制御情報に従ったデ
ータ転送制御を行なう第３動作（第２ハンドシェークプ
ロトコル転送動作）を実行することができる。この場合
には、直前のデータ転送チャンネル及びデータ転送制御
情報が、データ転送に際して使われるため、これらを設
定するために、入出力デバイスはバス権を獲得しなくて
も、データ転送を開始することができる。

【００１６】更に、前記ダイレクトメモリアクセス制御
手段は、前記ＣＰＵによって前記データ転送制御情報が
初期設定された後、前記入出力デバイスから前記データ
転送設定コマンド（ＤＴＲ）を伴って前記データ転送要
求（ＴＲ）が与えられることにより、そのデータ転送設
定コマンドで特定されるデータ転送チャネルを用いて、
前記ＣＰＵによって初期設定された前記データ転送制御
情報に従ったデータ転送制御を行なう第４動作（第２通
常データ転送動作）を実行することができる。ＣＰＵに
よる初期設定状態を用いる事によっても、入出力デバイ
スは自らデータ転送を起動することができる。

【００１７】そして、前記ダイレクトメモリアクセス制
御手段は、前記ＣＰＵによって前記データ転送制御情報
が初期設定された後、前記入出力デバイスから前記デー
タ転送設定コマンドを伴うことなくデータ転送要求（Ｔ
Ｒ）が与えられることにより、直前のデータ転送動作と
同じデータ転送チャネルを用いて、前記初期設定された
前記データ転送制御情報に従ったデータ転送制御を行な
う第５動作（第３通常データ転送動作）を実行すること
ができる。この場合も、以前に設定されたデータ転送制
御情報が使われるため、入出力デバイスは、バス権を獲
得することなくデータ転送を開始させることができる。

【００１８】また、前記ダイレクトメモリアクセス制御
手段は、前記入出力デバイスから供給されるデータ転送
設定コマンドが特定の第２状態（ＩＤ１，ＩＤ０＝
“０，０”、ＭＤ１，ＭＤ０＝“０，０”、ＳＺ２，Ｓ
Ｚ１，ＳＺ０＝“１，１，１”）にされていることを検
出することにより、データ転送制御動作を強制終了する
ことができる。これにより、入出力デバイスはデータ転
送の必要なとき、既に動作しているダイレクトメモリア
クセス制御手段によるデータ転送動作を停止させる事が
でき、最も高い優先度を以ってデータ転送を要求するこ
とができる。

【００１９】

【発明の実施の形態】ここでは、本発明の理解を容易化
するために、先ず、マイクロコンピュータ及びデータ処
理システムを全体的に説明しながら、データ転送要求元
となる外部入出力デバイス（外部Ｉ／Ｏ）が主体となっ
てＤＭＡＣにデータ転送制御情報を設定し、また、外部
入出力デバイスがＤＭＡＣにデータ転送を要求する、と
いう動作の概略を説明する。その後で、それら機能（外
部Ｉ／Ｏによるデータ転送設定機能）を詳細に説明す
る。

【００２０】《マイクロコンピュータ》図２には本発明
の一例に係るマイクロコンピュータが示される。同図に
示されるマイクロコンピュータ１は、特に制限されない
が、単結晶シリコンのようなの1個の半導体基板に集積
回路化されて構成される。マイクロコンピュータ１は浮
動小数点ユニット（ＦＰＵとも称する）２を持つ。更
に、マイクロコンピュータ１は、整数を操作することが
できる中央処理装置（ＣＰＵとも称する）３を備える。
マイクロコンピュータ１は、特に制限されないが、１６
ビット固定長命令セットを備えた３２ビットＲＩＳＣ
（Reduced Instruction Set Computer：縮小命令セット
コンピュータ）アーキテクチャを有する。

【００２１】図２において参照符号４で示されるものは
アドレス変換・キャッシュユニットである。ＣＰＵ３に
よる命令アクセスとデータアクセスを並列化できるよう
に、アドレス変換・キャッシュユニット４は、命令用の
命令アドレス変換バッファ（命令ＴＬＢとも称する）４
０と、データ用のユニファイドアドレス変換バッファ
（ユニファイドＴＬＢとも称する）４１を別々に持ち、
また、命令キャッシュメモリ４２とデータキャッシュメ
モリ４３も夫々個別化されている。キャッシュ・アドレ
ス変換バッファコントローラ（キャッシュＴＬＢコント
ローラとも称する）４４はアドレス変換・キャッシュユ
ニット４を全体的に制御する。

【００２２】図２において参照符号５で示されているも
のはバスステートコントローラ（バスコントローラ）で
あり、３２ビットのデータバス５０及び２９ビットのア
ドレスバス５１を介して前記アドレス変換・キャッシュ
ユニット４に接続されている。このバスステートコント
ローラ５にはデータバス５４及びアドレスバス５５を介
してＤＭＡＣ８が接続されている。

【００２３】ＤＭＡＣ８に対するデータ転送制御情報の
設定は、ＣＰＵ3によって又はマイクロコンピュータ１
の外部からＤＤＴ１００を介して行なわれる。前記ＤＤ
Ｔ１００は、マイクロコンピュータ１の外部から与えら
れるデータ転送制御情報などをＤＭＡＣ８に与えるため
のブリッジ回路である。

【００２４】マイクロコンピュータ１において前記ＣＰ
Ｕ３及びＤＭＡＣ８がバスマスタモジュールを構成す
る。マイクロコンピュータ１による外部アクセスは、64
ビットのデータバス５２及びアドレスバス５３を介して
前記バスステートコントローラ５に接続された外部バス
インタフェース回路６で行う。外部バスインタフェース
回路６は外部データバス６０及び外部アドレスバス６１
に接続される。また、バスステートコントローラ５から
は、外部に設けられるところのメモリに対するストロー
ブ信号ＲＡＳ，ＣＡＳ及びライトイネーブル信号ＷＥ等
が出力される。

【００２５】マイクロコンピュータ１は、１６ビットの
周辺データバス５６及び周辺アドレスバス５７に接続さ
れた内蔵周辺回路として、クロックパルスジェネレータ
（ＣＰＧとも称する）７０、割り込み制御回路７１、シ
リアルコミュニケーションインタフェースコントローラ
（ＳＣＩ１，ＣＳＩ２）７２、リアルタイムクロック回
路７３及びタイマ７４を有する。それら周辺回路は前記
バスステートコントローラ５を介してＣＰＵ３又はＤＭ
ＡＣ８によってアクセスされる。また、前記クロックパ
ルスジェネレータ７０からは、システムクロックに同期
したクロック信号ＣＬＫが出力される。このマイクロコ
ンピュータ１は、このシステムクロック信号ＣＬＫに同
期して、例えば外部からデータを取り込む。

【００２６】前記バスステートコントローラ５は、ＣＰ
Ｕ３やＤＭＡＣ８によるアクセス対象回路（アクセス対
象とされるアドレスエリア）に応じて、アクセスデータ
サイズ、アクセスタイム、ウェイトステートを決定し、
周辺バス５６，５７、そして外部バス６０，６１に対す
るバスアクセスを制御する。更にバスステートコントロ
ーラ５は、キャッシュＴＬＢコントローラ４４、ＤＭＡ
Ｃ８及び外部からのバス使用要求の競合を調停したりす
る。バスステートコントローラ５に含まれるデータバッ
ファ５８は、内部バス５０，５１、周辺バス５６，５
７、外部バス６０，６１に接続される回路の動作速度の
差を吸収するために転送データを一時的にラッチする。
更に、ＤＭＡＣ８によるデータ転送制御では、ＤＭＡＣ
８はデータバッファ５８にラッチされたデータを採り込
まず、データバッファ５８から転送先にデータを転送す
る。これにより、ＤＭＡＣ８とデータバッファ５８との
間の無駄なデータ転送を省くようにデータ転送が行われ
る。

【００２７】前記ＣＰＵ３は、命令をフェッチするとき
３２ビットの命令アドレスバス３０に命令アドレスを出
力し、命令データバス３１に出力された命令をフェッチ
する。また、ＣＰＵ３は、３２ビットのデータアドレス
バス３２にデータアドレスを出力し、３２ビットのデー
タバス３３を介してデータのリード（ロード）を行い、
３２ビットのデータバス３４を介してデータのライト
（ストア）を行う。前記命令アドレス及びデータアドレ
スは論理アドレスである。

【００２８】前記ＦＰＵ２は、特に制限されないが、デ
ータキャッシュメモリ４３などをアクセスするためのメ
モリアドレシング能力を備えていない。ＣＰＵ３がＦＰ
Ｕ２に代わってデータをアクセスするためのアドレシン
グ動作を行う。これは、ＦＰＵ２のメモリアドレシング
回路の必要性を取り除いてチップ面積を節約するためで
ある。ＦＰＵ２へのデータのロードは３２ビットのデー
タバス３３と３２ビットのデータバス３５を介して行
い、ＦＰＵ２からのデータのストアは６４ビットのデー
タバス３６を介して行う。ＦＰＵ２からＣＰＵ３へのデ
ータ転送は前記６４ビットデータバス３６の下位３２ビ
ットを用いて行われる。

【００２９】ＣＰＵ３はＦＰＵ２のためにデータフェッ
チを行なうだけでなく、ＦＰＵ２のための浮動小数点命
令を含む全ての命令をフェッチする。ＣＰＵ３がフェッ
チした浮動小数点命令は３２ビットのデータバス３４を
介してＣＰＵ３からＦＰＵ２に与えられる。

【００３０】マイクロコンピュータ１は、特に制限され
ないが、３２ビットの仮想アドレスで規定される仮想ア
ドレス空間と２９ビットの物理アドレスで規定される物
理アドレス空間を扱う。仮想アドレスを物理アドレスに
変換するためのアドレス変換情報は仮想ページ番号とそ
れに対応される物理ページ番号を含んでいる。アドレス
変換テーブルはマイクロコンピュータ１の図示を省略す
る外部メモリに形成される。図示を省略したこの外部メ
モリ内に設けられているところのアドレス変換テーブル
のアドレス変換情報のうち、最近利用されたものが前記
命令ＴＬＢ４０とユニファイドＴＬＢ４１に格納される
ことになる。その制御は、例えばマイクロコンピュータ
１のオペレーティングシステムが行う。

【００３１】前記データ用のユニファイドＴＬＢ４１は
データ及び命令のアドレス変換情報を最大６４エントリ
格納する。このユニファイドＴＬＢ４１は、データフェ
ッチのためにＣＰＵ３がデータアドレスバス３２に出力
する仮想アドレスの仮想ページ番号に応ずる物理ページ
番号をアドレス変換情報から連想検索して、その仮想ア
ドレスを物理アドレスに変換する。

【００３２】前記命令用の命令ＴＬＢ４０は命令専用の
アドレス変換情報を最大４エントリ格納する。特に命令
ＴＬＢ４０が保有するエントリは、ユニファイドＴＬＢ
４１が保有する命令アドレスのアドレス変換情報の一部
とされる。すなわち、連想検索により命令ＴＬＢ４０に
目的とするアドレス変換情報がないことが分かると、そ
のアドレス変換情報はユニファイドＴＬＢ４１から命令
ＴＬＢ４０へ供給される。この命令ＴＬＢ４０は、命令
フェッチのためにＣＰＵ３が命令アドレスバス３０に出
力する仮想アドレスの仮想ページ番号に応ずる物理ペー
ジ番号をアドレス変換情報から連想検索する。検索の結
果、目的とするアドレス変換情報がある場合（ＴＬＢヒ
ット）、そのアドレス変換情報を用いて、当該仮想アド
レスを物理アドレスに変換する。前記検索の結果、目的
とするアドレス変換情報がない場合（ＴＬＢミス）、前
記ユニファイドＴＬＢ４１から目的とするアドレス変換
情報を得るための動作をキャッシュＴＬＢコントローラ
４４が制御する。

【００３３】前記データキャッシュメモリ４３は、デー
タフェッチに際してユニファイドＴＬＢ４１で変換され
た物理アドレスを受け取り、これに基づいてキャッシュ
エントリの連想検索を行う。検索結果がリードヒットで
あれば、ヒットに係るキャッシュラインからその物理ア
ドレスに応ずるデータがデータバス３３又は３５に出力
される。検索結果がリードミスであれば、ミスに係るデ
ータを含む１キャッシュライン分のデータがバスコント
ローラ５を介して図示を省略する外部メモリから読み込
まれて、キャッシュフィルが行われる。これによってキ
ャッシュミスに係るデータが前記バス３３又は３５に読
出される。検索結果がライトヒットした場合、キャッシ
ュ動作モードがコピーバックモードならばヒットしたエ
ントリにデータを書き込み、当該エントリのダーティー
ビットをセットする。セット状態のダーティービットに
より外部メモリのデータとの不整合状態が分かり、前記
キャッシュフィル動作で当該ダーティーなキャッシュエ
ントリがキャッシュメモリから追い出されるとき、外部
メモリへの書き戻しが行われる。ライトスルーモードで
はヒットしたエントリにデータを書き込むと共に外部メ
モリへのデータの書込みも併せて行われる。検索結果が
ライトミスである場合、コピーバックモードならキャッ
シュフィルを行うと共にダーティービットをセットして
タグアドレスを更新し、フィルを行ったキャッシュライ
ンにデータを書き込む。ライトスルーモードの場合には
外部メモリに対してのみ書込みを行う。

【００３４】前記命令キャッシュメモリ４２は、命令フ
ェッチに際して命令ＴＬＢ４０で変換された物理アドレ
スを受け取り、これに基づいてキャッシュエントリの連
想検索を行う。検索結果がリードヒットであれば、ヒッ
トに係るキャッシュラインからその物理アドレスに応ず
る命令が命令データバス３１に出力される。検索結果が
リードミスであれば、ミスに係る命令を含む１キャッシ
ュライン分のデータがバスコントローラ５を介して図示
を省略する外部メモリから読み込まれて、キャッシュフ
ィルが行われる。これによってミスに係る命令が命令デ
ータバス３１を介してＣＰＵ３に与えられる。

【００３５】前記命令ＴＬＢ４０、ユニファイドＴＬＢ
４１及びキャッシュＴＬＢコントローラ４４はメモリマ
ネージメントユニットを構成する。このメモリマネージ
メントユニットは、特権モード及びユーザモードの夫々
において、仮想アドレス空間へのアクセス権を設定し
て、記憶保護を行うことができる。例えばアドレス変換
情報は仮想アドレスページ番号毎に保護キーデータを有
する。保護キーデータはページのアクセス権をコードで
表した２ビットのデータであり、特権モードでのみ読出
し可能、特権モードで読出し及び書込み可能、特権及び
ユーザモードの双方で読み出しのみ可能、そして、特権
モード及びユーザモードの双方で読出し及び書込み可能
の何れかのアクセス権が設定可能にされる。実際のアク
セスタイプが前記保護キーデータで設定されたアクセス
権に違反する場合には、ＴＬＢ保護違反例外が発生され
る。ＴＬＢ保護違反例外が発生された場合、例えば、そ
の保護違反を例外処理にて解決した後、例外処理からの
復帰命令を実行して、中断された通常処理命令を再実行
することになる。

【００３６】《データ処理システム》図１には前記ＤＭ
ＡＣ８の全体的な構成と共にデータ処理システムの一例
が示されている。図１において前記周辺データバス５６
及び周辺アドレスバス５７を周辺バスと総称し、アドレ
スバス５０及びデータバス５１を内部バスと総称し、外
部データバス６０及び外部アドレスバス６１を外部バス
と総称する。また、７０〜７４で示した回路を内蔵周辺
モジュール（内蔵周辺回路）と総称する。

【００３７】前記外部バス６０、６１には、外部周辺回
路として、特に制限されないが、プログラムや定数デー
タなどが格納される外部ＲＯＭ（Read Only Memory：リ
ード・オンリ・メモリ）６２、メインメモリ等として利
用される外部ＲＡＭ（RandomAccess Memory：ランダム
・アクセス・メモリ）６３、メモリマップドＩ／Ｏ（In
put / Output：インプット／アウトプット）６４、及び
ＦＩＦＯ（First In First Out：ファースト・イン・フ
ァースト・アウト）バッファ等のように外部からアドレ
スを指定する必要の無い記憶領域を有する外部入出力デ
バイス（アクノリッジ付きの外部Ｉ／Ｏ）６５が代表的
に結合されている。この外部Ｉ／Ｏ６５は、ＤＭＡＣ８
によるシングルアドレッシングモードにおけるデータ転
送要求元として、データの入力又は出力動作を行なう周
辺装置としての入出力デバイスである。例えば、通信用
Ｉ／Ｏ、プロトコルコントロールＩ／Ｏなどの半導体デ
バイスとされる。この外部Ｉ／Ｏ６５は、バス権を獲得
してデータ転送設定コマンドを外部バス６０に出力する
機能を有し、ＤＤＴ１００を介してＭＤＡＣ８にデータ
転送制御情報を初期設定し、また、ＤＭＡＣ８に対して
データ転送を要求する機能を有する。

【００３８】前記ＤＭＡＣ８は、例えばｎ＝０，１，
２，３の合計４個のデータ転送チャネル（データ転送チ
ャネル０〜データ転送チャネル３）を有し、各データ転
送チャネル毎に転送元アドレスが設定されるソースアド
レスレジスタＳＡＲｎを含むソースアドレスレジスタ部
９０、各データ転送チャネル毎に転送先アドレスが設定
されるディスティネーションアドレスレジスタＤＡＲｎ
を含むディスティネーションアドレスレジスタ部９１、
各データ転送チャネル毎に転送回数を計数するためのト
ランスファカウントレジスタＴＣＲｎを含むトランスフ
ァカウントレジスタ部９２、及び各データ転送チャネル
毎のデータ転送制御態様等が設定されるチャネルコント
ロールレジスタＣＨＣＲｎを有する。データ転送チャネ
ルとは、記憶装置間のデータ転送や記憶装置と周辺回路
の間のデータ転送或いは周辺回路間のデータ転送を扱う
機能単位を意味する。更に各データ転送チャネルに共通
のオペレーションレジスタＤＭＡＯＲが設けられてい
る。

【００３９】前記各レジスタＳＡＲｎ，ＤＡＲｎ，ＴＣ
Ｒｎ，ＣＨＣＲｎ，ＤＭＡＯＲはバス８０に共通接続さ
れ、前記バス８０はバスインタフェース回路８１に接続
されている。前記バスインタフェース回路８１は前記デ
ータバス５４を介して前記内部バス５１に接続され、前
記アドレスバス５５を介してバスステートコントローラ
５に接続されている。同図では、説明を簡単にするため
に、前記データバス５４は前記内部バス５１に接続され
ているが、先に説明した図２の様に、前記データバス５
４もバスステートコントローラ５を介して前記内部バス
５１に接続されている。

【００４０】前記データバス５４は、ＣＰＵ３が前記レ
ジスタＳＡＲｎ，ＤＡＲｎ，ＴＣＲｎ，ＣＨＣＲｎ，Ｄ
ＭＡＯＲにデータ転送制御情報を初期設定したり、その
設定内容を確認するためのリード・ライト動作に利用さ
れる。このリード・ライト動作は、ＣＰＵ３が前記アド
レス変換・キャッシュユニット４を介して行う。前記レ
ジスタの選択信号は内部バス５１及びデータバス５４を
介して供給される。

【００４１】前記レジスタＳＡＲｎ，ＤＡＲｎ，ＴＣＲ
ｎ，ＣＨＣＲｎに対するデータ転送制御情報の設定はマ
イクロコンピュータ１の外部からＤＤＴ１００を介して
行なう事も可能にされる。図１の例では、その設定主体
は、外部Ｉ／Ｏ６５である。外部Ｉ／Ｏ６５は、バス使
用要求信号ＤＢＲＥＱをバスコントローラ５にアサート
し、バスコンロローラ５からバス使用許可信号ＢＡＶＬ
がアサートされてバス権を獲得した後、データ転送設定
コマンドＤＴＲを外部バス６０に出力する。データ転送
設定コマンドＤＴＲはＤＤＴ１００に供給され、ＤＤＴ
制御回路及びＤＤＴバッファを介して、データ転送設定
コマンドＤＴＲに含まれている情報がデータ転送制御情
報として前記レジスタＳＡＲｎ，ＤＡＲｎ，ＴＣＲｎ，
ＣＨＣＲｎに供給される。

【００４２】前記アドレスバス５５は、データ転送動作
においてＤＭＡＣ８がアクセスアドレス信号をバスステ
ートコントローラ５を介して内蔵周辺回路や外部周辺回
路に供給するのに用いられる。ＤＭＡＣ８によるデータ
転送制御におけるリード又はライト動作の指示はバスイ
ンタフェース回路８１がバスステートコントローラ５に
与える。バスステートコントローラ５は、このバスイン
タフェース回路８１からの指示に従って前記ライトイネ
ーブル信号ＷＥの電位を定める。

【００４３】ＤＭＡＣ８は、前記データ転送チャネルを
用いたデータ転送制御のための制御回路として、回数制
御回路８２、レジスタ制御回路８３、起動制御回路８４
及び要求優先制御回路８５を有する。前記要求優先制御
回路８５は、マイクロコンピュータ１の内外からデータ
転送要求があったとき、チャネルコントロールレジスタ
ＣＨＣＲｎのチャネルイネーブルビットなどを参照し
て、そのデータ転送要求に応答して起動すべきデータ転
送チャネルが動作可能かを判定する。更に、要求優先制
御回路８５は、データ転送要求が競合する場合には予め
決められている優先順位に従って、起動すべき一つのデ
ータ転送チャネルを判定する。要求優先制御回路８５は
データ転送要求に応答すべき一つのデータ転送チャネル
を決定すると、その情報を起動制御回路８４に与える。
起動制御回路８４は先ず、バスステートコントローラ５
に対してバス権要求信号ＢＲＥＱをアサートしてバス権
を要求する。バスステートコントローラ５がバス権承認
信号ＢＡＣＫをアサートすると、これによってＤＭＡＣ
８はバス権を獲得する。そして起動制御回路８４はレジ
スタ制御回路８３に前記ソースレジスタＳＡＲｎやディ
スティネーションレジスタＤＡＲｎの出力動作などを制
御させ、且つ、バスインタフェース回路８１にアドレス
出力動作などを制御させる。これによってＤＭＡＣ８
は、データ転送要求に応答するデータ転送制御をバスス
テートコントローラ５を介して行う。バスステートコン
トローラ５は、ＤＭＡＣ８から供給されるアドレス信号
のアドレスエリアに応じたメモリサイクル数でバスサイ
クルを起動する。

【００４４】マイクロコンピュータ１の内蔵周辺回路か
らのデータ転送要求は、特に制限されないが、図１に示
されるように、タイマ（ＴＭＵ）７４から出力されるイ
ンプットキャプチャー割込み信号ＴＩＣ、シリアルコミ
ュニケーションインタフェースコントローラＳＣＩ１か
らの送信データエンプティー割込み転送要求信号ＳＣＩ
１Ｅ、シリアルコミュニケーションインタフェースコン
トローラＳＣＩ１からの受信データフル割込み転送要求
信号ＳＣＩ１Ｆ、シリアルコミュニケーションインタフ
ェースコントローラＳＣＩ２からの送信データエンプテ
ィー割込み転送要求信号ＳＣＩ２Ｅ、及びシリアルコミ
ュニケーションインタフェースコントローラＳＣＩ２か
らの受信データフル割込み転送要求信号ＳＣＩ２Ｆによ
って与えられる。

【００４５】マイクロコンピュータ１の外部からＤＭＡ
Ｃ８に対するデータ転送要求（外部リクエスト）は、第
１に、転送要求信号ＤＲＥＱ０，ＤＲＥＱ１によって与
えられる。特に制限されないが、外部リクエストはデー
タ転送チャネル０、１だけで有効とされる。転送要求信
号ＤＲＥＱ０，ＤＲＥＱ１による転送要求が受け付けら
れると、転送要求元に転送承認信号ＤＲＡＫ０，ＤＲＡ
Ｋ１が返される。転送要求信号ＤＲＥＱ０，ＤＲＥＱ１
に応答したデータ転送動作の完了は、転送完了信号ＤＡ
ＣＫ０，ＤＡＣＫ１によって転送要求元に返される。

【００４６】外部リクエストは、第２に、前記外部Ｉ／
Ｏ６５が転送要求信号ＴＲ及びデータ転送制御コマンド
ＤＴＲによって要求することができる。転送要求信号Ｔ
Ｒは専用信号線１０１を介してＤＤＴ１００に与えられ
る。このとき起動されるべきデータ転送チャネルは、転
送要求信号ＴＲと共に外部Ｉ／Ｏ６５から出力される信
号及びデータ転送設定コマンドＤＴＲの内容によって決
定され、その制御はＤＤＴ制御回路１０２が行なう。前
記ＤＤＴ制御回路１０２内の２００は、データ転送設定
コマンドＤＲＴを保持するバッファであり、次の新たな
データ転送設定コマンドＤＴＲが供給されるまで、先に
供給されたデータ転送設定コマンドＤＴＲが保持され
る。また、２０１は、前記バッファ２００に保持されて
いるデータ転送設定コマンドＤＴＲの特定のビットをデ
コードするデコーダである。該特定のビットは、例え
ば、データ転送設定コマンドＤＴＲ内のデータ転送チャ
ネルを示すビットである。バッファ２００にデータ転送
設定コマンドＤＴＲが保持されるため、後で図１２から
図１４を用いて説明する第３通常データ転送動作が指定
された場合、起動すべきデータ転送チャンネルは、この
バッファ２００内のデータ転送設定コマンドＤＴＲを参
照することにより判定することができる。例えば、デコ
ーダ２０１で、バッファ２００に保持されているところ
のデータ転送設定コマンドＤＴＲ内のビット（データ転
送チャンネルを指定するビット）をデコードすることに
より、第３通常データ転送動作の際に起動されるべきデ
ータ転送チャンネルを求めることができる。前記バッフ
ァ２００を設けずに、ＤＤＴバッファ１０３を前記バッ
ファ２００の代わりに使ってもよい。即ち、後で図５を
用いて説明するように、このＤＤＴバッファ１０３に
は、データ転送設定コマンドＤＴＲが保持されるため、
このＤＤＴバッファ１０３を前記バッファ２００の代わ
りに使うようにしてもよい。

【００４７】《外部Ｉ／Ｏによるデータ転送設定機能》
図３には外部Ｉ／Ｏ６５の一例が示される。外部Ｉ／Ｏ
６５は、特に制限されないが、ＦＩＦＯデータバッファ
１２０、コマンド出力バッファ１２１、制御部１２２、
コマンドＲＯＭ１２３、及び処理部１２４を有する。処
理部１２４の機能は、通信制御機能、画像処理機能、音
声処理機能など、何ら制限されない。バス６０から処理
部１２４へのデータ入力、処理１２４からバス６０への
データ出力はＦＩＦＯデータバッファ１２０を介して行
なわれる。制御部１２２は外部Ｉ／Ｏ６５を全体的に制
御する。コマンドＲＯＭ１２３はデータ転送設定コマン
ドＤＴＲを予め保有している。制御部１２２はコマンド
ＲＯＭ１２３をアクセスして、所要のデータ転送設定コ
マンドＤＴＲをコマンドバッファ１２１に内部転送し、
制御部１２２から指示されるタイミングでコマンドバッ
ファ１２１のデータ転送設定コマンドＤＴＲが外部デー
タバス６０に出力される。

【００４８】前記制御部１２２は、代表的に示されたバ
ス使用要求信号ＤＢＲＥＱ及び転送要求信号ＴＲを出力
し、バス使用許可信号ＢＡＶＬ、データストローブ信号
ＴＤＡＣＫ及びチャネル識別信号ＩＤを入力する。前記
信号ＤＢＲＥＱ、ＴＲ、ＢＡＶＬ、及びＴＤＡＣＫはロ
ーイネーブル信号とされる。尚、処理部１２４の機能に
応じたその他のインタフェース信号は図示を省略してあ
る。

【００４９】ＤＭＡＣ８によるデータ転送制御において
外部Ｉ／Ｏ６５は、アドレス信号によるアドレシングは
行なわれず、シングルアドレシングモードにおけるデー
タ転送元、又はデータ転送先とされるデバイスである。
データストローブ信号ＴＤＡＣＫは、ＤＭＡＣ８による
シングルアドレシングモードにおいて外部Ｉ／Ｏ６５に
対するデータ入出力動作のタイミングを指示する信号と
みなされる。このとき、外部Ｉ／Ｏ６５がデータ入力動
作を行なうか出力動作を行なうかは、ＤＭＡＣ８に対す
るデータ転送要求元である外部Ｉ／Ｏ６５は自ら認識し
ている事は言うまでもない。チャンネル識別信号ＩＤは
ＤＭＡＣ８がデータ転送制御を行なっているデータ転送
チャネルを識別可能にする信号である。

【００５０】図４には前記データ転送設定コマンドＤＴ
Ｒの一例が示される。データ転送設定コマンドは、特に
制限されないが、６４ビットとされ、転送サイズデータ
ＳＺ２〜ＳＺ０、リード／ライトデータ（リードかライ
トかを示すデータ）ＲＷ、データ転送リクエストチャネ
ルデータＩＤ１〜ＩＤ０、データ転送リクエストモード
データＭＤ１〜ＭＤ０、データ転送回数データＣＴ７〜
ＣＴ０、及びデータ転送アドレスＡ３１〜Ａ０を夫々保
持するコマンドフォーマットを有する。特に制限されな
いが、この実施例では、データ転送設定コマンドは６４
ビットであり、前記外部データバス６０のバスサイズと
同じにされている。そのため、一度のデータ転送でコマ
ンドを外部Ｉ／Ｏからマイクコンピュータへ供給するこ
とができ、更にデータ転送動作の高速化を図ることがで
きる。勿論、データ転送設定コマンドＤＴＲを分割し
て、時間的にシーケンシャルにマイクロコンピュータへ
供給するようにしてもよい。

【００５１】前記ＳＺ２〜ＳＺ０は、“０００”でバイ
ト（８ビット）、“００１”でワード（１６ビット）、
“０１０”でロングワード（３２ビット）、“０１１”
でクワッドワード（６４ビット）、“１００“で３２バ
イト、”１１１で“無し”を意味し、その他は未定義と
される。 ＲＷは、“０”がメモリからのリード、
“１”がメモリへのライトを意味する。

【００５２】前記ＩＤ１〜ＩＤ０は、“００”でデータ
転送チャネル０、“０１”でデータ転送チャネル１、
“１０”でデータ転送チャネル２、“１１”でデータ転
送チャネル３に対するデータ転送リクエストを意味す
る。

【００５３】ＭＤ１〜ＭＤ０は、ＤＭＡＣ８に対する転
送動作モードを指示するために利用されるデータであ
り、“００”がデータバスを用いたハンドシェークプロ
トコル、“０１”がエッジセンス、“１０”がレベルセ
ンス、“１１”がサイクルスチールを意味する。尚、外
部Ｉ／Ｏ６５がＤＭＡＣ８に要求する動作モードは、デ
ータ転送設定コマンドだけで決定されるものではなく、
後の説明から明らかなように、転送要求信号ＴＲ等の信
号の状態も関係して決定される。

【００５４】図５には図１で説明したデータ処理システ
ムにおいて前記ＤＭＡＣ８、ＤＤＴ１００、バスステー
トコントローラ５、外部ＲＯＭ６２やＲＡＭ６３を総称
するメモリ６００、及び外部Ｉ／Ｏ６５の関係が詳細に
示される。同図では理解を容易化するために、マイクロ
コンピュータ１内部のバス５２，５３及び外部バスイン
タフェース回路６の図示を省略している。また、ＤＤＴ
１００及びバスコントローラ５が直接外部バス６０，６
１とインタフェースされていかのように図示されている
が、実際には図１に示される接続関係が維持されている
ものと理解されたい。

【００５５】ＤＭＡＣ８の前記オペレーションレジスタ
ＤＭＡＯＲは、ＣＰＵ３によって初期設定される制御ビ
ットＤＤＴＭを有する。この制御ビットＤＤＴＭはＤＤ
Ｔ１００を用いたデータ転送制御、換言すれば外部Ｉ／
Ｏ６５からの主体的なデータ転送制御情報の設定など
を、許可するか否かを示す。制御ビットＤＤＴＭの値は
制御信号ｄｄｔｍｏｄによってバスコントローラ５及び
ＤＤＴ１００に与えられる。これにより、ＤＤＴ１００
を用いたデータ転送制御が許可されたとき、ＤＤＴ１０
０は動作可能にされ、また、バスコントローラ５は信号
ＤＢＲＥＱによるバス使用要求を受付けてバス使用許可
信号ＢＡＶＬやデータストローブ信号ＴＤＡＣＫを出力
可能にされる。前記バスコントローラ５はバス使用許可
信号ＢＡＶＬをアサートするとき、ＤＤＴ１００に対し
て信号ｂａｖｌをアサートする。これによってＤＤＴ１
００は外部Ｉ／Ｏ６５がバス権を獲得したことを認識で
きる。

【００５６】ＤＤＴ１００において前記ＤＤＴバッファ
１０３はデータ転送設定コマンドＤＴＲを入力して保持
する。ＤＤＴ制御部１０２は、供給されたデータ転送設
定コマンドＤＴＲの内容、転送要求信号ＴＲの状態等に
従って、ＤＭＡＣ８に対するデータ転送制御情報の設定
や、ＤＭＡ転送動作の起動を制御する。レジスタＳＡＲ
ｎ，ＤＡＲｎ，ＣＨＣＲｎへのデータ転送制御情報の設
定が必要な場合には、データ転送設定コマンドＤＴＲに
含まれるデータ転送リクエストチャネルデータＩＤ１〜
ＩＤ０で指定されるデータ転送チャネルを指定して、コ
マンドフォーマットに従ってそのコマンドの情報を対応
するレジスタＳＡＲｎ，ＤＡＲｎ，ＣＨＣＲｎに供給す
る。データ転送動作の起動要求は、データ転送チャネル
毎の要求信号ＤＤＴＲＥＱ０〜ＤＤＴＲＥＱ３を用いて
行なう。

【００５７】ＤＭＡＣ８はデータ転送制御を行なうと
き、動作するデータ転送チャネルを示すためのデータｉ
ｄと、シングルアドレシングモードでのデータ転送要求
元にデータ転送の開始を示すためのストローブ信号ｔｄ
ａｃｋを出力する。前記信号ｉｄ，ｔｄａｃｋはバスコ
ントローラ５を介して制御信号ＩＤ，ＴＤＡＣＫとさ
れ、外部Ｉ／Ｏ６５に供給される。

【００５８】各レジスタへの設定は、前記図５等を用い
て説明したが、更に理解を容易にするために、図２６を
用いて説明を加える。

【００５９】図２６において、図５と同じ部分には同じ
記号が付されている。バス６０から供給されたデータ転
送設定コマンドＤＴＲは、その中のデータ転送リクエス
トチャネルデータＩＤ１〜ＩＤ０がデコーダ３００でデ
コードされる。各データ転送チャンネル（データ転送チ
ャネル０〜データ転送チャネル３）毎に、転送元アドレ
スが設定されるソースアドレスレジスタＳＡＲ、転送先
アドレスが設定されるディスティネーションアドレスレ
ジスタＤＡＲ、転送回数を計数するためのトランスファ
カウントレジスタＴＣＲ、及びそのデータ転送チャネル
のデータ転送制御態様等が設定されるチャネルコントロ
ールレジスタＣＨＣＲが定められている。そのため、デ
コーダ３００でデータ転送リクエストチャネルデータＩ
Ｄ１〜ＩＤ０をデコードして、設定しようとしているデ
ータ転送チャネルを検出することにより、各レジスタ群
（ＳＡＲｎ、ＤＡＲｎ，ＴＣＲｎ及びＣＨＣＲｎ）から
対応するレジスタ（ＳＡＲ、ＤＡＲ，ＴＣＲ及びＣＨＣ
Ｒ）を定めることができる。即ち、ＤＤＴ制御回路１０
２は、デコーダ３００のデコード結果に従って、データ
転送チャンネルを検出するとともに、検出したデータ転
送チャンネルに対応する各レジスタを前記各レジスタ群
（ＳＡＲｎ、ＤＡＲｎ，ＴＣＲｎ及びＣＨＣＲｎ）から
選択（指示）する。選択された各レジスタには、セレク
タ３０２，３０３，３０４及び３０５を介してＤＤＴバ
ッファ１０３に保持されている各データが供給され、設
定される。例えば、データ転送設定コマンドＤＴＲ内の
アドレスデータＡ０〜Ａ３１は、セレクタ３０２又は３
０３を介してソースアドレスレジスタＳＡＲ又はディス
ティネーションアドレスレジスタＤＡＲに供給され、設
定される。また、データ転送設定コマンドＤＴＲ内のデ
ータ転送回数データＣＴ７〜ＣＴ０は、セレクタ３０４
を介してトランスファカウントレジスタＴＣＲに供給さ
れ、設定される。更に、データ転送設定コマンドＤＴＲ
内の転送動作モードを指示するデータＭＤ１，ＭＤ０及
びサイズデータＳＺ２，ＳＺ１，ＳＺ０等は、セレクタ
３０５を介してチャネルコントロールレジスタＣＨＣＲ
に供給され、設定される。

【００６０】一方、ＣＰＵ３による各レジスタの選択及
び設定は、次のように行われる。ＣＰＵ３のアドレス空
間に各レジスタにマップされているため、アドレス変換
ユニット４を介してＣＰＵ３から内部アドレスバス５１
に供給されたアドレス信号がデコーダ３０１でデコード
され、各レジスタ群（ＳＡＲｎ、ＤＡＲｎ，ＴＣＲｎ及
びＣＨＣＲｎ）から設定しようとするレジスタが選択さ
れ、ＣＰＵ３からデータバス５０に出力された各設定デ
ータが、セレクタ３０２，３０３，３０４および３０５
を介して選択されたレジスタに供給されて、設定され
る。

【００６１】前記各セレクタ３０１，３０２，３０３及
び３０４が、ＤＤＴ１００からのデータをレジスタ群へ
供給するのか内部バス５０のデータをレジスタ群へ供給
するのかは、前記制御ビットＤＤＴＭの値によって決定
される。特に制限されないが、この制御ビットＤＤＴＭ
は、マイクロコンピュータの電源を投入した際に、内部
バス５０が前記レジスタに接続されるような値に初期設
定される。

【００６２】尚、図２６では説明を簡単にするために、
バス８０及びバスインタフェース回路８１は省略してあ
る。これらは、図２６では、前記セレクタと内部バス５
０との間にあるものと理解されたい。また、前記デコー
ダ３０１は、前記レジスタ回路制御８３に設けられてい
るものと理解されたい。

【００６３】次に、外部Ｉ／Ｏ６５をデータ転送要求元
とする場合のデータ転送プロトコルについて説明する。
そのデータ転送プロトコルは、特に制限されないが、第
１通常データ転送動作、第２通常データ転送動作、第３
通常データ転送動作、第１ハンドハンドシェークプロト
コル転送動作、第２ハンドシェークプロトコル転送動
作、ダイレクトデータ転送動作、データ転送中断動作と
される。

【００６４】特に制限されないが、いずれのデータ転送
プロトコルが指定されているかは、ＤＤＴ（Demand Dat
a Transfer）制御回路１０２が判定する。

【００６５】後の説明で理解されると思うが、第１通常
データ転送動作では、データ転送設定コマンドで指示さ
れた制御情報（転送元或いは転送先アドレス等）とデー
タ転送チャンネルとを使って転送動作が行われる。ま
た、第２通常データ転送動作では、ＣＰＵによって指示
された制御情報とデータ転送設定コマンドで指示された
データ転送チャンネルとを使って転送動作が行われる。
更に、第３通常データ転送動作では、直前の転送動作で
使われたところの制御情報及びデータ転送チャンネルを
使って転送動作が行われる。

【００６６】第１ハンドシェークプロトコル転送動作
は、特定のデータ転送設定コマンド（バス上の情報）と
転送要求信号とによって起動され、第２ハンドシェーク
プロトコル転送動作は、転送要求信号（バス上の情報無
しで）によって起動される。

【００６７】図６は外部Ｉ／Ｏからメモリへのデータ転
送を一例とした第１通常データ転送動作の説明図であ
る。図６の表現形式は図５に対応され、図６においてＤ
ＭＡレジスタ８００は前記レジスタＳＡＲｎ，ＤＡＲ
ｎ，ＴＣＲｎ，ＣＨＣＲｎ，ＤＭＡＯＲを総称し、ＤＭ
Ａ制御部８０１は前記起動制御回路８４及び要求優先制
御回路８５を総称する。図７には第１通常データ転送動
作における外部Ｉ／Ｏからメモリへのデータ転送の場合
のタイミングチャートが示され、図８には第１通常デー
タ転送動作におけるメモリから外部Ｉ／Ｏへのデータ転
送の場合のタイミングチャートが示される。

【００６８】第１通常データ転送動作は、外部Ｉ／Ｏ６
５がバス権を獲得して転送設定コマンドＤＴＲをバス６
０に出力すると共に、転送要求信号ＴＲを専用信号線１
０１を介してＤＤＴ１００に与えることにより、ＤＤＴ
１００は転送設定コマンドＤＴＲの内容に従ってＤＭＡ
レジスタ８００にデータ転送制御情報を初期設定し、Ｄ
ＭＡ制御部８０１にデータ転送の起動を指示し、これに
応答してＤＭＡＣ８がシングルアドレシングモードでデ
ータ転送制御動作を行ない、外部Ｉ／Ｏ６５はデータ転
送要求元として、転送先にデータを出力し、或いは転送
元メモリ６００からのデータを入力する、動作とされ
る。

【００６９】更に詳しく説明すると、外部Ｉ／Ｏ６５
は、ＤＭＡ転送を起動させたいとき、先ず、バス権要求
号ＤＢＲＥＱにてバスコントローラ５にバス権を要求す
る。外部Ｉ／Ｏ６５はバス使用許可信号ＢＡＶＬがアサ
ートされる事によってバス権を獲得する。外部Ｉ／Ｏ６
５はバス使用許可信号ＢＡＶＬがアサートされてからク
ロック信号ＣＬＫ（システムの動作基準クロック信号）
の２サイクル後に、転送要求信号ＴＲをアサートすると
共にデータ転送設定コマンドＤＴＲを外部データバス６
０に出力する。ＤＤＴ１００は、信号ＢＡＶＬのアサー
トに同期してアサートされた信号ｂａｖｌによって、デ
ータ転送設定コマンドＤＴＲを伴って転送要求信号ＴＲ
が与えられるのを認識する。データ転送設定コマンドＤ
ＴＲはＤＤＴバッファ１０３及びＤＤＴ制御部１０２の
双方に供給される。特に制限されないが、第１通常デー
タ転送動作はデータ転送チャネル０のみ可能にされてお
り、ＤＤＴ制御部１０２は、データ転送設定コマンドＤ
ＴＲのデータＩＤ１〜ＩＤ０がデータ転送チャネル０に
対する転送要求を示しているかを判定し、そうであれ
ば、データ転送設定コマンドＤＴＲの内容に従って、デ
ータ転送チャネル０に関するＤＭＡレジスタ８００にデ
ータ転送制御情報を初期設定し、データ転送チャネル０
に対するデータ転送動作の起動要求によってデータ転送
を開始できる状態にする。初期設定完了後、ＤＤＴ制御
部１０２はリクエスト信号ＤＤＴＲＥＱ０によってＤＭ
Ａ制御部８０１にデータ転送チャネル０に対するデータ
転送動作の起動を指示する。これにより、ＤＭＡＣ８
は、前記初期設定に従ってシングルアドレシングモード
によるデータ転送制御を開始する。すなわち、アドレス
信号と共にデータストローブ信号ＴＤＡＣＫが出力さ
れ、これに同期して外部Ｉ／Ｏ６５は、データ転送要求
元として、図７に示される時刻ｔｉからデータ出力動作
を行ない、或いは図８に示される時刻ｔｊからデータ入
力動作を行なう。図６及び図７に示されるように外部Ｉ
／Ｏ６５がデータ転送元である場合にはバスコントロー
ラ５から出力されるチャネル識別情報ＩＤは必要ない
が、図８に示されるように、外部Ｉ／Ｏがデータ転送先
とされる場合には、前記チャンネル識別情報ＩＤがデー
タ転送チャンネル０を意味する“００”の場合にだけ、
メモリ６００からデータを取り込む。尚、図７及び図８
において、メモリ６００としてＤＲＡＭ（Dynamic Rand
om Access Memory）若しくはシンクロナスＤＲＡＭを想
定しており、ＲＡはロウアドレス、ＣＡはカラムアドレ
ス、ＢＡはＲＡＳ，ＣＡＳ，ＷＥの各ストローブ信号が
有効とされるメモリバンクの選択が行なわれる事を意味
し、ＷＴはこの時ストローブ信号ＷＥで指示される動作
が書込み動作である事を意味し、ＲＤは読み出し動作で
ある事を意味する。また、データＤ０，Ｄ１，Ｄ２，Ｄ
３等は前記クロック信号ＣＬＫに同期して出力又は入力
される。

【００７０】第１通常データ転送動作により、データ転
送要求元の外部Ｉ／Ｏ６５は、マイクロコンピュータ１
の処理状態を意識することなく、データ転送を行いたい
時、そのタイミングでデータ転送処理を行うことがで
き、外部Ｉ／Ｏ６５を主体としたデータ転送が可能にな
る。このとき、ＣＰＵ３はデータ転送制御情報の初期設
定を要しないから、ＣＰＵ３には負担をかけず、その
間、ＣＰＵ３を他の処理に振り分けることができ、マイ
クロコンピュータ１のデータ処理性能、そしてデータ処
理システムのデータ処理性能を、全体的に向上させるこ
とができる。

【００７１】図９は外部Ｉ／Ｏからメモリへのデータ転
送を一例とした第２通常データ転送動作の説明図であ
る。図１０には第２通常データ転送動作における外部Ｉ
／Ｏからメモリへのデータ転送の場合のタイミングチャ
ートが示され、図１１には第２通常データ転送動作にお
けるメモリから外部Ｉ／Ｏへのデータ転送の場合のタイ
ミングチャートが示される。

【００７２】第２通常データ転送動作は、ＤＭＡレジス
タ８００に対するデータ転送制御情報の初期設定をＣＰ
Ｕ３行い、その後、前記外部Ｉ／Ｏ６５から前記データ
転送設定コマンドＤＴＲを伴って前記データ転送要求Ｔ
Ｒが与えられることにより、そのデータ転送設定コマン
ドで特定されるデータ転送チャネルを用いて、前記ＣＰ
Ｕ３によって初期設定された前記データ転送制御情報に
従ったデータ転送制御を行なうものである。特に制限さ
れないが、第２通常データ転送動作はデータ転送チャネ
ル１〜３に対して有効とされる。

【００７３】更に詳しくは、ＣＰＵ３によってＤＭＡレ
ジスタ８００が初期設定された後、外部Ｉ／Ｏ６５は、
ＤＭＡ転送を起動させたいとき、先ず、バス権要求号Ｄ
ＢＲＥＱにてバスコントローラ５にバス権を要求する。
外部Ｉ／Ｏ６５はバス使用許可信号ＢＡＶＬがアサート
される事によってバス権を獲得する。外部Ｉ／Ｏ６５は
バス使用許可信号ＢＡＶＬがアサートされてからクロッ
ク信号ＣＬＫ（システムの動作基準クロック信号）の２
サイクル後に、転送要求信号ＴＲをアサートすると共に
データ転送設定コマンドＤＴＲを外部データバス６０に
出力する。ＤＤＴ１００は、信号ＢＡＶＬのアサートに
同期してアサートされた信号ｂａｖｌによって、データ
転送設定コマンドＤＴＲを伴って転送要求信号ＴＲが与
えられるのを認識する。データ転送設定コマンドＤＴＲ
はＤＤＴバッファ１０３及びＤＤＴ制御部１０２の双方
に供給される。特に制限されないが、第２通常データ転
送動作はデータ転送チャネル１乃至データ転送チャネル
３のみ可能にされており、ＤＤＴ制御部１０２は、デー
タ転送設定コマンドＤＴＲのデータＩＤ１〜ＩＤ０（Ｉ
Ｄ）がデータ転送チャネル１乃至データ転送チャンネル
３の何れかに対する転送要求を示しているかを判定し、
そうであれば、ＤＤＴ制御部１０２は、データ転送設定
コマンドＤＴＲの内容に従ってＤＭＡレジスタ８００の
設定を変更する事を行なわず、データＩＤ１〜ＩＤ０で
指定されるデータ転送チャネルに応ずるリクエスト信号
ＤＤＴＲＥＱ１〜ＤＤＴＲＥＱ３の一つによってＤＭＡ
制御部８０１にデータ転送動作の起動を指示する。これ
により、ＤＭＡＣ８は、ＣＰＵ３によって既に初期設定
されたデータ転送制御情報に従ってシングルアドレシン
グモードによるデータ転送制御を開始する。これによ
り、バスコントローラ５からアドレス信号と共にデータ
ストローブ信号ＴＤＡＣＫが出力され、これに同期して
外部Ｉ／Ｏ６５は、データ転送要求元として、図１０に
示される時刻ｔｉからデータ出力動作を行ない、或いは
図１１に示される時刻ｔｊからデータ入力動作を行な
う。バスコントローラ５から出力されるチャネル識別情
報ＩＤの利用については図８の場合と同じである。

【００７４】第２通常データ転送動作によれば、ＣＰＵ
３による初期設定状態を用いる事によっても、外部Ｉ／
Ｏ６５は自らデータ転送を起動することができる。

【００７５】図１２は外部Ｉ／Ｏからメモリへのデータ
転送を一例とした第３通常データ転送動作の説明図であ
る。図１３には第３通常データ転送動作における外部Ｉ
／Ｏからメモリへのデータ転送の場合のタイミングチャ
ートが示され、図１４には第３通常データ転送動作にお
けるメモリから外部Ｉ／Ｏへのデータ転送の場合のタイ
ミングチャートが示される。

【００７６】第３通常データ転送動作は、ＤＭＡレジス
タ８００に対するデータ転送制御情報の初期設定をＣＰ
Ｕ３が行なった後、又は前記第２通常データ転送動作の
後、前記外部Ｉ／Ｏ６５から前記データ転送設定コマン
ドＤＴＲを伴うことなくデータ転送要求信号ＴＲが与え
られることにより、直前のデータ転送動作と同じデータ
転送チャネルを用いて、前記初期設定された前記データ
転送制御情報に従った新たなデータ転送制御を行なうも
のである。特に制限されないが、第３通常データ転送動
作はデータ転送チャネル１〜３に対して有効とされる。

【００７７】更に詳しくは、ＣＰＵ３によってＤＭＡレ
ジスタ８００が初期設定された後、又は前記第２通常デ
ータ転送動作の後、外部Ｉ／Ｏ６５は、ＤＭＡ転送を起
動させたいとき、バス権要求を行なう事なく、転送要求
信号ＴＲをアサートする。このときデータ転送設定コマ
ンドＤＴＲを外部データバス６０に出力しない。ＤＤＴ
１００は、信号信号ｂａｖｌがアサートされずに転送要
求信号ＴＲがアサートされる状態を認識すると、ＤＤＴ
制御部１０２は、直前のデータ転送動作と同じデータ転
送チャネルを用いるように、リクエスト信号ＤＤＴＲＥ
Ｑ１〜ＤＤＴＲＥＱ３の一つによってＤＭＡ制御部８０
１にデータ転送動作の起動を指示する。これにより、Ｄ
ＭＡＣ８は、ＣＰＵ３によって既に初期設定された条件
に従ってシングルアドレシングモードによるデータ転送
制御を開始する。これにより、バスコントローラ５は、
アドレス信号と共にデータストローブ信号ＴＤＡＣＫが
出力され、これに同期して外部Ｉ／Ｏ６５は、データ転
送要求元として、図１３に示される時刻ｔｉからデータ
出力動作を行ない、或いは図１４に示される時刻ｔｊか
らデータ入力動作を行なう。バスコントローラ５から出
力されるチャネル識別情報ＩＤの利用については図８の
場合と同じである。

【００７８】前記第３通常データ転送動作によれば、Ｃ
ＰＵ３によるデータ転送制御情報の設定あと、外部Ｉ／
Ｏ６５は、バス権を獲得することなくデータ転送を開始
させることができる。

【００７９】図１５は外部Ｉ／Ｏからメモリへのデータ
転送を一例とした第１ハンドシェークプロトコル転送動
作の説明図である。図１６には第１ハンドシェークプロ
トコル転送動作における外部Ｉ／Ｏからメモリへのデー
タ転送の場合のタイミングチャートが示され、図１７に
は第１ハンドシェークプロトコル転送動作におけるメモ
リから外部Ｉ／Ｏへのデータ転送の場合のタイミングチ
ャートが示される。

【００８０】第１ハンドシェークプロトコル転送動作
は、前記第１通常データ転送動作の後に続けてＤＭＡ転
送を行なう動作であり、前記第１通常データ転送動作を
最初に行なった後、前記外部Ｉ／Ｏ６５からデータ転送
要求ＴＲと共に供給されるデータ転送設定コマンドが特
定の第１状態、例えばＭＤ１，ＭＤ０＝“０，０”であ
ることを条件に、前記最初の第１通常データ転送動作と
同じデータ転送チャネルを用いて、当該最初の第１通常
データ転送動作時に初期設定されたデータ転送制御情報
に従ったデータ転送制御を行なう。

【００８１】更に詳しくは、データ転送チャネル０を用
い、ＭＤ１，ＭＤ０＝“１，０”又は“１，１”を指定
して前記第１通常データ転送動作を行なった後、外部Ｉ
／Ｏ６５がＤＭＡ転送を起動させたいとき、先ず、バス
権要求号ＤＢＲＥＱにてバスコントローラ５にバス権を
要求する。外部Ｉ／Ｏ６５はバス使用許可信号ＢＡＶＬ
がアサートされる事によってバス権を獲得する。外部Ｉ
／Ｏ６５はバス使用許可信号ＢＡＶＬがアサートされて
からクロック信号ＣＬＫ（システムの動作基準クロック
信号）の２サイクル後に、転送要求信号ＴＲをアサート
すると共にデータ転送設定コマンドＤＴＲをＭＤ１，Ｍ
Ｄ０＝“０，０”として、外部データバス６０に出力す
る。ＤＤＴ１００は、信号ＢＡＶＬのアサートに同期し
てアサートされた信号ｂａｖｌによって、データ転送設
定コマンドＤＴＲを伴って転送要求信号ＴＲが与えられ
るのを認識する。ＤＤＴ制御回路１０２がＭＤ１，ＭＤ
０＝“０，０”を検出しすることにより、第１ハンドシ
ェークプロトコル転送動作の指定を認識し、データ転送
設定コマンドＤＴＲによるデータ転送制御情報の再設定
を行なうことなく、転送要求信号ＤＤＴＲＥＱ０によっ
てＤＭＡ制御部８０１にデータ転送の起動を要求する。
これにより、ＤＭＡＣ８は、データ転送チャンネル０に
既に設定されているデータ転送制御情報をそのまま用い
たデータ転送を開始する。これにより、アドレス信号と
共にデータストローブ信号ＴＤＡＣＫが出力され、これ
に同期して外部Ｉ／Ｏ６５は、データ転送要求元とし
て、図１６に示される時刻ｔｉからデータ出力動作を行
ない、或いは図１７に示される時刻ｔｊからデータ入力
動作を行なう。バスコントローラ５から出力されるチャ
ネル識別情報ＩＤの利用については図８の場合と同じで
ある。

【００８２】第１ハンドシェークプロトコル転送動作に
よれば、第１通常データ転送動作のためにコマンドで初
期設定されたデータ転送制御条件の変更を要しない場合
に、外部Ｉ／Ｏ６５からのデータ転送要求を簡単に行な
うことができる。

【００８３】図１８は外部Ｉ／Ｏからメモリへのデータ
転送を一例とした第２ハンドシェークプロトコル転送動
作の説明図である。図１９には第２ハンドシェークプロ
トコル転送動作における外部Ｉ／Ｏからメモリへのデー
タ転送の場合のタイミングチャートが示され、図２０に
は第２ハンドシェークプロトコル転送動作におけるメモ
リから外部Ｉ／Ｏへのデータ転送の場合のタイミングチ
ャートが示される。

【００８４】第２ハンドシェークプロトコル転送動作
は、前記第１通常データ転送動作の後に続けてＤＭＡ転
送を行なう動作であり、外部Ｉ／Ｏ６５がバス権を獲得
していない状態でデータ転送要求ＴＲが発せられること
を条件に、前記最初の第１通常データ転送動作と同じデ
ータ転送チャネルを用いて、当該最初の第１通常データ
転送動作時に初期設定されたデータ転送制御情報に従っ
たデータ転送制御を行なう。

【００８５】詳しくは、データ転送チャネル０を用い、
ＭＤ１，ＭＤ０＝“１，０”又は“１，１”を指定して
前記第１通常データ転送動作を行なった後、外部Ｉ／Ｏ
６５がＤＭＡ転送を起動させたいとき、データ転送要求
ＴＲをＤＤＴ制御部１０２に出力する。ＤＤＴ制御部１
０２は、このとき、外部Ｉ／Ｏ６５がバス権を獲得して
いない状態を信号ｂａｖｌによって確認することによ
り、ＤＤＴ制御回路１０２は、第２ハンドシェークプロ
トコル転送動作の指定を認識し、転送要求信号ＤＤＴＲ
ＥＱ０によってＤＭＡ制御部８０１にデータ転送の起動
を要求する。これにより、ＤＭＡＣ８は、データ転送チ
ャンネル０に既に設定されているデータ転送制御情報を
そのまま用いたデータ転送を開始する。これにより、ア
ドレス信号と共にデータストローブ信号ＴＤＡＣＫが出
力され、これに同期して外部Ｉ／Ｏ６５は、データ転送
要求元として、図１９に示される時刻ｔｉからデータ出
力動作を行ない、或いは図２０に示される時刻ｔｊから
データ入力動作を行なう。バスコントローラ５から出力
されるチャネル識別情報ＩＤの利用については図８の場
合と同じである。これにより、外部データバス使用要求
をアサートせずに（外部データバスの使用状態を意識す
ることなく）直接データ転送を処理することが可能にな
る。

【００８６】前記第２ハンドシェークプロトコル転送動
作によれば、第１通常データ転送動作のためにコマンド
で初期設定されたデータ転送制御条件の変更を要しない
場合に、外部Ｉ／Ｏ６５は、バス権を獲得することなく
ＤＭＡＣ８によるデータ転送を開始させることができ
る。

【００８７】図２１は外部Ｉ／Ｏからメモリへのデータ
転送を一例としたダイレクトデータ転送動作の説明図で
ある。図２２にはダイレクトデータ転送動作における外
部Ｉ／Ｏからメモリへのデータ転送の場合のタイミング
チャートが示され、図２３にはダイレクトデータ転送動
作におけるメモリから外部Ｉ／Ｏへのデータ転送の場合
のタイミングチャートが示される。

【００８８】ダイレクトデータ転送動作は、ＣＰＵ３に
よるデータ転送制御情報の設定後、データバス６０を使
用せずに、外部Ｉ／Ｏ６５からデータ転送を要求してＤ
ＭＡ転送を行う動作である。この動作において選択され
るデータ転送チャネルは予め固定的に決定されている。

【００８９】詳しくは、バス権要求信号ＤＢＲＥＱとデ
ータ転送要求信号ＴＲとを同時にＤＤＴ制御部１０２に
アサートすることにより、ＤＤＴ制御部１０２は、予め
固定的に決定されているデータ転送チャンネル２を用い
たデータ転送要求があったものとして認識し、転送要求
信号ＤＤＴＲＥＱ２によってＤＭＡ制御部８０１にデー
タ転送の起動を要求する。ＤＭＡＣ８は、データ転送チ
ャンネル２に既に設定されているデータ転送制御情報を
そのまま用いたデータ転送を開始する。これにより、ア
ドレス信号と共にデータストローブ信号ＴＤＡＣＫが出
力され、これに同期して外部Ｉ／Ｏ６５は、データ転送
要求元として、図２２に示される時刻ｔｉからデータ出
力動作を行ない、或いは図２３に示される時刻ｔｊから
データ入力動作を行なう。

【００９０】図２４はデータ転送中断動作の説明図であ
る。図２５にはデータ転送中断動作のタイミングチャー
トが示される。

【００９１】このデータ転送中断動作は、ＤＭＡＣ８が
データ転送制御を行なっているとき、ＤＤＴ制御部１０
２が、前記外部Ｉ／Ｏ６５から供給されるデータ転送設
定コマンドが特定の状態、例えばＩＤ１，ＩＤ０＝
“０，０”、ＭＤ１，ＭＤ０≠“０，０”、ＳＺ２，Ｓ
Ｚ１，ＳＺ０＝“１，１，１”にされていることを検出
することにより、データ転送制御動作を強制終了する。
ここで、バスコントローラ５は外部Ｉ／Ｏ６５からのバ
ス権要求信号ＤＢＲＥＱに対して最も高い優先度を与え
ている。ＤＭＡデータ転送動作中であっても、外部Ｉ／
Ｏ６５からのバス権要求信号ＤＢＲＥＱがあった場合に
は、そのとき時実行しているバスアクセスを停止し、外
部Ｉ／Ｏ６５にバス権を開放するようになっている。

【００９２】データ転送中断動作によれば、外部Ｉ／Ｏ
６５は、データ転送を要求したいとき、既に動作される
ＤＭＡＣ８によるデータ転送動作を停止させる事がで
き、最も高い優先度を以ってデータ転送を要求すること
ができる。

【００９３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００９４】例えば、外部Ｉ／Ｏがデータ転送元となる
ＤＭＡデータ転送は、メモリとの間のデータ転送に限定
されず、他の入出力デバイスとの間のデータ転送であっ
てもよい。また、マイクロコンピュータが内蔵する回路
モジュール、データ処理システムを構成するデバイスは
上記実施例に限定されず適宜変更することが可能であ
る。また、ＤＭＡＣはバスコントローラ８内部のデータ
バッファを用いる構成に限定されず、ＤＭＡＣそれ自体
が専用のデータバッファを備える構成であってもよい。

【００９５】更に、周辺装置若しくは入出力装置として
の前記外部Ｉ／Ｏ６５は、１つの半導体チップで構成し
てもよいし、複数の半導体チップを組み合わせることに
よって構成してもよい。また、このＩ／Ｏは、マイクロ
コンピュータと同一半導体チップ上に設けることも可能
である。

【００９６】また、図３では、データバスと外部Ｉ／Ｏ
とを２つのバスで結んでいるが、勿論１つのバスで結ぶ
ようにしてもよい。

【００９７】更に、複数の外部Ｉ／Ｏを用意し、それぞ
れに固有の転送情報（転送先或いは転送元アドレスデー
タ、転送チャンネル等）を設定（コマンドＲＯＭに格
納）しておけば、単に外部Ｉ／Ｏを変えるだけで、変え
た外部Ｉ／Ｏに対応したデータ転送の初期設定が行われ
る様になるため、システムの変更が容易になる。勿論、
この場合には、各外部Ｉ／Ｏが互いに異なる機能を持つ
ようにしてもよいし、同じ機能であってもよい。

【００９８】また、前記実施例では、１つの外部Ｉ／Ｏ
だけがバスに接続されていたが、複数の外部Ｉ／Ｏがバ
スに接続される様にしてもよい。この場合には、互いに
バス権の要求が重ならないようにするか、優先順位を付
けることが望ましい。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１００】すなわち、入出力デバイスはデータ転送を
行う際にＣＰＵを介さずにデータ転送要求と共にデータ
転送設定コマンドを出力して、データ転送制御情報をダ
イレクトメモリアクセス制御手段に設定できるから、デ
ータ転送要求元の入出力デバイスは、ＣＰＵの処理状態
を意識することなく、データ転送を行いたい時、そのタ
イミングでデータ転送処理を行うことができ、入出力デ
バイス主体のデータ転送が可能になる。

【０１０１】このときＣＰＵはデータ転送制御情報の初
期設定を要しないから、ＣＰＵには負担をかけず、その
間、ＣＰＵを他の処理に振り分けることができ、マイク
ロコンピュータのデータ処理性能、そしてデータ処理シ
ステムのデータ処理性能を、全体的に向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の一例に係るデータ処理システムを示す
ブロック図である。

【図２】本発明の一例に係るマイクロコンピュータを示
すブロック図である。

【図３】外部Ｉ／Ｏの一例を示すブロック図である。

【図４】データ転送設定コマンドの一例を示すコマンド
フォーマット図である。

【図５】ＤＭＡＣ、ＤＤＴ、バスステートコントロー
ラ、メモリ及び外部Ｉ／Ｏの接続関係を示した概略ブロ
ック図である。

【図６】外部Ｉ／Ｏからメモリへのデータ転送を一例と
した第１通常データ転送動作の説明図である。

【図７】第１通常データ転送動作における外部Ｉ／Ｏか
らメモリへのデータ転送の場合のタイミングチャートで
ある。

【図８】第１通常データ転送動作におけるメモリから外
部Ｉ／Ｏへのデータ転送の場合のタイミングチャートで
ある。

【図９】外部Ｉ／Ｏからメモリへのデータ転送を一例と
した第２通常データ転送動作の説明図である。

【図１０】第２通常データ転送動作における外部Ｉ／Ｏ
からメモリへのデータ転送の場合のタイミングチャート
である。

【図１１】第２通常データ転送動作におけるメモリから
外部Ｉ／Ｏへのデータ転送の場合のタイミングチャート
である。

【図１２】外部Ｉ／Ｏからメモリへのデータ転送を一例
とした第３通常データ転送動作の説明図である。

【図１３】第３通常データ転送動作における外部Ｉ／Ｏ
からメモリへのデータ転送の場合のタイミングチャート
である。

【図１４】第３通常データ転送動作におけるメモリから
外部Ｉ／Ｏへのデータ転送の場合のタイミングチャート
である。

【図１５】外部Ｉ／Ｏからメモリへのデータ転送を一例
とした第１ハンドシェークプロトコル転送動作の説明図
である。

【図１６】第１ハンドシェークプロトコル転送動作にお
ける外部Ｉ／Ｏからメモリへのデータ転送の場合のタイ
ミングチャートである。

【図１７】第１ハンドシェークプロトコル転送動作にお
けるメモリから外部Ｉ／Ｏへのデータ転送の場合のタイ
ミングチャートである。

【図１８】外部Ｉ／Ｏからメモリへのデータ転送を一例
とした第２ハンドシェークプロトコル転送動作の説明図
である。

【図１９】第２ハンドシェークプロトコル転送動作にお
ける外部Ｉ／Ｏからメモリへのデータ転送の場合のタイ
ミングチャートである。

【図２０】第２ハンドシェークプロトコル転送動作にお
けるメモリから外部Ｉ／Ｏへのデータ転送の場合のタイ
ミングチャートである。

【図２１】外部Ｉ／Ｏからメモリへのデータ転送を一例
としたダイレクトデータ転送動作の説明図である。

【図２２】ダイレクトデータ転送動作における外部Ｉ／
Ｏからメモリへのデータ転送の場合のタイミングチャー
トである。

【図２３】ダイレクトデータ転送動作におけるメモリか
ら外部Ｉ／Ｏへのデータ転送の場合のタイミングチャー
トである。

【図２４】データ転送中断動作の説明図である。

【図２５】データ転送中断動作のタイミングチャートで
ある。

【図２６】ＤＤＴとＤＭＡＣとの接続を示す図である。

【符号の説明】

１ マイクロコンピュータ ３ ＣＰＵ ４ アドレス変換・キャッシュユニット ５ バスステートコントローラ ６ 外部バスインタフェース回路 ６０ 外部データバス ６１ 外部アドレスバス ６５ 外部Ｉ／Ｏ（入出力デバイス） ７０〜７４ 内蔵周辺回路 ８ ＤＭＡＣ ８２ 回数制御回路 ８３ レジスタ制御回路 ８４ 起動制御回路 ８５ 要求優先制御回路 ＳＡＲｎ ソースアドレスレジスタ ＤＡＲｎ ディスティネーションアドレスレジスタ １００ ＤＤＴ １０１ ＴＲ用の専用信号線 １０２ ＤＤＴ制御部 １０３ ＤＤＴバッファ ＤＢＲＥＱ バス使用要求信号 ＢＡＶＬ バス使用許可信号 ＴＤＡＣＫ データストローブ信号 ＩＤ チャネル識別信号 ＤＴＲ データ転送設定コマンド ＴＲ 転送要求信号 ６００ メモリ ８００ ＤＭＡレジスタ ８０１ ＤＭＡ制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼須賀 知哉 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 長谷川 淳 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (23)

【特許請求の範囲】
1. 【請求項１】 マイクロコンピュータと、メモリと、入
   出力デバイスと、前記マイクロコンピュータ、前記メモ
   リ及び前記入出力デバイスが接続されたバスとを有する
   データ処理システムにおいて、 前記マイクロコンピュータは、中央処理装置と、前記中
   央処理装置から又は前記バスを介して外部から与えられ
   るデータ転送制御情報に基づいてデータ転送制御を行な
   う複数のデータ転送チャネルを有するダイレクトメモリ
   アクセス制御手段と、前記中央処理装置、ダイレクトメ
   モリアクセス制御手段及び前記入出力デバイスから与え
   られるバス権要求の競合を調停すると共に前記バスに対
   するバスサイクルを制御するバスステートコントローラ
   とを含み、 前記入出力デバイスは、バス権を獲得してダイレクトメ
   モリアクセス制御手段にデータ転送要求を行なうと共に
   前記バスにダイレクトメモリアクセス制御手段の動作を
   制御するためのデータ転送設定コマンドを出力し、それ
   に対するマイクロコンピュータからの応答に同期して、
   ダイレクトメモリアクセス制御手段によるデータ転送制
   御のデータ転送要求元として前記バスに対するデータ出
   力又はデータ入力動作を行なうものであることを特徴と
   するデータ処理システム。
2. 【請求項２】 前記データ転送設定コマンドは、転送デ
   ータサイズ、データ転送に用いるデータ転送チャネル、
   転送アドレス、及び転送回数を夫々指定する情報を含む
   ものであることを特徴とする請求項1記載のデータ処理
   システム。
3. 【請求項３】 マイクロコンピュータと、メモリと、入
   出力デバイスと、前記マイクロコンピュータ、前記メモ
   リ及び前記入出力デバイスが接続されたバスとを有する
   データ処理システムにおいて、 前記マイクロコンピュータは、中央処理装置と、前記中
   央処理装置から又は前記バスを介して外部から与えられ
   るデータ転送制御情報に基づいてデータ転送制御を行な
   う複数のデータ転送チャネルを有するダイレクトメモリ
   アクセス制御手段と、前記中央処理装置、ダイレクトメ
   モリアクセス制御手段及び前記入出力デバイスから与え
   られるバス権要求の競合を調停すると共に前記バスに対
   するバスサイクルを制御するバスステートコントローラ
   とを含み、 前記入出力デバイスは、バス権を獲得してダイレクトメ
   モリアクセス制御手段にデータ転送要求を行なうと共に
   前記バスにダイレクトメモリアクセス制御手段の動作を
   制御するためのデータ転送設定コマンドを出力し、それ
   に対するマイクロコンピュータからの応答に同期して、
   ダイレクトメモリアクセス制御手段によるデータ転送制
   御のデータ転送要求元として前記バスに対するデータ出
   力又はデータ入力動作を行なうものであり、 前記ダイレクトメモリアクセス制御手段は、前記データ
   転送設定コマンドによって設定された前記データ転送制
   御情報に従ってデータ転送制御を行なう第１動作を実行
   可能なものであることを特徴とするデータ処理システ
   ム。
4. 【請求項４】 前記ダイレクトメモリアクセス制御手段
   は、前記第１動作の後、前記入出力デバイスからデータ
   転送要求と共に供給されるデータ転送設定コマンドが特
   定の第１状態であることを検出することにより、前記第
   １動作と同じデータ転送チャネルを用いて、前記設定さ
   れた前記データ転送制御情報に従ったデータ転送制御を
   行なう第２動作を実行可能なものであることを特徴とす
   る請求項３記載のデータ処理システム。
5. 【請求項５】 前記ダイレクトメモリアクセス制御手段
   は、前記第１動作の後、前記入出力デバイスからデータ
   転送設定コマンドを伴うことなくデータ転送要求が与え
   られることにより、直前のデータ転送動作と同じデータ
   転送チャネルを用いて、前記設定された前記データ転送
   制御情報に従ったデータ転送制御を行なう第３動作を実
   行可能なものであることを特徴とする請求項３記載のデ
   ータ処理システム。
6. 【請求項６】 前記ダイレクトメモリアクセス制御手段
   は、前記中央処理装置によってデータ転送制御情報が設
   定された後、前記入出力デバイスから前記データ転送設
   定コマンドを伴って前記データ転送要求が与えられるこ
   とにより、そのデータ転送設定コマンドで特定されるデ
   ータ転送チャネルを用いて、前記中央処理装置により設
   定された前記データ転送制御情報に従ったデータ転送制
   御を行なう第４動作を実行可能なものであることを特徴
   とする請求項３記載のデータ処理システム。
7. 【請求項７】 前記ダイレクトメモリアクセス制御手段
   は、前記中央処理装置によってデータ転送制御情報が設
   定された後、前記入出力デバイスから前記データ転送設
   定コマンドを伴うことなくデータ転送要求が与えられる
   ことにより、直前のデータ転送動作と同じデータ転送チ
   ャネルを用いて、前記設定された前記データ転送制御情
   報に従ったデータ転送制御を行なう第５動作を実行可能
   なものであることを特徴とする請求項６記載のデータ処
   理システム。
8. 【請求項８】 前記ダイレクトメモリアクセス制御手段
   は、前記入出力デバイスから供給されるデータ転送設定
   コマンドが特定の第２状態であることを検出することに
   より、データ転送制御動作を強制終了するものであるこ
   とを特徴とする請求項３乃至７の何れか１項に記載のデ
   ータ処理システム。
9. 【請求項９】 中央処理装置と、前記中央処理装置から
   又は外部から与えられるデータ転送制御情報に基づいて
   データ転送制御を行なう複数のデータ転送チャネルを有
   するダイレクトメモリアクセス制御手段と、前記中央処
   理装置、ダイレクトメモリアクセス制御手段及び外部か
   ら与えられるバス権要求の競合を調停すると共に外部に
   対するバスサイクルを制御するバスステートコントロー
   ラとを含み、 前記ダイレクトメモリアクセス制御手段は、前記バスス
   テートコントローラが外部にバス権を開放した状態で、
   外部からダイレクトメモリアクセス制御手段の動作を制
   御するためのデータ転送設定コマンドを伴ってデータ転
   送要求が与えられたとき、前記データ転送設定コマンド
   により設定された前記データ転送制御情報に従ってデー
   タ転送制御を行なう第１動作を実行可能なものであるこ
   とを特徴とするマイクロコンピュータ。
10. 【請求項１０】 前記ダイレクトメモリアクセス制御手
    段は、前記第１動作の後、外部からデータ転送要求と共
    に供給されるデータ転送設定コマンドが特定の第１状態
    であることを検出することにより、前記第１動作と同じ
    データ転送チャネルを用いて、前記設定された前記デー
    タ転送制御情報に従ったデータ転送制御を行なう第2動
    作と、前記第１動作の後、外部からデータ転送設定コマ
    ンドを伴うことなくデータ転送要求が与えられることに
    より、直前のデータ転送動作と同じデータ転送チャネル
    を用いて、前記設定された前記データ転送制御情報に従
    ったデータ転送制御を行なう第３動作とを実行可能なも
    のであることを特徴とする請求項９記載のマイクロコン
    ピュータ。
11. 【請求項１１】 前記ダイレクトメモリアクセス制御手
    段は、前記中央処理装置によって前記データ転送制御情
    報が設定された後、外部からデータ転送設定コマンドを
    伴ってデータ転送要求が与えられることにより、そのデ
    ータ転送設定コマンドで特定されるデータ転送チャネル
    を用いて、前記中央処理装置により設定された前記デー
    タ転送制御情報に従ったデータ転送制御を行なう第４動
    作と、前記中央処理装置によってデータ転送制御情報が
    設定された後、前記入出力デバイスからデータ転送設定
    コマンドを伴うことなくデータ転送要求が与えられるこ
    とにより、直前のデータ転送動作と同じデータ転送チャ
    ネルを用いて、前記設定されたデータ転送制御情報に従
    ったデータ転送制御を行なう第５動作とを実行可能なも
    のであることを特徴とする請求項９記載のマイクロコン
    ピュータ。
12. 【請求項１２】 中央処理装置、 データ転送動作の際に使われる制御情報が設定されるレ
    ジスタを有し、前記レジスタに設定された制御情報に従
    って、データ転送動作を実行するダイレクトメモリアク
    セスコントローラ、 前記中央処理装置と前記ダイレクトメモリアクセスコン
    トローラと前記マイクロコンピュータの外部とに結合さ
    れたバス、 前記中央処理装置に結合され、前記マイクロコンピュー
    タの外部からの前記バスに対する使用要求と、前記中央
    処理装置からの前記バスに対する使用要求とを受けて、
    前記バスに対する使用要求の調停を行うバスコントロー
    ラ、及び前記バスコントローラが前記外部からのバスの
    使用要求を認めているとき、前記バスに供給されている
    制御情報を、前記ダイレクトメモリアクセスコントロー
    ラの前記レジスタへ設定する制御回路を含んで成るもの
    であることを特徴とするマイクロコンピュータ。
13. 【請求項１３】 前記レジスタに設定される制御情報
    は、データ転送動作の際に転送元を表す転送元アドレス
    情報又はデータ転送動作の際に転送先を表す転送先アド
    レス情報を含むものであることを特徴とする請求項１２
    記載のマイクロコンピュータ。
14. 【請求項１４】 前記制御回路は、前記ダイレクトメモ
    リアクセスコントローラに対する転送要求に応答して、
    前記バスに供給されている制御情報を前記レジスタへ設
    定するものであることを特徴とする請求項１３記載のマ
    イクロコンピュータ。
15. 【請求項１５】 前記ダイレクトメモリアクセスコント
    ローラは、複数のデータ転送チャンネルを有し、前記レ
    ジスタは、前記複数のデータ転送チャンネルのそれぞれ
    に対応した複数のレジスタを有し、それぞれのレジスタ
    は、前記中央処理装置により互いに異なるアドレスに割
    り当てられ、アドレスを指定することにより前記中央処
    理装置によって前記指定アドレスに割り当てられたレジ
    スタに制御情報が設定されるものであることを特徴とす
    る請求項１４記載のマイクロコンピュータ。
16. 【請求項１６】 前記バスに供給されている制御情報
    は、前記複数のデータ転送チャンネルの内の１つを指定
    する指定情報を含み、該指定情報によって指定されたデ
    ータ転送チャンネルに対応するレジスタに対して、前記
    転送元アドレス情報又は転送先アドレス情報が設定され
    るものであることを特徴とする請求項１５記載のマイク
    ロコンピュータ。
17. 【請求項１７】 バスに結合され、データ転送動作に際
    してデータの転送元又はデータの転送先として機能する
    周辺装置であって、 所定の機能を実現する処理部、 前記バスに関する使用要求を出力し、使用要求の許可に
    応答してデータ転送要求を出力する制御部及び前記デー
    タ転送要求の出力に同期して、前記データ転送動作に際
    して使われる制御情報を出力する出力部を含んで成るも
    のであることを特徴とする周辺装置。
18. 【請求項１８】 前記制御情報は、前記データ転送動作
    においてデータが転送されるべき転送先のアドレス情報
    又は転送されるべきデータが格納されている転送元のア
    ドレスを示すアドレス情報を含むものであることを特徴
    とする請求項１７記載の周辺装置。
19. 【請求項１９】 前記処理部、前記制御部及び前記出力
    部は、１つの半導体チップに形成されて成るものである
    ことを特徴とする請求項１８記載の周辺装置。
20. 【請求項２０】 複数の半導体チップにより形成されて
    成るものであることを特徴とする請求項１８記載の周辺
    装置。
21. 【請求項２１】 マイクロコンピュータと、前記マイク
    ロコンピュータに結合されたバスと、前記バスに結合さ
    れた周辺装置とを含むデータ処理システムであって、 前記マイクロコンピュータは、 前記バスに結合された中央処理装置、 前記バスに結合され、データ転送動作の際に使われる制
    御情報が設定されるレジスタを有し、前記レジスタに設
    定された制御情報に従って、データ転送動作を実行する
    ダイレクトメモリアクセスコントローラ、 前記中央処理装置に結合され、前記マイクロコンピュー
    タの外部からの前記バスに対する使用要求と、前記中央
    処理装置からの前記バスに対する使用要求とを受けて、
    前記バスに対する使用要求の調停を行うバスコントロー
    ラ、及び前記バスコントローラが前記外部からのバスの
    使用要求を認めているとき、前記バスに供給されている
    制御情報を、前記ダイレクトメモリアクセスコントロー
    ラの前記レジスタへ設定する制御回路を含み、 前記周辺装置は、 所定の機能を実現する処理部、 前記バスに関する使用要求を出力し、使用要求の許可に
    応答してデータ転送要求を出力する制御部及び前記デー
    タ転送要求の出力に同期して、前記制御情報を出力する
    出力部を含んで成るものであることを特徴とするデータ
    処理システム。
22. 【請求項２２】 前記制御情報は、データ転送動作にお
    いてデータが転送されるべき転送先のアドレス情報又は
    転送されるべきデータが格納されている転送元のアドレ
    スを示すアドレス情報を含むものであることを特徴とす
    る請求項２１記載のデータ処理システム。
23. 【請求項２３】 前記制御回路は、前記ダイレクトメモ
    リアクセスコントローラに対するデータ転送要求に応答
    して、前記バスに供給されている制御情報を前記レジス
    タへ設定するものであることを特徴とする請求項２２記
    載のデータ処理システム。