JPH1091573A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH1091573A JPH1091573A JP8243374A JP24337496A JPH1091573A JP H1091573 A JPH1091573 A JP H1091573A JP 8243374 A JP8243374 A JP 8243374A JP 24337496 A JP24337496 A JP 24337496A JP H1091573 A JPH1091573 A JP H1091573A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 外部にもバスマスタが存在するマイクロプロ
セッサにＤＲＡＭ及びキャッシュを内蔵する。 【解決手段】 マイクロプロセッサ１０１において、ラ
イトバッファ５を介してセレクタ７が、またＤＲＡＭ２
７、キャッシュ２８、ＩＱ８が、それぞれバスＩＤ
〈０：１２７〉に接続されている。バスＩＤ〈０：１２
７〉と、マイクロプロセッサ１０１と外部メモリ４、外
部バスマスタ４１とはデータバスＤ＜０：１５＞で結ば
れるが、ここにはＢＩＵ３が介在している。マイクロプ
ロセッサ１０１と、外部メモリ４、外部バスマスタ４１
とはアドレスバス５８、制御バス５６，５７によっても
結ばれている。ＢＩＵ３はマイクロプロセッサが内蔵す
るメモリや、その外部に接続されるメモリに対するアク
セスを制御する。
セッサにＤＲＡＭ及びキャッシュを内蔵する。 【解決手段】 マイクロプロセッサ１０１において、ラ
イトバッファ５を介してセレクタ７が、またＤＲＡＭ２
７、キャッシュ２８、ＩＱ８が、それぞれバスＩＤ
〈０：１２７〉に接続されている。バスＩＤ〈０：１２
７〉と、マイクロプロセッサ１０１と外部メモリ４、外
部バスマスタ４１とはデータバスＤ＜０：１５＞で結ば
れるが、ここにはＢＩＵ３が介在している。マイクロプ
ロセッサ１０１と、外部メモリ４、外部バスマスタ４１
とはアドレスバス５８、制御バス５６，５７によっても
結ばれている。ＢＩＵ３はマイクロプロセッサが内蔵す
るメモリや、その外部に接続されるメモリに対するアク
セスを制御する。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロプロセッ
サに関し、特にメモリ及びキャッシュメモリを内蔵した
マイクロプロセッサにおいて、そのメモリに外部からア
クセスしたり、命令／データをキャッシュに登録したり
するバスインタフェースに関する。
サに関し、特にメモリ及びキャッシュメモリを内蔵した
マイクロプロセッサにおいて、そのメモリに外部からア
クセスしたり、命令／データをキャッシュに登録したり
するバスインタフェースに関する。
【０００２】
【従来の技術】従来から、メモリを内蔵したマイクロプ
ロセッサが知られている。例えば、図２７はＲＡＭを内
蔵したマイクロプロセッサの構成を示すブロック図であ
る。マイクロプロセッサ２０１はＣＰＵ１、内蔵ＲＡＭ
２９、バス５９、及びバスインタフェースユニット（Ｂ
ＩＵ）３９を備えている。内蔵ＲＡＭ２９は例えばプロ
グラムＲＡＭ（ＲＯＭを含む）であったり、データＲＡ
Ｍ（ＲＯＭを含む）であったりする。但し、１クロック
でアクセスされ得るように、内蔵ＲＡＭ２９にはＳＲＡ
Ｍが使用されていた。内蔵ＲＡＭ２９のメモリ領域はア
ドレスで指定され、これへのアクセスは命令によって指
示される。
ロセッサが知られている。例えば、図２７はＲＡＭを内
蔵したマイクロプロセッサの構成を示すブロック図であ
る。マイクロプロセッサ２０１はＣＰＵ１、内蔵ＲＡＭ
２９、バス５９、及びバスインタフェースユニット（Ｂ
ＩＵ）３９を備えている。内蔵ＲＡＭ２９は例えばプロ
グラムＲＡＭ（ＲＯＭを含む）であったり、データＲＡ
Ｍ（ＲＯＭを含む）であったりする。但し、１クロック
でアクセスされ得るように、内蔵ＲＡＭ２９にはＳＲＡ
Ｍが使用されていた。内蔵ＲＡＭ２９のメモリ領域はア
ドレスで指定され、これへのアクセスは命令によって指
示される。
【０００３】またマイクロプロセッサ２０１の外部には
バス６０を介して外部メモリ４が設けられることもあ
る。外部メモリ４には例えばＤＲＡＭが使用されてお
り、これを制御するためにＤＲＡＭコントローラ、ＤＭ
ＡＣ（ＤＭＡコントローラ）等がマイクロプロセッサ２
０１に内蔵されている場合がある。
バス６０を介して外部メモリ４が設けられることもあ
る。外部メモリ４には例えばＤＲＡＭが使用されてお
り、これを制御するためにＤＲＡＭコントローラ、ＤＭ
ＡＣ（ＤＭＡコントローラ）等がマイクロプロセッサ２
０１に内蔵されている場合がある。
【０００４】図２８はキャッシュメモリ（以下では単に
「キャッシュ」とする）を内蔵したマイクロプロセッサ
の構成を示すブロック図である。マイクロプロセッサ２
０２はＣＰＵ１、キャッシュ２８、バス５９、及びＢＩ
Ｕ３９を備えており、マイクロプロセッサ２０２の外部
にはバス６０を介して外部メモリ４が設けられている。
キャッシュ２８はマイクロプロセッサ２０２が使用する
命令やデータを外部メモリ４からキャッシングする。
「キャッシュ」とする）を内蔵したマイクロプロセッサ
の構成を示すブロック図である。マイクロプロセッサ２
０２はＣＰＵ１、キャッシュ２８、バス５９、及びＢＩ
Ｕ３９を備えており、マイクロプロセッサ２０２の外部
にはバス６０を介して外部メモリ４が設けられている。
キャッシュ２８はマイクロプロセッサ２０２が使用する
命令やデータを外部メモリ４からキャッシングする。
【０００５】
【発明が解決しようとする課題】勿論、内蔵ＲＡＭ２９
とキャッシュ２８との両方を内蔵し、キャッシュ２８が
内蔵ＲＡＭ２９からキャッシングすることも可能であ
る。しかし、内蔵ＲＡＭ２９はＲＯＭまたはＳＲＡＭで
構成されており、１クロック程度でアクセスできるた
め、キャッシングする必要はなかった。
とキャッシュ２８との両方を内蔵し、キャッシュ２８が
内蔵ＲＡＭ２９からキャッシングすることも可能であ
る。しかし、内蔵ＲＡＭ２９はＲＯＭまたはＳＲＡＭで
構成されており、１クロック程度でアクセスできるた
め、キャッシングする必要はなかった。
【０００６】ＳＲＡＭは１セルの面積がＤＲＡＭに比べ
て大きく、大容量を集積する個とができない。そこでＣ
ＰＵコアとＤＲＡＭを１チップに集積し、大容量のメモ
リを集積したマイクロプロセッサが必要となる。ここで
ＤＲＡＭはアクセススピードが遅く、メモリアクセスの
時間がＣＰＵの性能を落とす大きな原因となる。
て大きく、大容量を集積する個とができない。そこでＣ
ＰＵコアとＤＲＡＭを１チップに集積し、大容量のメモ
リを集積したマイクロプロセッサが必要となる。ここで
ＤＲＡＭはアクセススピードが遅く、メモリアクセスの
時間がＣＰＵの性能を落とす大きな原因となる。
【０００７】また、マイクロプロセッサに内蔵されたＣ
ＰＵのみならず、外部にもバスマスタ（メモリに対して
バスを介してアクセスすることができる制御手段）が存
在する場合には、それぞれのバスマスタとメモリとの間
の信号の伝達を別個に行えば、マイクロプロセッサに必
要なピン数が増大してしまうという問題点がある。
ＰＵのみならず、外部にもバスマスタ（メモリに対して
バスを介してアクセスすることができる制御手段）が存
在する場合には、それぞれのバスマスタとメモリとの間
の信号の伝達を別個に行えば、マイクロプロセッサに必
要なピン数が増大してしまうという問題点がある。
【０００８】本願ではかかる問題点を解決するものであ
り、ＤＲＡＭ及びキャッシュを内蔵し、大容量、低速の
ＤＲＡＭと小容量、高速のキャッシュを１チップに集積
してＣＰＵの性能を引き出すことを目的とする。またそ
のキャッシングの態様を選択させることによりキャッシ
ングするデータの種類を選ぶことができるマイクロプロ
セッサや、内蔵するメモリに対するバスマスタが外部に
設けられても、あるいは外部メモリを接続し、ピン数を
増大させないで内蔵メモリと外部メモリの使用方法（メ
インプログラム、データ等をどのメモリに格納するか）
を変えることができるマイクロプロセッサや、バスマス
タが内部に複数存在するマイクロプロセッサを提供する
ことを目的とするものである。
り、ＤＲＡＭ及びキャッシュを内蔵し、大容量、低速の
ＤＲＡＭと小容量、高速のキャッシュを１チップに集積
してＣＰＵの性能を引き出すことを目的とする。またそ
のキャッシングの態様を選択させることによりキャッシ
ングするデータの種類を選ぶことができるマイクロプロ
セッサや、内蔵するメモリに対するバスマスタが外部に
設けられても、あるいは外部メモリを接続し、ピン数を
増大させないで内蔵メモリと外部メモリの使用方法（メ
インプログラム、データ等をどのメモリに格納するか）
を変えることができるマイクロプロセッサや、バスマス
タが内部に複数存在するマイクロプロセッサを提供する
ことを目的とするものである。
【０００９】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、内蔵メモリと、前記メモリに接続され
る内部バスと、前記内蔵メモリに対して前記内部バスを
介してアクセスする内部バスマスタと、前記内部バスの
動作を制御するバスインタフェースとを備えるマイクロ
プロセッサである。そして外部バスマスタ及び外部メモ
リが外部バスを介して前記マイクロプロセッサの外部に
接続される。前記マイクロプロセッサは前記内蔵メモリ
と前記外部メモリのデータを登録するキャッシュメモリ
を更に備える。前記バスインタフェースは（ａ）前記内
部バスと等しい幅のバッファを有し、（ｂ）前記外部バ
スマスタからの内蔵メモリアクセス要求と前記内部バス
マスタの内蔵メモリアクセス要求を調停し、（ｃ）前記
バッファと外部バスマスタとが前記外部バスを介してア
クセスしている間は内部バスマスタからの前記内蔵メモ
リ及び前記キャッシュへのアクセス要求を受け付ける。
にかかるものは、内蔵メモリと、前記メモリに接続され
る内部バスと、前記内蔵メモリに対して前記内部バスを
介してアクセスする内部バスマスタと、前記内部バスの
動作を制御するバスインタフェースとを備えるマイクロ
プロセッサである。そして外部バスマスタ及び外部メモ
リが外部バスを介して前記マイクロプロセッサの外部に
接続される。前記マイクロプロセッサは前記内蔵メモリ
と前記外部メモリのデータを登録するキャッシュメモリ
を更に備える。前記バスインタフェースは（ａ）前記内
部バスと等しい幅のバッファを有し、（ｂ）前記外部バ
スマスタからの内蔵メモリアクセス要求と前記内部バス
マスタの内蔵メモリアクセス要求を調停し、（ｃ）前記
バッファと外部バスマスタとが前記外部バスを介してア
クセスしている間は内部バスマスタからの前記内蔵メモ
リ及び前記キャッシュへのアクセス要求を受け付ける。
【００１０】この発明のうち請求項２にかかるものは、
請求項１記載のマイクロプロセッサであって、前記外部
バスマスタが前記内蔵メモリをアクセスする場合と、前
記内部バスマスタが前記外部メモリをアクセスする場合
とで両者のアクセスを制御する制御信号が共用される。
請求項１記載のマイクロプロセッサであって、前記外部
バスマスタが前記内蔵メモリをアクセスする場合と、前
記内部バスマスタが前記外部メモリをアクセスする場合
とで両者のアクセスを制御する制御信号が共用される。
【００１１】この発明のうち請求項３にかかるものは、
請求項１記載のマイクロプロセッサであって、前記外部
バスマスタが指定する複数のアドレスが、前記バッファ
の容量で決まる所定のアドレス境界を跨ぐ場合には、前
記バッファに蓄えられたデータが一旦放出される。
請求項１記載のマイクロプロセッサであって、前記外部
バスマスタが指定する複数のアドレスが、前記バッファ
の容量で決まる所定のアドレス境界を跨ぐ場合には、前
記バッファに蓄えられたデータが一旦放出される。
【００１２】この発明のうち請求項４にかかるものは、
内蔵メモリと、前記メモリに接続される内部バスと、前
記内蔵メモリに対して前記内部バスを介してアクセスす
る第１及び第２の内部バスマスタと、前記内部バスの動
作を制御するバスインタフェースとを備えるマイクロプ
ロセッサである。そして前記バスインタフェースは、前
記第１の内部バスマスタの前記内部メモリに対するアク
セス要求が有効である場合には前記第２の内部バスマス
タの前記内部メモリに対するアクセス要求を無効にする
メモリアクセス制御手段を有する。
内蔵メモリと、前記メモリに接続される内部バスと、前
記内蔵メモリに対して前記内部バスを介してアクセスす
る第１及び第２の内部バスマスタと、前記内部バスの動
作を制御するバスインタフェースとを備えるマイクロプ
ロセッサである。そして前記バスインタフェースは、前
記第１の内部バスマスタの前記内部メモリに対するアク
セス要求が有効である場合には前記第２の内部バスマス
タの前記内部メモリに対するアクセス要求を無効にする
メモリアクセス制御手段を有する。
【００１３】この発明のうち請求項５にかかるものは内
蔵メモリと、前記内蔵メモリに接続される内部バスと、
前記内部バスに接続されたキャッシュメモリと、前記内
蔵メモリに対して前記内部バスを介してアクセスする内
部バスマスタと、前記内部バスの動作を制御するバスイ
ンタフェースとを備えるマイクロプロセッサである。そ
して外部バスマスタ及び外部メモリが外部バスを介して
前記マイクロプロセッサの外部に接続される。前記マイ
クロプロセッサは前記内蔵メモリと前記外部メモリのデ
ータを登録するキャッシュメモリを更に備える。前記バ
スインタフェースは、前記内部バスマスタによる前記内
蔵メモリに対するアクセス要求及び前記外部バスマスタ
による前記内蔵メモリに対するアクセス要求、並びにキ
ャッシュモードを指定する情報に基づいて前記キャッシ
ュメモリのキャッシング対象を指定する登録信号を発生
する。
蔵メモリと、前記内蔵メモリに接続される内部バスと、
前記内部バスに接続されたキャッシュメモリと、前記内
蔵メモリに対して前記内部バスを介してアクセスする内
部バスマスタと、前記内部バスの動作を制御するバスイ
ンタフェースとを備えるマイクロプロセッサである。そ
して外部バスマスタ及び外部メモリが外部バスを介して
前記マイクロプロセッサの外部に接続される。前記マイ
クロプロセッサは前記内蔵メモリと前記外部メモリのデ
ータを登録するキャッシュメモリを更に備える。前記バ
スインタフェースは、前記内部バスマスタによる前記内
蔵メモリに対するアクセス要求及び前記外部バスマスタ
による前記内蔵メモリに対するアクセス要求、並びにキ
ャッシュモードを指定する情報に基づいて前記キャッシ
ュメモリのキャッシング対象を指定する登録信号を発生
する。
【００１４】
実施の形態１．図１は本発明の実施の形態１にかかるマ
イクロプロセッサの構成の概要を示すブロック図であ
る。マイクロプロセッサ１０１はＤＲＡＭ２７、キャッ
シュ２８、ＣＰＵ１、命令キュー（ＩＱ）８、セレクタ
７、積和演算部（ＭＡＣ：Multiply and ACcumulater）
６、ＢＩＵ３、ＰＬＬ１１を有している。
イクロプロセッサの構成の概要を示すブロック図であ
る。マイクロプロセッサ１０１はＤＲＡＭ２７、キャッ
シュ２８、ＣＰＵ１、命令キュー（ＩＱ）８、セレクタ
７、積和演算部（ＭＡＣ：Multiply and ACcumulater）
６、ＢＩＵ３、ＰＬＬ１１を有している。
【００１５】ＣＰＵ１は例えば３２ビットのデータを取
り扱うＲＩＳＣ型マイクロプロセッサコアであり、命令
長は１６ビットあるいは３２ビットである。ＩＱ８は例
えば１２８ビット×２エントリの構成を有しており、バ
スＩＤ〈０：１２７〉からデータ（命令を含む）を入力
し、１６ビットまたは３２ビットの態様でバスＩ＜０：
３１＞を介してＣＰＵ１に転送する。
り扱うＲＩＳＣ型マイクロプロセッサコアであり、命令
長は１６ビットあるいは３２ビットである。ＩＱ８は例
えば１２８ビット×２エントリの構成を有しており、バ
スＩＤ〈０：１２７〉からデータ（命令を含む）を入力
し、１６ビットまたは３２ビットの態様でバスＩ＜０：
３１＞を介してＣＰＵ１に転送する。
【００１６】図２は命令の構成を例示する模式図であ
る。アドレス境界をまたぐ命令は許されないので、命令
の配置としては図２に示されるように２通りしかない。
る。アドレス境界をまたぐ命令は許されないので、命令
の配置としては図２に示されるように２通りしかない。
【００１７】セレクタ７はバスＩＤ〈０：１２７〉に載
る１２８ビットのデータのうち、必要な３２ビット分の
みを選択してＣＰＵ１に転送したり、ＣＰＵ１から出力
された３２ビットのデータをバスＩＤ〈０：１２７〉に
おいて適切な位置に出力する。これらの３２ビットのデ
ータの伝達はバスＤＯ＜０：３１＞を介して行われる。
ＭＡＣ６は例えば３２ビット×１６ビット＋５６ビット
の積和演算を１クロックで処理し、ＣＰＵ１に付随して
設けられる。
る１２８ビットのデータのうち、必要な３２ビット分の
みを選択してＣＰＵ１に転送したり、ＣＰＵ１から出力
された３２ビットのデータをバスＩＤ〈０：１２７〉に
おいて適切な位置に出力する。これらの３２ビットのデ
ータの伝達はバスＤＯ＜０：３１＞を介して行われる。
ＭＡＣ６は例えば３２ビット×１６ビット＋５６ビット
の積和演算を１クロックで処理し、ＣＰＵ１に付随して
設けられる。
【００１８】キャッシュ２８は例えばＳＲＡＭで構成さ
れ、ライトバック（write back）方式、即ち書き込みが
キャッシュに対してだけ行われ、キャッシュで変更され
たデータは置き換えの対象となったときに主たる記憶装
置に書き込まれる方式が採用される。ＴＡＧ部を有し、
ここにはキャッシングすべきデータのアドレスの一部
（ｔａｇ）とｖａｌｉｄビット、ｄｉｒｔｙビットが保
持される。データがキャッシュ２８に登録（fill）され
るとｖａｌｉｄビットがセットされ、登録されている領
域に新たなデータがストアされればｄｉｒｔｙビットが
セットされる。キャッシュヒットした場合には１クロッ
クでデータを引き出すことができる。ＤＲＡＭ２７は例
えば２Ｍｂｙｔｅの容量を有する。
れ、ライトバック（write back）方式、即ち書き込みが
キャッシュに対してだけ行われ、キャッシュで変更され
たデータは置き換えの対象となったときに主たる記憶装
置に書き込まれる方式が採用される。ＴＡＧ部を有し、
ここにはキャッシングすべきデータのアドレスの一部
（ｔａｇ）とｖａｌｉｄビット、ｄｉｒｔｙビットが保
持される。データがキャッシュ２８に登録（fill）され
るとｖａｌｉｄビットがセットされ、登録されている領
域に新たなデータがストアされればｄｉｒｔｙビットが
セットされる。キャッシュヒットした場合には１クロッ
クでデータを引き出すことができる。ＤＲＡＭ２７は例
えば２Ｍｂｙｔｅの容量を有する。
【００１９】１２８ビットの容量を有するライトバッフ
ァ５を介してセレクタ７が、またＤＲＡＭ２７、キャッ
シュ２８、ＩＱ８が、それぞれバスＩＤ〈０：１２７〉
に接続されている。このバスＩＤ〈０：１２７〉と、マ
イクロプロセッサ１０１とその外部（例えば外部メモリ
４、外部バスマスタ４１）とを結ぶデータバスＤ＜０：
１５＞との間にＢＩＵ３が設けられている。マイクロプ
ロセッサ１０１と、外部メモリ４、外部バスマスタ４１
とはアドレスバス５８、制御バス５６，５７によっても
結ばれている。
ァ５を介してセレクタ７が、またＤＲＡＭ２７、キャッ
シュ２８、ＩＱ８が、それぞれバスＩＤ〈０：１２７〉
に接続されている。このバスＩＤ〈０：１２７〉と、マ
イクロプロセッサ１０１とその外部（例えば外部メモリ
４、外部バスマスタ４１）とを結ぶデータバスＤ＜０：
１５＞との間にＢＩＵ３が設けられている。マイクロプ
ロセッサ１０１と、外部メモリ４、外部バスマスタ４１
とはアドレスバス５８、制御バス５６，５７によっても
結ばれている。
【００２０】ＢＩＵ３はマイクロプロセッサが内蔵する
メモリや、その外部に接続されるメモリに対するアクセ
スを制御する。１６ビットのバスＤ＜０：１５＞と１２
８ビットのバスＩＤ〈０：１２７〉との整合を採るため
に、ＢＩＵ３は１２８ビットのバッファ３０１を有して
いる。またＢＩＵ３はバッファ３０１とバスＩＤ〈０：
１２７〉との間に介在するＩＤバスドライバ３０２をも
有しており、その動作は制御ブロック３０３によって制
御される。制御ブロック３０３はＤＲＡＭ２７、キャッ
シュ２８に対して書き込み／読み出し指令（信号Ｒ／Ｗ
バー）、登録指令を与える機能をも有する。
メモリや、その外部に接続されるメモリに対するアクセ
スを制御する。１６ビットのバスＤ＜０：１５＞と１２
８ビットのバスＩＤ〈０：１２７〉との整合を採るため
に、ＢＩＵ３は１２８ビットのバッファ３０１を有して
いる。またＢＩＵ３はバッファ３０１とバスＩＤ〈０：
１２７〉との間に介在するＩＤバスドライバ３０２をも
有しており、その動作は制御ブロック３０３によって制
御される。制御ブロック３０３はＤＲＡＭ２７、キャッ
シュ２８に対して書き込み／読み出し指令（信号Ｒ／Ｗ
バー）、登録指令を与える機能をも有する。
【００２１】ＰＬＬ１１はマイクロプロセッサの動作ク
ロックを生成する。例えば内部ＣＰＵ等の動作に４逓倍
したクロックを生成し、外部とのアクセス用に入力クロ
ック同じ周波数のクロックを生成する。
ロックを生成する。例えば内部ＣＰＵ等の動作に４逓倍
したクロックを生成し、外部とのアクセス用に入力クロ
ック同じ周波数のクロックを生成する。
【００２２】図３（ａ）〜（ｄ）は、命令の処理を示す
模式図である。命令はパイプライン制御で処理される。
パイプライン制御は、例えば命令フェッチ（ＩＦ）、命
令デコード（Ｄ）、実行（Ｅ）、メモリアクセス（ＭＥ
Ｍ）、汎用レジスタへのライトバック（ＷＢ）の５段階
で構成される。
模式図である。命令はパイプライン制御で処理される。
パイプライン制御は、例えば命令フェッチ（ＩＦ）、命
令デコード（Ｄ）、実行（Ｅ）、メモリアクセス（ＭＥ
Ｍ）、汎用レジスタへのライトバック（ＷＢ）の５段階
で構成される。
【００２３】ＣＰＵ１はＲＩＳＣ型のアーキテクチャを
有し、メモリに対するオペランドアクセスはｌｏａｄ／
ｓｔｏｒｅ系の命令のみで発生する。図３（ａ）はｌｏ
ａｄ命令でオペランドがキャッシュヒットし、メモリに
存在したデータが１サイクルで転送できた場合を示す。
同図（ｂ）はメモリに存在したデータのアクセスに複数
クロックかかった場合を示す。同図（ｃ）はメモリに対
するアクセスを発生しない命令の場合を示す。同図
（ｄ）は実行に複数のクロックを要する命令、例えば乗
算命令や除算命令の場合を示す。
有し、メモリに対するオペランドアクセスはｌｏａｄ／
ｓｔｏｒｅ系の命令のみで発生する。図３（ａ）はｌｏ
ａｄ命令でオペランドがキャッシュヒットし、メモリに
存在したデータが１サイクルで転送できた場合を示す。
同図（ｂ）はメモリに存在したデータのアクセスに複数
クロックかかった場合を示す。同図（ｃ）はメモリに対
するアクセスを発生しない命令の場合を示す。同図
（ｄ）は実行に複数のクロックを要する命令、例えば乗
算命令や除算命令の場合を示す。
【００２４】（１）命令／データの転送．ＣＰＵ１がフ
ェッチする命令がキャッシュ２８にヒットした場合は、
キャッシュ２８からクロック１サイクル分でバスＩＤ
〈０：１２７〉を介してＩＱ８に転送される。
ェッチする命令がキャッシュ２８にヒットした場合は、
キャッシュ２８からクロック１サイクル分でバスＩＤ
〈０：１２７〉を介してＩＱ８に転送される。
【００２５】ＣＰＵ１がフェッチする命令がＤＲＡＭ２
７にある場合は、１回のアクセス（例えばクロック５サ
イクル分を要する）でＤＲＡＭからバスＩＤ〈０：１２
７〉を介してＩＱ８に転送される。
７にある場合は、１回のアクセス（例えばクロック５サ
イクル分を要する）でＤＲＡＭからバスＩＤ〈０：１２
７〉を介してＩＱ８に転送される。
【００２６】ＣＰＵ１がフェッチする命令が外部メモリ
４にある場合は、バースト転送で外部メモリ４からフェ
ッチし、ＢＩＵ３のバッファ３０１に順番に蓄えられ
る。バッファ３０１がフルになると（１２８ビット分の
命令が蓄えられると）ＩＱ８に１２８ビット分の命令が
転送される。またこの命令をキャッシングする場合は同
時にキャッシュ２８にも転送される。
４にある場合は、バースト転送で外部メモリ４からフェ
ッチし、ＢＩＵ３のバッファ３０１に順番に蓄えられ
る。バッファ３０１がフルになると（１２８ビット分の
命令が蓄えられると）ＩＱ８に１２８ビット分の命令が
転送される。またこの命令をキャッシングする場合は同
時にキャッシュ２８にも転送される。
【００２７】図４は例えばＩＱ８が２エントリ×１２８
ビットの容量を有している場合の命令の転送を示すブロ
ック図である。ＤＲＡＭ２７（或いはキャッシュ２８）
からも、１２８ビットの容量を有するバッファ３０１か
らも命令が転送される様子が示されている。
ビットの容量を有している場合の命令の転送を示すブロ
ック図である。ＤＲＡＭ２７（或いはキャッシュ２８）
からも、１２８ビットの容量を有するバッファ３０１か
らも命令が転送される様子が示されている。
【００２８】図５は、ＣＰＵ１がすぐに命令を必要とし
ている場合（ＩＱ８が空の場合）に、命令が外部メモリ
４から転送される様子を示すブロック図である。ＢＩＵ
３の有する制御ブロック３０３は、ＣＰＵ１から命令を
フェッチする要求を示す信号ＩＦｅｔｃｈを入力し、こ
れがアサートされると外部メモリ４に対してバススター
ト信号ＢＳバーをアサートする（バススタート信号ＢＳ
バーは例えば図１に示された制御バス５６によって伝達
される）。この後、ＢＩＵ３の有するバッファ３０１に
はバスＤ＜０：１５＞を介して命令が転送される。ＩＱ
８から制御ブロック３０３に伝達される、ＩＱ８が空の
状態を示す信号ＩＱｅｍｐｔｙがアサートされれば、Ｉ
Ｄバスドライバ３０２に対してドライブ信号及びドライ
ブサイズ信号が制御ブロック３０３から与えられる。
ている場合（ＩＱ８が空の場合）に、命令が外部メモリ
４から転送される様子を示すブロック図である。ＢＩＵ
３の有する制御ブロック３０３は、ＣＰＵ１から命令を
フェッチする要求を示す信号ＩＦｅｔｃｈを入力し、こ
れがアサートされると外部メモリ４に対してバススター
ト信号ＢＳバーをアサートする（バススタート信号ＢＳ
バーは例えば図１に示された制御バス５６によって伝達
される）。この後、ＢＩＵ３の有するバッファ３０１に
はバスＤ＜０：１５＞を介して命令が転送される。ＩＱ
８から制御ブロック３０３に伝達される、ＩＱ８が空の
状態を示す信号ＩＱｅｍｐｔｙがアサートされれば、Ｉ
Ｄバスドライバ３０２に対してドライブ信号及びドライ
ブサイズ信号が制御ブロック３０３から与えられる。
【００２９】ドライブサイズ信号は１６ビットで構成さ
れ、バッファ３０１に蓄えられる１２８ビットのデータ
は１６個の８ビットのデータとして把握され、８ビット
単位で必要な情報が指定される。そしてドライブ信号に
基づいて、この指定された情報がバスＩＤ＜０：１２７
＞に転送される。例えばドライブサイズ信号の２ビット
分が活性化し、８×２＝１６ビット分がバスＩＤ〈０：
１２７〉を通ってＩＱ８へと転送される。ＣＰＵ１が更
に命令のフェッチを要求すれば、更に１６ビットがＩＱ
８に転送される。その後、ＣＰＵ１がすぐに命令を必要
としなくなれば（信号ＩＱｅｍｐｔｙがネゲート）、外
部メモリ４からバースト転送されてきたデータがバッフ
ァ３０１をフルにし、その後にＩＱ８へ転送される。制
御ブロック３０３には外部メモリ４から制御バス５６を
介してデータ転送完了信号ＤＣバーも受ける。
れ、バッファ３０１に蓄えられる１２８ビットのデータ
は１６個の８ビットのデータとして把握され、８ビット
単位で必要な情報が指定される。そしてドライブ信号に
基づいて、この指定された情報がバスＩＤ＜０：１２７
＞に転送される。例えばドライブサイズ信号の２ビット
分が活性化し、８×２＝１６ビット分がバスＩＤ〈０：
１２７〉を通ってＩＱ８へと転送される。ＣＰＵ１が更
に命令のフェッチを要求すれば、更に１６ビットがＩＱ
８に転送される。その後、ＣＰＵ１がすぐに命令を必要
としなくなれば（信号ＩＱｅｍｐｔｙがネゲート）、外
部メモリ４からバースト転送されてきたデータがバッフ
ァ３０１をフルにし、その後にＩＱ８へ転送される。制
御ブロック３０３には外部メモリ４から制御バス５６を
介してデータ転送完了信号ＤＣバーも受ける。
【００３０】勿論、ＩＱ８が空か否かのチェックをせ
ず、常に最初の命令のみを先に転送し、バッファ３０１
がフルになれば１２８ビットをキャッシュ２８へと転送
して書き込んでもよい。
ず、常に最初の命令のみを先に転送し、バッファ３０１
がフルになれば１２８ビットをキャッシュ２８へと転送
して書き込んでもよい。
【００３１】図１に戻り、ＣＰＵ１がデータをリードす
る場合、ＤＲＡＭ２７またはキャッシュ２８にデータが
存在すれば、必要なデータを含む１２８ビットがバスＩ
Ｄ〈０：１２７〉を介してセレクタ７に転送される。セ
レクタ７では必要な３２ビットのデータをＣＰＵ１に送
る。必要なデータが外部メモリ４にある場合には、バッ
ファ３０１に３２ビットのデータが蓄えられ、これがバ
スＩＤ〈０：１２７〉を通ってＣＰＵ１に転送される。
る場合、ＤＲＡＭ２７またはキャッシュ２８にデータが
存在すれば、必要なデータを含む１２８ビットがバスＩ
Ｄ〈０：１２７〉を介してセレクタ７に転送される。セ
レクタ７では必要な３２ビットのデータをＣＰＵ１に送
る。必要なデータが外部メモリ４にある場合には、バッ
ファ３０１に３２ビットのデータが蓄えられ、これがバ
スＩＤ〈０：１２７〉を通ってＣＰＵ１に転送される。
【００３２】データのサイズは８ビット／１６ビット／
３２ビットの３種類があり、外部メモリから読み出す
際、３２ビットの場合は外部アクセスが２回必要とな
り、８ビット／１６ビットの場合は１回のアクセスでバ
ッファ３０１からバスＩＤ〈０：１２７〉を介してＣＰ
Ｕ１に転送される。
３２ビットの３種類があり、外部メモリから読み出す
際、３２ビットの場合は外部アクセスが２回必要とな
り、８ビット／１６ビットの場合は１回のアクセスでバ
ッファ３０１からバスＩＤ〈０：１２７〉を介してＣＰ
Ｕ１に転送される。
【００３３】ＣＰＵ１が３２ビットのデータをメモリ
（ＤＲＡＭ２７或いはキャッシュ２８）に書き込む場
合、対応するバスＩＤ〈０：１２７〉の対応する位置に
セレクタ７がこのデータを出力する。この際、ライトバ
ッファ５に書き込むべきデータを蓄えてから転送するこ
ともできる。つまり、ライトバッファ５からはバスＩＤ
〈０：１２７〉が空いているときにデータが転送され
る。外部メモリ４に出力する場合はバッファ３０１にい
ったんラッチされ、１６ビットずつバスＤ＜０：１５＞
に出力されることになる。
（ＤＲＡＭ２７或いはキャッシュ２８）に書き込む場
合、対応するバスＩＤ〈０：１２７〉の対応する位置に
セレクタ７がこのデータを出力する。この際、ライトバ
ッファ５に書き込むべきデータを蓄えてから転送するこ
ともできる。つまり、ライトバッファ５からはバスＩＤ
〈０：１２７〉が空いているときにデータが転送され
る。外部メモリ４に出力する場合はバッファ３０１にい
ったんラッチされ、１６ビットずつバスＤ＜０：１５＞
に出力されることになる。
【００３４】（２）外部バスマスタからマイクロプロセ
ッサの内蔵するＤＲＡＭへのアクセス．マイクロプロセ
ッサ１０１の内蔵するＤＲＡＭ２７はＣＰＵ１だけでな
く外部のバスマスタからも、マイクロプロセッサ１０１
の命令とは無関係に直接アクセスすることができる。バ
スマスタはバスを介してメモリをアクセスする権利をも
っており、例えばＤＭＡＣ（Direct Memory Access Con
troler）やプロセッサ、メモリコントローラなどが挙げ
られる。
ッサの内蔵するＤＲＡＭへのアクセス．マイクロプロセ
ッサ１０１の内蔵するＤＲＡＭ２７はＣＰＵ１だけでな
く外部のバスマスタからも、マイクロプロセッサ１０１
の命令とは無関係に直接アクセスすることができる。バ
スマスタはバスを介してメモリをアクセスする権利をも
っており、例えばＤＭＡＣ（Direct Memory Access Con
troler）やプロセッサ、メモリコントローラなどが挙げ
られる。
【００３５】図１に示されるように外部バスマスタ４１
はデータバスＤ＜０：１５＞、アドレスバス５８、制御
バス５７を介してマイクロプロセッサ１０１と接続され
る。外部バスマスタ４１はマイクロプロセッサ１０１に
対してアクセス要求を出し、受け付けられるとＤＲＡＭ
２７に対して直接アクセスすることができる。以下に、
ＣＰＵ１および外部バスマスタ４１がＤＲＡＭ２７と外
部メモリ４をアクセスする際の各アクセスのプロトコル
について説明する。
はデータバスＤ＜０：１５＞、アドレスバス５８、制御
バス５７を介してマイクロプロセッサ１０１と接続され
る。外部バスマスタ４１はマイクロプロセッサ１０１に
対してアクセス要求を出し、受け付けられるとＤＲＡＭ
２７に対して直接アクセスすることができる。以下に、
ＣＰＵ１および外部バスマスタ４１がＤＲＡＭ２７と外
部メモリ４をアクセスする際の各アクセスのプロトコル
について説明する。
【００３６】（２−ａ）ＣＰＵ１がＤＲＡＭ２７をアク
セスする場合：従来から行われているプロトコルであ
り、まずＣＰＵ１からのアクセス要求が出され、これ
に対してＢＩＵ３が許可をし、ＢＩＵ３の制御でＩ
Ｄ〈０：１２７〉バスを使ってＤＲＡＭ２７のデータが
ＣＰＵ１に転送される。
セスする場合：従来から行われているプロトコルであ
り、まずＣＰＵ１からのアクセス要求が出され、これ
に対してＢＩＵ３が許可をし、ＢＩＵ３の制御でＩ
Ｄ〈０：１２７〉バスを使ってＤＲＡＭ２７のデータが
ＣＰＵ１に転送される。
【００３７】（２−ｂ）ＣＰＵ１が外部メモリ４からデ
ータを読み出す場合：図６はＣＰＵ１が外部メモリ４か
らデータを読み出す場合のプロトコルを示すタイミング
チャートである。クロックは入力クロックを示す。まず
ＣＰＵ１からＢＩＵ３へアクセス要求が出され、Ｂ
ＩＵ３からＣＰＵ１へアクセス許可が送られる。そして
制御バス５６を介してＢＩＵ３から外部メモリ４へ送
られるバススタート信号ＢＳバーがアサートし、リード
ライト信号Ｒ／Ｗバーが外部メモリ４にリード動作を要
求し、バイトコントロール信号ＢＣ（バスＤ＜０：１５
＞，ＩＤ＜０：１２７＞に伝達される１６ビットを２つ
の８ビット（＝１バイト）の信号として把握し、その一
方または両方を指定する信号）の値が決定される。ま
た、アドレスバス５８を介してアドレスＡ１，Ａ２，Ａ
３がマイクロプロセッサ１０１から出力される。アドレ
スＡ１，Ａ２，Ａ３に対応して、バイトコントロール信
号ＢＣは変化しても良い。
ータを読み出す場合：図６はＣＰＵ１が外部メモリ４か
らデータを読み出す場合のプロトコルを示すタイミング
チャートである。クロックは入力クロックを示す。まず
ＣＰＵ１からＢＩＵ３へアクセス要求が出され、Ｂ
ＩＵ３からＣＰＵ１へアクセス許可が送られる。そして
制御バス５６を介してＢＩＵ３から外部メモリ４へ送
られるバススタート信号ＢＳバーがアサートし、リード
ライト信号Ｒ／Ｗバーが外部メモリ４にリード動作を要
求し、バイトコントロール信号ＢＣ（バスＤ＜０：１５
＞，ＩＤ＜０：１２７＞に伝達される１６ビットを２つ
の８ビット（＝１バイト）の信号として把握し、その一
方または両方を指定する信号）の値が決定される。ま
た、アドレスバス５８を介してアドレスＡ１，Ａ２，Ａ
３がマイクロプロセッサ１０１から出力される。アドレ
スＡ１，Ａ２，Ａ３に対応して、バイトコントロール信
号ＢＣは変化しても良い。
【００３８】マイクロプロセッサ１０１からのアクセス
要求を受けて、外部メモリ４はアドレスＡ１，Ａ２，
Ａ３に対応する読み出しデータＤ１，Ｄ２，Ｄ３をバス
Ｄ＜０：１５＞に伝達させ、その度にデータ転送完了信
号ＤＣバーがアサートされる。そしてデータＤ１，Ｄ
２，Ｄ３がバスＩＤ〈０：１２７〉を介してＣＰＵ１へ
転送される。
要求を受けて、外部メモリ４はアドレスＡ１，Ａ２，
Ａ３に対応する読み出しデータＤ１，Ｄ２，Ｄ３をバス
Ｄ＜０：１５＞に伝達させ、その度にデータ転送完了信
号ＤＣバーがアサートされる。そしてデータＤ１，Ｄ
２，Ｄ３がバスＩＤ〈０：１２７〉を介してＣＰＵ１へ
転送される。
【００３９】（２−ｃ）ＣＰＵ１が外部メモリ４にデー
タを書き込む場合：図７はＣＰＵ１が外部メモリ４にデ
ータを書き込む場合のプロトコルを示すタイミングチャ
ートである。工程，は（２−ｂ）と同様である。そ
してＣＰＵ１からバスＩＤ〈０：１２７〉を介して書
き込まれるべきデータ（書き込みデータ）がＢＩＵ３へ
転送される。更にバススタート信号ＢＳバーがアサー
トし、リードライト信号Ｒ／Ｗバーが外部メモリ４に書
き込み動作を要求し、バイトコントロール信号ＢＣの値
が決定される。アドレスＡ１，Ａ２，Ａ３がアドレスバ
ス５８を介して、またこれらに対応する書き込みデータ
Ｄ１，Ｄ２，Ｄ３がバスＤ＜０：１５＞を介して、それ
ぞれマイクロプロセッサ１０１から出力される。
タを書き込む場合：図７はＣＰＵ１が外部メモリ４にデ
ータを書き込む場合のプロトコルを示すタイミングチャ
ートである。工程，は（２−ｂ）と同様である。そ
してＣＰＵ１からバスＩＤ〈０：１２７〉を介して書
き込まれるべきデータ（書き込みデータ）がＢＩＵ３へ
転送される。更にバススタート信号ＢＳバーがアサー
トし、リードライト信号Ｒ／Ｗバーが外部メモリ４に書
き込み動作を要求し、バイトコントロール信号ＢＣの値
が決定される。アドレスＡ１，Ａ２，Ａ３がアドレスバ
ス５８を介して、またこれらに対応する書き込みデータ
Ｄ１，Ｄ２，Ｄ３がバスＤ＜０：１５＞を介して、それ
ぞれマイクロプロセッサ１０１から出力される。
【００４０】マイクロプロセッサ１０１からのアクセス
要求を受けて、外部メモリ４にデータＤ１，Ｄ２，Ｄ
３が書き込まれ、その度にデータ転送完了信号ＤＣバー
がアサートされる。
要求を受けて、外部メモリ４にデータＤ１，Ｄ２，Ｄ
３が書き込まれ、その度にデータ転送完了信号ＤＣバー
がアサートされる。
【００４１】（２−ｄ）外部バスマスタ４１からＤＲＡ
Ｍ２７にデータを書き込む場合：図８は外部バスマスタ
４１からＤＲＡＭ２７にデータを書き込む場合のプロト
コルを示すタイミングチャートである。まず外部バス
マスタ４１からの受け付け要求を示すHalt Request信号
ＨＲＥＱバーがアサートする。これに対応してマイクロ
プロセッサ１０１から受付を許可するHREQ Acknowledge
信号ＨＡＣＫバーがアサートする。そして外部バスマス
タ４１からチップセレクト信号ＣＳバーがアサートす
る。これらは制御バス５７を介してマイクロプロセッサ
１０１と外部バスマスタ４１との間を伝達する。
Ｍ２７にデータを書き込む場合：図８は外部バスマスタ
４１からＤＲＡＭ２７にデータを書き込む場合のプロト
コルを示すタイミングチャートである。まず外部バス
マスタ４１からの受け付け要求を示すHalt Request信号
ＨＲＥＱバーがアサートする。これに対応してマイクロ
プロセッサ１０１から受付を許可するHREQ Acknowledge
信号ＨＡＣＫバーがアサートする。そして外部バスマス
タ４１からチップセレクト信号ＣＳバーがアサートす
る。これらは制御バス５７を介してマイクロプロセッサ
１０１と外部バスマスタ４１との間を伝達する。
【００４２】次いで外部バスマスタ４１からマイクロ
プロセッサ１０１へと伝達されるリードライト信号Ｒ／
ＷバーがＤＲＡＭ２７に対して書き込み動作を要求し、
アドレスＡ１，Ａ２，Ａ３及びこれらに対応する書き込
みデータＤ１，Ｄ２，Ｄ３がマイクロプロセッサ１０１
へと伝達される。そしてマイクロプロセッサ１０１か
らデータ転送完了信号ＤＣバーがアサートされる。
プロセッサ１０１へと伝達されるリードライト信号Ｒ／
ＷバーがＤＲＡＭ２７に対して書き込み動作を要求し、
アドレスＡ１，Ａ２，Ａ３及びこれらに対応する書き込
みデータＤ１，Ｄ２，Ｄ３がマイクロプロセッサ１０１
へと伝達される。そしてマイクロプロセッサ１０１か
らデータ転送完了信号ＤＣバーがアサートされる。
【００４３】図９は外部バスマスタ４１によるアクセス
が終了する場合を示すタイミングチャートである。チ
ップセレクト信号ＣＳバー、Halt Request信号ＨＲＥＱ
バーがネゲートし、マイクロプロセッサ１０１の受け
付けも終了する（HREQ Ack信号ＨＡＣＫバーがネゲート
する）。
が終了する場合を示すタイミングチャートである。チ
ップセレクト信号ＣＳバー、Halt Request信号ＨＲＥＱ
バーがネゲートし、マイクロプロセッサ１０１の受け
付けも終了する（HREQ Ack信号ＨＡＣＫバーがネゲート
する）。
【００４４】図１０は、バッファ３０１の構成を示すブ
ロック図である。バッファ３０１は１２８ビットの容量
を有する一方、データバスＤ＜０：１５＞が１６ビット
のビット幅を有する。よってバッファ３０１は容量が１
６ビットの８個のラッチ３０１ａ〜３０１ｈと、それぞ
れに対応するセレクタ３０１ｐ〜３０１ｗとを有してお
り、外部バスマスタ４１の与えるアドレスの値に応じ
て、バスＤ＜０：１５＞に載るデータをラッチ３０１ａ
〜３０１ｈに格納する。
ロック図である。バッファ３０１は１２８ビットの容量
を有する一方、データバスＤ＜０：１５＞が１６ビット
のビット幅を有する。よってバッファ３０１は容量が１
６ビットの８個のラッチ３０１ａ〜３０１ｈと、それぞ
れに対応するセレクタ３０１ｐ〜３０１ｗとを有してお
り、外部バスマスタ４１の与えるアドレスの値に応じ
て、バスＤ＜０：１５＞に載るデータをラッチ３０１ａ
〜３０１ｈに格納する。
【００４５】例えば一つのアドレスに対して指定される
データの幅は８ビットであり、一つのラッチにはアドレ
ス２つ分のデータが格納できる。つまり、一対の隣接す
るアドレスに対応するデータが同一のラッチに格納され
ることになる。このような動作を実現するため、バッフ
ァ３０１はセレクタ制御部３０１ｘを更に有しており、
これがアドレスの下位４ビットの内、最下位ビットを除
く３ビットの値に基づいてセレクタ３０１ｐ〜３０１ｗ
にそれぞれセレクタ制御信号Ｂ０〜Ｂ７を与える。セレ
クタ制御信号Ｂ０〜Ｂ７は択一的に活性化し、バスＤ＜
０：１５＞に載った８ビットのデータをラッチ３０１ａ
〜３０１ｈのいずれかに格納する。
データの幅は８ビットであり、一つのラッチにはアドレ
ス２つ分のデータが格納できる。つまり、一対の隣接す
るアドレスに対応するデータが同一のラッチに格納され
ることになる。このような動作を実現するため、バッフ
ァ３０１はセレクタ制御部３０１ｘを更に有しており、
これがアドレスの下位４ビットの内、最下位ビットを除
く３ビットの値に基づいてセレクタ３０１ｐ〜３０１ｗ
にそれぞれセレクタ制御信号Ｂ０〜Ｂ７を与える。セレ
クタ制御信号Ｂ０〜Ｂ７は択一的に活性化し、バスＤ＜
０：１５＞に載った８ビットのデータをラッチ３０１ａ
〜３０１ｈのいずれかに格納する。
【００４６】（２−ｅ）外部バスマスタ４１がＤＲＡＭ
２７からデータを読み出す場合：図１１は外部バスマス
タ４１がＤＲＡＭ２７からデータを読み出す場合のプロ
トコルを示すタイミングチャートである。工程は（２
−ｄ）と同様である。そして外部バスマスタ４１から
マイクロプロセッサ１０１へと伝達されるリードライト
信号Ｒ／ＷバーがＤＲＡＭ２７に対して読み出し動作を
要求し、アドレスＡ１，Ａ２，Ａ３がマイクロプロセッ
サ１０１へと伝達される。そしてこれらに対応するデ
ータＤ１，Ｄ２，Ｄ３が読み出され、マイクロプロセッ
サ１０１からこれらが出力され、データ転送完了信号Ｄ
Ｃバーがアサートされる。工程，も（２−ｄ）と同
様である。
２７からデータを読み出す場合：図１１は外部バスマス
タ４１がＤＲＡＭ２７からデータを読み出す場合のプロ
トコルを示すタイミングチャートである。工程は（２
−ｄ）と同様である。そして外部バスマスタ４１から
マイクロプロセッサ１０１へと伝達されるリードライト
信号Ｒ／ＷバーがＤＲＡＭ２７に対して読み出し動作を
要求し、アドレスＡ１，Ａ２，Ａ３がマイクロプロセッ
サ１０１へと伝達される。そしてこれらに対応するデ
ータＤ１，Ｄ２，Ｄ３が読み出され、マイクロプロセッ
サ１０１からこれらが出力され、データ転送完了信号Ｄ
Ｃバーがアサートされる。工程，も（２−ｄ）と同
様である。
【００４７】外部バスマスタ４１とバッファ３０１がバ
スＤ＜０：１５＞を介してリード／ライトしている場合
に、ＣＰＵ１のキャッシュ２８、ＤＲＡＭ２７に対する
アクセスをＢＩＵ３は受け付ける。外部バスマスタ４１
がＤＲＡＭ２７をリードする場合、ＤＲＡＭ２７のデー
タ、若しくはキャッシュヒット下場合にはキャッシュ２
８のデータがバッファ３０１へ転送される。バッファ３
０１は１２８ビット、バスＤ＜０：１５＞は１６ビット
であり、外部バスマスタ４１の要求がバッファ３０１内
のいくつかのデータ読み出しである場合はバスＩＤ
〈０：１２７〉は使用されない。このため、例えばＣＰ
Ｕ１がＤＲＡＭ２７から命令をフェッチしたいときには
ＢＩＵ３はこの要求を受け付け、バスＩＤ〈０：１２
７〉を介してＤＲＡＭ２７（キャッシュヒットした場合
にはキャッシュ２８）から命令を転送する。
スＤ＜０：１５＞を介してリード／ライトしている場合
に、ＣＰＵ１のキャッシュ２８、ＤＲＡＭ２７に対する
アクセスをＢＩＵ３は受け付ける。外部バスマスタ４１
がＤＲＡＭ２７をリードする場合、ＤＲＡＭ２７のデー
タ、若しくはキャッシュヒット下場合にはキャッシュ２
８のデータがバッファ３０１へ転送される。バッファ３
０１は１２８ビット、バスＤ＜０：１５＞は１６ビット
であり、外部バスマスタ４１の要求がバッファ３０１内
のいくつかのデータ読み出しである場合はバスＩＤ
〈０：１２７〉は使用されない。このため、例えばＣＰ
Ｕ１がＤＲＡＭ２７から命令をフェッチしたいときには
ＢＩＵ３はこの要求を受け付け、バスＩＤ〈０：１２
７〉を介してＤＲＡＭ２７（キャッシュヒットした場合
にはキャッシュ２８）から命令を転送する。
【００４８】外部バスマスタ４１がＤＲＡ２７にライト
する場合も同様に、バッファ３０１にデータを蓄積中は
バスＩＤ〈０：１２７〉を使用して、ＣＰＵ１、ＤＲＡ
Ｍ２７、キャッシュ２８の間のデータ／命令の転送をす
ることができる。図２３は外部バスマスタ４１からのリ
ードとＣＰＵ１のリードアクセス要求の様子を示すタイ
ミングチャートである。外部バスマスタ４１から指定さ
れたアドレスＡ１，Ａ２，Ａ３がアドレス境界を越えず
（アドレス同士が所定の範囲内に存在する場合であり、
詳細は（２−ｆ）で後述する）、それぞれに対応するデ
ータＤ１，Ｄ２，Ｄ３が一度に読み出され（ＤＲＡＭ
（キャッシュ）アクセス要求の左端のアサート）、バス
ＩＤ〈０：１２７〉に載り、その後バッファ３０１に蓄
積される。
する場合も同様に、バッファ３０１にデータを蓄積中は
バスＩＤ〈０：１２７〉を使用して、ＣＰＵ１、ＤＲＡ
Ｍ２７、キャッシュ２８の間のデータ／命令の転送をす
ることができる。図２３は外部バスマスタ４１からのリ
ードとＣＰＵ１のリードアクセス要求の様子を示すタイ
ミングチャートである。外部バスマスタ４１から指定さ
れたアドレスＡ１，Ａ２，Ａ３がアドレス境界を越えず
（アドレス同士が所定の範囲内に存在する場合であり、
詳細は（２−ｆ）で後述する）、それぞれに対応するデ
ータＤ１，Ｄ２，Ｄ３が一度に読み出され（ＤＲＡＭ
（キャッシュ）アクセス要求の左端のアサート）、バス
ＩＤ〈０：１２７〉に載り、その後バッファ３０１に蓄
積される。
【００４９】この後はバスＩＤ〈０：１２７〉が未使用
となっているので、ＣＰＵからのアクセス要求に対して
ＤＲＡＭアクセス要求がアサートし（真ん中に位置する
アサート）、この要求に対応したデータＤ＿ＣＰＵが読
み出されてバスＩＤ〈０：１２７〉に載る。一方、バッ
ファ３０１から外部バスマスタ４１へのデータＤ１，Ｄ
２，Ｄ３の転送が行われることになる。
となっているので、ＣＰＵからのアクセス要求に対して
ＤＲＡＭアクセス要求がアサートし（真ん中に位置する
アサート）、この要求に対応したデータＤ＿ＣＰＵが読
み出されてバスＩＤ〈０：１２７〉に載る。一方、バッ
ファ３０１から外部バスマスタ４１へのデータＤ１，Ｄ
２，Ｄ３の転送が行われることになる。
【００５０】そしてアドレスＡ１，Ａ２，Ａ３に対して
アドレス境界を越えたアドレスＡ５についてのＤＲＡＭ
（キャッシュ）アクセス要求がアサートし（右端に位置
するアサート）、これに対応するデータＤ５が読み出さ
れてバスＩＤ〈０：１２７〉に載り、バッファ３０１へ
と蓄積される。
アドレス境界を越えたアドレスＡ５についてのＤＲＡＭ
（キャッシュ）アクセス要求がアサートし（右端に位置
するアサート）、これに対応するデータＤ５が読み出さ
れてバスＩＤ〈０：１２７〉に載り、バッファ３０１へ
と蓄積される。
【００５１】後述する図２２に示された外部アクセス制
御回路３０３ｇではアドレス比較結果とアクセス種類検
出結果、リフレッシュ要求を受けて、外部アクセス要求
及び内部バス未使用信号を生成する。この内部バス未使
用信号は外部バスアクセスに内部バスを使用していない
状態、または外部バスマスタ４１のアクセスアドレスが
アドレス境界を跨がないアクセスの処理中であり、内部
バスが未使用であることを示す。この信号がアサートさ
れている間はＣＰＵ１のアクセス要求を受けてＤＲＡＭ
２７、キャッシュ２８がアクセスされる。
御回路３０３ｇではアドレス比較結果とアクセス種類検
出結果、リフレッシュ要求を受けて、外部アクセス要求
及び内部バス未使用信号を生成する。この内部バス未使
用信号は外部バスアクセスに内部バスを使用していない
状態、または外部バスマスタ４１のアクセスアドレスが
アドレス境界を跨がないアクセスの処理中であり、内部
バスが未使用であることを示す。この信号がアサートさ
れている間はＣＰＵ１のアクセス要求を受けてＤＲＡＭ
２７、キャッシュ２８がアクセスされる。
【００５２】（２−ｆ）外部バスマスタ４１の与えるア
ドレスが、アドレス境界を超える場合の外部バスマスタ
からＤＲＡＭ２７への書き込み：図１０を用いて説明さ
れたように、下位４ビットが連続するアドレスに対応す
る１６個の８ビット幅のデータはバッファ３０１に格納
される。しかし、例えばアドレスが２４ビット幅である
とすると、上位２０ビットが同一であればこれらの１６
個×８ビット＝１２８ビットのデータをまとめてＤＲＡ
Ｍ２７に転送しても良いが、アドレスの上位２０ビット
が異なっている場合にこれらをまとめて転送すること
は、誤ったアドレスにデータを与えることとなり、回避
されなければならない。つまり、外部バスマスタ４１の
アドレスの値が１６ビットの境界（データに換算すれば
１６×８＝１２８ビットの境界：本明細書では単に「ア
ドレス境界」ともいう）を越える場合には、それまでバ
ッファ３０１が蓄えていたデータを一旦放出する必要が
ある。
ドレスが、アドレス境界を超える場合の外部バスマスタ
からＤＲＡＭ２７への書き込み：図１０を用いて説明さ
れたように、下位４ビットが連続するアドレスに対応す
る１６個の８ビット幅のデータはバッファ３０１に格納
される。しかし、例えばアドレスが２４ビット幅である
とすると、上位２０ビットが同一であればこれらの１６
個×８ビット＝１２８ビットのデータをまとめてＤＲＡ
Ｍ２７に転送しても良いが、アドレスの上位２０ビット
が異なっている場合にこれらをまとめて転送すること
は、誤ったアドレスにデータを与えることとなり、回避
されなければならない。つまり、外部バスマスタ４１の
アドレスの値が１６ビットの境界（データに換算すれば
１６×８＝１２８ビットの境界：本明細書では単に「ア
ドレス境界」ともいう）を越える場合には、それまでバ
ッファ３０１が蓄えていたデータを一旦放出する必要が
ある。
【００５３】図１２はかかる動作を行う為の手段を示す
ブロック図であり、マイクロプロセッサ１０１はアドレ
スバッファ５１と、アドレス比較器５２とを更に備えて
いる。アドレスバッファ５１はアドレスバス５８から２
４ビット幅のアドレスの上位２０ビットを受け、常に現
在のアドレスの一つ前のアドレスの上位２０ビットを出
力する。アドレス比較器５２はアドレスバッファ５１の
出力を、現在のアドレスの上位２０ビットと比較する。
ブロック図であり、マイクロプロセッサ１０１はアドレ
スバッファ５１と、アドレス比較器５２とを更に備えて
いる。アドレスバッファ５１はアドレスバス５８から２
４ビット幅のアドレスの上位２０ビットを受け、常に現
在のアドレスの一つ前のアドレスの上位２０ビットを出
力する。アドレス比較器５２はアドレスバッファ５１の
出力を、現在のアドレスの上位２０ビットと比較する。
【００５４】両者が一致すれば、外部バスマスタ４１の
アドレスの値が１６ビットのアドレス境界を越えていな
いので、バッファ３０１に対するデータの格納は引き続
いて行われる。しかし一致しない場合には、バッファ３
０１に対して、現在格納しているデータをバスＩＤ＜
０：１２７＞を介してＤＲＡＭ２７に転送するように制
御する。この際、制御ブロック３０３はＤＲＡＭ２７に
対してＤＲＡＭ２７が書き込み動作をするようにリード
ライト信号Ｒ／Ｗバーを与える。
アドレスの値が１６ビットのアドレス境界を越えていな
いので、バッファ３０１に対するデータの格納は引き続
いて行われる。しかし一致しない場合には、バッファ３
０１に対して、現在格納しているデータをバスＩＤ＜
０：１２７＞を介してＤＲＡＭ２７に転送するように制
御する。この際、制御ブロック３０３はＤＲＡＭ２７に
対してＤＲＡＭ２７が書き込み動作をするようにリード
ライト信号Ｒ／Ｗバーを与える。
【００５５】図１３は上記の動作を示すタイミングチャ
ートである。アドレスＡ１〜Ａ４の上位２０ビットは同
一であり、アドレスＡ５の上位２０ビットがこれと異な
る場合が想定されている。バッファ３０１はアドレスＡ
１〜Ａ４に対応するデータＤ１〜Ｄ４を格納していた
が、アドレスＡ５が与えられた時点で（アドレス境界を
越えた時点で）バスＩＤ＜０：１２７＞にはこれらのデ
ータＤ１〜Ｄ４が一挙に与えられる。なお、チップセレ
クト信号ＣＳバーがアサートしている間は信号ＨＲＥＱ
バーＨＡＣＫバーがアサートしている。
ートである。アドレスＡ１〜Ａ４の上位２０ビットは同
一であり、アドレスＡ５の上位２０ビットがこれと異な
る場合が想定されている。バッファ３０１はアドレスＡ
１〜Ａ４に対応するデータＤ１〜Ｄ４を格納していた
が、アドレスＡ５が与えられた時点で（アドレス境界を
越えた時点で）バスＩＤ＜０：１２７＞にはこれらのデ
ータＤ１〜Ｄ４が一挙に与えられる。なお、チップセレ
クト信号ＣＳバーがアサートしている間は信号ＨＲＥＱ
バーＨＡＣＫバーがアサートしている。
【００５６】その後、ＤＲＡＭ２７に対するアクセス要
求がアサートし、これらのデータがＤＲＡＭ２７に書き
込まれ、制御ブロック３０３から外部バスマスタ４１へ
与えられるデータ転送完了信号ＤＣバーがネゲートする
（時刻ｔ４〜ｔ５）。
求がアサートし、これらのデータがＤＲＡＭ２７に書き
込まれ、制御ブロック３０３から外部バスマスタ４１へ
与えられるデータ転送完了信号ＤＣバーがネゲートする
（時刻ｔ４〜ｔ５）。
【００５７】そして、アドレスＡ５に対応するデータＤ
５がバッファ３０１に格納され、外部バスマスタ４１か
らのアクセス要求が終了した時点（チップセレクト信号
ＣＳバーがネゲート）で、バッファ３０１の格納してい
たデータＡ５がバスＩＤ〈０：１２７〉を介してＤＲＡ
Ｍ２７に転送される（データ転送完了信号ＤＣバーがア
サート、その後、ＤＲＡＭ２７に対するアクセス要求が
ネゲート：時刻ｔ５〜ｔ６）。
５がバッファ３０１に格納され、外部バスマスタ４１か
らのアクセス要求が終了した時点（チップセレクト信号
ＣＳバーがネゲート）で、バッファ３０１の格納してい
たデータＡ５がバスＩＤ〈０：１２７〉を介してＤＲＡ
Ｍ２７に転送される（データ転送完了信号ＤＣバーがア
サート、その後、ＤＲＡＭ２７に対するアクセス要求が
ネゲート：時刻ｔ５〜ｔ６）。
【００５８】（２−ｇ）外部バスマスタ４１の与えるア
ドレスが、アドレス境界を超える場合の外部バスマスタ
４１のＤＲＡＭ２７からの読み出し：図１４は外部バス
マスタ４１がＤＲＡＭ２７からデータを読み出す場合
に、そのアドレスの上位２０ビットが変動した場合（ア
ドレス境界を越えた場合）の動作を示すタイミングチャ
ートである。外部バスマスタ４１のリード要求（チップ
セレクト信号ＣＳバーがアサート）がなされ、制御ブロ
ック３０３はＤＲＡＭ２７に対してＤＲＡＭ２７が読み
出し動作をするようにリードライト信号Ｒ／Ｗバーを与
える。
ドレスが、アドレス境界を超える場合の外部バスマスタ
４１のＤＲＡＭ２７からの読み出し：図１４は外部バス
マスタ４１がＤＲＡＭ２７からデータを読み出す場合
に、そのアドレスの上位２０ビットが変動した場合（ア
ドレス境界を越えた場合）の動作を示すタイミングチャ
ートである。外部バスマスタ４１のリード要求（チップ
セレクト信号ＣＳバーがアサート）がなされ、制御ブロ
ック３０３はＤＲＡＭ２７に対してＤＲＡＭ２７が読み
出し動作をするようにリードライト信号Ｒ／Ｗバーを与
える。
【００５９】ＤＲＡＭ２７に対するアクセス要求がアサ
ートし、いずれも上位２０ビットが等しい２４ビットの
アドレスＡ１，Ａ２，Ａ３のそれぞれに対応するデータ
Ｄ１，Ｄ２，Ｄ３がバスＩＤ＜０：１２７＞に与えられ
る（時刻ｔ０〜時刻ｔ１）。但し、アドレスＡ５はその
上位２０ビットがアドレスＡ１，Ａ２，Ａ３とは異なる
ので、時刻ｔ１においてはまだバスＩＤ＜０：１２７＞
には載っていない。データ転送完了信号ＤＣバーがアサ
ートした状態のまま、データＤ１，Ｄ２，Ｄ３がバッフ
ァ３０１を介して外部へと転送される。ＤＲＡＭ２７に
対するアクセス要求は一旦ネゲートする（時刻ｔ１）。
ートし、いずれも上位２０ビットが等しい２４ビットの
アドレスＡ１，Ａ２，Ａ３のそれぞれに対応するデータ
Ｄ１，Ｄ２，Ｄ３がバスＩＤ＜０：１２７＞に与えられ
る（時刻ｔ０〜時刻ｔ１）。但し、アドレスＡ５はその
上位２０ビットがアドレスＡ１，Ａ２，Ａ３とは異なる
ので、時刻ｔ１においてはまだバスＩＤ＜０：１２７＞
には載っていない。データ転送完了信号ＤＣバーがアサ
ートした状態のまま、データＤ１，Ｄ２，Ｄ３がバッフ
ァ３０１を介して外部へと転送される。ＤＲＡＭ２７に
対するアクセス要求は一旦ネゲートする（時刻ｔ１）。
【００６０】アドレスＡ５が外部バスマスタ４１へと転
送される際、アドレス境界を越えることになるので、一
旦データ転送完了信号ＤＣバーがネゲートし、ＤＲＡＭ
２７に対するアクセス要求が再度アサートする（時刻ｔ
２）。そしてバスＩＤ＜０：１２７＞にはＤＲＡＭ２７
からアドレスＡ５に対応するデータＤ５が与えられ、こ
れがバッファ３０１に格納される。その一方でデータＤ
５が外部に転送されればアクセス要求が終了する（チッ
プセレクト信号ＣＳバーがネゲート。時刻ｔ３）。
送される際、アドレス境界を越えることになるので、一
旦データ転送完了信号ＤＣバーがネゲートし、ＤＲＡＭ
２７に対するアクセス要求が再度アサートする（時刻ｔ
２）。そしてバスＩＤ＜０：１２７＞にはＤＲＡＭ２７
からアドレスＡ５に対応するデータＤ５が与えられ、こ
れがバッファ３０１に格納される。その一方でデータＤ
５が外部に転送されればアクセス要求が終了する（チッ
プセレクト信号ＣＳバーがネゲート。時刻ｔ３）。
【００６１】大まかに言えば、最大１２８ビットのデー
タがＤＲＡＭ２７から読み出され、バッファ３０１に格
納される（例えば上記データＤ１，Ｄ２，Ｄ３）。デー
タは外部バスマスタ４１から要求されるアドレスの値に
応じ、対応する１６ビット（一つのラッチが格納するア
ドレス２つ分）のデータを出力する。外部バスマスタ４
１から要求されるアドレスがアドレス境界を越えた場合
に、新しいデータ（例えば上記データＤ５）がＤＲＡＭ
２７からバッファ３０１に転送され、外部バスマスタへ
１６ビットずつ出力される。
タがＤＲＡＭ２７から読み出され、バッファ３０１に格
納される（例えば上記データＤ１，Ｄ２，Ｄ３）。デー
タは外部バスマスタ４１から要求されるアドレスの値に
応じ、対応する１６ビット（一つのラッチが格納するア
ドレス２つ分）のデータを出力する。外部バスマスタ４
１から要求されるアドレスがアドレス境界を越えた場合
に、新しいデータ（例えば上記データＤ５）がＤＲＡＭ
２７からバッファ３０１に転送され、外部バスマスタへ
１６ビットずつ出力される。
【００６２】以上の様に、本実施の形態にかかるマイク
ロプロセッサによれば、内蔵するＤＲＡＭ２７を自身の
ＣＰＵ１のみならず、外部バスマスタ４１によってもア
クセスすることができ、またＣＰＵ１によって外部メモ
リ４にアクセスすることもできる。しかも、リードライ
ト信号Ｒ／Ｗバーやバイトコントロール信号ＢＣを共用
できるので、必要なピン数が増大してしまうということ
はない。
ロプロセッサによれば、内蔵するＤＲＡＭ２７を自身の
ＣＰＵ１のみならず、外部バスマスタ４１によってもア
クセスすることができ、またＣＰＵ１によって外部メモ
リ４にアクセスすることもできる。しかも、リードライ
ト信号Ｒ／Ｗバーやバイトコントロール信号ＢＣを共用
できるので、必要なピン数が増大してしまうということ
はない。
【００６３】また、内部のデータバスＩＤ＜０：１２７
＞と外部のデータバスＤ＜０：１５＞とのビット幅が異
なっていても、バッファ３０１を制御することで、デー
タを内部に転送することができる。
＞と外部のデータバスＤ＜０：１５＞とのビット幅が異
なっていても、バッファ３０１を制御することで、デー
タを内部に転送することができる。
【００６４】また、アドレスが所定のアドレス境界を越
えても、誤ったデータの転送が行われることを回避でき
る。
えても、誤ったデータの転送が行われることを回避でき
る。
【００６５】実施の形態２．実施の形態２では各種モー
ドの変更のしかたについて説明される。図１５はマイク
ロプロセッサ１０１のアドレス空間を示す模式図であ
る。論理アドレスは１６進の３２ビットの数（３２／ｌ
ｏｇ2 １６＝８桁）で表される。ユーザー空間としての
論理空間００００００００〜８０００００００番地（Ｓ
ＩＤ＝０）のうち、マイクロプロセッサ１０１に内蔵さ
れるＤＲＡＭ２７の物理空間として００００００００〜
００１ＦＦＦＦＦ番地が割り当てられる。また、外部メ
モリ４の為の空間として００２０００００〜００ＦＦＦ
ＦＦＦ番地が割り当てられる。よってこれら２つのメモ
リに対するアドレス空間は、（２）で説明されたような
２４ビットのアドレス（論理アドレスの下位６桁）で指
定され得ることになる。
ドの変更のしかたについて説明される。図１５はマイク
ロプロセッサ１０１のアドレス空間を示す模式図であ
る。論理アドレスは１６進の３２ビットの数（３２／ｌ
ｏｇ2 １６＝８桁）で表される。ユーザー空間としての
論理空間００００００００〜８０００００００番地（Ｓ
ＩＤ＝０）のうち、マイクロプロセッサ１０１に内蔵さ
れるＤＲＡＭ２７の物理空間として００００００００〜
００１ＦＦＦＦＦ番地が割り当てられる。また、外部メ
モリ４の為の空間として００２０００００〜００ＦＦＦ
ＦＦＦ番地が割り当てられる。よってこれら２つのメモ
リに対するアドレス空間は、（２）で説明されたような
２４ビットのアドレス（論理アドレスの下位６桁）で指
定され得ることになる。
【００６６】また、ユーザー用のＩ／Ｏ空間としてＦＦ
００００００〜ＦＦ７ＦＦＦＦＦ番地が、ＩＣＥ（In C
ircuit Emulator）用空間としてＦＦ８０００００〜Ｆ
ＦＢＦＦＦＦＦ番地が、そしてＦＦＣ０００００〜ＦＦ
ＦＦＦＦＦＦ番地において内蔵制御レジスタの為の物理
空間が、それぞれ割り当てられる。これらの割当は、Ｉ
／Ｏ空間（ＳＩＤ＝１）において行われている。
００００００〜ＦＦ７ＦＦＦＦＦ番地が、ＩＣＥ（In C
ircuit Emulator）用空間としてＦＦ８０００００〜Ｆ
ＦＢＦＦＦＦＦ番地が、そしてＦＦＣ０００００〜ＦＦ
ＦＦＦＦＦＦ番地において内蔵制御レジスタの為の物理
空間が、それぞれ割り当てられる。これらの割当は、Ｉ
／Ｏ空間（ＳＩＤ＝１）において行われている。
【００６７】図１６は内蔵制御レジスタのアドレス空間
の一部を示す模式図である。番地ＦＦＦＦＦＦＦ４，Ｆ
ＦＦＦＦＦＦ８，ＦＦＦＦＦＦＦＣにおいて、それぞれ
キャッシュパージ制御、ＤＲＡＭリフレッシュ制御、メ
モリ制御の為のデータＭＳＰＲ，ＭＤＲＲ，ＭＣＣＲ
（各１バイト）が格納される。
の一部を示す模式図である。番地ＦＦＦＦＦＦＦ４，Ｆ
ＦＦＦＦＦＦ８，ＦＦＦＦＦＦＦＣにおいて、それぞれ
キャッシュパージ制御、ＤＲＡＭリフレッシュ制御、メ
モリ制御の為のデータＭＳＰＲ，ＭＤＲＲ，ＭＣＣＲ
（各１バイト）が格納される。
【００６８】図１７は各データＭＳＰＲ，ＭＤＲＲ，Ｍ
ＣＣＲの構成の詳細を示す模式図である。データＭＳＰ
Ｒの第７番目のビットにはパージ制御を行うか否かを示
す１ビットの値が、データＭＤＲＲの第７番目のビット
にはリフレッシュ制御を行うか否かを示す１ビットの値
が、データＭＣＣＲの第６番目及び第７番目のビットに
はキャッシュモードの種類を示す２ビットの値が、それ
ぞれ格納される。
ＣＣＲの構成の詳細を示す模式図である。データＭＳＰ
Ｒの第７番目のビットにはパージ制御を行うか否かを示
す１ビットの値が、データＭＤＲＲの第７番目のビット
にはリフレッシュ制御を行うか否かを示す１ビットの値
が、データＭＣＣＲの第６番目及び第７番目のビットに
はキャッシュモードの種類を示す２ビットの値が、それ
ぞれ格納される。
【００６９】以下の実施の形態では、これらの各データ
ＭＳＰＲ，ＭＤＲＲ，ＭＣＣＲに基づく制御について説
明する。
ＭＳＰＲ，ＭＤＲＲ，ＭＣＣＲに基づく制御について説
明する。
【００７０】（３）キャッシュモードの変更：上記デー
タＭＣＣＲに基づいて制御を行うことにより、マイクロ
プロセッサ１０１はキャッシングするデータの種類に従
って、キャッシュモードを切り替えることができる。例
えばキャッシュモードとしては以下のモードを考えるこ
とができる。
タＭＣＣＲに基づいて制御を行うことにより、マイクロ
プロセッサ１０１はキャッシングするデータの種類に従
って、キャッシュモードを切り替えることができる。例
えばキャッシュモードとしては以下のモードを考えるこ
とができる。
【００７１】i)キャッシュオフモード；キャッシングし
ないモードである。 ii)全メモリ共用キャッシュモード；ＣＰＵ１が外部メ
モリ４、ＤＲＡＭ２７に対してアクセスした命令／デー
タおよび外部バスマスタ４１がＤＲＡＭ２７に対して読
み／書きしたデータをキャッシングするモードである。 iii)共用キャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスした命令／データをキ
ャッシングするモードである。 iV)命令キャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスした命令をキャッシン
グするモードである。 V)データキャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスしたデータをキャッシ
ングするモードである。 vi)内部共用キャッシュモード；ＤＲＡＭ２７にあって
ＣＰＵ１がアクセスした命令／データをキャッシングす
るモードである。 vii)内部命令キャッシュモード；ＤＲＡＭ２７にあって
ＣＰＵ１がアクセスした命令をキャッシングするモード
である。 viii)内部データキャッシュモード；ＤＲＡＭ２７にあ
ってＣＰＵ１がアクセスしたデータをキャッシングする
モードである。 ix)外部共用キャッシュモード；外部メモリ４にありＣ
ＰＵ１がアクセスした命令／データをキャッシングする
モードである。 x)外部命令キャッシュモード；外部メモリ４にありＣＰ
Ｕ１がアクセスした命令をキャッシングするモードであ
る。 xi)外部データキャッシュモード；外部メモリ４にあり
ＣＰＵ１がアクセスしたデータをキャッシングするモー
ドである。 xii)外部メモリキャッシュモード；外部メモリ４にあり
ＣＰＵ１がアクセスした命令／データおよび外部バスマ
スタ４１がＤＲＡＭ２７に書き込んだデータをキャッシ
ングするモードである。 xiii)内部メモリキャッシュモード；ＤＲＡＭ２７にあ
ってＣＰＵ１がアクセスした命令／データおよび外部バ
スマスタ４１がＤＲＡＭ２７から読み出したデータをキ
ャッシングするモードである。 xiv)外部バスマスタキャッシュモード；外部バスマスタ
４１がＤＲＡＭ２７に対して読み／書きしたデータをキ
ャッシングするモードである。 データＭＣＣＲの第６番目及び７番目のビットに格納さ
れる２ビットの値を参照することにより、これらのキャ
ッシュモードの中から、i)キャッシュオフモードと、v
i)内部共用キャッシュモードと、x)外部命令キャッシュ
モードと、iV)命令キャッシュモードの４種類を選択す
ることができる。
ないモードである。 ii)全メモリ共用キャッシュモード；ＣＰＵ１が外部メ
モリ４、ＤＲＡＭ２７に対してアクセスした命令／デー
タおよび外部バスマスタ４１がＤＲＡＭ２７に対して読
み／書きしたデータをキャッシングするモードである。 iii)共用キャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスした命令／データをキ
ャッシングするモードである。 iV)命令キャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスした命令をキャッシン
グするモードである。 V)データキャッシュモード；外部メモリ４、ＤＲＡＭ２
７を問わず、ＣＰＵ１がアクセスしたデータをキャッシ
ングするモードである。 vi)内部共用キャッシュモード；ＤＲＡＭ２７にあって
ＣＰＵ１がアクセスした命令／データをキャッシングす
るモードである。 vii)内部命令キャッシュモード；ＤＲＡＭ２７にあって
ＣＰＵ１がアクセスした命令をキャッシングするモード
である。 viii)内部データキャッシュモード；ＤＲＡＭ２７にあ
ってＣＰＵ１がアクセスしたデータをキャッシングする
モードである。 ix)外部共用キャッシュモード；外部メモリ４にありＣ
ＰＵ１がアクセスした命令／データをキャッシングする
モードである。 x)外部命令キャッシュモード；外部メモリ４にありＣＰ
Ｕ１がアクセスした命令をキャッシングするモードであ
る。 xi)外部データキャッシュモード；外部メモリ４にあり
ＣＰＵ１がアクセスしたデータをキャッシングするモー
ドである。 xii)外部メモリキャッシュモード；外部メモリ４にあり
ＣＰＵ１がアクセスした命令／データおよび外部バスマ
スタ４１がＤＲＡＭ２７に書き込んだデータをキャッシ
ングするモードである。 xiii)内部メモリキャッシュモード；ＤＲＡＭ２７にあ
ってＣＰＵ１がアクセスした命令／データおよび外部バ
スマスタ４１がＤＲＡＭ２７から読み出したデータをキ
ャッシングするモードである。 xiv)外部バスマスタキャッシュモード；外部バスマスタ
４１がＤＲＡＭ２７に対して読み／書きしたデータをキ
ャッシングするモードである。 データＭＣＣＲの第６番目及び７番目のビットに格納さ
れる２ビットの値を参照することにより、これらのキャ
ッシュモードの中から、i)キャッシュオフモードと、v
i)内部共用キャッシュモードと、x)外部命令キャッシュ
モードと、iV)命令キャッシュモードの４種類を選択す
ることができる。
【００７２】図１８は制御ブロック３０３の構成の一部
を示すブロック図である。図１５を用いて示されたよう
にＤＲＡＭ２７と外部メモリ４とのアドレス空間は区分
されるので、アドレスデコーダ３０３ｂによって、両者
の何れがアクセスの対象となるのかが判別される。その
判別結果はアクセス種類検出回路３０３ｄに与えられ
る。また、アクセス主体判定部３０３ｃは、アクセスの
主体がＣＰＵ１であるのか、外部バスマスタ４１である
のかを判定し、その結果をアクセス種類検出回路３０３
ｄに与える。
を示すブロック図である。図１５を用いて示されたよう
にＤＲＡＭ２７と外部メモリ４とのアドレス空間は区分
されるので、アドレスデコーダ３０３ｂによって、両者
の何れがアクセスの対象となるのかが判別される。その
判別結果はアクセス種類検出回路３０３ｄに与えられ
る。また、アクセス主体判定部３０３ｃは、アクセスの
主体がＣＰＵ１であるのか、外部バスマスタ４１である
のかを判定し、その結果をアクセス種類検出回路３０３
ｄに与える。
【００７３】アクセス種類検出回路３０３ｄは、アドレ
スデコーダ３０３ｂの判別結果及びアクセス主体判定部
３０３ｃの判定結果に基づいて、バスＩＤ＜０：１２７
＞に載った信号は、何が要求する命令であるのか、ある
いはデータであるのか等の情報Ｃ３をキャッシュアクセ
ス制御回路３０３ｅに与える。
スデコーダ３０３ｂの判別結果及びアクセス主体判定部
３０３ｃの判定結果に基づいて、バスＩＤ＜０：１２７
＞に載った信号は、何が要求する命令であるのか、ある
いはデータであるのか等の情報Ｃ３をキャッシュアクセ
ス制御回路３０３ｅに与える。
【００７４】一方キャッシュモードデコード回路３０３
ａは、データＭＣＣＲの下位２ビットの値に基づいて、
如何なるキャッシュモードが要求されるかについての情
報Ｃ１をキャッシュアクセス制御回路３０３ｅに対して
与える。キャッシュアクセス制御回路３０３ｅは情報Ｃ
１，Ｃ３に基づいて、ＤＲＡＭ２７のデータをキャッシ
ングするのか（vi)内部共用キャッシュモード）、外部
メモリ４の命令をキャッシングするのか（x)外部命令キ
ャッシュモード）、外部メモリ４、ＤＲＡＭ２７を問わ
ず、ＣＰＵ１がアクセスした命令をキャッシングするの
か（iV)命令キャッシュモード）、或いは全くキャッシ
ングを行わないのか（i)キャッシュオフモード）を制御
する登録信号Ｃ２をキャッシュ２８に与える。
ａは、データＭＣＣＲの下位２ビットの値に基づいて、
如何なるキャッシュモードが要求されるかについての情
報Ｃ１をキャッシュアクセス制御回路３０３ｅに対して
与える。キャッシュアクセス制御回路３０３ｅは情報Ｃ
１，Ｃ３に基づいて、ＤＲＡＭ２７のデータをキャッシ
ングするのか（vi)内部共用キャッシュモード）、外部
メモリ４の命令をキャッシングするのか（x)外部命令キ
ャッシュモード）、外部メモリ４、ＤＲＡＭ２７を問わ
ず、ＣＰＵ１がアクセスした命令をキャッシングするの
か（iV)命令キャッシュモード）、或いは全くキャッシ
ングを行わないのか（i)キャッシュオフモード）を制御
する登録信号Ｃ２をキャッシュ２８に与える。
【００７５】図１９乃至図２１はそれぞれvi)内部共用
キャッシュモード、x)外部命令キャッシュモード、iV)
命令キャッシュモードを採用する場合のマイクロプロセ
ッサ１０１の構成を模式的に示すブロック図である。キ
ャッシュ２８は、図１９においてはＤＲＡＭ２７とバス
ＩＤ＜０：１２７＞との間に、図２０においてはＢＩＵ
３とバスＩＤ＜０：１２７＞との間に、図２１において
はＣＰＵ１とＤＲＡＭ２７及びＢＩＵ３との間に、それ
ぞれ介在する態様を模式的に採っている。
キャッシュモード、x)外部命令キャッシュモード、iV)
命令キャッシュモードを採用する場合のマイクロプロセ
ッサ１０１の構成を模式的に示すブロック図である。キ
ャッシュ２８は、図１９においてはＤＲＡＭ２７とバス
ＩＤ＜０：１２７＞との間に、図２０においてはＢＩＵ
３とバスＩＤ＜０：１２７＞との間に、図２１において
はＣＰＵ１とＤＲＡＭ２７及びＢＩＵ３との間に、それ
ぞれ介在する態様を模式的に採っている。
【００７６】データバスＤ＜０：１５＞、制御バス５
６，５７、アドレスバス５８がまとめて描かれている
が、その上に示されたような各信号ＨＲＥＱ，ＨＡＣ
Ｋ，アドレス、データ（命令も含む）、その他の信号Ｂ
Ｃ、Ｒ／Ｗバー、ＣＳ等の制御信号がこれらのバスを介
して伝達される。
６，５７、アドレスバス５８がまとめて描かれている
が、その上に示されたような各信号ＨＲＥＱ，ＨＡＣ
Ｋ，アドレス、データ（命令も含む）、その他の信号Ｂ
Ｃ、Ｒ／Ｗバー、ＣＳ等の制御信号がこれらのバスを介
して伝達される。
【００７７】（３−ａ）vi)内部共用キャッシュモード
について；ＤＲＡＭ２７に対してＣＰＵ１がアクセスし
た命令／データをキャッシングするモードであり、ＤＲ
ＡＭ２７にプログラムが入っている場合に使用される
（図１９）。
について；ＤＲＡＭ２７に対してＣＰＵ１がアクセスし
た命令／データをキャッシングするモードであり、ＤＲ
ＡＭ２７にプログラムが入っている場合に使用される
（図１９）。
【００７８】ＣＰＵ１がフェッチする命令がＤＲＡＭ２
７にある場合には、ＢＩＵ３の制御でまずキャッシュヒ
ットするかどうかがチェックされる。ヒットする場合は
キャッシュ２８からバスＩＤ〈０：１２７〉にその命令
が出力され、ＩＱ８（図１９ではＣＰＵ１に含んでいる
ものとして示されている）に転送される。
７にある場合には、ＢＩＵ３の制御でまずキャッシュヒ
ットするかどうかがチェックされる。ヒットする場合は
キャッシュ２８からバスＩＤ〈０：１２７〉にその命令
が出力され、ＩＱ８（図１９ではＣＰＵ１に含んでいる
ものとして示されている）に転送される。
【００７９】キャッシュミスの場合はＤＲＡＭ２７から
キャッシュ２８およびＣＰＵ１に転送される。例えばキ
ャッシュ２８は２５６（＝２8）エントリ×１２８ビッ
ト＝４Ｋバイトの容量をもつ。２４ビットのアドレスＩ
ＡＤ〈７：３１〉の内の８ビットＩＡＤ〈２０：２７〉
がエントリアドレスとなる。アドレスＩＡＤ〈７：３
１〉の内の１３ビットＩＡＤ〈７：１９〉はｔａｇとし
て登録される。ＤＲＡＭ２７から読み出した１２８ビッ
トのデータがキャッシュ２８に書き込まれる。このとき
ＩＡＤ〈２０：２７〉が示すエントリについてのｖａｌ
ｉｄビットがセットされる。
キャッシュ２８およびＣＰＵ１に転送される。例えばキ
ャッシュ２８は２５６（＝２8）エントリ×１２８ビッ
ト＝４Ｋバイトの容量をもつ。２４ビットのアドレスＩ
ＡＤ〈７：３１〉の内の８ビットＩＡＤ〈２０：２７〉
がエントリアドレスとなる。アドレスＩＡＤ〈７：３
１〉の内の１３ビットＩＡＤ〈７：１９〉はｔａｇとし
て登録される。ＤＲＡＭ２７から読み出した１２８ビッ
トのデータがキャッシュ２８に書き込まれる。このとき
ＩＡＤ〈２０：２７〉が示すエントリについてのｖａｌ
ｉｄビットがセットされる。
【００８０】ＣＰＵ１がＤＲＡＭ２７のデータをリード
する場合には、命令をフェッチする場合と同様にキャッ
シュヒットをチェックし、ヒットの場合はキャッシュ２
８から、ミスの場合はＤＲＡＭ２７から読み出す。
する場合には、命令をフェッチする場合と同様にキャッ
シュヒットをチェックし、ヒットの場合はキャッシュ２
８から、ミスの場合はＤＲＡＭ２７から読み出す。
【００８１】ＣＰＵ１がＤＲＡＭ２７にデータを書き込
む場合は、キャッシュヒットするかどうかがチェックさ
れる。ヒットする場合は書き込みデータをキャッシュ２
８の対応するエントリの１２８ビットの一部に書き込
み、このエントリのｄｉｒｔｙビットがセットされる。
ｄｉｒｔｙビットがセットされているエントリのデータ
はこのエントリに次のキャッシュデータを登録する際に
書き戻される（ライトバック）。ミスする場合には書き
込みデータがＤＲＡＭ２７に書き込まれる。
む場合は、キャッシュヒットするかどうかがチェックさ
れる。ヒットする場合は書き込みデータをキャッシュ２
８の対応するエントリの１２８ビットの一部に書き込
み、このエントリのｄｉｒｔｙビットがセットされる。
ｄｉｒｔｙビットがセットされているエントリのデータ
はこのエントリに次のキャッシュデータを登録する際に
書き戻される（ライトバック）。ミスする場合には書き
込みデータがＤＲＡＭ２７に書き込まれる。
【００８２】ライトバックを行う代わりに、図１７で示
された信号ＭＳＰＲの７番目のビットのｐｕｒｇｅ命令
でＤＲＡＭ２７に書き戻すこともできる。
された信号ＭＳＰＲの７番目のビットのｐｕｒｇｅ命令
でＤＲＡＭ２７に書き戻すこともできる。
【００８３】（３−ｂ）x)外部命令キャッシュモードに
ついて；外部メモリ４内にある命令がキャッシュ２８に
キャッシングされる。例えば外部メモリ４として命令Ｒ
ＯＭをおき、ＤＲＡＭ２７にはデータをおいた場合に採
用される（図２０）。
ついて；外部メモリ４内にある命令がキャッシュ２８に
キャッシングされる。例えば外部メモリ４として命令Ｒ
ＯＭをおき、ＤＲＡＭ２７にはデータをおいた場合に採
用される（図２０）。
【００８４】ＣＰＵ１が外部メモリ４に対して命令をフ
ェッチする場合、キャッシュヒットをチェックし、ヒッ
トの場合はキャッシュ２８から、ミスの場合は外部メモ
リ４からフェッチする。外部メモリ４からフェッチされ
る命令は、キャッシュ２８に登録するためにバースト転
送によってマイクロプロセッサ１０１に伝達され、１２
８ビット分がＢＩＵ３に保持されてキャッシュ２８に転
送される。
ェッチする場合、キャッシュヒットをチェックし、ヒッ
トの場合はキャッシュ２８から、ミスの場合は外部メモ
リ４からフェッチする。外部メモリ４からフェッチされ
る命令は、キャッシュ２８に登録するためにバースト転
送によってマイクロプロセッサ１０１に伝達され、１２
８ビット分がＢＩＵ３に保持されてキャッシュ２８に転
送される。
【００８５】（３−ｃ）iV)命令キャッシュモードにつ
いて；ＣＰＵ１がフェッチした命令をキャッシングする
モードであり、ＤＲＡＭ２７および外部メモリ４に命令
を置く場合に採用される（図２１）。ＣＰＵ１がフェッ
チを要求する命令がキャッシュヒットするかどうかをチ
ェックし、ヒットする場合はキャッシュ２８から、ミス
の場合はＤＲＡＭ２７または外部メモリ４からフェッチ
する。外部メモリ４からの命令のフェッチは（３−ｂ）
と同様であり、ＤＲＡＭ２７からの命令のフェッチは１
回の読み出しで１２８ビット分がキャッシュ２８登録さ
れる。
いて；ＣＰＵ１がフェッチした命令をキャッシングする
モードであり、ＤＲＡＭ２７および外部メモリ４に命令
を置く場合に採用される（図２１）。ＣＰＵ１がフェッ
チを要求する命令がキャッシュヒットするかどうかをチ
ェックし、ヒットする場合はキャッシュ２８から、ミス
の場合はＤＲＡＭ２７または外部メモリ４からフェッチ
する。外部メモリ４からの命令のフェッチは（３−ｂ）
と同様であり、ＤＲＡＭ２７からの命令のフェッチは１
回の読み出しで１２８ビット分がキャッシュ２８登録さ
れる。
【００８６】なお各キャッシュモードにおいて、ＤＲＡ
Ｍ２７、外部メモリ４のうちキャッシングされるべきで
ない領域（例えばキャッシングしてもライトバックが頻
繁になって却って処理速度が悪化するデータを記憶する
領域）をキャッシュ２８がキャッシングしないように、
ノンキャッシャブルな領域をアドレスによって指定する
こともできる。勿論、かかる領域がアクセスされた場合
に、通常マイクロプロセッサに設けられているノンキャ
ッシャブルピンをアサートすることでキャッシングを回
避することもできる。
Ｍ２７、外部メモリ４のうちキャッシングされるべきで
ない領域（例えばキャッシングしてもライトバックが頻
繁になって却って処理速度が悪化するデータを記憶する
領域）をキャッシュ２８がキャッシングしないように、
ノンキャッシャブルな領域をアドレスによって指定する
こともできる。勿論、かかる領域がアクセスされた場合
に、通常マイクロプロセッサに設けられているノンキャ
ッシャブルピンをアサートすることでキャッシングを回
避することもできる。
【００８７】以上の様に、本実施の形態にかかるマイク
ロプロセッサによれば、ＤＲＡＭ２７及びキャッシュ２
８を内蔵し、そのキャッシングの態様を選択することが
できる。
ロプロセッサによれば、ＤＲＡＭ２７及びキャッシュ２
８を内蔵し、そのキャッシングの態様を選択することが
できる。
【００８８】実施の形態３． （４）リフレッシュ：マイクロプロセッサ１０１にリフ
レッシュ制御の為のリフレッシュタイマ２６を付加する
こともできる。図２２は制御ブロック３０３の構成と、
これにリフレッシュ要求を与えるリフレッシュタイマ２
６との関係を示すブロック図である。図２２においては
制御ブロック３０３が図１８に示された構成に対し、更
にＤＲＡＭアクセス制御回路３０３ｆ、外部アクセス制
御回路３０３ｇを有している構成が示されており、リフ
レッシュタイマ２６は直接にはＤＲＡＭアクセス制御回
路３０３ｆにリフレッシュ要求を与えている。
レッシュ制御の為のリフレッシュタイマ２６を付加する
こともできる。図２２は制御ブロック３０３の構成と、
これにリフレッシュ要求を与えるリフレッシュタイマ２
６との関係を示すブロック図である。図２２においては
制御ブロック３０３が図１８に示された構成に対し、更
にＤＲＡＭアクセス制御回路３０３ｆ、外部アクセス制
御回路３０３ｇを有している構成が示されており、リフ
レッシュタイマ２６は直接にはＤＲＡＭアクセス制御回
路３０３ｆにリフレッシュ要求を与えている。
【００８９】図２４はかかるリフレッシュタイマ２６や
制御ブロック３０３を有するＢＩＵ３を備えたマイクロ
プロセッサ１０２の構成を例示するブロック図である。
リフレッシュタイマ２６は所定の期間ごとにＤＲＡＭ２
７をリフレッシュするように要求し、リフレッシュタイ
マ２６はＣＰＵ１や外部バスマスタ４１とは独立して、
ＤＲＡＭ７に対するバスマスタとなる。つまり第１の内
部バスマスタとしてＣＰＵ１が、第２のバスマスタとし
てリフレッシュタイマ２６が、それぞれ機能する。かか
るリフレッシュ要求はデータＭＤＲＲの第７番目のビッ
トの値に基づいて行われる。
制御ブロック３０３を有するＢＩＵ３を備えたマイクロ
プロセッサ１０２の構成を例示するブロック図である。
リフレッシュタイマ２６は所定の期間ごとにＤＲＡＭ２
７をリフレッシュするように要求し、リフレッシュタイ
マ２６はＣＰＵ１や外部バスマスタ４１とは独立して、
ＤＲＡＭ７に対するバスマスタとなる。つまり第１の内
部バスマスタとしてＣＰＵ１が、第２のバスマスタとし
てリフレッシュタイマ２６が、それぞれ機能する。かか
るリフレッシュ要求はデータＭＤＲＲの第７番目のビッ
トの値に基づいて行われる。
【００９０】図２４はＤＲＡＭ２７がリフレッシュされ
る状態でのアクセスの態様を示している。つまりＤＲＡ
Ｍ２７のリフレッシュ中はその他のバスマスタ、例えば
ＣＰＵ１や外部バスマスタ４１はＤＲＡＭ２７をアクセ
スできない。しかしバスＩＤ＜０：１２７＞が占有され
ているわけではないので、ＣＰＵ１からのキャッシュ２
８へのアクセスや外部メモリ４へのアクセスは可能であ
る。また外部バスマスタ４１がＤＲＡＭ２７をアクセス
し、それがキャッシュ２８にヒットした場合も処理する
ことができる。
る状態でのアクセスの態様を示している。つまりＤＲＡ
Ｍ２７のリフレッシュ中はその他のバスマスタ、例えば
ＣＰＵ１や外部バスマスタ４１はＤＲＡＭ２７をアクセ
スできない。しかしバスＩＤ＜０：１２７＞が占有され
ているわけではないので、ＣＰＵ１からのキャッシュ２
８へのアクセスや外部メモリ４へのアクセスは可能であ
る。また外部バスマスタ４１がＤＲＡＭ２７をアクセス
し、それがキャッシュ２８にヒットした場合も処理する
ことができる。
【００９１】図２２に戻って説明すると、ＤＲＡＭアク
セス制御回路３０３ｆはリフレッシュタイマ２６からの
リフレッシュ要求がネゲートされている場合には、情報
Ｃ３に基づいてＤＲＡＭアクセス要求をＤＲＡＭ２７へ
与える。しかしリフレッシュ要求がアサートされている
場合にはＤＲＡＭアクセス要求は無効にされ、ＤＲＡＭ
２７へ与えられるリフレッシュ信号をアサートしてＲＡ
Ｍ２７をリフレッシュする。このようにしてＤＲＡＭ２
７のリフレッシュ中はその他のバスマスタがＤＲＡＭ２
７にアクセスすることが禁止される。
セス制御回路３０３ｆはリフレッシュタイマ２６からの
リフレッシュ要求がネゲートされている場合には、情報
Ｃ３に基づいてＤＲＡＭアクセス要求をＤＲＡＭ２７へ
与える。しかしリフレッシュ要求がアサートされている
場合にはＤＲＡＭアクセス要求は無効にされ、ＤＲＡＭ
２７へ与えられるリフレッシュ信号をアサートしてＲＡ
Ｍ２７をリフレッシュする。このようにしてＤＲＡＭ２
７のリフレッシュ中はその他のバスマスタがＤＲＡＭ２
７にアクセスすることが禁止される。
【００９２】キャッシュアクセス制御回路３０３ｅ、外
部アクセス制御回路３０３ｇも情報Ｃ３に基づいてそれ
ぞれキャッシュ登録信号をキャッシュ２８へ、外部アク
セス要求を外部メモリ４、外部バスマスタ４１へ伝達さ
れる。これらの信号により、リフレッシュ信号がアサー
トしている場合には、ＤＲＡＭ２７からキャッシュ２８
へのキャッシングや、外部バスマスタ４１からＤＲＡＭ
２７へのアクセスが禁止される。つまりリフレッシュ中
はＤＲＡＭ２７へのアクセスを伴わないアクセス要求の
みが受け付けられる。
部アクセス制御回路３０３ｇも情報Ｃ３に基づいてそれ
ぞれキャッシュ登録信号をキャッシュ２８へ、外部アク
セス要求を外部メモリ４、外部バスマスタ４１へ伝達さ
れる。これらの信号により、リフレッシュ信号がアサー
トしている場合には、ＤＲＡＭ２７からキャッシュ２８
へのキャッシングや、外部バスマスタ４１からＤＲＡＭ
２７へのアクセスが禁止される。つまりリフレッシュ中
はＤＲＡＭ２７へのアクセスを伴わないアクセス要求の
みが受け付けられる。
【００９３】以上のように本実施の形態にかかるマイク
ロプロセッサによれば、バスマスタが内部に複数（例え
ばＣＰＵ１とリフレッシュタイマ２６）存在してもマイ
クロプロセッサの動作を制御することができる。
ロプロセッサによれば、バスマスタが内部に複数（例え
ばＣＰＵ１とリフレッシュタイマ２６）存在してもマイ
クロプロセッサの動作を制御することができる。
【００９４】（５）パージ：データＭＳＰＲの第７番目
のビットの値がパージ制御を行うことを指定してる場
合、キャッシュがライトバック方式であれば、キャッシ
ュにあってｄｉｒｔｙビットがセットされているデータ
がＤＲＡＭ２７に書き戻される。そしてｖａｌｉｄビッ
トのセットが解除される。この際、キャッシュ２８から
ＤＲＡＭ２７へまたはキャッシュ２８から外部メモリ４
へデータが転送されるため、バスＩＤ〈０：１２７〉が
占有され、バスマスタはＤＲＡＭ２７や外部メモリ４に
アクセスすることができない。
のビットの値がパージ制御を行うことを指定してる場
合、キャッシュがライトバック方式であれば、キャッシ
ュにあってｄｉｒｔｙビットがセットされているデータ
がＤＲＡＭ２７に書き戻される。そしてｖａｌｉｄビッ
トのセットが解除される。この際、キャッシュ２８から
ＤＲＡＭ２７へまたはキャッシュ２８から外部メモリ４
へデータが転送されるため、バスＩＤ〈０：１２７〉が
占有され、バスマスタはＤＲＡＭ２７や外部メモリ４に
アクセスすることができない。
【００９５】キャッシュがライトスルー方式であれば、
ＤＲＡＭ２７や外部メモリ４にも更新されるデータが書
き込まれ、パージ制御を行えばキャッシュ２８のエント
リに対するｖａｌｉｄビットのセットが解除される。
ＤＲＡＭ２７や外部メモリ４にも更新されるデータが書
き込まれ、パージ制御を行えばキャッシュ２８のエント
リに対するｖａｌｉｄビットのセットが解除される。
【００９６】その他の変形． （６）セパレートキャッシュ：図２５は本発明にいわゆ
るハーバードアーキテクチャを採用した場合の構成を例
示するブロック図である。マイクロプロセッサ１０３に
おいてキャッシュメモリは、いずれも２ＫＢの命令キャ
ッシュ２８ｂとデータキャッシュ２８ａにセパレートし
て構成することができる。命令キャッシュ２８ｂは命令
のみが載る命令バスＩＩ＜０：１２７＞を介して、デー
タキャッシュ２８ａは命令以外のデータのみが載るデー
タバスＩＤ＜０：１２７＞を介して、それぞれＤＲＡＭ
２７、ＣＰＵ１、ＢＩＵ３と接続されている。
るハーバードアーキテクチャを採用した場合の構成を例
示するブロック図である。マイクロプロセッサ１０３に
おいてキャッシュメモリは、いずれも２ＫＢの命令キャ
ッシュ２８ｂとデータキャッシュ２８ａにセパレートし
て構成することができる。命令キャッシュ２８ｂは命令
のみが載る命令バスＩＩ＜０：１２７＞を介して、デー
タキャッシュ２８ａは命令以外のデータのみが載るデー
タバスＩＤ＜０：１２７＞を介して、それぞれＤＲＡＭ
２７、ＣＰＵ１、ＢＩＵ３と接続されている。
【００９７】キャッシュモードは各キャッシュ２８ａ，
２８ｂに対して、ＤＲＡＭ２７、外部メモリ４１のいず
れをキャッシングの対象とするのかを設定することがで
きる。
２８ｂに対して、ＤＲＡＭ２７、外部メモリ４１のいず
れをキャッシングの対象とするのかを設定することがで
きる。
【００９８】（７）複数のマイクロプロセッサの並存．
図２６は２つのマイクロプロセッサ１０１ａ，１０１ｂ
（これらはいずれもマイクロプロセッサ１０１と同じ構
成を採ることができる）が、アドレスバス５８、データ
バスＤ＜０：１５＞を介して同一の外部バスマスタ４
１、外部メモリ４に接続される態様を示すブロック図で
ある。第１マイクロプロセッサ１０１ａ，１０１ｂは、
それぞれが内蔵するＤＲＡＭ２７に存在する命令／デー
タを使用してプログラムを処理する。
図２６は２つのマイクロプロセッサ１０１ａ，１０１ｂ
（これらはいずれもマイクロプロセッサ１０１と同じ構
成を採ることができる）が、アドレスバス５８、データ
バスＤ＜０：１５＞を介して同一の外部バスマスタ４
１、外部メモリ４に接続される態様を示すブロック図で
ある。第１マイクロプロセッサ１０１ａ，１０１ｂは、
それぞれが内蔵するＤＲＡＭ２７に存在する命令／デー
タを使用してプログラムを処理する。
【００９９】第１マイクロプロセッサ１０１ａに対して
は、外部バスマスタ４１からHalt Request信号ＨＲＥＱ
１、チップセレクト信号ＣＳ１が与えられる。また第１
マイクロプロセッサ１０１ａから外部バスマスタ４１に
対して、受付を許可するHREQAck信号ＨＡＣＫ１が与え
られる。これらの信号のやりとりにより、第１マイクロ
プロセッサ１０１ａの有するＤＲＡＭ２７への書き込
み、読み出しが外部バスマスタ４１によって行われる。
同様にして、Halt Request信号ＨＲＥＱ２、チップセレ
クト信号ＣＳ２、HREQ Ack信号ＨＡＣＫ２のやりとりに
基づいて、第２マイクロプロセッサ１０１ｂの有するＤ
ＲＡＭ２７への書き込み、読み出しが外部バスマスタ４
１によって行われる。
は、外部バスマスタ４１からHalt Request信号ＨＲＥＱ
１、チップセレクト信号ＣＳ１が与えられる。また第１
マイクロプロセッサ１０１ａから外部バスマスタ４１に
対して、受付を許可するHREQAck信号ＨＡＣＫ１が与え
られる。これらの信号のやりとりにより、第１マイクロ
プロセッサ１０１ａの有するＤＲＡＭ２７への書き込
み、読み出しが外部バスマスタ４１によって行われる。
同様にして、Halt Request信号ＨＲＥＱ２、チップセレ
クト信号ＣＳ２、HREQ Ack信号ＨＡＣＫ２のやりとりに
基づいて、第２マイクロプロセッサ１０１ｂの有するＤ
ＲＡＭ２７への書き込み、読み出しが外部バスマスタ４
１によって行われる。
【０１００】なお、外部メモリ４には第１及び第２マイ
クロプロセッサ１０１ａ，１０１ｂに共通のデータを格
納しておき、第１及び第２マイクロプロセッサ１０１
ａ，１０１ｂのアクセス要求に応じてその内容をリード
することもできる。この際、両方のマイクロプロセッサ
１０１ａ，１０１ｂのアクセスが競合しないように、そ
れぞれのマイクロプロセッサ１０１ａ，１０１ｂにマス
タ／スレーブ信号ＭＳ１，ＭＳ２を与え、これらを排他
的にアサートさせることにより、マイクロプロセッサの
一方をマスタ、他方をスレーブとして機能させることが
できる。ここでマスタ／スレーブとなるマイクロプロセ
ッサはそれぞれ外部メモリ４とアクセスができる／でき
ないという違いを有する。
クロプロセッサ１０１ａ，１０１ｂに共通のデータを格
納しておき、第１及び第２マイクロプロセッサ１０１
ａ，１０１ｂのアクセス要求に応じてその内容をリード
することもできる。この際、両方のマイクロプロセッサ
１０１ａ，１０１ｂのアクセスが競合しないように、そ
れぞれのマイクロプロセッサ１０１ａ，１０１ｂにマス
タ／スレーブ信号ＭＳ１，ＭＳ２を与え、これらを排他
的にアサートさせることにより、マイクロプロセッサの
一方をマスタ、他方をスレーブとして機能させることが
できる。ここでマスタ／スレーブとなるマイクロプロセ
ッサはそれぞれ外部メモリ４とアクセスができる／でき
ないという違いを有する。
【０１０１】勿論、マスタ／スレーブ信号ＭＳ１，ＭＳ
２のアサート／ネゲートは互いに切り替えることができ
る。ただし現在実行中のバスオペレーションが終了して
からその切り替えが行われるべきである。
２のアサート／ネゲートは互いに切り替えることができ
る。ただし現在実行中のバスオペレーションが終了して
からその切り替えが行われるべきである。
【０１０２】マイクロプロセッサ１０１ａ，１０１ｂの
それぞれが内蔵するＤＲＡＭ２７には別々のデータを格
納できる。既に図１４を用いて説明したように、各マイ
クロプロセッサ１０１ａ，１０１ｂのアドレス空間にお
いて、ＤＲＡＭ２７は、００００００００〜００１ＦＦ
ＦＦＦ番地に割り当てられるが、これらの物理アドレス
は別々にする必要がある。
それぞれが内蔵するＤＲＡＭ２７には別々のデータを格
納できる。既に図１４を用いて説明したように、各マイ
クロプロセッサ１０１ａ，１０１ｂのアドレス空間にお
いて、ＤＲＡＭ２７は、００００００００〜００１ＦＦ
ＦＦＦ番地に割り当てられるが、これらの物理アドレス
は別々にする必要がある。
【０１０３】例えば３２ビットのアドレス空間（アドレ
ス一つに対して１バイトのデータが蓄えられるとして４
Ｇバイトの容量を有する）のうちの００００００００〜
００１ＦＦＦＦＦ番地を第１マイクロプロセッサ１０１
ａの内蔵するＤＲＡＭ２７に、０１００００００〜０１
１ＦＦＦＦＦ番地を第２マイクロプロセッサ１０１ｂの
内蔵するＤＲＡＭ２７に、それぞれ割り当てることがで
きる。これらはいずれも論理空間の内のユーザー空間
（ＳＩＤ＝０）において割り当てられている。以上のよ
うにアドレス空間の割り当てを行うことにより、２４ビ
ットのアドレスを用いつつ、２つのマイクロプロセッサ
１０１ａ，１０１ｂはそれぞれ自身の内蔵するＤＲＡＭ
２７に対して別の処理を並行して行うことができる。
ス一つに対して１バイトのデータが蓄えられるとして４
Ｇバイトの容量を有する）のうちの００００００００〜
００１ＦＦＦＦＦ番地を第１マイクロプロセッサ１０１
ａの内蔵するＤＲＡＭ２７に、０１００００００〜０１
１ＦＦＦＦＦ番地を第２マイクロプロセッサ１０１ｂの
内蔵するＤＲＡＭ２７に、それぞれ割り当てることがで
きる。これらはいずれも論理空間の内のユーザー空間
（ＳＩＤ＝０）において割り当てられている。以上のよ
うにアドレス空間の割り当てを行うことにより、２４ビ
ットのアドレスを用いつつ、２つのマイクロプロセッサ
１０１ａ，１０１ｂはそれぞれ自身の内蔵するＤＲＡＭ
２７に対して別の処理を並行して行うことができる。
【０１０４】
【発明の効果】以上に説明されたように、本発明によれ
ば複数のキャッシュモードをもつことにより、様々な用
途に対して１つのチップで対応可能となり、コスト削減
になる。また、ピン数削減によりコストを減らせる。内
部データバスよりもビット幅の狭い外部データバスに関
し、バースト時のＣＰＵへの転送を制御することによ
り、性能を上げることができる。
ば複数のキャッシュモードをもつことにより、様々な用
途に対して１つのチップで対応可能となり、コスト削減
になる。また、ピン数削減によりコストを減らせる。内
部データバスよりもビット幅の狭い外部データバスに関
し、バースト時のＣＰＵへの転送を制御することによ
り、性能を上げることができる。
【０１０５】この発明のうち請求項１にかかるマイクロ
プロセッサによれば、第１の内部バスマスタのみなら
ず、外部バスマスタも前記メモリに対するデータの読み
書きを行うことができる。
プロセッサによれば、第１の内部バスマスタのみなら
ず、外部バスマスタも前記メモリに対するデータの読み
書きを行うことができる。
【０１０６】この発明のうち請求項２にかかるマイクロ
プロセッサによれば、制御信号が共用されるので、マイ
クロプロセッサに必要なピン数が増大することなく、内
蔵メモリを第１の内部バスマスタのみならず、外部バス
マスタによってもアクセスすることができ、外部メモリ
を第１の内部バスマスタでアクセスすることができる。
プロセッサによれば、制御信号が共用されるので、マイ
クロプロセッサに必要なピン数が増大することなく、内
蔵メモリを第１の内部バスマスタのみならず、外部バス
マスタによってもアクセスすることができ、外部メモリ
を第１の内部バスマスタでアクセスすることができる。
【０１０７】この発明のうち請求項３にかかるマイクロ
プロセッサによれば、アドレスが所定のアドレス境界を
越えても、誤ったデータが転送されることを回避でき
る。
プロセッサによれば、アドレスが所定のアドレス境界を
越えても、誤ったデータが転送されることを回避でき
る。
【０１０８】この発明のうち請求項４にかかるマイクロ
プロセッサによれば、複数の内部バスマスタを内蔵して
もマイクロプロセッサの動作を制御することができる。
プロセッサによれば、複数の内部バスマスタを内蔵して
もマイクロプロセッサの動作を制御することができる。
【０１０９】この発明のうち請求項５にかかるマイクロ
プロセッサによれば、命令キャッシュモードや内部共用
キャッシュモード等の複数のキャッシュモードを選択し
てキャッシングを行ったり、あるいはキャッシングを行
わなかったりすることができる。
プロセッサによれば、命令キャッシュモードや内部共用
キャッシュモード等の複数のキャッシュモードを選択し
てキャッシングを行ったり、あるいはキャッシングを行
わなかったりすることができる。
【図１】 本発明の実施の形態１を示すブロック図であ
る。
る。
【図２】 命令の構成を例示する模式図である。
【図３】 命令の処理を示す模式図である。
【図４】 命令の転送を示すブロック図である。
【図５】 命令の転送を示すブロック図である。
【図６】 ＣＰＵ１が外部メモリ４からデータを読み出
す場合のプロトコルを示すタイミングチャートである。
す場合のプロトコルを示すタイミングチャートである。
【図７】 ＣＰＵ１が外部メモリ４にデータを書き込む
場合のプロトコルを示すタイミングチャートである。
場合のプロトコルを示すタイミングチャートである。
【図８】 外部バスマスタ４１からＤＲＡＭ２７にデー
タを書き込む場合のプロトコルを示すタイミングチャー
トである。
タを書き込む場合のプロトコルを示すタイミングチャー
トである。
【図９】 外部バスマスタ４１によるアクセスが終了す
る場合を示すタイミングチャートである。
る場合を示すタイミングチャートである。
【図１０】 バッファ３０１の構成を示すブロック図で
ある。
ある。
【図１１】 外部バスマスタ４１がＤＲＡＭ２７からデ
ータを読み出す場合のプロトコルを示すタイミングチャ
ートである。
ータを読み出す場合のプロトコルを示すタイミングチャ
ートである。
【図１２】 アドレスがアドレス境界を超える場合の動
作を行う手段を示すブロック図である。
作を行う手段を示すブロック図である。
【図１３】 アドレスがアドレス境界を超える場合の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図１４】 アドレスがアドレス境界を超える場合の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図１５】 マイクロプロセッサ１０１のアドレス空間
を示す模式図である。
を示す模式図である。
【図１６】 内蔵制御レジスタのアドレス空間の一部を
示す模式図である。
示す模式図である。
【図１７】 データＭＳＰＲ，ＭＤＲＲ，ＭＣＣＲの構
成の詳細を示す模式図である。
成の詳細を示す模式図である。
【図１８】 制御ブロック３０３の構成の一部を示すブ
ロック図である。
ロック図である。
【図１９】 マイクロプロセッサ１０１の構成を模式的
に示すブロック図である。
に示すブロック図である。
【図２０】 マイクロプロセッサ１０１の構成を模式的
に示すブロック図である。
に示すブロック図である。
【図２１】 マイクロプロセッサ１０１の構成を模式的
に示すブロック図である。
に示すブロック図である。
【図２２】 リフレッシュタイマ２６の接続関係を示す
ブロック図である。
ブロック図である。
【図２３】 外部マスタ４１およびＣＰＵ１のリードを
示すタイミングチャートである。
示すタイミングチャートである。
【図２４】 マイクロプロセッサ１０２の構成を例示す
るブロック図である。
るブロック図である。
【図２５】 ハーバードアーキテクチャが採用されたマ
イクロプロセッサの構成を例示するブロック図である。
イクロプロセッサの構成を例示するブロック図である。
【図２６】 ２つのマイクロプロセッサが並存する態様
を示すブロック図である。
を示すブロック図である。
【図２７】 従来の技術を示すブロック図である。
【図２８】 従来の技術を示すブロック図である。
１ ＣＰＵ１、３ バスインタフェースユニット、４
外部メモリ、２７ ＤＲＡＭ、２８ キャッシュメモ
リ、４１ 外部バスマスタ、１０１〜１０３ マイクロ
プロセッサ、３０１ バッファ、ＩＤ＜０：１２７＞，
Ｄ＜０：１５＞データバス。
外部メモリ、２７ ＤＲＡＭ、２８ キャッシュメモ
リ、４１ 外部バスマスタ、１０１〜１０３ マイクロ
プロセッサ、３０１ バッファ、ＩＤ＜０：１２７＞，
Ｄ＜０：１５＞データバス。
フロントページの続き (72)発明者 澤井 克典 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (5)
- 【請求項１】 内蔵メモリと、前記メモリに接続される
内部バスと、前記内蔵メモリに対して前記内部バスを介
してアクセスする内部バスマスタと、前記内部バスの動
作を制御するバスインタフェースとを備えるマイクロプ
ロセッサであって、 外部バスマスタ及び外部メモリが外部バスを介して前記
マイクロプロセッサの外部に接続され、 前記マイクロプロセッサは前記内蔵メモリと前記外部メ
モリのデータを登録するキャッシュメモリを更に備え、 前記バスインタフェースは （ａ）前記内部バスと等しい幅のバッファを有し、 （ｂ）前記外部バスマスタからの内蔵メモリアクセス要
求と前記内部バスマスタの内蔵メモリアクセス要求を調
停し、 （ｃ）前記バッファと外部バスマスタとが前記外部バス
を介してアクセスしている間は内部バスマスタからの前
記内蔵メモリ及び前記キャッシュへのアクセス要求を受
け付ける、マイクロプロセッサ。 - 【請求項２】 前記外部バスマスタが前記内蔵メモリを
アクセスする場合と、前記内部バスマスタが前記外部メ
モリをアクセスする場合とで両者のアクセスを制御する
制御信号が共用される、請求項１記載のマイクロプロセ
ッサ。 - 【請求項３】 前記外部バスマスタが指定する複数のア
ドレスが、前記バッファの容量で決まる所定のアドレス
境界を跨ぐ場合には、前記バッファに蓄えられたデータ
が一旦放出される、請求項１記載のマイクロプロセッ
サ。 - 【請求項４】 内蔵メモリと、前記メモリに接続される
内部バスと、前記内蔵メモリに対して前記内部バスを介
してアクセスする第１及び第２の内部バスマスタと、前
記内部バスの動作を制御するバスインタフェースとを備
え、 前記バスインタフェースは、前記第１の内部バスマスタ
の前記内部メモリに対するアクセス要求が有効である場
合には前記第２の内部バスマスタの前記内部メモリに対
するアクセス要求を無効にするメモリアクセス制御手段
を有するマイクロプロセッサ。 - 【請求項５】 内蔵メモリと、前記内蔵メモリに接続さ
れる内部バスと、前記内部バスに接続されたキャッシュ
メモリと、前記内蔵メモリに対して前記内部バスを介し
てアクセスする内部バスマスタと、前記内部バスの動作
を制御するバスインタフェースとを備えるマイクロプロ
セッサであって、 外部バスマスタ及び外部メモリが外部バスを介して前記
マイクロプロセッサの外部に接続され、 前記マイクロプロセッサは前記内蔵メモリと前記外部メ
モリのデータを登録するキャッシュメモリを更に備え、 前記バスインタフェースは、前記内部バスマスタによる
前記内蔵メモリに対するアクセス要求及び前記外部バス
マスタによる前記内蔵メモリに対するアクセス要求、並
びにキャッシュモードを指定する情報に基づいて前記キ
ャッシュメモリのキャッシング対象を指定する登録信号
を発生するマイクロプロセッサ。
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