JPS6029861A - 周辺装置インタ−フエイス - Google Patents
周辺装置インタ−フエイスInfo
- Publication number
- JPS6029861A JPS6029861A JP13819683A JP13819683A JPS6029861A JP S6029861 A JPS6029861 A JP S6029861A JP 13819683 A JP13819683 A JP 13819683A JP 13819683 A JP13819683 A JP 13819683A JP S6029861 A JPS6029861 A JP S6029861A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- data
- data bus
- dma transfer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
■技術分野
本発明は、コンピュータ、ワードプロセッサ。
入力ボード２作図装置等々の情報処理装置（以下単にホ
ストと称する）と、プリンタ、プロッタ。
ストと称する）と、プリンタ、プロッタ。
ＣＲＴディスプレイ、他のホスト等々の周辺装置と、の
間で高速で画像データ等の比較的に大量なデータを転送
するインターフェイスに関し、特に、高速転送のための
ＤＭＡ転送制御回路を備えるインターフェイスに関する
。
間で高速で画像データ等の比較的に大量なデータを転送
するインターフェイスに関し、特に、高速転送のための
ＤＭＡ転送制御回路を備えるインターフェイスに関する
。
■従来技術
第１図に、ホスト、周辺装置インターフェイスおよび周
辺装置をシステムバスで接続した従来の画像処理システ
ムの一例を示す。この例では、ホストはシステムマイク
ロプロセッサ４００として示しているが、これは例えば
コンピュータ、ワードプロセッサ、画像読取装置等であ
る。周辺装置はレーザプリンタ１００Ｐであり、周辺装
置インターフェイスはレーザプリンタインターフェイス
２００Ｐである。
辺装置をシステムバスで接続した従来の画像処理システ
ムの一例を示す。この例では、ホストはシステムマイク
ロプロセッサ４００として示しているが、これは例えば
コンピュータ、ワードプロセッサ、画像読取装置等であ
る。周辺装置はレーザプリンタ１００Ｐであり、周辺装
置インターフェイスはレーザプリンタインターフェイス
２００Ｐである。
第１図に示すＯＡシステムは、たとえば特願昭５７−２
３０８２８号には、ローカルネットワークＯＡシステム
のプリンタステーションとして開示している。
３０８２８号には、ローカルネットワークＯＡシステム
のプリンタステーションとして開示している。
また、周辺装置インターフェイス単独では、インテリジ
ェントインターフェイスを特願昭５８−０４２５８１号
に開示している。
ェントインターフェイスを特願昭５８−０４２５８１号
に開示している。
第１図に示すシステムは一般にＯＡ （ＯｆｆｉｃｅＡ
ｕｔｏｍａｔｉｏｎ）システムと呼ばれており、システ
ムマイクロプロセッサ（以下マイクロプロセッサをＣＰ
Ｕと称する）４００が、テキスト画像読取装置から読取
った画像やファイルステーションと呼ばれる大容量の記
憶装置に記憶してあった文書の° データ、またはこれ
らを処理したデータを、ビット展開でビットマツプメモ
リ３００に記憶させる。
ｕｔｏｍａｔｉｏｎ）システムと呼ばれており、システ
ムマイクロプロセッサ（以下マイクロプロセッサをＣＰ
Ｕと称する）４００が、テキスト画像読取装置から読取
った画像やファイルステーションと呼ばれる大容量の記
憶装置に記憶してあった文書の° データ、またはこれ
らを処理したデータを、ビット展開でビットマツプメモ
リ３００に記憶させる。
メモリ３００のデータは、レーザプリンタインターフェ
イス２００Ｐを通してレーザプリンタ１００Ｐに送り、
ハードコピーとしてプリントアウトする。
イス２００Ｐを通してレーザプリンタ１００Ｐに送り、
ハードコピーとしてプリントアウトする。
レーザプリンタインターフェイス２００Ｐは、このよう
に大容量のデータ転送を高速で行なう必要があるため、
ＤＭＡ転送制御回路を内蔵している。
に大容量のデータ転送を高速で行なう必要があるため、
ＤＭＡ転送制御回路を内蔵している。
また、レーザプリンタの操作部の管理やシステムＣＰＵ
４００との情報交換など、インテリジェンスが要求され
るため、ＣＰＵを備えている。
４００との情報交換など、インテリジェンスが要求され
るため、ＣＰＵを備えている。
従来のレーザプリンタインターフェイス２００Ｐの構成
を第２図に示す。これにおいては、ＣＰＵ２１０ののデ
ータバスとＤＭＡ転送制御回路２３０のデータバスが共
通である。すなわち、一般に用いられるＤＭＡ転送制御
回路２３０は、ＣＰｔＪ２１０を接続した内部データバ
ス２８１を通して制御を行なう必要があるため、内部デ
ータバス２８１．内部アドレスバス２８２は共通になら
ざるを得なかった。このため、ＤＭＡ転送を行なってい
る間は、内部データバス２８１．内部アドレスバス２８
２はＤＭＡ転送制御回路２３０に専有されており、ＣＰ
Ｕ２１０は動作を停止しており、この間、レーザプリン
タ１００Ｐのステータス管理などを行なうことができな
かった。
を第２図に示す。これにおいては、ＣＰＵ２１０ののデ
ータバスとＤＭＡ転送制御回路２３０のデータバスが共
通である。すなわち、一般に用いられるＤＭＡ転送制御
回路２３０は、ＣＰｔＪ２１０を接続した内部データバ
ス２８１を通して制御を行なう必要があるため、内部デ
ータバス２８１．内部アドレスバス２８２は共通になら
ざるを得なかった。このため、ＤＭＡ転送を行なってい
る間は、内部データバス２８１．内部アドレスバス２８
２はＤＭＡ転送制御回路２３０に専有されており、ＣＰ
Ｕ２１０は動作を停止しており、この間、レーザプリン
タ１００Ｐのステータス管理などを行なうことができな
かった。
■目的
本発明はＤＭＡ転送の間にもＣＰＵ２１０の動作を停止
させず、レーザプリンタ１００Ｐなどの周辺装置の管理
などの、ＣＰＵ動作を行なえるようにすることを目的と
する。
させず、レーザプリンタ１００Ｐなどの周辺装置の管理
などの、ＣＰＵ動作を行なえるようにすることを目的と
する。
■構成
上記目的を達成するために本発明においては、ＤＭＡ転
送制御手段を、外部システムバスのデータバスと周辺装
置との間のデータ転送を行ない、データ転送終了毎にア
ドレス更新パルスを発生するものとし； ＤＭＡ転送制御手段と外部システムバスのデータバスと
の間に、第１のデータバスバッファを接続し： マイクロプロセッサと外部システムバスのデータバスと
の間に、第２のデータバスバッファを接続し：本件イン
ターフェイスシステムの内部アドレスバスに、アドレス
カウンタとして、またアドレスバッファとして動作しう
るカウント手段を接続し； このカウント手段を、ＤＭＡ転送中は上記アドレス更新
パルスに応答してアドレスを更新し、ＤＭＡ転送中以外
はマイクロプロセッサが出力するアドレスをアドレスバ
ッファとして保持するものとする。
送制御手段を、外部システムバスのデータバスと周辺装
置との間のデータ転送を行ない、データ転送終了毎にア
ドレス更新パルスを発生するものとし； ＤＭＡ転送制御手段と外部システムバスのデータバスと
の間に、第１のデータバスバッファを接続し： マイクロプロセッサと外部システムバスのデータバスと
の間に、第２のデータバスバッファを接続し：本件イン
ターフェイスシステムの内部アドレスバスに、アドレス
カウンタとして、またアドレスバッファとして動作しう
るカウント手段を接続し； このカウント手段を、ＤＭＡ転送中は上記アドレス更新
パルスに応答してアドレスを更新し、ＤＭＡ転送中以外
はマイクロプロセッサが出力するアドレスをアドレスバ
ッファとして保持するものとする。
これによれば、ＤＭＡ転送を行なっている同は、ＣＰＵ
２１０に接続した内部データバスの内容が外部システム
バスのデータバスに影響を与えず、また、内部アドレス
バス２８２の内容がカラン１一手段に影響を与えない。
２１０に接続した内部データバスの内容が外部システム
バスのデータバスに影響を与えず、また、内部アドレス
バス２８２の内容がカラン１一手段に影響を与えない。
したがってＤＭＡ転送の間にも、ＣＰＵ２１０でレーザ
プリンタなどの周辺装置が正常に動作しているかなどの
チェックやＤＭＡ転送制御手段の動作チェックおよびそ
の他のｃｐｕ動作を実行しうる。
プリンタなどの周辺装置が正常に動作しているかなどの
チェックやＤＭＡ転送制御手段の動作チェックおよびそ
の他のｃｐｕ動作を実行しうる。
第３図に本発明の一実施例を示す。この実施例は、し〜
−４ｊ’−ｆリンタ（周辺装置）のインターフェイス（
レーザプリンタインターフェイス）として構成したもの
である。ＣＰＵ２１０は、インターフェイス２００全体
の制御を行ない、そのためのプログラムがメモリ２２０
に格納されている。
−４ｊ’−ｆリンタ（周辺装置）のインターフェイス（
レーザプリンタインターフェイス）として構成したもの
である。ＣＰＵ２１０は、インターフェイス２００全体
の制御を行ない、そのためのプログラムがメモリ２２０
に格納されている。
ＣＰＵ２１．Ｏは、内部アドレスバス２８２に出力した
番地めプログラムを内部データバス２−２８１−を通し
て読み出し、これに従って動作する。周辺装置１００（
レーザプリンタ１００Ｐに相当）には、ＤＭＡ転送制御
回路２３０の制御などの、インターフェイス２００内部
の制御を行なうためのボートや、周辺装置１００の図示
していない入出力インターフェイス回路を通して周辺装
置１００のシーケンス管理を行なうポートなどがある。
番地めプログラムを内部データバス２−２８１−を通し
て読み出し、これに従って動作する。周辺装置１００（
レーザプリンタ１００Ｐに相当）には、ＤＭＡ転送制御
回路２３０の制御などの、インターフェイス２００内部
の制御を行なうためのボートや、周辺装置１００の図示
していない入出力インターフェイス回路を通して周辺装
置１００のシーケンス管理を行なうポートなどがある。
ＤＭＡ転送制御回路２３０は、ＣＰＵ２１０の制御によ
り、システムバス５００を通して外部のビットマツプメ
モリ（３００）より画像データを読み出し、これを上記
の入出力インターフェイス回路を通して周辺装置１００
へ画像データを送出する。
り、システムバス５００を通して外部のビットマツプメ
モリ（３００）より画像データを読み出し、これを上記
の入出力インターフェイス回路を通して周辺装置１００
へ画像データを送出する。
ＣＰＵ２１０がシステムＣＰＵ （４００） との情報
交換のためシステムバス５００ヘアクセスする場合は、
内部アドレスバス２８２にアドレスデータを出力し、か
つ、バス要求２信号をアクティブにする。バスコントロ
ーラ２６０は、バス要求２信号を受けてシステムバス５
００が使用可能がチェックし、使用可能となったらアド
レスバス許可信号とデータバス許可２信号をアクティブ
にする。
交換のためシステムバス５００ヘアクセスする場合は、
内部アドレスバス２８２にアドレスデータを出力し、か
つ、バス要求２信号をアクティブにする。バスコントロ
ーラ２６０は、バス要求２信号を受けてシステムバス５
００が使用可能がチェックし、使用可能となったらアド
レスバス許可信号とデータバス許可２信号をアクティブ
にする。
アドレスカウンタ／バッファ２５０Ｃがカウント手段で
あり、これが、バス要求ｌ信号がインアクティブの場合
は単なるバッファとして働き、アドレスバス許可信号が
アクティブの時に内部アドレスバス２８２に出力された
アドレスデータをシステムバス５００のアドレスバス５
０２へ出方する。
あり、これが、バス要求ｌ信号がインアクティブの場合
は単なるバッファとして働き、アドレスバス許可信号が
アクティブの時に内部アドレスバス２８２に出力された
アドレスデータをシステムバス５００のアドレスバス５
０２へ出方する。
さらにデータバス許可２信号がアクテオブの場合には、
データバスバッファ２−２４２−を通してシステムバス
５００のデータバス５０１と内部データバス２−２８１
−との間でデータ交換が可能となり、この結果、ＣＰＵ
２１０がシステムバス５００上にデータを出力すること
ができ、また、システムバス５００上のデータを読み込
むことができる。
データバスバッファ２−２４２−を通してシステムバス
５００のデータバス５０１と内部データバス２−２８１
−との間でデータ交換が可能となり、この結果、ＣＰＵ
２１０がシステムバス５００上にデータを出力すること
ができ、また、システムバス５００上のデータを読み込
むことができる。
次に、周辺装置１００に画像データを送出するためにＤ
ＭＡ転送を行なう場合には、まずＣＰＵ２１０が、ビッ
トマツプメモリ（３００）の画像データの最初のアドレ
スをアドレスカウンタ／バッファ２５０Ｃにセットし、
さらに周辺装置１００を制御してＤＭＡ転送開始信号を
アクティブにする。ＤＭＡ制御回路２３０は、これを受
けて、バス要求１信号をアクティブにすると、バスコン
トローラ２６０がシステムバス５００の使用可否をチェ
ックし、使用可能となったらアドレスバス許可信号とデ
ータバス許可１信号をアクティブにする。
ＭＡ転送を行なう場合には、まずＣＰＵ２１０が、ビッ
トマツプメモリ（３００）の画像データの最初のアドレ
スをアドレスカウンタ／バッファ２５０Ｃにセットし、
さらに周辺装置１００を制御してＤＭＡ転送開始信号を
アクティブにする。ＤＭＡ制御回路２３０は、これを受
けて、バス要求１信号をアクティブにすると、バスコン
トローラ２６０がシステムバス５００の使用可否をチェ
ックし、使用可能となったらアドレスバス許可信号とデ
ータバス許可１信号をアクティブにする。
アドレスカウンタｌバッファ２５０Ｃのアドレスデータ
はバス要求ｌ信号がアク２テイブの場合には、上記のよ
うにＣＰＵ２１０がセットした最初のアドレスをベース
に、アドレス更新パルスにより順次変更さ九て、アドレ
スバス許可信号がアクティブの時にはそのアドレスデー
タがシステムバスのアドレスバスへ出力される。
はバス要求ｌ信号がアク２テイブの場合には、上記のよ
うにＣＰＵ２１０がセットした最初のアドレスをベース
に、アドレス更新パルスにより順次変更さ九て、アドレ
スバス許可信号がアクティブの時にはそのアドレスデー
タがシステムバスのアドレスバスへ出力される。
データバス許可１信号がアクティブとなると、システム
バスのデータバス上のデータは内部データバスト２８３
−に現われて、ＤＭＡ転送制御回路２３０に読み込まれ
、ＤＭＡ転送制御回路２３０はこれを上記の入出力イン
ターフェイス回路を通して周辺装置ｌｏｏに送出する。
バスのデータバス上のデータは内部データバスト２８３
−に現われて、ＤＭＡ転送制御回路２３０に読み込まれ
、ＤＭＡ転送制御回路２３０はこれを上記の入出力イン
ターフェイス回路を通して周辺装置ｌｏｏに送出する。
すなわち、アドレスカウンタ／バッファ２５０Ｃにセッ
トされたアドレスデータに従ったビットマツプメモリ（
３００）上の画像データがレーザプリンタへ送出される
ことになる。ＤＭＡ転送制御回路２３０は、上記のアド
レスの画像データの送出が終了するとアドレス更新パル
スを発生し、アドレスカウンタ／バッファ２５０Ｇのア
ドレスデータを更新して、更新されたアドレスの画像デ
ータを同様の動作により周辺装置１００へ送出する。
トされたアドレスデータに従ったビットマツプメモリ（
３００）上の画像データがレーザプリンタへ送出される
ことになる。ＤＭＡ転送制御回路２３０は、上記のアド
レスの画像データの送出が終了するとアドレス更新パル
スを発生し、アドレスカウンタ／バッファ２５０Ｇのア
ドレスデータを更新して、更新されたアドレスの画像デ
ータを同様の動作により周辺装置１００へ送出する。
以上の動作を繰り返し、すべての画像データを周辺装置
１００に送出すると、ＤＭＡ終了信号をアクティブにす
ると同時に、バス要求１信号をインアクティブにする。
１００に送出すると、ＤＭＡ終了信号をアクティブにす
ると同時に、バス要求１信号をインアクティブにする。
一方、以上述べたようなりＭＡ転送を行なっている間は
、バス要求２信号がインアクティブでがつパス要求１信
号がアクティブであるため、内部データバス２−２８１
−の内容はシステムのデ−タバスに影響を与えず、また
、内部アドレスバス２８２の内容はアドレスカウンタ／
バッファ２５０Ｃに影響を与えない。従ってこの間にも
ＣＰＵ２１０はメモリ２２０や周辺装置１００にアクセ
スすることが可能であり、周辺装置１００が正常に動作
しているかなどのチェックやＤＭＡ転送制御回路２３０
の動作チェック等を行なうことができる。
、バス要求２信号がインアクティブでがつパス要求１信
号がアクティブであるため、内部データバス２−２８１
−の内容はシステムのデ−タバスに影響を与えず、また
、内部アドレスバス２８２の内容はアドレスカウンタ／
バッファ２５０Ｃに影響を与えない。従ってこの間にも
ＣＰＵ２１０はメモリ２２０や周辺装置１００にアクセ
スすることが可能であり、周辺装置１００が正常に動作
しているかなどのチェックやＤＭＡ転送制御回路２３０
の動作チェック等を行なうことができる。
■効果
以上の通り本発明によれば、ＤＭＡ転送制御回路２３０
のデータバス２８３と、ＣＰＵ２１０に接続されるデー
タバス２８１を、データバスバッファを２つ（２４１，
２４２）設けることによりインターフェイス２００内で
分離し、また、ＤＭＡ転送回路２３０のアドレスカウン
タとアドレスバッファを兼用（２５０Ｃ）することによ
り、ＤＭＡ転送の間にもＣＰＵ２１０が動作可能となり
、ＣＰＵ２１０による、周辺装置１００やインターフェ
イス２００内部の管理が行なえるようになったため、イ
ンターフェイス２００の機能が向上し、また信頼性の高
いシステムを構成することができる。
のデータバス２８３と、ＣＰＵ２１０に接続されるデー
タバス２８１を、データバスバッファを２つ（２４１，
２４２）設けることによりインターフェイス２００内で
分離し、また、ＤＭＡ転送回路２３０のアドレスカウン
タとアドレスバッファを兼用（２５０Ｃ）することによ
り、ＤＭＡ転送の間にもＣＰＵ２１０が動作可能となり
、ＣＰＵ２１０による、周辺装置１００やインターフェ
イス２００内部の管理が行なえるようになったため、イ
ンターフェイス２００の機能が向上し、また信頼性の高
いシステムを構成することができる。
第１図はＯＡシステムの一例構成を示すブロック図、第
２図は従来の周辺装置インターフェイスの構成を示すブ
ロック図である。 第３図は本発明の一実施例の構成を示すブロック図であ
る。 ２１０ ： ＣＰＵ（マイクロプロセッサ）２２０：メ
モリ（メモリ手段） ５００：外部システムバス ５０１：データバス ２３０ ： ＤＭＡ転送制御回路（ＤＭＡ転送制御手段
）２４１：データバスバッファ１（第１のデータバスバ
ッファ） ２４２：データバスバッファ２（第２のデータバスバッ
ファ） ２５０Ｃニアドレスカウンタ／バッファ（カウント手段
）特許出願人株式会社リ コ −
２図は従来の周辺装置インターフェイスの構成を示すブ
ロック図である。 第３図は本発明の一実施例の構成を示すブロック図であ
る。 ２１０ ： ＣＰＵ（マイクロプロセッサ）２２０：メ
モリ（メモリ手段） ５００：外部システムバス ５０１：データバス ２３０ ： ＤＭＡ転送制御回路（ＤＭＡ転送制御手段
）２４１：データバスバッファ１（第１のデータバスバ
ッファ） ２４２：データバスバッファ２（第２のデータバスバッ
ファ） ２５０Ｃニアドレスカウンタ／バッファ（カウント手段
）特許出願人株式会社リ コ −
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ； 動作プログラムを格納したメモリ手段；外部システムバ
スのデータバスと周辺装置との間のデータ転送を行ない
、データ転送終了毎にアドレス更新パルスを発生するＤ
ＭＡ転送制御手段； ＤＭＡ転送制御手段と外部システムバスのデータバスと
の間に接続された第１のデータバスバッファ： マイクロプロセッサと外部システムバスのデータバスと
の間に接続された第２のデータバスバッファ；および、 上記要素で構成されるインターフェイスの内部アドレス
バスに接続され、ＤＭＡ転送中は上記アドレス更新パル
スに応答してアドレスを更新し、ＤＭＡ転送中以外はマ
イクロプロセッサが出力するアドレスをアドレスバッフ
ァとして保持するカウント手段： を備える周辺装置インターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819683A JPS6029861A (ja) | 1983-07-28 | 1983-07-28 | 周辺装置インタ−フエイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819683A JPS6029861A (ja) | 1983-07-28 | 1983-07-28 | 周辺装置インタ−フエイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029861A true JPS6029861A (ja) | 1985-02-15 |
Family
ID=15216324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13819683A Pending JPS6029861A (ja) | 1983-07-28 | 1983-07-28 | 周辺装置インタ−フエイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915099A (en) * | 1996-09-13 | 1999-06-22 | Mitsubishi Denki Kabushiki Kaisha | Bus interface unit in a microprocessor for facilitating internal and external memory accesses |
-
1983
- 1983-07-28 JP JP13819683A patent/JPS6029861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5915099A (en) * | 1996-09-13 | 1999-06-22 | Mitsubishi Denki Kabushiki Kaisha | Bus interface unit in a microprocessor for facilitating internal and external memory accesses |
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