JP2535593B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 主記憶装置の一部にデータの写しを保持するキャッシ
ュメモリを具備する情報処理装置に係り、特に、イミデ
ィエート命令の実行を１つのパイプライン・フローで実
行する際のキャッシュメモリ制御手段に関し、 キャッシュメモリにデータが存在しなかった場合のイ
ミディエート命令の処理を実行する際に、マージの為の
バッファリング機構を備えることなく、且つ、ムーブイ
ン後に、該キャッシュメモリをアクセスする必要がなく
して実行して、高速化することを目的とし、 主記憶装置に該データＡを包含するある定められた大
きさのブロックのデータＡの転送を要求し、主記憶装置
から該データＡが送られてきたことを検出したとき、該
キャッシュメモリに該データＡが書き込まれる前であっ
ても、該データＡを演算ユニットに送出して演算する手
段と、その演算結果の該キャッシュメモリへの書き込み
を、上記主記憶装置からの該データＡがキャッシュメモ
リに書き込まれてから行うように制御する手段を備え
る。

〔産業上の利用分野〕

本発明は、主記憶装置の一部のデータの写しを保持す
るキャッシュメモリを具備する情報処理装置に係り、特
に、イミディエート命令の実行を１つのパイプライン・
フローで実行する際のキャッシュメモリ制御手段に関す
る。

従来から計算機システムの処理速度を向上させる為
に、プログラム，データのアドレス分布に局所性がある
ことに着目して、小容量ではあるが高速のキャッシュメ
モリを中央処理装置（CPU）側に設け、メモリアクセス
の高速化を図ることが行われている。

このような情報処理装置において、イミディエート命
令を実行する際、オペランドデータが該キャッシュメモ
リに存在しないと、該オペランドデータを主記憶装置か
らムーブインする必要があるが、該イミディエート命令
の演算方式には、演算結果を同じオペランドアドレスに
格納するという特徴があって、該ムーブイン動作と、演
算結果の格納動作との競合関係から、十分な高速化が図
られていない問題があり、効果的なキャッシュメモリ制
御手段が待たれていた。

〔従来の技術と発明が解決しようとする課題〕

第３図はイミディエート命令実行時の従来のキャッシ
ュメモリ制御方式を説明する図であり、（ａ）はキャッ
シュメモリを備えた情報処理装置の構成例を示し、
（ｂ）は従来のキャッシュメモリに対するプライオリテ
ィ制御回路例を示し、（ｃ）は従来のイミディエート命
令実行時の動作タイムチヤートを示している。

キャッシュメモリを備えた情報処理装置は、本図
（ａ）に示すように、中央処理装置（CPU）１と，主記
憶制御装置（MCU）２と，主記憶装置（MSU）３とからな
り、中央処理装置（CPU）１は命令の実行制御を行うＩ
ユニット（IU）1aと，演算を行うＥユニット（EU）1b
と，データの読み出し，書き込みを処理するＳユニット
（SU）1cの３ユニットで構成され、該Ｓユニット（SU）
1c内には、主記憶装置（MSU）３の一部の写しを保持す
るキャッシュメモリ（CACHE）160,161を具備している。

Ｉユニット（IU）1aからのメモリアクセス要求は、IU
-REQ信号によりなされる。該IU-REQ信号が‘オン’のと
きに、そのアドレスを指示するIU-REQ-ADRSが有効にな
る。

そして、該IU-REQ信号がフェッチを指示しているとき
は、CHE-DATAの信号で読み出しデータをＩユニット（I
U）1aと,Eユニット（EU）1bとに送出する。

該IU-REQ信号がストアを指示しているときは、EU-ST-
DATAの信号でストアすべきデータがＥユニット（EU）1b
から送られてくる。

上記IU-REQのフェッチ要求のデータが、上記キャッシ
ュメモリ（CACHE）160,161に存在しない場合は、MCU-RE
Q信号により主記憶装置（MSU）３に対する要求（ムーブ
イン要求）を出す。

該MCU-REQ信号が‘オン’のときに、MCU-REQ-ADRS信
号により、読み出すべきアドレスを指示する。

主記憶制御装置（MCU）２は、上記Ｓユニット（SU）1
cからの上記MCU-REQ信号を受付け、主記憶装置（MSU）
３からデータを読み出し、該Ｓユニット（SU）1cへデー
タを送出する１サイクル前に、該データ送出の予告を示
すMCU-DOW信号を‘オン’にし、その１サイクル後に、M
CU-FC-DATAで該読み出しデータをＳユニット（SU）1cに
送出する。

このように動作する情報処理装置において、あるオペ
ランドアドレスのデータを取り出し、そのデータに、決
められた演算を施し、その演算結果を同じアドレス位置
に格納するイミディエート命令の実行を１つのパイプラ
イン・フローで実行する際の、該キャッシュメモリ制御
手段に関して、本願出願人は特開昭60-123944号公報，
特開昭61-118855号公報，特開昭61-224051号公報に、そ
の詳細を開示している。

これらの先願発明によれば、該イミディエート命令の
オペランドアドレスのデータがキャッシュメモリ（CACH
E）160,161に存在しなかった場合、主記憶装置（MSU）
３に対して、該データを包含する、ある定められた大き
さのブロックのデータの転送を要求し、該データブロッ
クが主記憶装置（MSU）３から送られてきたとき、以下
に示す（１）か（２）の制御手段をとってきた。

（１）キャッシュメモリ（CACHE）160,161に該データ
が書き込まれる前であっても、該データをＥユニット
（EU）1bに送って演算を施し、その演算結果は、主記憶
装置（MSU）３からのムーブインデータとマージしてキ
ャッシュメモリ（CACHE）160,161に書き込む。｛特開昭
61-118855号公報参照｝ （２）キャッシュメモリ（CACHE）160,161に該データ
が書き込まれてから、再度キャッシュメモリ（CACHE）1
60,161をアクセスし、その読み出しデータをＥユニット
（EU）1bに送出し、その後該演算結果をキャッシュメモ
リ（CACHE）160,161に書き込む。｛特開昭60-123944号
公報，特開昭61-224051号公報参照｝ 本図（ｃ）に示した動作タイムチヤートは、上記
（２）によるキャッシュメモリ制御方式を示したもの
で、一番最初のムーブイン動作を示しているMI-REQのＰ
ステージの次のサイクルで起動されているFC＆ST-REQの
書き込みフロー（Ｐ−Ｗ−Ｓ）（HIGH REQ）が、上記演
算結果のストア動作を示している。

具体的には、（ｂ）図に示したように、Ｓユニット
（SU）の制御部18内に設けられている上記MCU-DOW信号
を計数するカウンタ（DOW-CNTR）180を、そのカウント
値（CNT）≦１のときのみ‘1'を出力するように構成
し、該出力信号をラッチ181で１τ遅延させた信号と、
該ブロックフェッチ中信号との論理積信号（INH-LO-RE
Q）が‘オフ’になったタイミング（即ち、該計数値が
‘2'となったタイミングを１τ遅延させたタイミング）
で、上記FC＆ST-REQを起動するように制御する。

上記（１）の制御方式では、該データをＥユニット
（EU）1bに送り込んだ直後にムーブイン動作が可能であ
っても、演算結果とマージできるタイミング迄遅延させ
なければならず、該ムーブインを遅延させる為には、主
記憶装置（MSU）３からのムーブインデータをバッファ
リングする機構が必要になるという問題があった。

（２）の制御方式では、キャッシュメモリ（CACHE）1
60,161に該データを含む部分が書き込まれてから、再度
キャッシュメモリ（CACHE）160,161をアクセスしている
為、（ｃ）図に示した動作タイムチヤートから明らかな
如く、イミディエート命令の実行処理が遅くなるという
問題があった。

本発明は上記従来の欠点に鑑み、主記憶装置の一部の
データの写しを保持するキャッシュメモリを具備する情
報処理装置での、イミディエート命令の実行を１つのパ
イプライン・フローで実行する際のキャッシュメモリ制
御手段において、キャッシュメモリにデータが存在しな
かった場合のイミディエート命令の処理速度を、経済的
に、即ち、マージの為のバッファリング機構を備えるこ
となく、且つ、ムーブイン後に、該キャッシュメモリを
アクセスする必要をなくして実行して、高速化する方法
が提供することを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成されたキャッシュメ
モリ制御方法によって解決される。

主記憶装置（MSU）の一部のデータの写しを保持する
キャッシュメモリを具備する情報処理装置であって、 あるオペランドアドレスのデータＡを取り出し、その
データＡに決められた演算を施し、その結果を同じアド
レス位置に格納するイミディエート命令の実行を１つの
パイプライン・フローで実行する際のキャッシュメモリ
制御手段として、 該イミディエート命令の上記オペランドアドレスのデ
ータＡがキャッシュメモリ（CACHE）に存在しなかった
ことが検出され、該主記憶装置（MSU）に該データＡを
包含するある定められた大きさのブロックのデータの転
送を要求し、主記憶装置（MSU）から該データＡが送ら
れてきたことを検出したとき、該キャッシュメモリ（CA
CHE）に該データＡが書き込まれる前であっても、該デ
ータＡを演算ユニット（EU）に送出して演算する手段
と、 その演算結果の該キャッシュメモリ（CACHE）への書
き込みを、上記主記憶装置からの該データＡがキャッシ
ュメモリ（CACHE）に書き込まれてから行うように制御
する手段を備えるように構成する。

〔作用〕

即ち、本発明によれば、主記憶装置の一部のデータの
写しを保持するキャッシュメモリを具備する情報処理装
置において、イミディエート命令の実行を１つのパイプ
ライン・フローで実行する際のキャッシュメモリ制御手
段において、主記憶装置（MSU）から最初のムーブイン
データＡが送られることを示す信号（MCU-DOW）を検知
した時点で、該ムーブインデータＡのバイパスデータで
演算を先行させる為のパイプライン（FC＆ST-REQ）を起
動し、そのＲステージで、オペランドアドレスをスト
アHIGHレジスタ（STHR）に保持しておき、該演算対象の
データを含むムーブインデータＡをキャッシュメモリ
（CACHE）へ格納する為のパイプライン（MI-REQ）の起
動サイクルの次のサイクルで該演算結果をキャッシュメ
モリ（CACHE）にストアする為の書き込みフロー（Ｐ−
Ｗ−Ｓ）を起動することで、キャッシュメモリ（CACH
E）に該データＡが書き込まれる前であっても、該デー
タＡを演算ユニット（EU）に送出して演算して、該イミ
ディエート命令の実行を先行させ、その演算結果の該キ
ャッシュメモリ（CACHE）への書き込みは、上記主記
憶装置からのデータＡがキャッシュメモリ（CACHE）に
書き込まれた直後に行うようにしたものであるので、
従来必要であったマージレジスタを設けることなく、該
イミディエートの命令の処理を高速に実行することがで
きる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。第１図
は本発明の一実施例を模式的に示した図であって、
（ａ）はアドレス系を示し、（ｂ）はデータ系を示し、
（ｃ）はキャッシュメモリに対するプライオリティ制御
回路の一実施例を示しており、第２図は本発明のキャッ
シュメモリ制御手段の動作タイムチヤートであって、主
記憶装置（MSU）から最初のムーブインデータが送られ
ることを示す信号（MCU-DOW）を検知した時点で、該ム
ーブインデータのバイパスデータで演算を先行させる為
のパイプライン（FC＆ST-REQ）を起動し、そのＲステ
ージで、オペランドアドレスをストアHIGHレジスタ（ST
HR）に保持しておき、該演算対象のデータを含むムーブ
インデータをキャッシュメモリ（CACHE）へ格納する為
のパイプライン（MI-REQ）の起動サイクルの次のサイク
ルで該演算結果をキャッシュメモリ（CACHE）にストア
する為のパイプライン（書き込みフロー）を起動する手
段が本発明を実施するのに必要な手段である。尚、全
図を通して同じ符号は同じ対象物を示している。

以下、第１図，第２図によって本発明のキャッシュメ
モリ制御方式を説明する。

第１図の模式図において、イミディエート命令を実行
するパイプラインFC＆ST-REQのフローは、第２図の動作
タイムチヤートからも明らかな如く、P,T,B,R,W,Sの各
ステージからなり、Ｐステージではプライオリティをと
ってアドレスを選択するステージ,Tステージはアドレス
を変換し、キャッシュメモリ（CACHE）（以下、単にキ
ャッシュという）にデータが登録されているかどうかを
検索するステージ,Bステージはキャッユからデータを読
み出すステージ,Rサイクルはキャッシュから読み出した
データを演算ユニット（EU）に取り込み、演算を行うス
テージ,Wステージは演算ユニット（EU）からのデータを
取り込むステージ,Sステージはキャッシュに書き込むス
テージである。

先ず、Ｉユニット（IU）1aからのIU-REQ信号により，
前述のFC＆ST-REQパイプラインが起動される。

そのＰステージにおいて、IU-REQ-ADRSが選択され
る。次のＴステージにおいて、該IU-REQ-ADRSがＴステ
ージ有効アドレスレジスタ（以下、TEARという）10にセ
ットされて、そのアドレスでアドレス変換バッファ（以
下、TLBという）164をアクセスし、論理アドレスから絶
対アドレスへの変換を行い、キャッシュタグ部（CHC-DI
R）160は、キャッシュデータアレイ（以下、CHE-DARと
いう）161に登録されているデータの有効性と，その絶
対アドレスを出力する。

この両者の出力を比較器（||）162に入力し、その一
致信号が、ディレクトリマッチレジスタ（以下、DMRと
うい）163への入力信号となる。

次のＢステージにおいては、上記TLB164の出力である
絶対アドレスがＢステージ絶対アドレスレジスタ（以
下、BAAR）11にセットされ、又、CHE-DAR161にデータが
存在するかどうかを示す信号が上記DMR163にセットされ
る。

本例の上記パイプラインフローでは、CHE-DAR161にデ
ータがなかった場合（即ち、DMR163の信号は、‘オフ’
である）を示している。

このＢステージにおいては、CHE-DAR161がアクセスさ
れ、キャッシュのデータが読み出されるが、DMR163が
‘オフ’である為、そのデータは無効化される。

次のＲステージにおいて、メモリ要求アドレスレジス
タ（以下、MRARという）120には、上記BAAR11の値がセ
ットされ、又、同じ値がブロックフェッチアドレスレジ
スタ（以下、BFARという）121にもセットされる。更
に、上記DMR163が‘オフ’であったことで、MCU-REQ信
号を上げ、前述の主記憶制御部（以下、MCUという）２
に対してデータ読み出し要求（即ち、ムーブイン要求）
を出す。

暫くすると、MCU2からMCU-DOW（MCU−データ出力予
告）信号が送出され、該MCU-DOW信号の１サイクル後に
読み出し信号（MCU-FC-DATA）で、読み出しデータが送
られてくる。

尚、上記主記憶装置（MSU）３からの読み出しデータ
は、第２図に示したようにように８回に分けて送られて
くることとし、毎回MCU-DOW信号のが読み出しデータの
１サイクル前に‘オン’になる。

一般に、MCU2から送られてくるデータは、上記８回の
データが連続して送られてくるとは限らず、上記第２図
に示すように、間隔は特に決まっていない。

本発明においては、上記８回送られてくるMCU-DOW信
号の最初のMCU-DOWが‘オン’になったとき、その次の
サイクルで再度、前述のFC＆ST-REQパイプラインを起動
する。

該パイプラインフローのＴステージでMCU2から送られ
てきた上記主記憶データ（MCU-FC-DATA）が、ムーブイ
ンデータレジスタ偶数（以下、MIDR-EVNという）131
に、その次の主記憶データはムーブインデータレジスタ
奇数（以下、MIDR-ODD）131に、それぞれ、セットされ
る。尚、最初にMCU2から送られてくるデータには、最初
のFC＆ST-REQパイプライン動作で読み出す必要のあるデ
ータが含まれているように、上記MCU2は制御している。

該パイプラインフローの次のＢステージにおいて、上
記MIDR-EVN,ODD131,132の値がＳステージキャッシュラ
イトレジスタ偶数，奇数（以下、SCWR-EVN,ODDという）
140,141にセットされ、そのSCWR-EVN140の値が選択回路
（SEL）170,171を通してバイパスされ、演算ユニット
（EU）1bに送出される。従って、ＢステージでCHE-DAR1
61から読み出されたデータは使用されない。

次のＲステージにおいては、該バイパスされたデータ
が演算ユニット（EU）1bに取り込まれ演算が施されると
共に、BAAR11の値がストアHIGHレジスタ（以下、STHRと
いう）にイミディエート命令のストアアドレスとして保
持される。

若し、このＲステージと同時に、イミディエート命令
の書き込みの為のパイプラインフロー（Ｐ−Ｗ−Ｓ）を
起動すると、該演算結果であるストアデータを書き込ん
だ後に、上記ムーブインデータが書き込まれる為、スト
アする前の状態に戻ってしまい不都合が生じる。

よって、本発明においては、最初のムーブインフロー
（MI-REQ）のＰステージの次のステージで、上記ストア
の書き込みの為のフロー（Ｐ−Ｗ−Ｓ）（HI-REQ）を起
動させる。

上記、２度目のFC＆ST-REQ（LO-REQ），及びストアの
書き込みの為のフロー（Ｐ−Ｗ−Ｓ）（HI-REQ）を起動
する為の具体的な制御回路の実施例を、第１図（ｃ）に
示している。

即ち、第３図（ｂ）に示したと同じMCU-DOW信号の数
を計数するカウンタ（DOW-CNTR）180の出力信号とし
て、上記FC＆ST-REQ（LO-REQ）を抑止する為の信号（IN
H-LO-REQ）｛即ち、カウント値（CNT）＝０｝と，スト
アの書き込みの為のフロー（Ｐ−Ｗ−Ｓ）（HI-REQ）を
抑止する信号（INH-HI-REQ）｛即ち、カウント値（CN
T）≦１｝の２つを設け、それぞれの信号が‘オフ’に
なったことによって、上記２度目のFC＆ST-REQ（LO-RE
Q），及びストアの書き込みの為のフロー（Ｐ−Ｗ−
Ｓ）（HI-REQ）を起動するように構成する。

このようにして、上記２度目のFC＆ST-REQ（LO-RE
Q），及びストアの書き込みの為のフロー（Ｐ−Ｗ−
Ｓ）（HI-REQ）を起動を従来｛第３図（ｃ）参照｝に比
較して、例えば、３τ先行させることができるようにな
る。

即ち、最初のムーブインのフロー（MI-REQ）は、２度
目の上記MCU-DOWが、‘オン’になる１τ後に起動され
る。そのムーブインフロー（MI-REQ）のＰステージにお
いて、前述のBFAR121の値をTEAR10の入力として選択さ
れ、そのＷステージではBFAR121の値がTEAR10にセット
され、２回目の読み出し信号｛MCU-FC-DATA（１）｝がM
IDR-ODD132にセットされる。そして、Ｓステージでは、
BAAR11に上記TEAR10の値がアドレス変換バッファ（TL
B）164をバイパスしてセットされ、SCWR-EVN140には、
以前から保持してあったMIDR-EVN131の値がセレクタ（S
EL）140aを通してセットされ、SCWR-ODD141にはMIDR-OD
D132の値がセレクタ（SEL）141aを通してセットされ、
前述のBAAR11の値でアクセスされたCHE-DAR161に、上記
SCWR-EVN140とSCWR-ODD141の値とが纏められて書き込ま
れる。

従って、最初のムーブインのフロー（MI-REQ）の次の
サイクルに起動されたストアのフローのＰステージで、
演算ユニット（EU）1bからの演算結果（EU-ST-DATA）が
ライトストアデータレジスタ（WSDR）130に送られる。
又、TEAR10の入力として上記STHR122の値が選択され、
次のＷステージでTEAR10にセットされると共に、上記ラ
イトストアデータレジスタ（WSDR）130に演算結果（EU-
ST-DATA）がセットされる。次のＳステージでは、BAAR1
1にはTEAR10の値がアドレス変換バッファ（TLB）164を
バイパスしてセットされ、前述のSCWR-EVN131,SCWR-ODD
132には、上記WSDR130の値がセットされ、BAAR11の値で
アクセスされたCHE-DAR161に、上記のSCWR-EVN131,SCWR
-ODD132の値のストアすべき部分が、上記ムーブインデ
ータのCHE-DAR161への書き込みの直後に書き込まれる
。

例えば、上記SCWR-EVN131,SCWR-ODD132のデータ幅が
それぞれ８バイトで、イミディエート命令の演算結果の
データ長が８バイトとすると、上記BAAR11が指示してい
るアドレスによって、上記SCWR-EVN131,又はSCWR-ODD13
2,又はSCWR-EVN131の後半からSCWR-ODD132の前半がCHE-
DAR161に書き込まれることになる。

第２図の動作タイムチヤートから明らかな如く、以降
３回のムーブインのフロー（MI-REQ）が起動され、前述
の８回分のデータに対するムーブインが完了する。

このように、本発明は、主記憶装置の一部のデータの
写しを保持するキャッシュメモリを具備する情報処理装
置で、イミディエート命令の実行を１つのパイプライン
・フローで実行する際のキャッシュメモリ制御手段にお
いて、該キャッシュメモリにオペランドアドレスのデー
タＡが存在しながった場合、ムーブインによって主記憶
から該オペランドデータＡをムーブインし、演算対象の
データＡを含む最初のムーブインデータが該キャッシュ
メモリに書き込まれる前に、該イミディエート命令の演
算を実行し、その演算結果のキャッシュメモリへの書き
込みは、上記最初のムーブインデータがキャッシュメモ
リに書き込まれ後に行うようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のキャッシュメ
モリ制御手段は、主記憶装置の一部のデータの写しを保
持するキャッシュメモリを具備する情報処理装置で、イ
ミディエート命令の実行を１つのパイプライン・フロー
で実行する際のキャッシュメモリ制御手段において、主
記憶装置に該イミディエート命令のオペランドデータＡ
を包含するある定められた大きさのブロックのデータの
転送を要求し、主記憶装置から該データが送られてきた
ことを検出したとき、該キャッシュメモリに該データＡ
が書き込まれる前であっても、該データＡを演算ユニッ
トに送出して演算する手段と、その演算結果の該キャッ
シュメモリへの書き込みは、上記データがキャッシュメ
モリに書き込まれてから行うように制御する手段とを備
えるようにしたものであるので、従来必要であったマー
ジレジスタを設けることなく、該イミディエート命令の
処理を高速に実行することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を模式的に示した図， 第２図は本発明のキャッシュメモリ制御手段の動作タイ
ムチヤート， 第３図はイミディエート命令実行時の従来のキャッシュ
メモリ制御方式を説明する図， である。 図面において、 １は中央処理装置（CPU）,1aはＩユニット（IU）,1bは
Ｅユニット（EU）、演算ユニット（EU）,1cはＳユニッ
ト（SU）,2は主記憶制御装置（MCU）,10はＴサイクル有
効アドレスレジスタ（TEAR）,11はＢサイクル絶対アド
レスレジスタ（BAAR）,120はMCU要求アドレスレジスタ
（MRAR）,121はブロックフェッチアドレスレジスタ（BF
AR）,122はストアHIGHレジスタ（STHR）,130はライトス
トアデータレジスタ（WSDR）,131はムーブインデータレ
ジスタ偶数（MIDR-EVN）,132はムーブインデータレジス
タ奇数（MIDR-ODD）,140はＳサイクルキャッシュライト
レジスタ偶数（SCWR-EVN）,141はＳサイクルキャッシュ
ライトレジスタ奇数（SCWR-ODD）,160はキャッシュメモ
リタグ部（CHE-DIR）,161はキャッシュメモリデータ部
（CHE-DAR）,162は比較器 163はディレクトリマッチレジスタ（DMR）,164はアドレ
ス変換バッファ（TLB）,3は主記憶装置（MSU），，
，は手段，，は書き込み処理,P,T,B,R,W,Sはパ
イプラインフローの各ステージ， をそれぞれ示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置の一部のデータの写しを保持す
   るキャッシュメモリを具備する情報処理装置であって、 あるオペランドアドレスのデータＡを取り出し、そのデ
   ータＡに決められた演算を施し、その結果を同じアドレ
   ス位置に格納するイミディエート命令の実行を１つのパ
   イプライン・フローで実行する際のキャッシュメモリ制
   御手段として、 該イミディエート命令の上記オペランドアドレスのデー
   タＡがキャッシュメモリに存在しなかったことが検出さ
   れ、該主記憶装置に該データＡを包含するある定められ
   た大きさのブロックのデータの転送を要求し、主記憶装
   置から該データＡが送られてきたことを検出したとき、
   該キャッシュメモリに該データＡが書き込まれる前であ
   っても、該データＡを演算ユニットに送出して演算する
   手段と、 その演算結果の該キャッシュメモリへの書き込みを、上
   記主記憶装置からの該データＡがキャッシュメモリに書
   き込まれてから行うように制御する手段を備えたことを
   特徴とする情報処理装置。