JPS60173633A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS60173633A JPS60173633A JP59028690A JP2869084A JPS60173633A JP S60173633 A JPS60173633 A JP S60173633A JP 59028690 A JP59028690 A JP 59028690A JP 2869084 A JP2869084 A JP 2869084A JP S60173633 A JPS60173633 A JP S60173633A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- value
- instruction
- ccr3
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は情報の操作結果の状態を保持する保持手段への
プログラムによる読み出し及び書き込みを可能とした演
算処理装置に関するものである。
プログラムによる読み出し及び書き込みを可能とした演
算処理装置に関するものである。
［従来技術］
従来の演算処理装置（以下ＣＰＵと称す）では情報の操
作結果の状態を保持する例えば条件コードレジスタ（以
下ＣＣＲと称す）等に対しては他の演算レジスタやプロ
グラムカウンタ等の通常のレジスタの様にプログラムに
よるリード轡ライトが可能でなく、各ＣＰＵ固有の制約
の多いリード中ライト手段を有しているのみである。
作結果の状態を保持する例えば条件コードレジスタ（以
下ＣＣＲと称す）等に対しては他の演算レジスタやプロ
グラムカウンタ等の通常のレジスタの様にプログラムに
よるリード轡ライトが可能でなく、各ＣＰＵ固有の制約
の多いリード中ライト手段を有しているのみである。
状態の種類としては操作結果の正、負、ゼロ、あふれ、
桁上げの発生などが共通のもので、他にそのＣＰＵ固有
のものが加わることがあるが、それらは各操作結果に従
って自動的に書き替えられるのみであり、それらのクリ
アも各々単独でのクリアしかできなかった。
桁上げの発生などが共通のもので、他にそのＣＰＵ固有
のものが加わることがあるが、それらは各操作結果に従
って自動的に書き替えられるのみであり、それらのクリ
アも各々単独でのクリアしかできなかった。
［目的］
本発明は上述の点に鑑みなされたものでその目的とする
所は、情報の操作結果の状態を保持する保持手段に対し
てプログラム命令により読み出し、また任意の情報を書
き込める演算処理装置を提供することにある６ ［実施例コ 以下図面を参照して本発明の一実施例を詳細に説明する
。
所は、情報の操作結果の状態を保持する保持手段に対し
てプログラム命令により読み出し、また任意の情報を書
き込める演算処理装置を提供することにある６ ［実施例コ 以下図面を参照して本発明の一実施例を詳細に説明する
。
図は本発明の一実施例演算処理装置の機能ブロック図で
あり、図中、１は汎用（演算）レジスタ、２は算術論理
演算器、３は条件コードレジスタ（ＯＣＲ）、４は制御
回路、５は命令の記憶位置を記憶するプログラムカウン
タ、６は命令レジスタ、７は命令レジスタ６の命令の解
析を行なう命令デコーダ、８はメモリアドレスレジスフ
、９はメモリデータレジスタ、１０は内部バスである。
あり、図中、１は汎用（演算）レジスタ、２は算術論理
演算器、３は条件コードレジスタ（ＯＣＲ）、４は制御
回路、５は命令の記憶位置を記憶するプログラムカウン
タ、６は命令レジスタ、７は命令レジスタ６の命令の解
析を行なう命令デコーダ、８はメモリアドレスレジスフ
、９はメモリデータレジスタ、１０は内部バスである。
また１３はメモリ制御回路、１４はメモリである。
以下、図に示す演算処理装置の情報の加工操作過程を説
明する。
明する。
演算処理装置は情報の内容によって異なる操作を実行し
なければならず、このため一つの命令操作による結果を
記憶しておいて、後にその結果によって次に実行する命
令を変更する場合も発生する。このため情報の操作結果
（算術論理演算器２での演算の結果等）の状態を保持す
るためにＣＣＲ３がある。従来このＣＣ，Ｒ３はその内
容の読み出しは可能なものが多かったが、内容の書き替
えは非常に制約があり例えば一つの命令でＣＣＲ３の１
ビツトのみのＯＮ１０ Ｆ Ｆか可能なだけであった。
なければならず、このため一つの命令操作による結果を
記憶しておいて、後にその結果によって次に実行する命
令を変更する場合も発生する。このため情報の操作結果
（算術論理演算器２での演算の結果等）の状態を保持す
るためにＣＣＲ３がある。従来このＣＣ，Ｒ３はその内
容の読み出しは可能なものが多かったが、内容の書き替
えは非常に制約があり例えば一つの命令でＣＣＲ３の１
ビツトのみのＯＮ１０ Ｆ Ｆか可能なだけであった。
しかし未実施例では０ＣＲ３と内部バスｌＯが接続され
ており、制御回路４の制御で読み出し／書き込みが通常
の汎用レジスタ群１と全く同様に可能となっている。ま
た情報の操作結果は同じ＜ＣＣＲ３に自動的に保持され
る。
ており、制御回路４の制御で読み出し／書き込みが通常
の汎用レジスタ群１と全く同様に可能となっている。ま
た情報の操作結果は同じ＜ＣＣＲ３に自動的に保持され
る。
本実施例装置６．を以下に示す命令を実行する場合に動
作を例に詳細に説明する。
作を例に詳細に説明する。
Ｌ ＭＯＶＩ ＣＣＲ，５
Ｌ＋２ ＡＤＤ ＡＲ，ＯＣＲ
ここで“Ｌ“’、”Ｌ＋２°゛は命令の記憶されている
メモリ１４のアドレスを示し、“Ｌ′′番地にＣＣＲ３
に“”Ｌ＋１”番地の内容（この場合はＬ＋１番地には
“°５°″が格納されている）をセットする旨の命令が
、“’Ｌ＋２”番地には汎用レジスタ群ｌ中のＡ−レジ
スタの値とＣＣＲ３の値とを加算し、結果をＡ−レジス
タに格納する命令を示している。
メモリ１４のアドレスを示し、“Ｌ′′番地にＣＣＲ３
に“”Ｌ＋１”番地の内容（この場合はＬ＋１番地には
“°５°″が格納されている）をセットする旨の命令が
、“’Ｌ＋２”番地には汎用レジスタ群ｌ中のＡ−レジ
スタの値とＣＣＲ３の値とを加算し、結果をＡ−レジス
タに格納する命令を示している。
プログラムが順次実行されプログラムカウンタ５の値が
“Ｌ“となると、まずメモリ１２の“Ｌ”番地より命令
を読み出すべくプログラムカウンタ５の値、即ち°“Ｌ
”′をメモリアト１／スレジスタ８にセットし、この値
をメモリ制御回路１３に与えると共に、制御回路４よリ
メモリ制御回路１３に記憶データの読み出しを指示し、
Ｌ”番地の内容が読み出されるとこの値をメモリデータ
レジスタ９にセットする。そしてプログラムカウンタ５
の値を＋１する。これによりプログラムカウンタの値は
°’Ｌ＋１’″となる。
“Ｌ“となると、まずメモリ１２の“Ｌ”番地より命令
を読み出すべくプログラムカウンタ５の値、即ち°“Ｌ
”′をメモリアト１／スレジスタ８にセットし、この値
をメモリ制御回路１３に与えると共に、制御回路４よリ
メモリ制御回路１３に記憶データの読み出しを指示し、
Ｌ”番地の内容が読み出されるとこの値をメモリデータ
レジスタ９にセットする。そしてプログラムカウンタ５
の値を＋１する。これによりプログラムカウンタの値は
°’Ｌ＋１’″となる。
メモリデータレジスタに読み出された命令は直ちに命令
レジスタ６にセットされ、命令デコーダ７により解析さ
れる。ここでは続く“Ｌ ＋ ’ｌ°”番地の内容を０
ＣＲ３に転送する命令であるので、プログラムカウンタ
５の値（Ｌ＋ １）をメモリアドレスレジスタ８にセッ
トし、制御回路４のメモリ読み出し要求に従い゛Ｌ＋１
°′番地に格納されている値即ち５′′がメモリデータ
レジスタ９にセットされる。そしてプログラムカウンタ
の値は＋１され’ Ｌ ＋２ ”となる。
レジスタ６にセットされ、命令デコーダ７により解析さ
れる。ここでは続く“Ｌ ＋ ’ｌ°”番地の内容を０
ＣＲ３に転送する命令であるので、プログラムカウンタ
５の値（Ｌ＋ １）をメモリアドレスレジスタ８にセッ
トし、制御回路４のメモリ読み出し要求に従い゛Ｌ＋１
°′番地に格納されている値即ち５′′がメモリデータ
レジスタ９にセットされる。そしてプログラムカウンタ
の値は＋１され’ Ｌ ＋２ ”となる。
これでこの命令に対する処理の前準備が全て完了したこ
とになり、メモリデータレジスタ９の値を内部パス１０
上に出力し、続いてこの何をＣＣＲ３にセットする。こ
れら一連の制御は制御回路４よりの制御信号ｉｔ（破線
で示すつによって行なわれる。この処理は単なる情報の
転送処理であり、操作結果の状態の変移はなく条件コー
ドの変化はない。つまりＣＣＲ３の内容は“５′′のま
まである。続いてプログラムカウンタ５の内容“Ｌ＋２
′がメモリアドレスレジスタ８にセラｉ・され対応する
命令がメモリデータレジスタ９にセットされ、プログラ
ムカウンタ５の値が＋１される。
とになり、メモリデータレジスタ９の値を内部パス１０
上に出力し、続いてこの何をＣＣＲ３にセットする。こ
れら一連の制御は制御回路４よりの制御信号ｉｔ（破線
で示すつによって行なわれる。この処理は単なる情報の
転送処理であり、操作結果の状態の変移はなく条件コー
ドの変化はない。つまりＣＣＲ３の内容は“５′′のま
まである。続いてプログラムカウンタ５の内容“Ｌ＋２
′がメモリアドレスレジスタ８にセラｉ・され対応する
命令がメモリデータレジスタ９にセットされ、プログラ
ムカウンタ５の値が＋１される。
そしてこのメモリデータレジスタの値が命令レジスタ６
にセットされ、命令デコーダ７で解析される。ここでは
Ａ−レジスタとＣＣＲ３の値の加算であるので汎用レジ
スフ群ｌ内のＡ−レジスタの値が算術論理演算器２の一
方に、同時にＣＣＲ３の値が内部バス１０を介して算術
論理演算器２の他方にそれぞれ与えられ、両方の値が加
算され、加算結果が内部バス１０を介して汎用レジスタ
群１のＡ−レジスタにセットされる。このレジスタの値
の読み出し制御及び算術論理演算器２の加算起動及び結
果のＡ−レジスタへのセットの為の制御は命令デコーダ
７の解析結果に基づく制御回路４よりの制御信号により
実行される。
にセットされ、命令デコーダ７で解析される。ここでは
Ａ−レジスタとＣＣＲ３の値の加算であるので汎用レジ
スフ群ｌ内のＡ−レジスタの値が算術論理演算器２の一
方に、同時にＣＣＲ３の値が内部バス１０を介して算術
論理演算器２の他方にそれぞれ与えられ、両方の値が加
算され、加算結果が内部バス１０を介して汎用レジスタ
群１のＡ−レジスタにセットされる。このレジスタの値
の読み出し制御及び算術論理演算器２の加算起動及び結
果のＡ−レジスタへのセットの為の制御は命令デコーダ
７の解析結果に基づく制御回路４よりの制御信号により
実行される。
また、この命令の実行により発生された結果の状態、例
えば演算結果の■、負、ゼロ、あふれ、桁上げの状態が
ＯＣＲ，３にセットされる。これは破線の１２で示され
る。
えば演算結果の■、負、ゼロ、あふれ、桁上げの状態が
ＯＣＲ，３にセットされる。これは破線の１２で示され
る。
以上説明した様に最終的にはＣＣＲ３は演算結果の状態
がセットされるが、その間は一つの汎用レジスタ群と全
く同様の扱いを取ることができる。
がセットされるが、その間は一つの汎用レジスタ群と全
く同様の扱いを取ることができる。
また、Ｌ ”番地よりの命令では０ＣＲ３に５′′をセ
ットしたか０′′をセットすることにヨｌＪこの０ＣＲ
３を一つの命令でリセットすることができる。
ットしたか０′′をセットすることにヨｌＪこの０ＣＲ
３を一つの命令でリセットすることができる。
これは演算処理等の初期設定の場合に正、負のフラグビ
ット、ゼロのフラグビット、あふれ、桁上げのフラグビ
ット等を独自に（つまり３回に分けて）リセットしなけ
ればならない場合に比して大幅な簡略化が達成できるこ
とになる。
ット、ゼロのフラグビット、あふれ、桁上げのフラグビ
ット等を独自に（つまり３回に分けて）リセットしなけ
ればならない場合に比して大幅な簡略化が達成できるこ
とになる。
［効果］
以上説明した様に本発明によれば、情報の操作結果の状
態を保持する保持手段を汎用レジスタと同様に操作する
ことが口ｆ能となり、汎用レジスタが１つ増加したこと
により、限られたレジスタをやりくりしなければならな
い小型演算処理装置でのプログラムステップの減少が計
れ、また処理を高速化することになる。
態を保持する保持手段を汎用レジスタと同様に操作する
ことが口ｆ能となり、汎用レジスタが１つ増加したこと
により、限られたレジスタをやりくりしなければならな
い小型演算処理装置でのプログラムステップの減少が計
れ、また処理を高速化することになる。
また、任意の値をセットすることができるため、演算処
理実行前の初期設定等も一つの命令で可能となり、プロ
グラミングのＯｔＩ略化、効率化か計れた演算処理装置
が実現した。
理実行前の初期設定等も一つの命令で可能となり、プロ
グラミングのＯｔＩ略化、効率化か計れた演算処理装置
が実現した。
図は本発明の一実施例演算処理装置の機能ブロック図で
ある。 図中、ｌ・・・汎用レジスタ群、２・・・算術論理演算
器、３・・・ＣＣＲ１４・・・制御回路、５・・・プロ
グラムカウンタ、６・・・命令レジスタ、７・・・命令
デコーダ、８・・・メモリアドレスレジスタ、９・・・
メモリデータレジスタ、１３・・・メモリ制御回路、１
４・・・メモリである。
ある。 図中、ｌ・・・汎用レジスタ群、２・・・算術論理演算
器、３・・・ＣＣＲ１４・・・制御回路、５・・・プロ
グラムカウンタ、６・・・命令レジスタ、７・・・命令
デコーダ、８・・・メモリアドレスレジスタ、９・・・
メモリデータレジスタ、１３・・・メモリ制御回路、１
４・・・メモリである。
Claims (1)
- 情報を操作してその結果を生成する手段よりの操作結果
の入力系と、該入力系とは別のデータの転送パスよりの
入力系とを備えた保持手段をイ１する演算処理装置であ
って、プログラム命令により前記データの転送パスより
のデータを独立して前記保持手段に入力又は前記データ
の転送７＜スに出力可能であることを特徴とする演算処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028690A JPS60173633A (ja) | 1984-02-20 | 1984-02-20 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028690A JPS60173633A (ja) | 1984-02-20 | 1984-02-20 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173633A true JPS60173633A (ja) | 1985-09-07 |
Family
ID=12255476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028690A Pending JPS60173633A (ja) | 1984-02-20 | 1984-02-20 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173633A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007297982A (ja) * | 2006-04-28 | 2007-11-15 | Honda Motor Co Ltd | ターボチャージャを支持するステーを備える内燃機関 |
-
1984
- 1984-02-20 JP JP59028690A patent/JPS60173633A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007297982A (ja) * | 2006-04-28 | 2007-11-15 | Honda Motor Co Ltd | ターボチャージャを支持するステーを備える内燃機関 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60173633A (ja) | 演算処理装置 | |
| JP3211423B2 (ja) | 分岐命令実行方法および分岐命令実行装置 | |
| JPS61184643A (ja) | 仮想計算機の起動制御方式 | |
| JPS6242301B2 (ja) | ||
| JPS58134350A (ja) | メモリ制御装置 | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JPH01263819A (ja) | 集積回路 | |
| JPS62196745A (ja) | レジスタ書込み方式 | |
| JPS5872251A (ja) | デ−タ処理方式 | |
| JPH03204744A (ja) | アドレス変換機構 | |
| JPS58225440A (ja) | メモリ制御装置 | |
| JPS6345652A (ja) | 情報処理装置の無効化処理方式 | |
| JPH0581017A (ja) | プログラム処理装置 | |
| JPS62210539A (ja) | 電子計算機装置 | |
| JPH04242871A (ja) | データフロー計算機のライトモジュール | |
| JPS62139039A (ja) | ユニフイケ−シヨン処理装置 | |
| JPS58154045A (ja) | 情報処理装置 | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPS6212545B2 (ja) | ||
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPH0667982A (ja) | アドレス変換方式 | |
| JPH01240941A (ja) | 情報処理装置 | |
| JPH05224950A (ja) | デバッグ用割込み発生回路 | |
| JPS62204338A (ja) | Ｌｉｓｐ言語処理システム | |
| JPH04262449A (ja) | データ転送方式 |