JPS6175947A - チャネル制御方法 - Google Patents
チャネル制御方法Info
- Publication number
- JPS6175947A JPS6175947A JP59198352A JP19835284A JPS6175947A JP S6175947 A JPS6175947 A JP S6175947A JP 59198352 A JP59198352 A JP 59198352A JP 19835284 A JP19835284 A JP 19835284A JP S6175947 A JPS6175947 A JP S6175947A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- interrupt
- control unit
- time
- chp16
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータシステムにおけるチャネル制御
方式、特にデバイス、コントロール・ユニット、チャネ
ル等の下位装置が発生したあるデバイスに関する入出力
（Ｉｌｏ）割込みが何等かの原因によりこれらよりも上
位の制御部に受理不可能と判断された割込み禁止状態と
なったとき、その後この割込み禁止状態を解除するチャ
ネル制御方式に関する。
方式、特にデバイス、コントロール・ユニット、チャネ
ル等の下位装置が発生したあるデバイスに関する入出力
（Ｉｌｏ）割込みが何等かの原因によりこれらよりも上
位の制御部に受理不可能と判断された割込み禁止状態と
なったとき、その後この割込み禁止状態を解除するチャ
ネル制御方式に関する。
（従来の技術〕
コンピュータシステムにおいて、あるデバイスから非同
期割込みがチャネルからｌ０Ｐ（入出力処理装置）やＣ
ＨＰ （チャネル処理装置）等の上位の制御部に報告さ
れた場合、例えば割込みの対象となるサブチャネルがＣ
ＰＵにより占有されているために割込みを即座に受理で
きないと上位の制御部が判断する状況が存在することが
ある。
期割込みがチャネルからｌ０Ｐ（入出力処理装置）やＣ
ＨＰ （チャネル処理装置）等の上位の制御部に報告さ
れた場合、例えば割込みの対象となるサブチャネルがＣ
ＰＵにより占有されているために割込みを即座に受理で
きないと上位の制御部が判断する状況が存在することが
ある。
このような状況の場合、上位の制御部は、チャネルに対
しこの割込みの受理を拒否し、かつ、この割込みの内容
が失われぬ様なＳ Ｓ Ｏ（Ｓｕｐｐｒｅｓｓｓｔａｔ
ｕｓ ｏｒｄｅｒ）と呼ばれるコマンドをチャネル対応
に発行し、これを受けてチャネルは、デバイスからの割
込みを禁止状態にする。
しこの割込みの受理を拒否し、かつ、この割込みの内容
が失われぬ様なＳ Ｓ Ｏ（Ｓｕｐｐｒｅｓｓｓｔａｔ
ｕｓ ｏｒｄｅｒ）と呼ばれるコマンドをチャネル対応
に発行し、これを受けてチャネルは、デバイスからの割
込みを禁止状態にする。
このように禁止状態となった割込みをその後解除する方
式として、従来、例えばチャネル対応にＳＳＯを発行し
た時刻を上位の制御部が記憶しておき、各チャネルをス
キャンして一定の時刻が経過したチャネルに対し順次割
込みの禁止状態を解く解除命令Ｓ Ｅ Ｏ（Ｓｕｐｐｒ
ｅｓｓ ｅｎｄ ｏｒｄｅｒ）を上位の制御部から発行
して、その割込み禁止を解除する方式が通常用いられて
いた。
式として、従来、例えばチャネル対応にＳＳＯを発行し
た時刻を上位の制御部が記憶しておき、各チャネルをス
キャンして一定の時刻が経過したチャネルに対し順次割
込みの禁止状態を解く解除命令Ｓ Ｅ Ｏ（Ｓｕｐｐｒ
ｅｓｓ ｅｎｄ ｏｒｄｅｒ）を上位の制御部から発行
して、その割込み禁止を解除する方式が通常用いられて
いた。
前述した従来のチャネル制御方式では、割込み禁止状態
となった各チャネルをそれぞれ一定時間後に解除するた
め、上位の制御部は下位装置である全チャネルの状態及
び計時値を定期的にスキャンし管理しなければならなか
った。しかしながら、このような管理は、チャネル数が
極めて多いため、（ＯＰやＣＨＰ等の上位の制御部の負
荷としてかなり重いものとなるので不都合であった。
となった各チャネルをそれぞれ一定時間後に解除するた
め、上位の制御部は下位装置である全チャネルの状態及
び計時値を定期的にスキャンし管理しなければならなか
った。しかしながら、このような管理は、チャネル数が
極めて多いため、（ＯＰやＣＨＰ等の上位の制御部の負
荷としてかなり重いものとなるので不都合であった。
本発明は、前記問題点を解消し上位の制御部の負荷を軽
減したチャネル制御方式を提供するもので、そのための
手段として、デバイス、コントロール・ユニット、チャ
ネル等の下位装置から発生したあるデバイスに関する入
出力割込みが何等かの原因によりこれらよりも上位の制
御部により受理不可能と判断され割込み禁止状態となっ
たとき、その後この割込み禁止状態を解除するチャネル
制御方式において、チャネルが、自らの内部で解除のた
めの一定時間を計時し、割込み禁止状態になった時点か
ら前記一定時間経た場合、又はそのチャネルより上位の
制御部からの起動がかかった場合に、自ら割込み禁止状
態を解くように構成したものである。
減したチャネル制御方式を提供するもので、そのための
手段として、デバイス、コントロール・ユニット、チャ
ネル等の下位装置から発生したあるデバイスに関する入
出力割込みが何等かの原因によりこれらよりも上位の制
御部により受理不可能と判断され割込み禁止状態となっ
たとき、その後この割込み禁止状態を解除するチャネル
制御方式において、チャネルが、自らの内部で解除のた
めの一定時間を計時し、割込み禁止状態になった時点か
ら前記一定時間経た場合、又はそのチャネルより上位の
制御部からの起動がかかった場合に、自ら割込み禁止状
態を解くように構成したものである。
下位装置のデバイスからの割込みが禁止状態となったと
き、ＣＨＰ等の上位の制御部に代ってチャネルが、自ら
の内部で解除のための一定時間を計時し、割込み禁止状
態となった時点から前記一定時間経た場合、又は上位の
制御からの起動がかかった場合に、自ら割込み禁止状態
を解くようにする。これにより、上位の制御部の負荷を
軽減し、上位の制御部で割込み禁止の解除を行う従来方
式よりも全体のオーバーヘッドを減少させることができ
る。
き、ＣＨＰ等の上位の制御部に代ってチャネルが、自ら
の内部で解除のための一定時間を計時し、割込み禁止状
態となった時点から前記一定時間経た場合、又は上位の
制御からの起動がかかった場合に、自ら割込み禁止状態
を解くようにする。これにより、上位の制御部の負荷を
軽減し、上位の制御部で割込み禁止の解除を行う従来方
式よりも全体のオーバーヘッドを減少させることができ
る。
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例の全体の構成に対する説明図、第２図は
第１図におけるチャネルの説明図である。
発明の一実施例の全体の構成に対する説明図、第２図は
第１図におけるチャネルの説明図である。
第１図において、１１はＩ１０デバイス、１２と１３は
Ｉ１０デバイスとチャネルの接続を制御するコントロー
ル・ユニット、１４と１５は本発明に係るチャネル、１
６と１７はＣＨＰ （Ｃｈａｎｎｅｌｐｒｏｃｅｓｓｅ
ｒ ：チャネル処理装置）、１８はＣＰＵの制御のもと
て各チャネルと主記憶装置間の仲介を行うマルチシステ
ム仲介装置（ＭＣＵ） 、１９は主記憶装置（ＭＳＵ）
、２０はＩ１０デバイス１１を管理するＭＳＵ１９上
のサブチャネル、２１はＣＰＵ、２２と２３はデータが
転送されるバスである。
Ｉ１０デバイスとチャネルの接続を制御するコントロー
ル・ユニット、１４と１５は本発明に係るチャネル、１
６と１７はＣＨＰ （Ｃｈａｎｎｅｌｐｒｏｃｅｓｓｅ
ｒ ：チャネル処理装置）、１８はＣＰＵの制御のもと
て各チャネルと主記憶装置間の仲介を行うマルチシステ
ム仲介装置（ＭＣＵ） 、１９は主記憶装置（ＭＳＵ）
、２０はＩ１０デバイス１１を管理するＭＳＵ１９上
のサブチャネル、２１はＣＰＵ、２２と２３はデータが
転送されるバスである。
次に、第１図の動作について説明する。いま、例えばＣ
ＰＵ２１がサブチャネル２０を操作している間にＩ１０
デバイス１１より何らかの割込みが、コントロール・ユ
ニット１２及びチャネル１４を経てＣＨＰ１６に報告さ
れたとする。ＣＨＰ１６は、ＭＣＵｌＢを経てＭＳＵ１
９上のＩ１０デバイス１１を管理するサブチャネル２０
をフェッチしようとするが、現在サブチャネル２０はＣ
ＰＵ１９の占有下にあるため割込み情報の反映等が許さ
れないことが検知される。そこで、ＣＨＰＩ６は、チャ
ネル１４に対しバス２２を経てコマンドＳ Ｓ Ｏ（Ｓ
ｕｐｐｒｅｓｓ ５ｔａｔｕｓ ｏｒｄｅｒ ）を発行
する。
ＰＵ２１がサブチャネル２０を操作している間にＩ１０
デバイス１１より何らかの割込みが、コントロール・ユ
ニット１２及びチャネル１４を経てＣＨＰ１６に報告さ
れたとする。ＣＨＰ１６は、ＭＣＵｌＢを経てＭＳＵ１
９上のＩ１０デバイス１１を管理するサブチャネル２０
をフェッチしようとするが、現在サブチャネル２０はＣ
ＰＵ１９の占有下にあるため割込み情報の反映等が許さ
れないことが検知される。そこで、ＣＨＰＩ６は、チャ
ネル１４に対しバス２２を経てコマンドＳ Ｓ Ｏ（Ｓ
ｕｐｐｒｅｓｓ ５ｔａｔｕｓ ｏｒｄｅｒ ）を発行
する。
チャネル１４は、次に第２図によって詳細に説明するよ
うに、ＣＨＰ １６からのＳＳＯを受けるとバス２３に
よりコントロール・ユニット１２にサプレス命令を転送
して割込み禁止状態とする。
うに、ＣＨＰ １６からのＳＳＯを受けるとバス２３に
よりコントロール・ユニット１２にサプレス命令を転送
して割込み禁止状態とする。
その後、（１１チヤネルが自らの内部で解除のこめの一
定時間を計時し、割込み禁止状態になった時点から前記
一定時間経たことを検出した場合、（２）チャネルに上
位の制御部であるＣＨＰ １６側からの起動がかかった
場合のいずれかの場合に、チャネル１４は自ら割込み禁
止状態を解く。（１）の場合は、ＣＨＰ１６により再び
ＭＳＵ１９上のサブチャネル２０のフェッチが行われる
。ＣＰＵ２１によるサブチャネル２０の占有時間は一般
に短時間であるため、通常再度のフェッチによりサブチ
ャネル２０のフェッチを達成することができる。もし、
再度のフェッチ時にもサブチャネル２０がＣＰＵ２１に
より占有されている場合には、ＣＰＵＩ ６からチャネ
ル１４に対しコマンドＳＳＯが再度発行されて前述の操
作が繰返される。（２）の場合は、ＣＰＵ２１によるサ
ブチャネル２０の占有が解除されているので、チャネル
１４は起動によって新たに与えられた指示を処理した後
、下位装置であるＩ１０デバイス１１からの割込みの受
理を行う。
定時間を計時し、割込み禁止状態になった時点から前記
一定時間経たことを検出した場合、（２）チャネルに上
位の制御部であるＣＨＰ １６側からの起動がかかった
場合のいずれかの場合に、チャネル１４は自ら割込み禁
止状態を解く。（１）の場合は、ＣＨＰ１６により再び
ＭＳＵ１９上のサブチャネル２０のフェッチが行われる
。ＣＰＵ２１によるサブチャネル２０の占有時間は一般
に短時間であるため、通常再度のフェッチによりサブチ
ャネル２０のフェッチを達成することができる。もし、
再度のフェッチ時にもサブチャネル２０がＣＰＵ２１に
より占有されている場合には、ＣＰＵＩ ６からチャネ
ル１４に対しコマンドＳＳＯが再度発行されて前述の操
作が繰返される。（２）の場合は、ＣＰＵ２１によるサ
ブチャネル２０の占有が解除されているので、チャネル
１４は起動によって新たに与えられた指示を処理した後
、下位装置であるＩ１０デバイス１１からの割込みの受
理を行う。
このようにすることにより、上位の制御部の負荷を軽減
できるとともに、上位の制御部で割込み禁止の解除を行
う従来方式に比し全体のオーバーヘッドを減少させるこ
とができる。
できるとともに、上位の制御部で割込み禁止の解除を行
う従来方式に比し全体のオーバーヘッドを減少させるこ
とができる。
第２図は、チャネル１４の構成中本発明に関係する部分
をブロック図で示したもので、チャネル１５もこれと同
様である。第２図において、２４はマイクロプログラム
によって制御されチャネル１４の動作を制御するプロセ
ッサ、２５はサプレス命令をラッチするＲ３型のクリッ
プ・フロップ、２６は割込み禁止状態になった後の一定
時間を計時するｎビットのカウンタ、２７はフリップ・
フロップ２５とカウンタ２６の内容を加算する加算器、
２ＢはＯＲ回路、２９は制御線、３０〜３３は信号線で
ある。
をブロック図で示したもので、チャネル１５もこれと同
様である。第２図において、２４はマイクロプログラム
によって制御されチャネル１４の動作を制御するプロセ
ッサ、２５はサプレス命令をラッチするＲ３型のクリッ
プ・フロップ、２６は割込み禁止状態になった後の一定
時間を計時するｎビットのカウンタ、２７はフリップ・
フロップ２５とカウンタ２６の内容を加算する加算器、
２ＢはＯＲ回路、２９は制御線、３０〜３３は信号線で
ある。
この構成において、ＭＳＵ１９上のサブチャネル２０が
ＣＰＵ２１によって占有されているため割込みが受理で
きないときは、ＣＨＰ １６からエンコードされたコマ
ンドＳＳＯが、バス２２によって、チャネル１４のプロ
セッサ２４に伝えられる。プロセッサ１２は、コマンド
がＳＳｏであることを検知すると、サプレス命令を発生
し、バス。
ＣＰＵ２１によって占有されているため割込みが受理で
きないときは、ＣＨＰ １６からエンコードされたコマ
ンドＳＳＯが、バス２２によって、チャネル１４のプロ
セッサ２４に伝えられる。プロセッサ１２は、コマンド
がＳＳｏであることを検知すると、サプレス命令を発生
し、バス。
２３に含まれる複数本の制御線中のサプレス・アウト線
を“１”にしてコントロール・ユニット１２に転送し、
これにサプレスを指示し割込み禁止状態とする。
を“１”にしてコントロール・ユニット１２に転送し、
これにサプレスを指示し割込み禁止状態とする。
一方、プロセッサ２４は、バス２２から伝えられたコマ
ンドがＳＳＯであることを検知すると、制御線２９を上
げて“ｌ”にする。制御線２９上の信号は、クリップ・
フロップ２５のセット信号であり、かつ、カウンタ２６
のリセット信号となっており、制御線２９が上って“１
″となると、フリップ・フロップ２５の出力を′１”に
、カウンタ２６の値をオール″０″にする。加算器２７
は、フリップ・フロップ２５とカウンタ２６の値を加算
し、信号線３１を通してカウンタ２６に加え新たな値と
する。フリップ・フロップ２５の出、。
ンドがＳＳＯであることを検知すると、制御線２９を上
げて“ｌ”にする。制御線２９上の信号は、クリップ・
フロップ２５のセット信号であり、かつ、カウンタ２６
のリセット信号となっており、制御線２９が上って“１
″となると、フリップ・フロップ２５の出力を′１”に
、カウンタ２６の値をオール″０″にする。加算器２７
は、フリップ・フロップ２５とカウンタ２６の値を加算
し、信号線３１を通してカウンタ２６に加え新たな値と
する。フリップ・フロップ２５の出、。
力が“１”である間、この加算動作が動作クロックに従
って繰返され、所定回数加算が行われると加算器２７か
らはキャリーＣが発生され、信号線３２及び３３をｌ”
に上げる。このキャリーＣは、ＣＨＰ １６からコマン
ドｓｓＯを受理してから所定の一定時間が経過したこと
を示す信号であり、この信号が信号線３２を通してプロ
セッサ２４に伝えられると、プロセッサ２４は前述のバ
ス２３中のサプレス・アウト線を“０”に落とし、先に
説明したように再び下位装置からの割込みを受理する。
って繰返され、所定回数加算が行われると加算器２７か
らはキャリーＣが発生され、信号線３２及び３３をｌ”
に上げる。このキャリーＣは、ＣＨＰ １６からコマン
ドｓｓＯを受理してから所定の一定時間が経過したこと
を示す信号であり、この信号が信号線３２を通してプロ
セッサ２４に伝えられると、プロセッサ２４は前述のバ
ス２３中のサプレス・アウト線を“０”に落とし、先に
説明したように再び下位装置からの割込みを受理する。
キャリーＣの信号は、また信号線３３によりＯＲ回路２
８を経てフリップ・フロップ２５に加えられ、これをリ
セットして加算器２７によるカウンタ２６のカウントア
ツプを停止させる。
８を経てフリップ・フロップ２５に加えられ、これをリ
セットして加算器２７によるカウンタ２６のカウントア
ツプを停止させる。
ＯＲ回路２８の他の入力は信号線３０から入るものであ
り、これは、バス２２を経て新たな指示がＣＨＰ１６よ
りプロセッサ２４に与えられると１１”に上る。これに
より、フリップ・フロップ２５はリセットされ、カウン
タ２６のカウントアツプは停止される。さらに、プロセ
ッサ２４は、バス２３中のサプレス・アウト線をＯ″に
落とし、新たに与えられた指示を処理した後、下位装置
からの割込みを受理する。
り、これは、バス２２を経て新たな指示がＣＨＰ１６よ
りプロセッサ２４に与えられると１１”に上る。これに
より、フリップ・フロップ２５はリセットされ、カウン
タ２６のカウントアツプは停止される。さらに、プロセ
ッサ２４は、バス２３中のサプレス・アウト線をＯ″に
落とし、新たに与えられた指示を処理した後、下位装置
からの割込みを受理する。
以上の説明は、コントロール・ユニット、チャネル及び
ＣＨＰとして、１２，１４及び１６のチャネル系列につ
いて行われたが、１３，１５及び１７のチャネル系列に
関しても同様である。また、これらのチャネル系列は図
示の２系列に限定されるものではなく、本発明は、多数
のチャネル系列からなるものに通用されるものである。
ＣＨＰとして、１２，１４及び１６のチャネル系列につ
いて行われたが、１３，１５及び１７のチャネル系列に
関しても同様である。また、これらのチャネル系列は図
示の２系列に限定されるものではなく、本発明は、多数
のチャネル系列からなるものに通用されるものである。
以上説明したように、本発明によれば、割込み禁止状態
となった後におけるその解除操作をチャネル側で行うよ
うにしたので、チャネル・プロセッサＣＨＰ等の上位の
制御部の負荷を軽減することができる。また、割込み禁
止状態の解除を行う場合の全体のオーバーヘッドを、従
来の上位の制御部で行っていたのに比べて低減させるこ
とができる。
となった後におけるその解除操作をチャネル側で行うよ
うにしたので、チャネル・プロセッサＣＨＰ等の上位の
制御部の負荷を軽減することができる。また、割込み禁
止状態の解除を行う場合の全体のオーバーヘッドを、従
来の上位の制御部で行っていたのに比べて低減させるこ
とができる。
第１図は本発明の一実施例の説明図、第２図は第１図の
各チャネルの詳細な説明図である。 １１・・・・・・Ｉ１０デバイス、１２，１３・・・・
・・コントロール・ユニット、１４，１５・・・・・・
チャネル、１６．１７・・・・・・チャネル処理装置（
ＣＨＰ） 、１８・・・・・・マルチシステム仲介装置
（ＭＣＵ） 、１９・・・・・・主記憶装置（ＭＳＵ）
、２０・・・・・・サブチャネル、２１・・・・・・
ＣＰＵ、２２，２３・・・・・・バス、２４・・・・・
・プロセッサ、２５・・・・・・Ｒ３型フリップ・フロ
ップ、２６・・・・・・カウンタ、２７・・・・・・加
算器、２日・・・・・・ＯＲ回路、２９・・・・・・制
御線、３０〜３３・・・・・・信号線。 特許出願人 富 士 通 株式会社第２図
各チャネルの詳細な説明図である。 １１・・・・・・Ｉ１０デバイス、１２，１３・・・・
・・コントロール・ユニット、１４，１５・・・・・・
チャネル、１６．１７・・・・・・チャネル処理装置（
ＣＨＰ） 、１８・・・・・・マルチシステム仲介装置
（ＭＣＵ） 、１９・・・・・・主記憶装置（ＭＳＵ）
、２０・・・・・・サブチャネル、２１・・・・・・
ＣＰＵ、２２，２３・・・・・・バス、２４・・・・・
・プロセッサ、２５・・・・・・Ｒ３型フリップ・フロ
ップ、２６・・・・・・カウンタ、２７・・・・・・加
算器、２日・・・・・・ＯＲ回路、２９・・・・・・制
御線、３０〜３３・・・・・・信号線。 特許出願人 富 士 通 株式会社第２図
Claims (1)
- デバイス、コントロール・ユニット、チャネル等の下位
装置から発生したあるデバイスに関する入出力割込みが
何等かの原因によりこれらよりも上位の制御部により受
理不可能と判断され割込み禁止状態となったとき、その
後この割込み禁止状態を解除するチャネル制御方式にお
いて、チャネルが、自らの内部で解除のための一定時間
を計時し、割込み禁止状態になった時点から前記一定時
間経た場合、又はそのチャネルより上位の制御部からの
起動がかかった場合に、自ら割込み禁止状態を解くよう
にしたことを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198352A JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198352A JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175947A true JPS6175947A (ja) | 1986-04-18 |
| JPH0354374B2 JPH0354374B2 (ja) | 1991-08-20 |
Family
ID=16389678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198352A Granted JPS6175947A (ja) | 1984-09-21 | 1984-09-21 | チャネル制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175947A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256154A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | チヤネル・パス制御方式 |
| JPS6326749A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 入出力制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223849A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | アドレスアクセス検出回路 |
-
1984
- 1984-09-21 JP JP59198352A patent/JPS6175947A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223849A (ja) * | 1982-06-23 | 1983-12-26 | Nec Corp | アドレスアクセス検出回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256154A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | チヤネル・パス制御方式 |
| JPH0572617B2 (ja) * | 1986-04-30 | 1993-10-12 | Fujitsu Ltd | |
| JPS6326749A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 入出力制御装置 |
| JPH0531180B2 (ja) * | 1986-07-18 | 1993-05-11 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354374B2 (ja) | 1991-08-20 |
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