JPS6326749A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JPS6326749A JPS6326749A JP17035886A JP17035886A JPS6326749A JP S6326749 A JPS6326749 A JP S6326749A JP 17035886 A JP17035886 A JP 17035886A JP 17035886 A JP17035886 A JP 17035886A JP S6326749 A JPS6326749 A JP S6326749A
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- Japan
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- processor
- timing
- interrupt
- processing
- input
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- 238000005070 sampling Methods 0.000 claims abstract description 15
- 238000005215 recombination Methods 0.000 claims description 19
- 230000006798 recombination Effects 0.000 claims description 19
- 238000012544 monitoring process Methods 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の上位装置及び複数の下位装置からの処理要求に基
づき、その処理要求を制御する人出力制御装置であって
、下位インタフェース上で定期的に発生する再結合タイ
ミングを的確に上位インタフェース上に反映させるため
に、入出力制御装置を構成する？ｊｌｆａのプロセッサ
のうち、下位装置との間で処理を行う第３のプロセッサ
内に下位インタフェース上で定期的に発生する再結合タ
イミングを的確に上位インタフェース上に伝達する手段
を設けることにより、的確な再結合タイミングを上位イ
ンクフェース上で実現することが可能となる。
づき、その処理要求を制御する人出力制御装置であって
、下位インタフェース上で定期的に発生する再結合タイ
ミングを的確に上位インタフェース上に反映させるため
に、入出力制御装置を構成する？ｊｌｆａのプロセッサ
のうち、下位装置との間で処理を行う第３のプロセッサ
内に下位インタフェース上で定期的に発生する再結合タ
イミングを的確に上位インタフェース上に伝達する手段
を設けることにより、的確な再結合タイミングを上位イ
ンクフェース上で実現することが可能となる。
本発明は、複数の上位装置及び複数の下位装置からの処
理要求に基づき、信号の入出力処理要求を制御する入出
力制御装置に関する。
理要求に基づき、信号の入出力処理要求を制御する入出
力制御装置に関する。
現在は、情報処理システムにおける入出力装置の高速化
、高性能化が強く要求されるようになり、上位インタフ
ェース及び下位インタフェースの処理を並列化し、性能
の向上を図ることが要望されるようになった。
、高性能化が強く要求されるようになり、上位インタフ
ェース及び下位インタフェースの処理を並列化し、性能
の向上を図ることが要望されるようになった。
第４図は従来例を説明するブロック図、第５図は他の従
来例を説明するブロック図をそれぞれ示す。
来例を説明するブロック図をそれぞれ示す。
第５図に示す入出力制御装置６ａ、６ｂは、密結合され
た２つのプロセッサ、即ち、ダイレクタ（ＤＩＲ）６１
及びアダプタ（ＡＤＰ） ７とにより、上位／下位イ
ンタフェースを監視し、上位装置（チャネル） ５ａ、
５ｂと下位装置（ＤＡＳＤ） ８ （ｉ）との間の結合
要求を制御するように構成された装置である。
た２つのプロセッサ、即ち、ダイレクタ（ＤＩＲ）６１
及びアダプタ（ＡＤＰ） ７とにより、上位／下位イ
ンタフェースを監視し、上位装置（チャネル） ５ａ、
５ｂと下位装置（ＤＡＳＤ） ８ （ｉ）との間の結合
要求を制御するように構成された装置である。
この場合は、ダイレクタ（ＤＩＲ）６１及びアダプタ（
ＡＤＰ） ７が密結合されているため、下位インクフ
ェース（アダプタ（ＡＤＰ） ７と下位装置（ＤＡＳ
Ｄ）８（ｉ）との間のインタフェース）上で発生する再
結合タイミングを、正確に上位インタフェース（ダイレ
クタ（ＤＩＲ）６１と上位装置（チャネル） ５ａ、５
１：＋との間のインタフェース）上に反映させることは
容易である。
ＡＤＰ） ７が密結合されているため、下位インクフ
ェース（アダプタ（ＡＤＰ） ７と下位装置（ＤＡＳ
Ｄ）８（ｉ）との間のインタフェース）上で発生する再
結合タイミングを、正確に上位インタフェース（ダイレ
クタ（ＤＩＲ）６１と上位装置（チャネル） ５ａ、５
１：＋との間のインタフェース）上に反映させることは
容易である。
しかし、最近の入出力制御装置は入出力サブシステムの
拡張性、互換性と処理の迅速性を考慮して第４図に示す
ように、複数のプロセッサにその機能を分担させる方式
が実用されている。
拡張性、互換性と処理の迅速性を考慮して第４図に示す
ように、複数のプロセッサにその機能を分担させる方式
が実用されている。
即ち、第４図に示す入出力制御装置２の構成は、入出力
サブシステム全体の資源の状態及び処理動作をテーブル
ストレージ（以下ＴＳと称する）２４を使用して管理す
るリソースマネジャ（以下Ｒ１’Ｉと称する）２１ と
、 上位装置に相当するチャネル１８〜１ｄとのインタフェ
ース制御を行うと共に、共通バス（以下Ｃ−ＢｕＳと称
する） （ｍｌ、 （ｎ）を経由して他モジュール間の
データ転送を行うチャネルアダプタ（以下ＣＡと称する
）２２ａ〜２２ｄ と、 アバ５ス（ＤＡＳＤ）３（０）〜３（ｎ）、４（０）
〜４（ｎ）とのインタフェース制御を行うと共に、Ｃ−
Ｂ ｕ ｓ （ｍ） ＋ （ｎｌを経由して他モジュー
ル間のデータ転送を行うデバイスアダプタ（以下ＤＡと
称する）２６８〜２６ｄと、各モジュールが検出したエ
ラーの解析と救済処理を行うサービスアダプタ（以下Ｓ
Ａと称する）２５ａ。
サブシステム全体の資源の状態及び処理動作をテーブル
ストレージ（以下ＴＳと称する）２４を使用して管理す
るリソースマネジャ（以下Ｒ１’Ｉと称する）２１ と
、 上位装置に相当するチャネル１８〜１ｄとのインタフェ
ース制御を行うと共に、共通バス（以下Ｃ−ＢｕＳと称
する） （ｍｌ、 （ｎ）を経由して他モジュール間の
データ転送を行うチャネルアダプタ（以下ＣＡと称する
）２２ａ〜２２ｄ と、 アバ５ス（ＤＡＳＤ）３（０）〜３（ｎ）、４（０）
〜４（ｎ）とのインタフェース制御を行うと共に、Ｃ−
Ｂ ｕ ｓ （ｍ） ＋ （ｎｌを経由して他モジュー
ル間のデータ転送を行うデバイスアダプタ（以下ＤＡと
称する）２６８〜２６ｄと、各モジュールが検出したエ
ラーの解析と救済処理を行うサービスアダプタ（以下Ｓ
Ａと称する）２５ａ。
２５ｂとを具備して構成されている。
尚、ＤＡ２６ａ 〜２６ｄは、デバイス（ＤＡＳＤ）
３ （０） 〜３（ｎ） 、 ４ （０）〜４（ｎ）か
らの割込み信号を監視する割込み監視回路２３１ と、 割込み監視回路２３１からの信号が結合要求か結合撤回
かをチェックするチェック回路２３２と、デバイス（Ｄ
ＡＳＤ）３（０）〜３（ｎ）、４（０） 〜４（ｎ）か
らの割込み信号を割込み監視回路２３１に送出するドラ
イバ２３３と、 結合要求通知をＣ−Ｂｕｓ （ｍ）、 （ｎ）に送出す
るドライバ２３４ と、 結合撤回通知をＣ−Ｂｕｓ （ｍ） 、 （ｎ）に送出
するドライバ２３５とを具備して構成されている。
３ （０） 〜３（ｎ） 、 ４ （０）〜４（ｎ）か
らの割込み信号を監視する割込み監視回路２３１ と、 割込み監視回路２３１からの信号が結合要求か結合撤回
かをチェックするチェック回路２３２と、デバイス（Ｄ
ＡＳＤ）３（０）〜３（ｎ）、４（０） 〜４（ｎ）か
らの割込み信号を割込み監視回路２３１に送出するドラ
イバ２３３と、 結合要求通知をＣ−Ｂｕｓ （ｍ）、 （ｎ）に送出す
るドライバ２３４ と、 結合撤回通知をＣ−Ｂｕｓ （ｍ） 、 （ｎ）に送出
するドライバ２３５とを具備して構成されている。
例えば、所定デバイス（ＤＡＳＤ） ３ （ｉ）から結
合要求割込みが発生すると、ＤＡ２６ａ内割込み監視回
路２３１はその割込み信号を検知してチェック回路２３
２に結合要求信号を送出する。
合要求割込みが発生すると、ＤＡ２６ａ内割込み監視回
路２３１はその割込み信号を検知してチェック回路２３
２に結合要求信号を送出する。
チェック回路２３２ではこれをチェックし、ドライバ２
３４を介してＣ−Ｂ ｕ ｓ ｆｍｌに結合要求通知信
号として送出する。尚、結合要求信号が撤回された場合
は、ドライバ２３５を介してＣ−Ｂ ｕ ｓ （ｍｌに
結合撤回通知信号を送出する。
３４を介してＣ−Ｂ ｕ ｓ ｆｍｌに結合要求通知信
号として送出する。尚、結合要求信号が撤回された場合
は、ドライバ２３５を介してＣ−Ｂ ｕ ｓ （ｍｌに
結合撤回通知信号を送出する。
結合要求通知信号をＣ−Ｂ ｕ ｓ （ｍｌを経由して
認識したＲＭ２１は、入出力サブシステム全体の資源の
状態及び処理動作状態を格納しているＴＳ２４を参照し
て、ＣＡ２２ａ及び２２ｂの空き状態を見てＣ−Ｂｕｓ
ｆｍ）を経由してＤＡ２６ａから、例えばＣＡ２２ａ
への結合要求通知信号を伝達させる。
認識したＲＭ２１は、入出力サブシステム全体の資源の
状態及び処理動作状態を格納しているＴＳ２４を参照し
て、ＣＡ２２ａ及び２２ｂの空き状態を見てＣ−Ｂｕｓ
ｆｍ）を経由してＤＡ２６ａから、例えばＣＡ２２ａ
への結合要求通知信号を伝達させる。
ＣＡ２２ａはこの結合要求通知信号に基づき、チャネル
１ａとデバイス（ＤＡＳＤ） ３ （ｉ）との結合処理
をＤＡ２６ａと共に実行する。
１ａとデバイス（ＤＡＳＤ） ３ （ｉ）との結合処理
をＤＡ２６ａと共に実行する。
尚、この間の遺り取り（信号やデータ等による遺り取り
）時にＲＭ２１． ＣＡ２２ａ及びＤＡ２６ａ等でエラ
ーを検出した場合は、図示してないサービスバスを経由
して５Ａ２５ａに通知され、５Ａ２５ａにてエラー解析
とその救済処理が実行される。
）時にＲＭ２１． ＣＡ２２ａ及びＤＡ２６ａ等でエラ
ーを検出した場合は、図示してないサービスバスを経由
して５Ａ２５ａに通知され、５Ａ２５ａにてエラー解析
とその救済処理が実行される。
第５図に示すような入出力サブシステム構成の場合は、
上位／下位インタフェース処理タイミングが直ちにしか
も正確に反映され処理されるが、上位／下位インタフェ
ース処理手順がシーケンシャルになり、処理効率の向上
が現状では限界に達して望めない状態である。
上位／下位インタフェース処理タイミングが直ちにしか
も正確に反映され処理されるが、上位／下位インタフェ
ース処理手順がシーケンシャルになり、処理効率の向上
が現状では限界に達して望めない状態である。
一方、上位／下位インタフェース処理をそれぞれ独立に
並行して処理する第４図の場合は、処理効率の向上が望
める反面、下位インタフェース上で発生する再結合タイ
ミングを正確に上位インタフェース上に反映させること
が困難となる。
並行して処理する第４図の場合は、処理効率の向上が望
める反面、下位インタフェース上で発生する再結合タイ
ミングを正確に上位インタフェース上に反映させること
が困難となる。
即ち、上述のように入出力制御装置２内ＲＭ２１．ＣＡ
２２ａ、 ＤＡ２６ａ間で信号、データの遺り取りを行
うことにより、無駄な再結合やタイミングの間に合わな
い再結合が発生し、これらが原因となり入出力サブシス
テムの性能低下を招く要因となる可能性があった。
２２ａ、 ＤＡ２６ａ間で信号、データの遺り取りを行
うことにより、無駄な再結合やタイミングの間に合わな
い再結合が発生し、これらが原因となり入出力サブシス
テムの性能低下を招く要因となる可能性があった。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図は、ＤＡ２３ａ〜
２３ｄの構成概要を示し、その構成は、デバイス（ＤＡ
ＳＤ） ３ （ｉ） （４（ｉ） ）からの割込み信号
を監視する割込み監視回路２３１と、 割込み監視回路２３１から送出される信号（ｄ）が結合
要求か結合撤回かをチェックするチェック回路２３２と
、 デバイス（ＤＡＳＤ）３（ｉ） （４（ｉ））からの割
込み信号を割込み監視回路２３１に送出するドライバ２
３３と、結合要求通知をＣ−Ｂｕｓ （ｍｌ （（ｎ）
）に送出するドライバ２３４ と、 結合撤回通知をＣ−Ｂｕｓ （ｍ） （ｉｎ））に送−
出するドライバ２３５と、 チェック回路２３２に送出する信号（ｄ）の送出タイミ
ングを生成する可変のタイマ手段（タイマ回路）２３６
と、 タイマ手段（タイマ回路）２３６で生成されるタイミン
グにて割込み監視回路２３１を制御してデバイス（ＤＡ
ＳＤ）３（ｉ） （４（ｉ））からの割込み信号をチェ
ック回路２３２に送出させ、再結合可能通知とその撤回
を行うサンプリング手段（サンプリング回路）２３７と
を具備して構成されている。
２３ｄの構成概要を示し、その構成は、デバイス（ＤＡ
ＳＤ） ３ （ｉ） （４（ｉ） ）からの割込み信号
を監視する割込み監視回路２３１と、 割込み監視回路２３１から送出される信号（ｄ）が結合
要求か結合撤回かをチェックするチェック回路２３２と
、 デバイス（ＤＡＳＤ）３（ｉ） （４（ｉ））からの割
込み信号を割込み監視回路２３１に送出するドライバ２
３３と、結合要求通知をＣ−Ｂｕｓ （ｍｌ （（ｎ）
）に送出するドライバ２３４ と、 結合撤回通知をＣ−Ｂｕｓ （ｍ） （ｉｎ））に送−
出するドライバ２３５と、 チェック回路２３２に送出する信号（ｄ）の送出タイミ
ングを生成する可変のタイマ手段（タイマ回路）２３６
と、 タイマ手段（タイマ回路）２３６で生成されるタイミン
グにて割込み監視回路２３１を制御してデバイス（ＤＡ
ＳＤ）３（ｉ） （４（ｉ））からの割込み信号をチェ
ック回路２３２に送出させ、再結合可能通知とその撤回
を行うサンプリング手段（サンプリング回路）２３７と
を具備して構成されている。
デバイス（ＤＡＳＤ）３（ｉ） （４（ｉ））からＤＡ
２３ａ 〜２３ｄに対する下位インタフェース上で定期
的に発生する再結合割込みタイミングを的確に、チャネ
ルとＣＡからなる上位インタフェース上に反映させるた
めに、入出力制御装置２を構成する複数のプロセッサの
うち、デバイス（ＤＡＳＤ）３（ｉ） （４（ｉ））と
の間で処理を行う０Ａ２３ａ〜２３ｄ内に、下位インク
フェース上で定期的に発生する再結合タイミングを的確
に上位インタフェース上に伝達する手段であるタイマ手
段（タイマ回路）２３６とサンプリング手段（サンプリ
ング回路）２３７とを設けることにより、的確な再結合
タイミングを上位インタフェース上で実現することが可
能となる。
２３ａ 〜２３ｄに対する下位インタフェース上で定期
的に発生する再結合割込みタイミングを的確に、チャネ
ルとＣＡからなる上位インタフェース上に反映させるた
めに、入出力制御装置２を構成する複数のプロセッサの
うち、デバイス（ＤＡＳＤ）３（ｉ） （４（ｉ））と
の間で処理を行う０Ａ２３ａ〜２３ｄ内に、下位インク
フェース上で定期的に発生する再結合タイミングを的確
に上位インタフェース上に伝達する手段であるタイマ手
段（タイマ回路）２３６とサンプリング手段（サンプリ
ング回路）２３７とを設けることにより、的確な再結合
タイミングを上位インタフェース上で実現することが可
能となる。
以下本発明の要旨を第１図〜第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における処理タイミングを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
本発明の実施例における処理タイミングを説明する図を
それぞれ示す。尚、全図を通じて同一符号は同一対象物
を示す。
次に、本実施例の動作を０Ａ２３ａの制御処理を例に取
り説明する。尚、第２図に示ずＤＡ２３ａ〜ＤＡ２３ｄ
の内部は、第１図に示す機能ブロック２３１〜２３７を
具備するものとする。
り説明する。尚、第２図に示ずＤＡ２３ａ〜ＤＡ２３ｄ
の内部は、第１図に示す機能ブロック２３１〜２３７を
具備するものとする。
例えば、デバイス（ＤＡＳＤ） ３ （ｉ）からの割込
み信号ｔａ＋は、ＤＡ２３ａ内割込み監視回路２３１に
より、サンプリング回路２３７の指示したタイミング（
ｂｌで割込み信号（ｄｉに切換えられる。
み信号ｔａ＋は、ＤＡ２３ａ内割込み監視回路２３１に
より、サンプリング回路２３７の指示したタイミング（
ｂｌで割込み信号（ｄｉに切換えられる。
この時、チェック回路２３２では割込み要因が無い時に
は、Ｃ−Ｂ ｕ ｓ （ｍ）上への通知（ｄ） ’ 、
（ｅｌ ’は押さえられる。
は、Ｃ−Ｂ ｕ ｓ （ｍ）上への通知（ｄ） ’ 、
（ｅｌ ’は押さえられる。
次に、割込み信号（ｄ）はタイマ回路２３６を初期化し
て、次のサンプリングタイミング（Ｃ１を生成し送出す
る。
て、次のサンプリングタイミング（Ｃ１を生成し送出す
る。
次のサンプリング時に、ドライバ２３４を介して直前に
タイミング割込み通知（ｄ）′を送出していれば、サン
プリング回路２３７はチェック回路２３２からの信号（
ｆｌにて、そのサンプリングタイミング（Ｃ）時のサン
プリング指示（ｂｌは出さず、撤回通知コマンドｔｅ＋
を送出し、ドライバ２３５を介して撤回通知信号（ｅ）
′としてＣ−Ｂ ｕ ｓ ｆｍｌ上へ送出する。
タイミング割込み通知（ｄ）′を送出していれば、サン
プリング回路２３７はチェック回路２３２からの信号（
ｆｌにて、そのサンプリングタイミング（Ｃ）時のサン
プリング指示（ｂｌは出さず、撤回通知コマンドｔｅ＋
を送出し、ドライバ２３５を介して撤回通知信号（ｅ）
′としてＣ−Ｂ ｕ ｓ ｆｍｌ上へ送出する。
尚、第３図は上述の動作を図示したもので、サンプリン
グタイミングｆｃｌは図示しているように、所定周期を
持って定期的に発行される。
グタイミングｆｃｌは図示しているように、所定周期を
持って定期的に発行される。
サンプリング回路２３７の指示したタイミングｉｂｌで
サンプリングされ、ドライバ２３４を介してＣ−Ｂｕｓ
（ｍｌ上へ送出された割込み要求通知（ｄｌ’（再結
合要求通知とも称する）は、ＲＭ２１へ通知される。
サンプリングされ、ドライバ２３４を介してＣ−Ｂｕｓ
（ｍｌ上へ送出された割込み要求通知（ｄｌ’（再結
合要求通知とも称する）は、ＲＭ２１へ通知される。
ＲＭ２１はこの再結合要求通知（ｄ）′を受領すると、
そのＤＡ２３ａが再結合待機状態にあるとして他の処理
を割当てないように、ビジー状態にする。
そのＤＡ２３ａが再結合待機状態にあるとして他の処理
を割当てないように、ビジー状態にする。
同時に、ｌ？Ｍ２１は２つのＣ−Ｂｕｓ （ｍｌ、 （
ｎｌに接続されたＣＡ２２ａ 〜２２ｄの内、使用可能
なＣＡ２２ａ又は２２ｂに対してチャネル１ａ 又は
１ｂを介して上位処理装置（図示してない）への再結合
要求（Ｒｅｑｕｅｓ ｔ−Ｉｎ）を上げるように指示す
る。
ｎｌに接続されたＣＡ２２ａ 〜２２ｄの内、使用可能
なＣＡ２２ａ又は２２ｂに対してチャネル１ａ 又は
１ｂを介して上位処理装置（図示してない）への再結合
要求（Ｒｅｑｕｅｓ ｔ−Ｉｎ）を上げるように指示す
る。
ＣＡ２２ａ又は２２ｂによって上げられた再結合要求（
Ｒｅｑｕｅｓ ｔ−Ｉｎ）信号は、ＣＡ２２ａ又は２２
ｂ内のタイマにより、もし上位処理装置（図示してない
）が応答しなければ、一定時間後に撤回される。
Ｒｅｑｕｅｓ ｔ−Ｉｎ）信号は、ＣＡ２２ａ又は２２
ｂ内のタイマにより、もし上位処理装置（図示してない
）が応答しなければ、一定時間後に撤回される。
通常、ＣＡ２２ａ 〜２２ｄ内のタイマも０Ａ２３ａ
〜２３ｄ内のタイマ回路２３６と同じタイマ値であるが
、システム調整のために可変なものである。
〜２３ｄ内のタイマ回路２３６と同じタイマ値であるが
、システム調整のために可変なものである。
再結合要求通知（ｄビを送出したＤＡ２３ａは一定時間
後にＲＭ２１に対して撤回通知（ｅ）′をドライバ２３
５を介してＣ−Ｂ ｕ ｓ ｆｍｌ上へ送出する。
後にＲＭ２１に対して撤回通知（ｅ）′をドライバ２３
５を介してＣ−Ｂ ｕ ｓ ｆｍｌ上へ送出する。
この撤回通知（ｅ）′を受領したＲ１２１は、そのＤＡ
２３ａのビジー状態を解放し、次の処理要求が受付けら
れるＤＡ２３ａとして認識する。
２３ａのビジー状態を解放し、次の処理要求が受付けら
れるＤＡ２３ａとして認識する。
上述のように処理すると、下位インタフェース上で発生
する処理要求を上位インタフェース上に直ちに反映する
ことが可能となる。
する処理要求を上位インタフェース上に直ちに反映する
ことが可能となる。
即ち、再結合／撤回通知（ｄ） ’ 、 （ｅｌ ’を
、直接ＤＡ２３８〜２３ｄ と接続されてないＣＡ２２
ａ 〜２２ｄ と同期化して行うために、下位インタフ
ェース上で発生する処理要求を上位インタフェース上に
直ちに反映することが可能となる。
、直接ＤＡ２３８〜２３ｄ と接続されてないＣＡ２２
ａ 〜２２ｄ と同期化して行うために、下位インタフ
ェース上で発生する処理要求を上位インタフェース上に
直ちに反映することが可能となる。
以上のような本発明によれば、下位インクフェース上で
発生する処理要求が的確な再結合タイミングで上位イン
タフェース上で実現することが出来ると言う効果がある
。
発生する処理要求が的確な再結合タイミングで上位イン
タフェース上で実現することが出来ると言う効果がある
。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理タイミングを説明する図、 第４図は従来例を説明するブロック図、第５図は他の従
来例を説明するブロック図、をそれぞれ示す。 図において、 １８〜１ｄはチャネル、 ２．６ａ、６ｂは入出力制御装置、 ３（０）〜３（ｎ）、４（０） 〜４（ｎ）、８（ｉ）
はデバイス（ＤＡＳＤ）、２１はＲＭ、
２２ａ〜２２ｄ はＣＡ、２３ａ 〜２３ｄ、２６ａ
〜２６ｄはＯＡ。 ２４はＴＳ、 ２５ａ、２５ｂ はＳ
Ａ。 ６１はＤＩＲｌ ２３１は割込み監視回路、
２３２はチェック回路、 ２３３〜２３５はドライバ、
２３６はタイマ回路、 ２３７はサンプリング回路、 をそれぞれ示す。 Ａ＼溌ら１月のｊヒ運と橙も１１月σろフーロ／７５］
某 １ ２
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理タイミングを説明する図、 第４図は従来例を説明するブロック図、第５図は他の従
来例を説明するブロック図、をそれぞれ示す。 図において、 １８〜１ｄはチャネル、 ２．６ａ、６ｂは入出力制御装置、 ３（０）〜３（ｎ）、４（０） 〜４（ｎ）、８（ｉ）
はデバイス（ＤＡＳＤ）、２１はＲＭ、
２２ａ〜２２ｄ はＣＡ、２３ａ 〜２３ｄ、２６ａ
〜２６ｄはＯＡ。 ２４はＴＳ、 ２５ａ、２５ｂ はＳ
Ａ。 ６１はＤＩＲｌ ２３１は割込み監視回路、
２３２はチェック回路、 ２３３〜２３５はドライバ、
２３６はタイマ回路、 ２３７はサンプリング回路、 をそれぞれ示す。 Ａ＼溌ら１月のｊヒ運と橙も１１月σろフーロ／７５］
某 １ ２
Claims (1)
- 【特許請求の範囲】 情報処理システムにおけるデータの入出力処理要求を集
中管理する第１のプロセッサと、 前記情報処理システムを構成する上位装置との間で処理
を行う第２のプロセッサと、 前記情報処理システムを構成する下位装置との間で処理
を行う第３のプロセッサとを具備し、前記複数の上位装
置と、前記複数の下位装置との結合を、前記第１のプロ
セッサ、第２のプロセッサ及び前記第３のプロセッサに
て制御する入出力制御装置であって、 前記第３のプロセッサに接続された前記複数の下位装置
上の所定期間毎に発生する処理可能タイミングを、前記
第２のプロセッサにおける当該上位装置との再結合タイ
ミングとして伝達するために、 前記第３のプロセッサ内に、前記複数の下位装置からの
割込み信号を監視する割込み監視回路（２３１）からの
信号（（ｄ））が結合要求か、結合撤回かをチェックす
るチェック回路（２３２）に送出する該信号（（ｄ））
の送出タイミングを生成する可変のタイマ手段（２３６
）と、 前記タイマ手段（２３６）で生成されるタイミングにて
前記割込み監視回路（２３１）を制御して、前記複数の
下位装置からの割込み信号を、前記チェック回路（２３
２）に送出させ、再結合可能通知とその撤回を行うサン
プリング手段（２３７）とを設けたことを特徴とする入
出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17035886A JPS6326749A (ja) | 1986-07-18 | 1986-07-18 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17035886A JPS6326749A (ja) | 1986-07-18 | 1986-07-18 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326749A true JPS6326749A (ja) | 1988-02-04 |
| JPH0531180B2 JPH0531180B2 (ja) | 1993-05-11 |
Family
ID=15903454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17035886A Granted JPS6326749A (ja) | 1986-07-18 | 1986-07-18 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326749A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175947A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | チャネル制御方法 |
-
1986
- 1986-07-18 JP JP17035886A patent/JPS6326749A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175947A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | チャネル制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531180B2 (ja) | 1993-05-11 |
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