JPH0247729A

JPH0247729A - 情報処理装置

Info

Publication number: JPH0247729A
Application number: JP19940388A
Authority: JP
Inventors: Hajime Sakuma; 肇佐久間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-09
Filing date: 1988-08-09
Publication date: 1990-02-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、パルス発生装置に関し、特に３相交流モータ
を直接駆動するためのＰＷＭパルス出力に関する。

〔従来の技術〕

エアコンやその他の機器では、３相の交流モータによる
制御が広く普及している。第７図は、３相モータを駆動
するためのハードウェア例を示している。以下、第２図
（ａ）と（ｂ）を参照しなからモータを駆動するための
動作原理を簡単に説明する。

第７図（ａ）は、モータとそのドライブ電流を与えるた
めのトランジスタから構成されている。

モータには３本の信号Ｕ、Ｖ、Ｗが入力され、それぞれ
がモータを回転させるためのコイルに電流を供給してい
る。その信号Ｕ、Ｖ、Ｗに与えられる電流量は、駆動用
トランジスタに入力している信号ＸＩ、Ｘ２．Ｘ３によ
ってそれぞれ決定される。つまり、信号ＸＩ、Ｘ２．Ｘ
３がトランジスタをドライブする時間が長ければ長いほ
ど、信号Ｕ、Ｖ、Ｗそれぞれの電流量も多くなる。

また、信号Ｙｌ、Ｙ２．Ｙ３は、駆動用のトランジスタ
がオンしている間、電源からＧＮＤへ貫通電流が流れな
いようにＧＮＤ側を遮断するためのトランジスタを制御
するための信号である。

第７図（ｂ）は、信号Ｕ、Ｖ、Ｗの電流量と、トランジ
スタ駆動用の信号Ｘ１と、貫通電流遮断用の信号Ｙ１の
関係を表わしている。

信号Ｕ、Ｖ、Ｗは疑似的にサインカーブで表現すること
ができ、波高値は電流量を表わしている。

３相であるため、信号Ｖは信号Ｕに対し、また信号Ｗは
信号Ｖに対しそれぞれ１２０°の位相差がある。信号Ｕ
の波高値が小さい時、信号Ｘ１のパルス幅は小さく、波
高値が大きいときパルス幅も大きくなる。信号Ｙ１は信
号Ｘ１がハイである間、貫通電流遮断用のトランジスタ
をインアクティブにする必要があるため、信号Ｘ１のハ
イ幅をマスクするだけ十分のロウ幅をもったパルスでな
ければならない。信号Ｖを生成するための信号Ｘ２゜Ｙ
ｌ、および信号Ｗを生成するための信号Ｘ３゜Ｙ３も全
く同様であるため図示はしていない。

第８図、第９図は信号ＸＩ、Ｘ２．Ｘ３及びＹｌ。

Ｙｌ、Ｙ３を発生する処理装置例を示している。

第８図は、ＣＰＵ２００．アドレスバス２１４、データ
バス２０５、ＩＮＴＣ２１１、プログラムメモリ２１２
、データメモリ２１３、周辺ハードウェア２２１から構
成されている。ＣＰＵ２００は、算術論理演算ユニット
（以下ＡＬＵと記す）２０１１テンポラリレジスタ２０
２、汎用レジスタ２０３．７ドレスバツフア２０４（図
ではＡＢで表現されている）、マイクロアドレス（以下
μアドレスと記す）生成部２０６、μＲＯＭ２０９、Ｐ
Ｃ２０７、ＰＳＷ２０８、タイミング制御部２１０から
構成される。またＩＮＴＣ２１１には、割り込み要求フ
ラグ２１５があり、タイミング制御部２１０に対し、割
り込み要求信号２１８を出力する。タイミング制御部２
１０は、ＩＮＴＣ２１１に対し割り込み要求クリア信号
２１７を出力する。

ＩＮＴＣ２１１は、外部のハードウェアから幾つかの割
り込み信号を受は付け、各割り込みソースに割当てられ
た優先順位を判別し、最も高い優先順位をもった割り込
みソースを一つ選択し、その割り込みソースに対応して
割り込み要求フラグ２１５をセットする０割り込み要求
フラグ２１５は、割込み要求がｎ個あるときに、ｎ個設
定されているが、図中には１個だけ記載されている。ま
た、外部のハードウェアからの割り込み信号や、優先順
位判別部などは、特に図示していない。

従来からの割り込み処理は、通常ベクタ割り込みと呼ば
れ、メモリ空間中にベクタテーブル空間が予め設定され
、この空間には各割込みソースに対応した、割り込み処
理プログラムのエントリアドレスが格納されている。ベ
クタ割り込みが発生すると、割り込みソースに対応した
エントリアドレスへ分岐する。

第９図（ａ）と（ｂ）は、周辺ハードウェア２２１の構
成例を示している。

第９図（ａ）における周辺ハードウェアは、クロックを
ベースとしたフリーランニングタイマ９００、コンペア
レジスタ９０１、出力ボートレジスタ９０３かう構成さ
れる。コンペアレジスタ９０１からは、その一致信号に
よってＩＮＴＣ２１１に対し割込み要求が発生する。ま
た、図９（ｂ）における周辺ハードウェアは、クロック
をベースとしたフリーランニングタイマ９００、フンペ
アレジスタ９０１゜９０２、コンペアレジスタからの一
致信号でセットまたはリセットされるＲＳフリップフロ
ップ９０３から構成される。同様に、コンペアレジスタ
９０１，９０２からの一致信号はＩＮＴＣ２１１に対し
割込み要求を発生する。またデータの読み書きは、デー
タバス２０５経由で行なう。

以下、第９図（ａ）における周辺ハードウェア構成で信
号Ｘ１を生成する方法を説明する。出力ボートレジスタ
９０３に書込まれたデータがそのまま出力ポートから出
力され信号Ｘ１を生成する。

また、コンペアレジスタ９０１には、信号ＸＩの立ち上
がりおよび立ち下がりタイミングを与える時間データを
設定することとし、コンペアレジスタ９０１からの一致
信号が発生したところから説明を行なう。通常の命令処
理では、ＰＣ２０７に格納されたプログラムアドレスが
、アドレスバッファ２０４に転送され、アドレスバス２
１４をドライブし、プログラムメモリ２１２から次に実
行すべき命令がフェッチされる。取り込まれた命令は、
データバス２０５を経由し、μアドレス生成部２０６に
転送される。μアドレス生成部２０６は、命令コードか
らμＲＯＭ２０９のアドレスを生成する。以降、μＲＯ
Ｍ２０９に格納されている該命令に対するμプログラム
の指令に従い、汎用レジスタ２０３、ＡＬＵ２０１、テ
ンポラリレジスタ２０２などを操作することで命令の処
理を行なう。ＩＮＴＣ２１１は、ＣＰＵ２００の処理と
は独立に、周辺ハードウェアから割り込み要求が発生し
ているか否かを絶えずサンプルし、要求が発生していれ
ば要求を１つ選択し、そのソースに対応する割り込み要
求フラグ２１５をセットする。コンペアレジスタ９０１
からの一致信号が、ＩＮＴＣ２１１に対し割込み要求を
発生し、ＩＮＴＣ２１１が要求を受は付は割り込み要求
フラグ２１５がセットされれば、割り込み要求信号２１
８がタイミング制御部２１０に対して出力される。

μプログラムの最後の指令は、通常割り込みが発生して
いるかいないかを検知するための指令で、この指令が出
るとタイミング制御部２１０は、割込み要求信号２１８
の有無をサンプルする。割込み要求信号２１８がアクテ
ィブであれば、割込み要求クリア信号２１７をＩＮＴＣ
２１１に対し出力し、割込み要求フラグ２１５をクリア
する。

次にＰＣ２０７とＰＳＷ２０８をスタックポインタ（Ｃ
ＰＵ２００中に設定されているレジスタであるが図示は
していない）が指し示すスタック空間に退避し、データ
メモリ２１３中の特定のアドレスに設定されているベク
タテーブルに格納されている割り込みソースに対応する
割り込み処理プログラムのエントリアドレスを読み出し
、データバス２０５経由でＰＣ２０７に設定する。ＰＣ
２０７に新たに設定されたプログラムアドレスから割り
込み処理プログラムは実行を開始する。

割込み処理プログラムでは、出力ポートをハイレベルに
するデータを、出力ボートレジスタ９０３に設定するこ
とで、信号Ｘ１をハイレベルにする。

次に信号Ｘ１を立ち下げるタイミングを与えるための時
間データをコンペアレジスタ９０１に設定する。この時
間データは、割込み処理プログラムで計算して求めても
よいし、事前に計算し求めておいてもよい。割り込み処
理プログラムを終了する命令の処理では、スタック空間
に退避してあったＰＣ値、ＰＳＷ値をそれぞれＰＣ２０
７、ＰＳＷ２０８へ復帰することで、割り込みが発生し
た時点の次の命令から処理を再開する。

次にコンペアレジスタ９０１から発生する一致信号は、
信号Ｘ１の立ち下がりタイミングを与える。コンペアレ
ジスタ９０１からの一致信号は、ＩＮＴＣ２１１に対し
割込み要求を発生し、前述したと同様な処理で、割込み
処理プログラムで、出力ボートレジスタのデータを書換
え、信号Ｘ１をロウレベルにする。以下、全く同様な処
理の繰り返しで、信号Ｘ１を生成する。また、その他の
信号Ｘ２．Ｘ３や信号Ｙｌ、Ｙ２．Ｙ３も同様の手法で
生成することができる。

次に、第９図（ｂ）における周辺ハードウェア構成で信
号Ｘ１を生成する方法を説明する。本ハードウェア構成
では、コンペアレジスタ９０１からの一致信号で、直接
ＲＳフリップフロップ９０４をセットし信号Ｘ１を立ち
上げる。また、コンペアレジスタ９０２からの一致信号
で、ＲＳフリップフロップ９０４をリセットし信号Ｘ１
を立ち下げる。

コンペアレジスタ９０１からの一致信号）１、’ＲＳフ
リップフロップ９０４をセットし信号Ｘ１を立ち上げる
と同時にＩＮＴＣ２１１へ割込み要求を発生し、ＩＮＴ
Ｃ２１１が割込み要求を受は付けると、前述した処理と
同様の処理で割込み処理プログラムに制御が移る。信号
Ｘ１の立ち上げ、立ち下げはハードウェアで自動的に実
行するため、割込み処理プログラムで信号Ｘ１直接制御
する必要はない。割込み処理プログラムでは、次に、信
号ｘ１を立ち上げるタイミングを与える時間データをコ
ンペアレジスタ９０１に設定し、処理を終了スる。コン
ペアレジスタ９０２からの一致信号は、ＲＳフリップフ
ロップ９０４をリセットし信号Ｘ１を立ち下げると同時
にＩＮＴＣ２１１へ割込み要求を発生する。ＩＮＴＣ２
１１が割込み要求を受は付けると、前述した処理と同様
の処理で割込み処理プログラムに制御が移る。割込み処
理ブ四グラムでは、次に、信号Ｘ１を立ち下げるタイミ
ングを与える時間データをコンペアレジスタ９０２に設
定し、処理を終了する。

以上２つのハードウェア例を参照しながら従来普通に行
なわれているパルス発生方法を説明したが、この２例に
留まらず数々のハードウェア構成例が考えられ、その都
度処理方法は異なる。しかし、何等かのタイミングでベ
クタ割込みを発生させ、割込み処理プログラムで次の割
込み発生タイミングを与える手法は普遍的な方法といえ
る。

〔発明が解決しようとする課題〕

前述したように、従来の処理装置では、出力信号の立ち
上がりまたは立ち下がりタイミングを割り込み信号とし
て受は付け、割り込み処理プログラムによって、次の割
込み発生タイミングの制御を行っている。従って、モー
タ駆動用の信号波形をよりサインカーブに近い形にし、
精度が高く、むらのないモータ回転を与えるため、信号
Ｘ１゜Ｘ２．Ｘ３またはＹｌ、Ｙ２．Ｙ３の周波数を上
げると、割込みの発生回数が増えることになり、その際
のＰＣ，ＰＳＷのスタックへの退避や、割り込み処理プ
ログラムからメイン処理へ戻る時、スタックの内容をｐ
ｃ、ｐｓｗへ復帰する処理が頻繁に発生し、退避、復帰
に割かれるＣＰＵ時間が膨大なものになる。

また、信号の周波数を上げると、信号のハイ幅、ロウ幅
が小さくなり、立ち上げまたは立ち下げタイミングの制
御が厳しくなる。例えば、信号Ｕの周波数が２０ＫＨｚ
であった時、−周期１２個のパルスで制御しようとする
と、信号Ｘ）の周波数は２４０ＫＨｚとなる。つまり、
信号Ｘ１の周期は約４．２μ冠となる。信号Ｕの角度０
’　　１８０”付近に対応する信号Ｘ１は、ハイ幅が非
常に狭いパルスとなり、仮にハイ幅３０％、ロウ幅７０
％のパルスであると仮定すると、パルスの立ち上がりか
ら立ち下がりまでの時間は、１．２６μ冠となる。これ
を１０ＭＨｚ動作の処理装置で制御することを考える。

周辺ハードウェア２２１が第９図（ａ）のような構成の
場合、コンペアレジスタ９０１からの割込み要求信号を
ＩＮＴＣ２１１が受は付けてから、ＰＣ２０７、ｐｓＷ
２０８のスタックへの退避と、ベクタテーブルから割込
み処理プログラムのエントリアドレスを読み出し、ＰＣ
２０７に設定し、割込み処理プログラムの最初の命令実
行を開始するまでの処理を、仮に２０クロツクでできた
としても、これだけで２μ式の時間を要する。従って、
所望のパルスを発生させることはできない。

周辺ハードウェア２２１が第９図（ｂ）のような構成の
場合、コンペアレジスタ９０１から一致信号で直接信号
Ｘ１を立ち上げ、コンペアレジスタ９０２から一致信号
で立ち下げるため、パルスの立ち上げ立ち下げに関して
は時間的な遅れなしに実行することができる。しかし、
コンペアレジスタ９０１からの一致信号で起動される割
り込み処理プログラムでは次の立ち上げタイミングを、
また、コツペアレジスタ９０２からの一致信号・で起動
される割込み処理プログラムでは次の立ち下げタイミン
グをそれぞれ設定する必要がある。前記条件と同様な条
件の基では、４．２μ式以内にコンペアレジスタへの設
定を完了しなければならないが、コンペアレジスタから
の一致信号が発生してから割込み処理プログラムへ制御
が移るまでに２μ叢、割込み処理プログラムからメイン
処理へ制御を戻す命令の処理が１０クロツクで実現でき
たとして１μ冠の時間がかかるため、合計３μ式は単に
ＰＣ，ＰＳＷの退避、復帰処理に費やされる。

従って、割込み処理プログラムでは単にコンペアレジス
タに次の時間データを設定するなどの簡単な処理しかで
きない。現実的にはメイン処理で次に設定すべき時間デ
ータを計算し設定する処理を行なわなければならず、ま
た他の割込みを受は付けて処理をするだけの時間的な余
裕も処理装置に残しておかなければならないため、この
ような余裕のない時間配分ではシステムとして正常に動
作することは期待できない。

従って、従来のシステムでは、信号ＸＩ、Ｘ２゜Ｘ３．
Ｙｌ、Ｙ２．Ｙ３を理想的な高周波数に設定することが
できず、モータを所望の精度で制御することは困難であ
った。

〔課題を解決するための手段〕

本発明は、ＰＣと、ＰＳＷと、汎用レジスタと、マイク
ロプログラムＲＯＭを含むＣＰＵと、前記ＣＰＵへ非同
期に処理要求を発生するＩＮＴＣと、プログラムメモリ
と、データメモリと、周辺回路とを有する処理装置に於
いて、前記周辺回路はフリーランニングタイマと、複数
のコンペアレジスタと、前記コンペアレジスタからの一
致信号でセットもしくはリセットされる複数のＲＳフリ
ップフロップと、パルス発生用の複数の出力ポートを含
んで構成され、且つ前記ＩＮＴＣは、従来の割込み処理
要求の発生に加え、所定のデータ処理の要求を発生する
手段と、前記従来の割込み処理要求か前記所定のデータ
処理の要求かを識別するための形態指示手段を備え、且
つ前記データメモリ内には前記所定のデータ処理の処理
形態を指定する処理形態情報が格納され、前記ＩＮＴＣ
から前記所定のデータ処理の要求が前記ＣＰＵに対して
発生されると、前記ＣＰＵは前記形態指示手段が前記所
定のデータ処理を指示していることを検知した場合には
、命令実行処理を中断し、前記処理形態情報に従い、前
記コンペアレジスタと、前記データメモリを操作するこ
とで前記複数の出力ポートからのパルス発生を制御する
という特徴を有している。

すなわち、本発明では、信号Ｘｉ、Ｘ２．Ｘ３並びにＹ
ｌ、Ｙ２．Ｙ３を直接出力するためのハードウェアを装
備し、且つコンペアレジスタにデータを設定すべきタイ
ミングで割込み処理要求が発生した際、ＰＣ，ＰＳＷの
退避処理をせずに、事前に設定された処理形態情報に応
じた処理を実行することで、パルス出力をリアルタイム
で実行している。

〔実施例〕

本発明に基づく第１の実施例を第１図と第２図を参照し
て説明する。

第２図は、本発明の構成要素を総て含み、ＣＰＵ２００
、アドレスバス２１４、データバス２０５、ＩＮＴＣ２
１１、プログラムメモリ２１２、データメモリ２１３、
周辺ハードウェア２２１から構成されている。

ＣＰＵ２００は、ＡＬＵ２０１、テンポラリレジスタ２
０２、汎用レジスタ２０３、アドレスバッファ２０４（
図ではＡＢで表現されている）、μアドレス生成部２０
６、μＲＯＭ２０９、ＰＣ２０７、ＰＳＷ２０８、タイ
ミング制御部２１０から構成される。

またＩＮＴＣ２１１は、割込み要求フラグ２１５と形態
指定フラグ２１６から構成され、タイミング制御部２１
０に対し、割込み要求信号２１８と形態指示信号２２０
を出力する。タイミング制御部２１０は、ＩＮＴＣ２１
１に対し割り込み要求クリア信号２１７と形態変更信号
２１９を出力する。

ＩＮＴＣ２１１は、外部のハードウェアから幾つかの割
り込み信号を受は付け、各割り込みソースに割当てられ
た優先順位を判別し、最も高い優先順位をもった割り込
みソースを一つ選択し、その割り込みソースに対応した
割り込み要求フラグ２１５をセットする。割り込み要求
フラグ２１５と形態指定フラグ２１６は、割込み要求が
ｎ個あるときに、それぞれｎ個設定されているが、図中
には１組だけ記載されている。また、外部のハードウェ
アからの割り込み信号や、優先順位判別部などは、本発
明の主旨に直接関係ないため、特に図示はしていない。

ＩＮＴＣ２１１からの割込み要求を、ＣＰＵ２００は２
通りの形態で処理することができる。１つは従来からの
ベクタ割り込み処理で、もう１つは、本発明の主旨であ
るところの処理形態で、割り込みが発生すると、ベクタ
テーブルは参照せず、データメモリ２１３中の特定アド
レスに予め設定されている処理形態情報に基づき、所定
のデータ処理を実行する形態である。以下、この所定の
データ処理のことをマクロサービスと記す。

ベクタ割り込みかマクロサービスかの指定は、形態指定
フラグ２１６で行ない、ＣＰＵ２００から形態指定フラ
グ２１６に“Ｏｎが設定されている時にはベクタ割り込
みとして、′１”が設定された時にはマクロサービスと
して指定される。

以下、本発明による専用ハードウェア構成と、マクロサ
ービスによるパルス出力処理のフローを説明する。まず
周辺ハードウェア２２１の構造を第１図に示す。

周辺ハードウェア２２１は、クロックをベースとしたフ
リーランニングタイマ１００と、コンペアレジスタ１０
１　（図中にＣＯＭＰＩと記載）〜１１２、ＲＳフリッ
プフロップ１２１〜１２６で構成され、コンペアレジス
タ１０１，１０３，１０５゜１０７．１０９，１１１か
らの一致信号は、各ＲＳフリップフロップをセットし、
コンペアレジスタ１０２．１０４，１０６，１０８，１
１０，１１２からの一致信号は、各ＲＳフリップフロッ
プをリセットする。また、各コンペアレジスタからの一
致信号は、ＩＮＴＣ２１１に対し割込み処理要求を発生
している。

次に、本発明のマクロサービスの処理形態を指定する処
理形態情報について説明する。第３図は処理形態情報の
構成を示す。処理形態情報はデータメモリ２１３中の特
定のアドレスに配置され、本例の処理形態情報は、マク
ロサービスモードとチャネルポインタを有する２バイト
のヘッダ部と、チャネルポインタによって指し示される
５バイトのマクロサービスチャネルと、マクロサービス
チャネル中のメモリポインタによって指し示されるワー
ドデータ列によって構成される。

マクロサービスモードは、マクロサービスの動作とチャ
ネルを含むデータ構造を指定する。本発明の処理形態だ
けであれば不必要であるが、割込みのソースによって種
々の処理形態を必要とするため、モードの指定によって
処理を切り換える方法をとっている。

本例のマクロサービスチャネルは、周辺ハードウェア２
２１中のコンペアレジスタへのアドレス情報５ＦＲＰと
、マクロサービス処理を何回実行するかを指定するマク
ロサービスカウンタＭＳＣと、ワードデータ列を指し示
すためのメモリポインタと、ＭＳＣの初期値から構成さ
れている。また、ワードデータ列は、信号Ｘ１の立ち上
がりから次の立ち上がりまでの時間を与えるワードデー
タ、または信号Ｘ１の立ち下がりから次の立ち下がりま
での時間を与えるワードデータが、ＭＳＣで指定された
個数分設定される。図中にはＭＳＣ＝１２の場合の例を
示しており、立ち上がりから立ち上がりまでの時間デー
タをａ１〜ａ１２で、立ち下がりから立ち下がりまでの
時間データをｂ１〜ｂ１２で表現している。また、信号
Ｘ２゜Ｘ３．Ｙｌ、Ｙ２．Ｙ３に対しても全く同等の構
成を採ることができる。

以下、第１図のコンペアレジスタ１０１，１０２とＲＳ
フリップフロップ１２１を利用し、信号Ｘ１を生成する
場合の動作説明を行なう。コンペアレジスタ１０１と１
０２には、予め所定の初期値が設定されていることとし
、コンペアレジスタ１０１からの一致信号が発生したと
ころから説明する。

コンペアレジスタ１０１の一致信号は、ＲＳフリップフ
ロップ１２１をセットし、信号Ｘ１を立ち上げる。同時
に、割込み要求をＩＮＴＣ２１１に対し発生する。

ＩＮＴＣ２１１が割込み要求を受は付けると、このソー
スに対応する割込み要求フラグ２１５をセットし、割込
み要求信号２１８をアクティブにする。

タイミング制御部２１０は、命令処理の終りで割込み要
求信号２１８をサンプルし、アクティブであるため、形
態指示手段２２０をサンプルする。

形態指示手段２２０がマクロサービスを示す“１ｎであ
ることを検知すると、ＰＣ２０７、ＰＳＷ２０８を保持
したまま、μＲＯＭ２０９のマクロサービス処理エント
リアドレスを生成し、マクロサービスを開始する。

以降、マクロサービスのμプログラム指令に従って処理
される。マクロサービス処理の最初では、割込み要求を
発生したソースに対応するマクロサービスモードを読み
出し、モードの指定に応じた処理を開始する。

第３図に示した本マクロサービスの処理形態情報は、５
ＦＲＰはコンペアレジスタ１０１へのアドレス情報、Ｍ
ＳＣ及びＭＳＣの初期値は１２、ワードデータ列は１２
個のワードデータａ１〜ａ１２となっている。

本マクロサービスの処理は、（メモリポインタで指し示
されるアドレス）−ＭＳＣ＊２＋２で指されるアドレス
に格納されているワードデータと、５ＦＲＰでアドレス
されるコンペアレジスタ１０１の内容を加算して、再度
コンペアレジスタ１０１に格納する。ＭＳＣは最初１２
に設定されているため、ワードデータａ１をコンペアレ
ジスタ１０１に加算することになる。この処理で、次に
立ち上がりタイミングを与える時間データをコンペアレ
ジスタに設定することになる。その後、ＭＳＣの内容を
１デクリメントし、１１とする。この場合、ＭＳＣ≠０
であるので、タイミング制御部２１０は、割込み要求ク
リア信号２１７をＩＮＴＣ２１１に対し出力し、割込み
要求フラグ２１５をリセットしてマクロサービス処理を
終了する。マクロサービス処理が終了すれば、タイミン
グ制御部２１０は保持していたＰＣ２０７、ＰＳＷ２０
８の値から通常の命令処理を再開する。

次に、コンペアレジスタ１０２から一致信号カ発生した
とすると、コンペアレジスタ１０２の一致信号は、ＲＳ
フリップフロップ１２１をリセットし、信号Ｘ１を立ち
下げる。同時に、割込み要求をＩＮＴＱ２１１に対し発
生する。

以下同様の処理を経て、マクロサービス処理を開始する
。

処理形態情報は、５ＦＲＰはコンペアレジスタ１０２へ
のアドレス情報、ＭＳＣ及びＭＳＣの初期値は１２、ワ
ードデータ列は１２個のワードデータｂ１〜ｂ１２とな
っている。

本マクロサービスの処理は、（メモリポインタで指し示
されるアドレス）−Ｍｓｃ＊２＋２で指されるアドレス
に格納されているワードデータと、５ＦＲＰでアドレス
されるコンペアレジスタ１０２の内容を加算して、再度
コンペアレジスタ１０２に格納する。ＭＳＣは最初１２
に設定されているため、ワードデータｂ１をコンペアレ
ジスタ１０２に加算することになる。この処理で、次に
立ち下がりタイミングを与える時間データをコンペアレ
ジスタに設定することになる。その後、ＭＳＣの内容を
１デクリメントし、１１とする。この場合、ＭＳＣ≠０
であるので、タイミング制御部２１０は、割込み要求ク
リア信号２１７をＩＮＴＣ２１１に対して出力し、割込
み要求フラグ２１５をリセットしてマクロサービス処理
を終了する。

マクロサービス処理が終了すれば、タイミング制御部２
１０は保持していたＰＣ２０７、ｐｓｗ２０８の値から
通常の命令処理を再開する。

以下、同様の処理を１２回繰り返す。１２回目に、再度
コンペアレジスタ１０１からの一致信号で、マクロサー
ビスが起動されると、その処理では前述同様、ワードデ
ータａ１２をコンペアレジスタ１０１に加算する。この
時のＭＳＣは１であるため、１デクリメントとするとＭ
ＳＣ＝０となる。この場合のマクロサービス終了処理に
は、２通りの制御方法がある。

一つ目の方法は、タイミング制御部２１０が、形態変更
信号２１９をＩＮＴＣ２１１に対し出力し、形態指定フ
ラグ２１６をリセットする方法である。

この時、ＩＮＴＣ２１１は、割込み要求フラグ２１５が
セット状態で、形態指定フラグ２１６がリセット状態で
あるため、今度は通常のベクタ割込み要求をＣＰＵ２０
０に対し発生し、以下従来例に記述したベクタ割込み処
理を実行する。

ベクタ割込みでの割込み処理プログラムでは、次の１２
個分のワードデータと、ＭＳＣに再度１２を設定する。

二つ目の方法は、マクロサービスチャネル内の、（ＭＳ
Ｃの初期値）に設定しである１２を、ＭＳＣに再設定し
、その後タイミング制御部２１０は、割込み要求クリア
信号２１７をＩＮＴＣ２１１に対し出力し、割込み要求
フラグ２１５をリセットしてマクロサービス処理を終了
する。従って、形態指定フラグ２１６は変化なく、マク
ロサービス処理を指定した状態のままとなっている。こ
の方法の場合、ベクタ割込み処理は起動されないため、
信号Ｕの周期に同期した適当な時間間隔で、メインプロ
グラムによって順次ワードデータの再設定を行なう必要
がある。

以上説明したマクロサービス処理によって、どの様な波
形が出力されるかを、サインカーブＵに対応させ表わし
たのが、第４図である。

信号Ｕの一周期を１２個に分割し、信号Ｘ１は信号Ｕの
一周期に対し１２個のパルスを出力している。信号Ｘ１
の立ち上がりまでがａで、立ち下がりから立ち下がりま
でがｂに当たる。

信号Ｙ１も、コンペアレジスタ１０３，１０４とＲＳフ
リップフロップ１２２を利用し、前述と全く同様なマク
ロサービス処理で生成することができる。

また、信号Ｘ２．Ｘ３やＹ２．Ｙ３もそれぞれのコンペ
アレジスタと、ＲＳフリップフロップと、前記マクロサ
ービス処理による制御で生成することができる。

次に、本発明の基づく第２の実施例を示す。

システムの全体構成、周辺ハードウェア２２１の構成は
、第１の実施例と同様であるため説明は省略する。

本発明に於ける、マクロサービスの処理形態情報を第５
図に示す。本例の処理形態情報は、第１の実施例と同様
、マクロサービスモードとチャネルポインタを有する２
バイトのヘッダ部と、チャネルポインタによって指し示
される６バイトのマクロサービスと、マクロサービス中
のメモリポインタによって指し示されるワードデータ列
によって構成される。

本例のマクロサービスチャネルは、周辺ハードウェア２
２１中のコンペアレジスタ１０１へのアドレス情報５Ｆ
ＲＰ１と、コンペアレジスタ１ｏ２へのアドレス情報５
ＦＲＰ２と、マクロサービスカウンタＭＳＣと、ワード
データ列を指し示すためのメモリポインタと、Ｍｓｃの
初期値がら構成されている。また、ワードデータ列は、
信号Ｘ１のハイレベル期間を与えるワードデータｄと、
信号Ｘ１の立ち上がりから次の立ち上がりまでの時間を
与えるワードデータｔの２種類のデータがらなり、ｄと
ｔペアで、ＭＳＣで指定された個数分だけ設定される。

図中にはＭＳ、Ｃ＝１２の場合の例を示しており、ハイ
レベル期間を与えるワードデータをｄ１〜ｄ１２で、立
ち上がりから立ち上がりまでの時間データをｔ１〜ｔ１
２で表現している。また、信号Ｘ２．Ｘ３．Ｙｌ、Ｙ２
．Ｙ３に対しても全く同等の構成を採ることができる。

ＩＮＴＣ２１１が割込み要求を受は付けると、このソー
スに対応する割込み要求フラグ２１５をセットし、割込
み要求信号２１８をアクティブにする。以下、前述と同
様な処理を経てマクロサービスを開始する。

本マクロサービスの処理は、（メモリポインタで指し示
されるアドレス’）−ＭＳＣ＊４＋２で指されるアドレ
スに格納されているワードデータと、５ＦＲＰＩでアド
レスされるコンペアレジスタ１０１の内容を加算して、
５ＦＲＰ２でアドレスされるコンペアレジスタ１０２に
格納する。ＭＳＣは最初１２に設定されているため、ワ
ードデータｄ１とコンペアレジスタ１０１の内容を加算
し、コンペアレジスタ１０２することになる。この処理
で、信号Ｘ１のハイレベル期間の時間データをコンペア
レジスタ１０２に設定することになる。次に、（メモリ
ポインタで指し示されるアドレス）−ＭＳＣ＊４＋４で
指されるアドレスに格納されるワードデータと、５ＦＲ
ＰＩでアドレスされるコンペアレジスタ１０１の内容を
加算して、再度コンペアレジスタ１０１に格納する。Ｍ
ＳＣは最初１２に設定されているため、ワードデータｔ
１をコンペアレジスタ１０１に加算することになる。こ
の処理で、信号Ｘ１の立ち上がりから次の立ち上がりま
での期間の時間データをコンペアレジスタ１０１に設定
することになる。その後、ＭＳＣの内容を１デクリメン
トし、１１とする。この場合、ＭＳＣ≠０であるので、
タイミング制御部２１０は、割込み要求クリア信号２１
７をＩＮＴＣ２１１に対し出力し、割込み要求フラグ２
１５をリセットしてマクロサービス処理を終了する。マ
クロサービス処理が終了すれば、タイミング制御部２１
０は保持していたＰＣ２０７、ＰＳＷ２０８の値から通
常の命令処理を再開する。

コンペアレジスタ１０２かラ一致！号ハＲＳ　７リツプ
フロツプ１２１をリセットし、信号Ｘ１を立ち下げる。

ここでは割込み要求をＩＮＴＣ２１１に対し発生しない
。

以下、同様の処理を１２回繰り返す。１２回目に、再度
コンペアレジスタ１０１からの一致信号で、マクロサー
ビスが起動されると、その処理では前述同様、ワードデ
ータｄ１２とコンペアレジスタ１０１の加算値をコンペ
アレジスタ１０２に設定し、且つワードデータｔ１２を
コンペアレジスタ１０１に加算する。この時のＭＳＣは
１であるため、１デクリメントするとＭＳＣ＝Ｏとなり
、第１の実施例で説明したような２通りの制御方法でマ
クロサービス終了処理を実行する。

以上説明したマクロサービス処理によって、どの様な波
形が出力されるかを、サインカーブＵに対応させ表わし
たのが、第６図である。

信号Ｕの一周期を１２個に分割し、信号Ｘ１は信号Ｕの
一周期に対し１２個のパルスを出力している。信号Ｘｌ
のハイレベル期間がｄで、立ち上がりから立ち上がりま
でがｔに当たる。

〔発明の効果〕

以上説明した通り本発明は、パルスの立ち上がりタイミ
ングの割り込み、立ち下がりタイミングの割り込みなど
を、マクロサービスによって処理し、ベクタ割り込み要
求を発生しないため、信号Ｘｉ、Ｘ２．Ｘ３やＹｌ、Ｙ
２．Ｙ３の周波数が増し、パルスの発生回数が増しても
、割込み処理プログラムへ移行する際のｐｃ、ｐｓｗの
スタックへの退避や、割り込み処理プログラムからメイ
ン処理へ戻る時、スタックの内容をＰＣ％ＰＳＷへ復帰
する処理でＣＰＵ時間を占めることがない。

従って、パルス幅の計算や、その他の主たる処理に十分
なＣＰＵ時間をさくことができ、精度の高いサインカー
ブＵ、Ｖ、Ｗを生成するために、信号ＸＩ、Ｘ２．Ｘ３
やＹｌ、Ｙ２．Ｙ３の周波数を上げても処理装置が十分
余裕をもって制御できるようになる。

例えば、割込み処理要求が発生してからマクロサービス
の処理で、コンペアレジスタにデータを設定するまでは
１０クロック程度でできるため、１０ＭＨｚ動作の処理
装置では１μ叢で設定できる。従って、第１実施例にお
ける方法でも、第２の実施例における方法でも所望のパ
ルスを出力することが可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に於ける周辺ハードウェ
ア構成例、第２図は本発明に於けるシステム構成例、第
３図はマクロサービスの処理形態情報例、第４図は第１
の実施例における信号Ｕと信号Ｘ１、Ｙｌのタイミング
図、第５図は本発明筒２の実施例におけるマクロサービ
スの処理形態情報例、第６図は第２の実施例における信
号Ｕと信号Ｘ１、Ｙｌのタイミング図、第７図（ａ）は
、モータを駆動するためのハードウェア構成例、第７図
（ｂ）ハ信号Ｕ、Ｖ、Ｗと信号ＸＩ、　Ｘ２．　Ｘ３゜
Ｙｌ、Ｙ２．Ｙ３の関係を示すタイミング図、第８図８
は従来例におけるシステム構成例、第９図は従来例にお
ける周辺ハードウェア構成例である。１００．９００・・・・・・フリーランニングタイマ、
１０１．１０２，１０３，１０４，１０５，１０６゜１
０７．１０８，１０９，１１０，１１１，１１２゜９０
１．９０２・・・・・・コンペアレジスタ、９０３・・
・・・・出力ポートレジスタ、１２１，１２２，１２３
゜１２４．１２５，１２６，９０４・・・・・・ＲＳフ
リップフロップ、２００・・・・・・ＣＰＵ、２０１・
・・・・・ＡＬＵ。２０２・・・・・・テンポラリレジスタ、２０３・・・
・・・汎用レジスタ、２０４・・・・・・アドレスバッ
ファ、２０５・・・・・・データバス、２０６・・・・
・・μアドレス生成部、２０７・・・・・・ＰＣ，２０
８・・・・・・ＰＳＷ、２０９・・・・・・μＲＯＭ、
２１０・・・・・・タイミング制御部、２１１・・・・
・・ＩＮＴＣ，２１２・・・・・・プルグラムメモリ、
２１３・・・・・・データメモリ、２１４・・・・・・
アドレスバス、２１５・・・・・・割込み要求フラグ、
２１６・・・・・・形態指定フラグ、２１７・・・・・
・割込み要求クリア信号、２１８・・・・・・割込み要
求信号、２１９・・・・・・形態変更信号、２２０・・
・・・・形態指示手段、２２１・・・・・・周辺ハード
ウェア。代理人　弁理士　　内　原　　　晋茅巴 σＨｖ茅回（ｂ）茅図（ｔｚ）茅１■ ＣＩ））

Claims

【特許請求の範囲】

命令の実行アドレスを保持するプログラムカウンタ、プ
ログラムの実行状態を保持する手段、高速記憶手段およ
びマイクロプログラムＲＯＭを含む中央処理装置と、前
記ＣＰＵへ非同期に処理要求を発生する割込み要求発生
回路と、プログラムメモリと、データメモリと、周辺回
路とを有する処理装置に於いて、前記周辺回路はフリー
ランニングタイマと、複数のコンペアレジスタと、前記
コンペアレジスタからの一致信号でセットもしくはリセ
ットされる複数のＲＳフリップフロップと、パルス発生
用の複数の出力ポートとを含んで構成され、前記割込み
要求発生回路は、従来の割込み処理要求の発生に加え、
所定のデータ処理の要求を発生する手段と、前記従来の
割込み処理要求か前記所定のデータ処理の要求かを識別
するための形態指示手段とを備え、前記データメモリ内
には前記所定のデータ処理の処理形態を指定する処理形
態情報が格納され、前記割込み要求発生回路から前記所
定のデータ処理の要求が前記中央処理装置に対して発生
されると、前記中央処理装置は前記形態指示手段が前記
所定のデータ処理を指示していることを検知した場合に
は、命令実行処理を中断し、前記処理形態情報に従い、
前記コンペアレジスタと、前記データメモリを操作する
ことで前記複数の出力ポートからのパルス発生を制御す
ることを特徴とする情報処理装置。