JPH07505241A - マイクロプロセッサ・システムをリセットするためのシステム並びに方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発１目と４魯よ マイクロプロセッサ・システムをリセットするためのシステム並びに方法 （Ｓｙｓｔｅｍ　ａｎｄ　Ｍｅｒｈｏｄ　Ｆｏｒ　ＲｅｓｅｔｔｉｎｇＡ　Ｍｉ ｃｒｏｐｒｏｃｅｓｓｏｒ　Ｓｙｓｔｅｍ）λ１悲１１ １、　上の１用　野 本発明は一般的にはマイクロプロセッサ・システムの分野に関し、より具体的に はマイクロプロセッサ・システム用のリセット回路に関する。

２．１１失艶 コンピュータには全て何らかの型のリセット回路が備えられている。リセット回 路の目的はＣＰＵ内部の記憶場所を初期化すること（例えば、機械の一般的な状 態）である。典型的には、リセット動作の最中、全てのレジスタはゼロにセット され、割り込みシステムは使用不能にされ、入出力インタフェースは初期化され 、さらにプログラム・カウンタは何らかの初期値にセットされている。リセット 、電源投入（コールドスタートあるいはウオームスタートから）、並びにプート という３つの言葉は本明細書において同じ意味で使われる。典型的には、リセッ ト信号はＣＰＵの外で生成される。

システム設計者は、リセット端子がアクティブでなくなった後でＣＰＵが最後に スタートすることを保証するシステムを設計することが非常に重要である。一度 ＣＰＵのリセット機能が作動し始めると、そのＣＰＵは事前に決定された何らか の状態に初期化され、定義された順序で事象が開始される。ＣＰＵがチップの記 憶場所へのアクセスを許可される前に、ＣＰＵ周辺のチップが全て初期化してい ることが不可欠である。さもなければ、そのＣＰＵは無効なデータにアクセスす ることになる。

鷺見立１１ 本発明は２つの異なるスレッショルド入力電圧のリセット回路を提供する。本発 明に基づくリセット回路はプロセッサ内に設置されており、プロセッサとそのプ ロセッサの周辺に設置されたチップの両方のリセット機能を制御するように設計 されている。当リセット回路には第１スレツシヨルド電圧レベルの第１バツフア が備えられている。

第１バツフアの入力はリセット信号に接続され、その出力はプロセッサ周辺の少 なくとも１個以上のチップのりセツト機能を制御するように接続されている。第 ２バツフアは第１スレツシヨルド電圧レベルより高い第２スレツシヨルド電圧レ ベルになっている。第２バツフアの入力はリセット信号に接続され、その出力は プロセッサのリセット機能を制御するように接続されている。当リセット回路は 、プロセッサが電源投入後周辺チップより後に稼働し始めることを保証するもの である。

図面の簡単な説明 本発明については添付の特許請求の範囲に詳細に明記している。以上で述べた、 さらにその他の本発明が優れている点については添付の図面と共に以下に記載す る詳細な説明を参照することによって、より良く理解されることであろう。

第１図はＣＰＵ　１０５及びＣＰＵ　１０５の周辺にある複数のチップ１１０が ら成るシステム・アーキテクチャをリセットするための従来がらの手段を表す概 略図である。

第２図は本発明によるリセット回路２００の詳細なスケマチイックである。

第３図はバッファ２５０と２６０における２つの異なるスレッショルド入力電圧 のスイッチング特性を示すタイミング図である。

第４図はバッファ２５０のスケマチイック図である。

第５図はバッファ２６０のスケマチイック図である。

発明の詳細な説明 第１図は、ＣＰＵ１０５と、ＣＰＵ１０５の周辺にある複数のチップ１］Ｏａ、 　１１０ｂ及び】１０ｃとから成るシステム・アーキテクチャをリセットするた めの従来の手段を図解したものである。ＣＰＵ　１０５は単一のスレッショルド 入力電圧のリセット回路１１５を１個だけ備えている。ＣＰＵ　１０５の周辺チ ップ１１０６また単一スレッショルド電圧のリセット端子１３０を１個だけ有す る。しかしながら、各周辺チップ１１０は、バッファ】２０のスレッショルド入 力電圧より低いスレッショルド入力電圧のバッファ＋２５を備えている。

従来のこの型のセットアツプではＣＰＵ１０５がリセットされる前に周辺チップ １１０がリセットされるようになっている。周辺チップ１１０が置き換えられな ければならなくなったり設計変更が必要になった場合、ＣＰＵより低いスレッシ ョルド電圧のりセット回路を有するチップだけがシステムと連結できる。しかし ながら、チップ１１０を置き換えるために使われる既製のチップがＣＰＵのスレ ッショルド電圧上り低いスレッショルド電圧のりセント回路を有するかどうか保 証の限りではない。

第２図はプロセッサ２１０内に設置された本発明に基づくリセット回路２００を 示したものである。リセット回路２００はプロセッサ２１０をスタート、リスタ ートさせる。

本発明では２つの異なるスレッショルド入力電圧のバッファ１組を採用している 。スレッショルド電圧は、トランジスタが初期化を行なうため出力に電力を投入 し始める（「ターンオン」）時の電圧と定義される。（スレッショルド電圧やト ランジスタ特性の詳細については、ＷｅＳｔｅ他の著書ｒ　Ｐｒ１ｎｃｉｐｌｅ ｓ　ｏｆ　ＣＭＯ５ＶＬＳＩ　Ｄｅｓｉｇｎ　ａ　ＳｙｓｔｅｍｓＰｅｒｓｐｅ ｃｔｊｖｅＪ　（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ出版、１９８８年再版）の第二 量を参照。） ＲＥＳＥＴＪＮ　２２０はリセット信号用の入力端子である。

本発明の好適な実施例におけるリセット信号はアクティブ・ローである。ＲＥＳ ＥＴ−ＣＰＵ　２７０はプロセッサ２１０自身を初期化する信号である。ＲＥＳ ＥＴ−ＯＵＴ　２３０はプロセッサ２１０の周辺チップ（例えば、プリント・ビ デオ・コントローラ（ｐｖｃ）、割り込みコントローラ、キャッシュ制御装置（ ＣＣＵ）、入出力制御装置（ＩＯＵ））を初期化するための、プロセッサ２１０ からの出力である。確実にプロセッサ２１０が後からターンオンされるようにす るために、バッファ２５０はバッファ２６０より低いスレッショルド電圧になっ ている。バッファ２５０のスレッショルド電圧はバッファ２６０よりも低いため 、ＲＥＳＥＴ−ＯＵＴ　２３０はＲＥＳＥＴ−ＣＰＵ２７０より早くにアクティ ブになる。その結果、外部の周辺チップはプロセッサ２１０より早くにリセット される。

プロセッサ２１０の外に設置されている回路２９０には、１００μＦのコンデン サ２４５．５０にΩの抵抗器２３８、さらにダイオード２３７がそれぞれ１個ず つ組み込まれている。回路２９０の動作は当業者に周知のとおりであるが、動作 が本発明に直接関係するため、以下にそれについて記述する。

電源投入がなされると、Ｖｄｄ２２５はハイになる。ノード２３５に初めに現わ れる電圧はコンデンサ２４５があるため比較的低い。コンデンサが徐々に充電さ れるにつれて、ノード２３５の電圧レベルも徐々に上がる。ノード２３５の電圧 はバッファ２５０及び２６０における入力の電圧レベルと等しい。

このことは第３図に示されている。ノード２３５の電圧が上がるにつれて、バッ ファ２５０及び２６０をトリガし、続いて周辺チップとプロセッサ２１０をそれ ぞれリセットする。電圧が「Ａ」で示した点に達すると、バッファ２５０のスレ ッショルド電圧レベルに達したことになる。それによって、バッファ２５０が起 動され、ＲＥＳＥＴ−ＯＵＴ　２３０は周辺チップを初期化するためにローにな る。電圧がｒＢＪの点に達すると、バッファ２６０のスレッショルド電圧に達し 、バッファ２６０が起動される。ＲＥＳＥＴ−ＣＰＵ　２７０はこの時点でプロ セッサ２１０を初期化するためにローになる。

本発明の好適な実施例ではバッファ２５０の起動後バッファ２６０が起動される までに最低１００マイクロ秒を見込んでいる。しかしながら、当業者には明らか なように、本発明はいかなる場合においても本明細書の例において示したタイミ ングに限定されるものではない。上述のように、本実施例においてはアクティブ ・ローである。従って、一度ＲＥＳＥＴ−ＯＵＴ　２３０並びにＲＥＳＥＴ−Ｃ ＰＵ　２７０がローになると、周辺チップとプロセッサ２１０のリセット機能が それぞれ作動し始める。

バッファ２４０は分離用で、またバッファ２５０が端子２３０に接続された多数 のチップを駆動できるようにファンアウトを増やせるようになっている。バッフ ァ２４０の構造並びに動作については当業者に周知のとおりである。

さらに、リセット回路全体がプロセッサ２１０内に収められているから、当シス テムはプロセッサ２１０が最後にリセットされることを保証する。バッファ２５ ０及び２６０のスレッショルド電圧は製造時にセットされるため、プロセッサ２ １０の周辺チップを置き換えてもそれがリセット回路２００の動作に影響するよ うなことは決してない。

リセット端子２３０を介して相互に接続されているプロセッサ２１０と周辺チッ プとについて述べてきたが、本発明が教えるところは、少なくとも１個以上のデ バイス（即ち、チップやアーキテクチャ上のブロック）から成る第１の集合体を 少なくとも１個以上のデバイスから成る第２の集合体より早くにターンオンした リターンオフしたりすることを必要とするいかなるシステムにも、拡張可能であ るということに留意すべきである。

バッファ２５０及び２６０の構造並びに動作については当業者には周知の通りで あるが、好適な実施例において使用した２個のバッファのスケマチイック図を第 ４図と第５図にそれぞれ示す。

本発明についは好適な実施例を挙げて具体的に示し説明してきたが、本発明の精 神と特許請求の範囲から逸脱することなく、形状並びに詳細において様々な変更 が可能なことが当業者には理解されることであろう。

第３図 第４Ｂ図 フロントページの続き （７２）発明者　等厚　昌一部 長野県諏訪市四賀４８０１−１

Claims (1)

1. 【特許請求の範囲】 特許請求は以下の通りである。 １．少なくとも第１及び第２のデバイスをリセットするためのリセット回路で、 当該回路が、（ａ）第１スレッショルド電圧レベルの第１バッファ、リセット信 号に接続されている当該第１バッファの入力、並びに少なくとも１個以上の第１ デバイスのリセット機能を制御するように接続されている当該第１バッファの出 力と、さらに （ｂ）前記第１スレッショルド電圧より高い第２スレッショルド電圧レベルの第 ２バッファ、前記リヤット信号に接続されている当該第２バッファの入力、並び に少なくともさらに１個以上のデバイスのリセツト機能を制御するように接続さ れている当該第２バッファの出力と、から成ることを特徴とする回路。 ２．前記第１デバイスが中央演算処理装置であることを特徴とする請求項１記載 の回路。 ３．１個のプロセッサと少なくとも１個の当該プロセッサの周辺チップとを有す るマイクロプロセッサ・システムをリセットするためのシステムで、当該システ ムが、（ｉ）第１スレッショルド電圧レベルの第１バッファ、リセット信号に接 続されている当該第１バッファの入力、並びに少なくとも１個以上の当該チップ のリヤット機能を制御するように接続されている当該第１バッファの出力と、さ らに （ｉｉ）前記第１スレッショルド電圧より高い第２スレッショルド電圧レベルの 第２バッファ、前記リセット信号に接続されている当該第２バッファの入力、並 びに前記プロセッサのリセット機能を制御するように接続されている当該第２バ ッファの出力と、 から成ることを特徴とするシステム。 ４．マイクロプロセッサ・システムをリセットするための方法で、当該方法が、 （１）単一のリセット信号を受信するステップと、（２）前記の単一リセット信 号から周辺チップ・リセット信号とプロヤツサ・リセット信号を生成するステッ プとから成ることを特徴とし、さらに当該周辺チップ・リヤット信号が、前記プ ロセッサのリセット回路を起動する前に当該プロセッサ周辺のチップのリヤット 回路を起動させることを特徴とする方法。