JP4178210B2 - 遊技機 - Google Patents
遊技機 Download PDFInfo
- Publication number
- JP4178210B2 JP4178210B2 JP2002010633A JP2002010633A JP4178210B2 JP 4178210 B2 JP4178210 B2 JP 4178210B2 JP 2002010633 A JP2002010633 A JP 2002010633A JP 2002010633 A JP2002010633 A JP 2002010633A JP 4178210 B2 JP4178210 B2 JP 4178210B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clear
- output
- game control
- type flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Pinball Game Machines (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定する遊技機に関する。
【０００２】
【従来の技術】
特開平０１−２０１２８７公報には、パチンコ機を制御する演算処理手段と、演算処理手段のアドレスポートに接続され、アドレスポートから正しいアドレスデータが出力された時に演算処理が正しいことを表す正否信号を発生させるアドレスデコーダと、アドレスデコーダ及び演算処理手段に接続され、アドレスデコーダから正否信号が１０ｍｓより長い時間入力されない時のみ、演算処理手段を初期化するリセット信号を演算処理手段のリセット端子に入力する演算監視手段とを備えたパチンコ機が記載されている。
【０００３】
上記従来のパチンコ機は、パチンコ機の演算処理不良を検出した時にリセット信号を出力し、制御装置をリセットするものであり、アドレスデコーダから出力される正否信号により正常であるか異常であるかを判別している。また、正否信号は単位当りのプログラムが実行される度に発生されるもので、一例として、正否信号の発生間隔は１０ｍｓ以内であることが記載されている。また、演算監視手段は、正否信号が前記１０ｍｓより長い時間入力されなかったときのみ、演算処理手段を初期化させるリセット信号をリセット端子に入力するように構成されている。
【０００４】
しかしながら、上記従来のパチンコ機では、単純にある区間のプログラムの正否を監視するだけなので、演算処理手段が誤動作していても、この区間のプログラムが実行されていれば演算監視手段は正常状態と判定するため、誤動作を続けてしまうという問題がある。特に、上記従来のパチンコ機では、プログラムの実行順序の狂いや処理抜け（本来は実行すべき処理プログラムであるのに、異常発生によって別の処理プログラムにジャンプし、結果として非実行となる）を判定することはできなかった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定することができる遊技機を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の遊技機は、電源投入と共に遊技制御処理を実行する遊技制御装置と、所定期間内に実行される前記遊技制御処理が終了しない場合にリセット信号を出力して前記遊技制御装置をリセットするタイマリセット手段とを備えたものであって、上記課題を解決するために、前記遊技制御処理を複数の区間に分割し、分割したそれぞれの区間においてクリアトライ信号を出力するためのクリアトライ信号出力処理を設けると共に、前記遊技制御装置が、前記分割したそれぞれの区間に設けた前記クリアトライ信号出力処理を実行することによって識別可能に出力される複数のクリアトライ信号を受け取り、受け取った複数のクリアトライ信号の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限って前記タイマリセット手段にクリア信号を与える異常判定手段を設けたことを特徴とする。
【０００７】
請求項２に記載の遊技機は、請求項１に記載のものにおいて、前記遊技制御処理を、電源投入と共に繰り返し実行するメイン処理と、タイマ割り込みによって所定時間毎に前記メイン処理を中断して実行するタイマ割込処理とに分割し、前記メイン処理と前記タイマ割込処理とのそれぞれに、前記クリアトライ信号出力処理を少なくとも１つ以上設けたことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、実施形態の遊技機（例えば、パチンコ遊技機）に配備された制御系統の要部ブロック図である。本装置（以下、異常判定装置という）１は、主として遊技盤に係る遊技制御処理を行う遊技制御装置２と、遊技制御処理が所定期間内（本実施形態では４ｍｓ）に終了しない場合にリセット信号を出力して遊技制御装置２をリセットするタイマリセット手段を構成するウォッチドッグタイマ３と、遊技制御装置２から識別可能に出力される複数のクリアトライ信号（例えば、本実施形態ではＡ、Ｂ、Ｃの３つ）を受け取り、受け取った複数のクリアトライ信号（Ａ、Ｂ、Ｃ）の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限ってウォッチドッグタイマ３にクリア信号ＷＤを与える異常判定手段を構成する異常判定回路４とを備える。
【０００９】
また、遊技機には、電源投入時に遊技制御回路２及び異常判定回路４にリセットパルスを与えるパワーオンリセット回路５と、遊技制御回路２にクロック信号を与える発振回路６と、発振回路６からのクロック信号を分周して異常判定回路４にクロック信号φ１を与える分周回路７と、例えば、液晶表示装置や音声発生のための音制御回路、ランプ／ＬＥＤを発光制御するためのランプ制御回路等のサブＣＰＵとを含む。パワーオンリセット回路５は、電下投入時に電源電圧Ｖｃｃが所定電圧に達するとリセットパルス（ローレベル）を出力する。
【００１０】
遊技制御回路２は、ワンチップマイクロコンピュータにより構成されており、その内部にＣＰＵ（以下、メインＣＰＵという），ＲＡＭ，ＲＯＭを備えている。また、図示していないが、遊技制御回路２は、入出力インタフェースを介して各種制御回路、各種駆動装置及び各種スイッチ等に結ばれている。
【００１１】
遊技制御装置２が実行する遊技制御処理は複数の区間に分割されており、分割されたそれぞれの区間においてクリアトライ信号Ａ、Ｂ、Ｃの順番に出力するためのクリアトライ信号出力処理が設けられている。そして、遊技制御装置２が正常に遊技制御処理を行っていれば、分割したそれぞれの区間に設けたクリアトライ信号出力処理を実行することによって複数のクリアトライ信号Ａ、Ｂ、Ｃが順番に出力される。異常判定回路４は、クリアトライ信号Ａ、Ｂ、Ｃを順に受け取り、受け取った複数のクリアトライ信号の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限ってウォッチドッグタイマ３にクリア信号ＷＤを与える。ウォッチドッグタイマ３は、クリア信号ＷＤが与えられることにより、そのタイマカウント値を０に戻す。
【００１２】
一方、遊技制御装置２が実行する遊技制御処理において、実行順序の狂いや処理抜けによる処理の異常が発生している場合には、クリアトライ信号出力処理の実行順序の狂いやクリアトライ信号出力処理の抜けが発生する。従って、クリアトライ信号Ａ、Ｂ、Ｃが順番に出力されない。例えば、クリアトライ信号Ｂが出力されず、クリアトライ信号Ａ及びＣのみが出力されるといったことが起こる。この場合、異常判定回路４は、受け取ったクリアトライ信号の順番が正規の順番でないと判定する。この結果、異常判定回路４は、ウォッチドッグタイマ３に対してクリア信号ＷＤを与えることはない。従って、ウォッチドッグタイマ３は、クリア信号ＷＤが与えられないことにより、そのタイマカウント値がアップしていき、やがてタイマカウント値が所定値に達する。ウォッチドッグタイマ３は、タイマカウント値が所定値に達すると、リセット信号を出力する。このリセット信号は、遊技制御装置２及び異常判定回路４に入力され、遊技制御装置２及び異常判定回路４がリセットされる。
【００１３】
以下、異常判定回路４について詳細に説明する。図２は、異常判定回路４の回路図である。異常判定回路４の入力側には、遊技制御回路２から出力されるクリアトライ信号Ａ、Ｂ、Ｃにそれぞれに対応する３つのＥＸＮＯＲゲート８，９，１０が設けられ、ＥＸＮＯＲゲート８には、クリアトライ信号Ａと後述のＤ型フリップフロップ１３のＱ出力（信号α）とが入力され、ＥＸＮＯＲゲート９には、クリアトライ信号Ｂと後述のＤ型フリップフロップ１４のＱ出力（信号β）とが入力され、ＥＸＮＯＲゲート１０には、クリアトライ信号Ｃと後述のＤ型フリップフロップ１５のＱ出力（信号γ）とが入力される。
【００１４】
３つのＥＸＮＯＲゲート８、９、１０の出力は、３入力ＡＮＤゲート１１の入力に接続され、３入力ＡＮＤゲート１１の出力は、Ｄ型フリップフロップ１２のＤ端子に接続されている。３入力ＡＮＤゲート１１のＡＮＤ条件が整うのは、クリアトライ信号Ａと信号αの組、クリアトライ信号Ｂと信号βの組、クリアトライ信号Ｃと信号γの組で、各組の信号がハイレベル同士又はローレベル同士となる時となる。
【００１５】
Ｄ型フリップフロップ１２は、４連のＤ型フリップフロップ１３、１４、１５、１６で構成されたシフトレジスタのタイミング信号φ２を生成するもので、図１の分周回路７によって供給されるクロック信号φ１の立ち上りタイミングに応じて、３入力ＡＮＤゲート１１の出力をＱ端子から出力する。Ｄ型フリップフロップ１２のＱ端子出力は、タイミング信号φ２として、４連のＤ型フリップフロップ１３、１４、１５、１６の各ＣＫ端子に入力される。
【００１６】
最前段のＤ型フリップフロップ１３は、初期時に次段のＤ型フリップフロップ１４のＤ端子にハイレベルを与えるためのもので、Ｄ型フリップフロップ１３のＱ端子はＤ型フリップフロップ１４のＤ端子に接続されている。なお、Ｄ型フリップフロップ１３のＱ端子の出力を信号αとして用いる。
【００１７】
Ｄ型フリップフロップ１４は、次段のＤ型フリップフロップ１５のＤ端子にデータを与えるためのもので、Ｄ型フリップフロップ１４のＱ端子はＤ型フリップフロップ１５のＤ端子に接続されている。Ｄ型フリップフロップ１４は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３のＱ端子の出力を自身のＱ端子から出力する。なお、Ｄ型フリップフロップ１４のＱ端子の出力を信号βとして用いる。
【００１８】
Ｄ型フリップフロップ１５は、次段のＤ型フリップフロップ１６のＤ端子にデータを与えるためのもので、Ｄ型フリップフロップ１５のＱ端子はＤ型フリップフロップ１６のＤ端子に接続されている。Ｄ型フリップフロップ１５は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４のＱ端子の出力を自身のＱ端子から出力する。なお、Ｄ型フリップフロップ１４のＱ端子の出力を信号γとして用いる。
【００１９】
Ｄ型フリップフロップ１６は、ウォッチドッグタイマ３にクリア信号ＷＤを与えるためのもので、Ｄ型フリップフロップ１５のＱ端子はウォッチドッグタイマ３に接続されている（図１参照）。Ｄ型フリップフロップ１６は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１５のＱ端子の出力を自身のＱ端子から出力する。
【００２０】
異常判定回路４のリセット端子Ｒｅｓｅｔには、電源投入時にパワーオンリセット回路５からのリセットパルスが入力される。また、遊技制御回路２から出力されるクリアトライ信号Ｃは、ＮＯＴ回路１７を通じてＯＲゲート１８の一方に入力され、信号γ（Ｄ型フリップフロップ１５のＱ端子出力）は、ＯＲゲート１８の他方に入力される。ＮＯＴ回路１７及びＯＲゲート１８は、異常判定回路４のリセットパルスを生成するためのもので、ＯＲゲート１８の出力は、リセット信号ライン２２に接続されている。
【００２１】
また、最後段のＤ型フリップフロップ１６のＱバー端子（信号ＷＤの否定論理）の出力は、ＯＲゲート１９の一方に入力され、分周回路７（図１）によって供給されるクロック信号φ１は、ＮＯＴ回路２１を通じてＯＲゲート１９の他方に入力される。該ＯＲゲート１９の出力は、ＡＮＤゲート２０の一方に入力され、該ＡＮＤゲート２０の他方は、リセット信号ライン２２（ＯＲゲート１８の出力）に接続されている。そして、ＡＮＤゲート２０の出力は、Ｄ型フリップフロップ１２、１４、１５、１６の各Ｒ端子に接続され、Ｄ型フリップフロップ１２、１４、１５、１６のリセット用（Ｑ端子出力がローレベル）として用いられる。また、ＡＮＤゲート２０の出力は、Ｄ型フリップフロップ１３のＰ端子に接続され、Ｄ型フリップフロップ１３のプリセット用（Ｑ端子出力がハイレベル）として用いられる。なお、ＡＮＤゲート２０の出力を信号Ｒｘと表すことにする。
【００２２】
以上のように構成された異常判定回路４の動作について説明する。まず、遊技制御装置２が正常に遊技制御処理を実行しており、従って、遊技制御装置２からクリアトライ信号Ａ、クリアトライ信号Ｂ、クリアトライ信号Ｃの順に異常判定回路４に入力される正常状態の場合について説明する。
【００２３】
図３乃至図４は、正常時における異常判定回路４の各信号の推移を示すタイムチャートである。また、図５は、クリアトライ信号Ａ、Ｂ、Ｃ及び信号α、β、γによるＥＸＮＯＲゲート８、９、１０の出力及び３入力ＡＮＤゲートの出力を表形式で示す図である。電源投入時、異常判定回路４のリセット端子Ｒｅｓｅｔには、図１のパワーオンリセット回路５からのリセットパルス（ローレベル）が入力され、リセット信号ライン２２がローレベルとなる。従って、ＡＮＤゲート２０の出力（信号Ｒｘ）がローレベルとなる。この結果、Ｄ型フリップフロップ１２、１４、１５、１６の各Ｒ端子がローレベルとなって（各Ｐ端子はＶｃｃが印加されてハイレベル）、Ｄ型フリップフロップ１２、１４、１５、１６がリセットされる（Ｑ端子出力がローレベル）。また同時に、Ｄ型フリップフロップ１３のＰ端子がローレベルとなって（Ｒ端子はＶｃｃが印加されてハイレベル）、Ｄ型フリップフロップ１３がプリセットされる（Ｑ端子出力がハイレベル）。即ち、信号αがハイレベル、信号β及び信号γがローレベル、タイミング信号φ２がローレベル、クリア信号ＷＤがローレベルとなる。なお、電源投入時、遊技制御回路２からのクリアトライ信号Ａ、Ｂ、Ｃは何れもローレベル（出力なし）である。
【００２４】
パワーオンリセット回路５からのリセットパルスが消滅すると、クリアトライ信号Ｃがローレベルであることから、ＮＯＴ回路１７の出力がハイレベル、ＯＲゲート１８の出力がハイレベルであり、リセット信号ライン２２がハイレベルとなる。一方、初期時、最後段のＤ型フリップフロップ１６のＱバー端子（ＷＤバー信号）の出力はハイレベルであり、ＯＲゲート１９の出力がハイレベルであることから、ＡＮＤゲート２０の出力（信号Ｒｘ）がハイレベルとなる。この結果、Ｄ型フリップフロップ１２、１３、１４、１５、１６の各Ｐ端子及びＲ端子がハイレベルとなり、異常判定回路４が起動する（図３の▲１▼の状態）。
【００２５】
また、クリアトライ信号Ａがローレベル、信号αがハイレベルであることから、ＥＸＮＯＲゲート８の出力はローレベルである。クリアトライ信号Ｂがローレベル、信号βがローレベルであることから、ＥＸＮＯＲゲート９の出力はハイレベルである。クリアトライ信号Ｃがローレベル、信号γがローレベルであることから、ＥＸＮＯＲゲート１０の出力はハイレベルである。従って、３入力ＡＮＤゲート１１の出力はローレベルである。
【００２６】
次に、遊技制御回路２からクリアトライ信号Ａ（ハイレベル）が与えられると、信号αがハイレベルであることから、ＥＸＮＯＲゲート８の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲１▼の状態）。
【００２７】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力がローレベルに変化する（信号αがローレベルに転じる）。また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化する（信号βがハイレベルに転じる）。Ｄ型フリップフロップ１５及び１６は、信号β並びに信号γが共にローレベルであったことにより、Ｑ端子の出力は変化せず、ローレベルを維持する（信号γ及びクリア信号ＷＤはローレベル）。
【００２８】
また、信号αがローレベルとなり、かつ信号βがハイレベルとなることにより、ＥＸＮＯＲゲート８の出力はローレベル、ＥＸＮＯＲゲート９の出力はローレベル、ＥＸＮＯＲゲート１０の出力はハイレベルになり、結果、３入力ＡＮＤゲート１１の出力がローレベルに転じる（図３の▲３▼の状態）。
【００２９】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がローレベルに転じる（立ち下る）。次に、遊技制御回路２からのクリアトライ信号Ａがローレベルに切り換えられる。クリアトライ信号Ａがローレベルとなる結果、ＥＸＮＯＲゲート８の出力はハイレベルに変化する。なお、信号αが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ａのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある（図３の▲４▼の状態）。
【００３０】
次に、遊技制御回路２からクリアトライ信号Ｂ（ハイレベル）が与えられると、信号βがハイレベルであることから、ＥＸＮＯＲゲート９の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲５▼の状態）。
【００３１】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２が再びハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力はローレベルを維持する（信号αがローレベル）。また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがローレベルであったことにより、Ｑ端子の出力がローレベルに変化する（信号βがローレベルに転じる）。Ｄ型フリップフロップ１５は、信号βがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化する（信号γがハイレベルに転じる）。Ｄ型フリップフロップ１６は、信号γがローレベルであったことにより、Ｑ端子の出力は変化せず、ローレベルを維持する（クリア信号ＷＤはローレベル）。
【００３２】
また、信号βがローレベルとなり、かつ信号γがハイレベルとなることにより、ＥＸＮＯＲゲート８の出力はハイレベル、ＥＸＮＯＲゲート９の出力はローレベル、ＥＸＮＯＲゲート１０の出力はローレベルになり、結果、３入力ＡＮＤゲート１１の出力がローレベルに転じる（図３の▲６▼の状態）。
【００３３】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がローレベルに転じる（立ち下る）。次に、遊技制御回路２からのクリアトライ信号Ｂがローレベルに切り換えられる。クリアトライ信号Ｂがローレベルとなる結果、ＥＸＮＯＲゲート９の出力はハイレベルに変化する。なお、信号αと同様、信号βが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ｂのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある（図３の▲７▼の状態）。
【００３４】
次に、遊技制御回路２からクリアトライ信号Ｃ（ハイレベル）が与えられると、信号γがハイレベルであることから、ＥＸＮＯＲゲート１０の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲８▼の状態）。
【００３５】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２が再びハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力はローレベルを維持するはずであるが、後述するように、信号ＲｘがローレベルとなるためにＰ端子がローレベルとなり、プリセットされるので、Ｑ端子の出力はハイレベルに転じる（信号αがハイレベル）。
【００３６】
また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがローレベルであったことにより、Ｑ端子の出力はローレベルを維持する（信号βがローレベル）。Ｄ型フリップフロップ１５は、信号βがローレベルであったことにより、Ｑ端子の出力がローレベルに変化する（信号γがローレベルに転じる）。Ｄ型フリップフロップ１６は、信号γがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化すると共に（クリア信号ＷＤがハイレベルに転じる）、Ｑバー端子の出力がローレベルに変化する（ＷＤバー信号がローレベルに転じる）。
【００３７】
このとき、クリアトライ信号Ｃはハイレベルであり、従ってＮＯＴ回路１７の出力がローレベルであり、信号γがローレベルに転じることにより、ＯＲゲート１８の出力がローレベルに転じ、リセット信号ライン２２がローレベルとなる。また、ＷＤバー信号がローレベルに転じるタイミングと、タイミング信号φバー（ＮＯＴ回路２１の出力）のローレベルタイミングが同期し、ＯＲゲート１９の出力がローレベルに転じる。この結果、ＡＮＤゲート２０の出力である信号Ｒｘがローレベルに転じる。この結果、Ｄ型フリップフロップ１２、１４、１５、１６がリセットされると共に、Ｄ型フリップフロップ１３がプリセットされる（図３の▲９▼の状態）。
【００３８】
なお、クリア信号ＷＤがハイレベルに転じることにより、ウォッチドッグタイマ３のタイマカウント値が０に戻される。また、Ｄ型フリップフロップ１６は、信号Ｒｘがローレベルに転じることによりリセットされるので、Ｑ端子の出力が即時にローレベルに転じる（クリア信号ＷＤがローレベルに転じる）。なお、クリア信号ＷＤのパルス幅は、回路素子の遅延等により構成される。クリア信号ＷＤのパルス幅を調整する場合、信号Ｒｘのラインに遅延用のバッファ１又は２個を直列に設ける。
【００３９】
Ｄ型フリップフロップ１６がリセットされることにより、ＷＤバー信号がハイレベルに転じる。従って、ＯＲゲート１９の出力がハイレベルに転じる。次に、遊技制御回路２からのクリアトライ信号Ｃがローレベルに切り換えられる。クリアトライ信号Ｃがローレベルとなる結果、ＮＯＴ回路１７の出力がハイレベルに転じ、ＯＲゲート１８の出力がハイレベルに転じ、リセット信号ライン２２がハイレベルとなる。結果、ＡＮＤゲート２０の出力（信号Ｒｘ）がハイレベルに戻る（図３のマル10の状態）。
【００４０】
なお、信号γが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ｃのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある。
【００４１】
次に、遊技制御装置２が実行する遊技制御処理において、実行順序の狂いや処理抜けによる処理の異常が発生している異常処理状態の場合について説明する。例えば、クリアトライ信号出力処理の抜けが発生し、クリアトライ信号Ｂが出力されず、クリアトライ信号Ａ及びＣのみが出力される場合を例として説明する。
【００４２】
図６は、クリアトライ信号Ｂが抜けた異常処理状態時における異常判定回路４の各信号の推移を示すタイムチャートである。この場合、先に述べたように、遊技制御装置２からクリアトライ信号Ａが与えられたことにより、Ｄ型フリップフロップ１４のＱ端子の出力（信号β）がハイレベルとなる。しかしながら、クリアトライ信号Ｂは与えられないため、ＥＸＮＯＲゲート９の出力はローレベルを維持する。従って、３入力ＡＮＤゲート１１の出力は、ローレベルのまま変化しない。なお、遊技制御装置２からクリアトライ信号Ｃが与えられた場合も、この状態は変わらない。
【００４３】
また、３入力ＡＮＤゲート１１の出力がローレベルのまま変化しないために、Ｄ型フリップフロップ１２のＤ端子がローレベルのままとなり、クロック信号φ１の立ち上りタイミングに応じたＤ型フリップフロップ１２のＱ端子の出力（タイミング信号φ２）は、ローレベルのままとなる。従って、Ｄ型フリップフロップ１３〜１６に対してタイミング信号φ２の立ち上りが与えられないため、Ｄ型フリップフロップ１３〜１６のＱ端子の出力は変化しない。この結果、最後段のＤ型フリップフロップ１６からクリア信号ＷＤ（ハイレベル）がウォッチドッグタイマ３に出力されることはない。従って、ウォッチドッグタイマ３は、クリア信号ＷＤが与えられないことにより、そのタイマカウント値がアップしていき、タイマカウント値が所定値に達した時点でリセット信号を出力する。該リセット信号により、遊技制御装置２及び異常判定回路４がリセットされる。
【００４４】
以上の説明から理解されるように、クリアトライ信号Ａ、Ｂ、Ｃが正規の順番に与えられた場合に限り、異常判定回路４からクリア信号ＷＤ（ハイレベル）が出力される。即ち、クリアトライ信号Ａ、Ｂ、Ｃのうちの何れか１つが抜けると、異常判定回路４からクリア信号ＷＤ（ハイレベル）が出力されず、ウォッチドッグタイマ３がタイムアップしてリセットを遊技制御装置２及び異常判定回路４にかけることになる。
【００４５】
図７乃至図８は、遊技制御装置２に配備されたＣＰＵが実行する遊技制御処理を示しており、図８は、遊技制御装置２に配備されたＣＰＵが実行する処理のメインルーチンを示すフローチャートであり、図９は、遊技制御装置２に配備されたＣＰＵが実行するタイマ割込処理のフローチャートである。
【００４６】
電源投入時、ＣＰＵは、まず、初期設定を行う（ステップＳ０１）。初期設定は、ＣＰＵやＩ／Ｏポート等の初期設定を行う。次いで、チェックサム算出を行い（ステップＳ０２）、ステップＳ０２で求めたサム値が電源断時に算出した値と同じであるか否かを判定する（ステップＳ０３）。なお、ステップＳ０２で求めたサム値が電源断時に算出した値と同じである場合には、バックアップしたデータに基いて復電処理を行い（ステップＳ０７）、復電処理を終えると電源断前の処理に戻る。
【００４７】
一方、ステップＳ０２で求めたサム値が電源断時に算出した値と同じでない場合には、ステップＳ０４に進み、ＲＡＭの初期化を行う。通常の電源投入時では、サム値が電源断時に算出した値と同じでないと判定され、ステップＳ０４に進む。ＣＰＵは、ＲＡＭの初期化を終えると、クリアトライ信号Ａを異常判定回路４に出力し（ステップＳ０５）、非当落乱数更新処理を行う（ステップＳ０６）。なお、非当落乱数更新処理においては、図柄決定用乱数等の更新と大当り判定用乱数の初期値の更新を行う。ＣＰＵは、ステップＳ０６の非当落乱数更新処理を終えるとステップＳ０５に戻り、以下、タイマ割込みが発生するまでの間、ステップＳ０５及びステップＳ０６を繰り返し実行する。
【００４８】
図９に示すタイマ割込処理は、遊技制御装置２の内蔵タイマで設定された割込みタイミングによってタイマ割込みが発生し、実行される処理である。実施形態の場合、タイマ割込処理は４ｍｓに１回実行される。ＣＰＵは、タイマ割込処理を開始すると、まず、クリアトライ信号Ｂを異常判定回路４に出力する（ステップＳ１０）。次いで、スイッチ入力処理を行い、例えば、始動口等の入賞を検出する（ステップＳ１１）。次いで、主要動作処理を行う（ステップＳ１２）。主要動作処理では、例えば、サブＣＰＵに対するコマンド作成、サブＣＰＵに対するコマンド送信、大当り判定用乱数の更新を行う。ＣＰＵは、主要動作処理を終えると、クリアトライ信号Ｃを異常判定回路４に出力し（ステップＳ１３）、ポート出力処理を行う（ステップＳ１４）。なお、ポート出力処理においては、大入賞口等のソレノイドのオン／オフ等を行う。ＣＰＵは、ポート出力処理を終えるとメインルーチンに戻る。
【００４９】
上記実施形態の遊技制御処理のフローチャートでは、４ｍｓに１回実行されるタイマ割込処理において、クリアトライ信号Ｂ及びクリアトライ信号Ｃの出力を行っている。従って、クリアトライ信号Ａは数回出力され、クリアトライ信号Ｂ及びクリアトライ信号Ｃは４ｍｓに１回出力される。しかしながら、クリアトライ信号Ｂ及びクリアトライ信号Ｃが出力された場合、クリアトライ信号Ａ、クリアトライ信号Ｂ及びクリアトライ信号Ｃの順番は、正規の順番であるから、異常判定回路４からクリア信号ＷＤが出力され、ウォッチドッグタイマ３のタイマカウント値が０に戻されることになる。
【００５０】
なお、上述の実施形態においては、ウォッチドッグタイマは、遊技制御装置２対して別装置（外付け）とし、異常判定手段を論理回路で構成してあるが、遊技制御装置２にウォッチドッグタイマが内蔵されているものでもよい。ウォッチドッグタイマ内蔵型の場合、所定区間のプログラムが実行されると、所定のレジスタに値をセットし、正しい順番でレジスタがセットされた場合に限り、内蔵のウォッチドッグタイマのタイマ値をクリアする構成とする。
【００５１】
また、異常判定手段を論理回路（ハードウェア）で構成した利点として、遊技制御処理において分割した各区間毎に信号Ａ、信号Ｂ、信号Ｃを出力するという簡単な処理の加入で済み、異常判定回路では、信号Ａが入力されたか、信号Ｂが入力されたか、信号Ｃが入力されたかを順次受けて異常判定を行うことを簡単な外付け回路で実現することができる。
【００５２】
また、上述の実施形態においては、遊技制御装置２が実行する遊技制御処理において、正常時に行う処理をメインルーチンのループ処理とタイマ割込処理とに分割し、メインルーチンのループ処理と、タイマ割込処理のそれぞれにクリアトライ信号出力処理を設けてあるが、メインルーチンのループ処理を複数に分割（時分割）し、分割したそれぞれの処理にクリアトライ信号出力処理を設ける構成としてもよい。また、タイマ割込処理を時分割し、分割したそれぞれの処理にクリアトライ信号出力処理を設ける構成としてもよい。また、分割した処理の全てにクリアトライ信号出力処理を設ける構成とせず、そのうちの複数の特定の処理にクリアトライ信号出力処理を設ける構成としてもよい。この場合、複数の特定の処理の実行順序が正規であるか否かを判定する構成とする。
【００５３】
また、上記実施形態では、遊技制御装置２から異常判定回路４に対して与える信号Ａ、信号Ｂ、信号Ｃをそれぞれ専用の個別ポートで出力する構成としているが、これに限らず、信号Ａ、信号Ｂ、信号Ｃを識別できる形態であればよい。例えば、信号Ａ、信号Ｂ、信号Ｃを同一ポートで出力する構成の場合、各信号毎で出力レベルを異ならせる形態、各信号毎でシリアルコードを異ならせる形態、各信号毎でパルス幅を異ならせる形態の何れでもよい。
【００５４】
さらに、上記実施形態において、異常判定回路４において、信号Ａが出力される期間、信号Ｂが出力される期間、信号Ｃが出力される期間を判別可能とすれば、例えば、信号Ａがその出力間内に出力されないことを検出することで、早期に遊技制御回路をリセットすることができ、異常を早期に検出して処理異常状態から回避することができる。
【００５５】
【発明の効果】
請求項１に記載の構成によれば、遊技制御装置が実行する遊技制御処理において、実行順序の狂いや処理抜けがある場合、遊技制御装置が、遊技制御処理を複数の区間に分割したそれぞれの区間に設けたクリアトライ信号出力処理のうちのいずれかが抜けることになり、異常判定手段によって複数のクリアトライ信号の順番が正規の順番であるか否かの判定が、正規の順番でないと判定されるので、タイマリセット手段に対してクリア信号を出力せず、タイマリセット手段がリセット信号を出力して遊技制御装置をリセットするので、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定することができ、遊技制御が異常のまま行われることを防止することができる。
【００５６】
請求項２に記載の構成によれば、請求項１に記載の構成が奏する効果に加え、遊技制御処理を、電源投入と共に繰り返し実行するメイン処理と、タイマ割り込みによって所定時間毎にメイン処理を中断して実行するタイマ割込処理とに分割し、メイン処理とタイマ割込処理とのそれぞれに、クリアトライ信号出力処理を少なくとも１つ以上設けたので、メイン処理とタイマ割込処理とが正しい順序で行われていない場合に遊技制御装置がリセットされるので、メイン処理だけでなく、タイマ割込処理においても誤動作検出を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る遊技機（例えば、パチンコ遊技機）に配備された制御系統の要部ブロック図示した要部ブロック図
【図２】異常判定回路の回路図
【図３】正常時における異常判定回路の各信号の推移を示すタイムチャート
【図４】図３のつづき
【図５】クリアトライ信号Ａ、Ｂ、Ｃ及び信号α、β、γによるＥＸＮＯＲゲート８、９、１０の出力及び３入力ＡＮＤゲートの出力を表形式で示す図
【図６】クリアトライ信号Ｂが抜けた異常処理状態時における異常判定回路４の各信号の推移を示すタイムチャート
【図７】遊技制御装置に配備されたＣＰＵが実行する処理のメインルーチンを示すフローチャート
【図８】遊技制御装置に配備されたＣＰＵが実行するタイマ割込処理のフローチャート
【符号の説明】
１ 異常判定装置
２ 遊技制御回路
３ ウォッチドッグタイマ
４ 異常判定回路
５ パワーオンリセット回路
６ 発振回路
７ 分周回路
８ ＥＸＮＯＲゲート
９ ＥＸＮＯＲゲート
１０ ＥＸＮＯＲゲート
１１ ３入力ＡＮＤゲート
１２ Ｄ型フリップフロップ
１３ Ｄ型フリップフロップ
１４ Ｄ型フリップフロップ
１５ Ｄ型フリップフロップ
１６ Ｄ型フリップフロップ
１７ ＮＯＴ回路
１８ ＯＲゲート
１９ ＯＲゲート
２０ ＡＮＤゲート
２１ ＮＯＴ回路
２２ リセット信号ライン
【発明の属する技術分野】
本発明は、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定する遊技機に関する。
【０００２】
【従来の技術】
特開平０１−２０１２８７公報には、パチンコ機を制御する演算処理手段と、演算処理手段のアドレスポートに接続され、アドレスポートから正しいアドレスデータが出力された時に演算処理が正しいことを表す正否信号を発生させるアドレスデコーダと、アドレスデコーダ及び演算処理手段に接続され、アドレスデコーダから正否信号が１０ｍｓより長い時間入力されない時のみ、演算処理手段を初期化するリセット信号を演算処理手段のリセット端子に入力する演算監視手段とを備えたパチンコ機が記載されている。
【０００３】
上記従来のパチンコ機は、パチンコ機の演算処理不良を検出した時にリセット信号を出力し、制御装置をリセットするものであり、アドレスデコーダから出力される正否信号により正常であるか異常であるかを判別している。また、正否信号は単位当りのプログラムが実行される度に発生されるもので、一例として、正否信号の発生間隔は１０ｍｓ以内であることが記載されている。また、演算監視手段は、正否信号が前記１０ｍｓより長い時間入力されなかったときのみ、演算処理手段を初期化させるリセット信号をリセット端子に入力するように構成されている。
【０００４】
しかしながら、上記従来のパチンコ機では、単純にある区間のプログラムの正否を監視するだけなので、演算処理手段が誤動作していても、この区間のプログラムが実行されていれば演算監視手段は正常状態と判定するため、誤動作を続けてしまうという問題がある。特に、上記従来のパチンコ機では、プログラムの実行順序の狂いや処理抜け（本来は実行すべき処理プログラムであるのに、異常発生によって別の処理プログラムにジャンプし、結果として非実行となる）を判定することはできなかった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定することができる遊技機を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の遊技機は、電源投入と共に遊技制御処理を実行する遊技制御装置と、所定期間内に実行される前記遊技制御処理が終了しない場合にリセット信号を出力して前記遊技制御装置をリセットするタイマリセット手段とを備えたものであって、上記課題を解決するために、前記遊技制御処理を複数の区間に分割し、分割したそれぞれの区間においてクリアトライ信号を出力するためのクリアトライ信号出力処理を設けると共に、前記遊技制御装置が、前記分割したそれぞれの区間に設けた前記クリアトライ信号出力処理を実行することによって識別可能に出力される複数のクリアトライ信号を受け取り、受け取った複数のクリアトライ信号の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限って前記タイマリセット手段にクリア信号を与える異常判定手段を設けたことを特徴とする。
【０００７】
請求項２に記載の遊技機は、請求項１に記載のものにおいて、前記遊技制御処理を、電源投入と共に繰り返し実行するメイン処理と、タイマ割り込みによって所定時間毎に前記メイン処理を中断して実行するタイマ割込処理とに分割し、前記メイン処理と前記タイマ割込処理とのそれぞれに、前記クリアトライ信号出力処理を少なくとも１つ以上設けたことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、実施形態の遊技機（例えば、パチンコ遊技機）に配備された制御系統の要部ブロック図である。本装置（以下、異常判定装置という）１は、主として遊技盤に係る遊技制御処理を行う遊技制御装置２と、遊技制御処理が所定期間内（本実施形態では４ｍｓ）に終了しない場合にリセット信号を出力して遊技制御装置２をリセットするタイマリセット手段を構成するウォッチドッグタイマ３と、遊技制御装置２から識別可能に出力される複数のクリアトライ信号（例えば、本実施形態ではＡ、Ｂ、Ｃの３つ）を受け取り、受け取った複数のクリアトライ信号（Ａ、Ｂ、Ｃ）の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限ってウォッチドッグタイマ３にクリア信号ＷＤを与える異常判定手段を構成する異常判定回路４とを備える。
【０００９】
また、遊技機には、電源投入時に遊技制御回路２及び異常判定回路４にリセットパルスを与えるパワーオンリセット回路５と、遊技制御回路２にクロック信号を与える発振回路６と、発振回路６からのクロック信号を分周して異常判定回路４にクロック信号φ１を与える分周回路７と、例えば、液晶表示装置や音声発生のための音制御回路、ランプ／ＬＥＤを発光制御するためのランプ制御回路等のサブＣＰＵとを含む。パワーオンリセット回路５は、電下投入時に電源電圧Ｖｃｃが所定電圧に達するとリセットパルス（ローレベル）を出力する。
【００１０】
遊技制御回路２は、ワンチップマイクロコンピュータにより構成されており、その内部にＣＰＵ（以下、メインＣＰＵという），ＲＡＭ，ＲＯＭを備えている。また、図示していないが、遊技制御回路２は、入出力インタフェースを介して各種制御回路、各種駆動装置及び各種スイッチ等に結ばれている。
【００１１】
遊技制御装置２が実行する遊技制御処理は複数の区間に分割されており、分割されたそれぞれの区間においてクリアトライ信号Ａ、Ｂ、Ｃの順番に出力するためのクリアトライ信号出力処理が設けられている。そして、遊技制御装置２が正常に遊技制御処理を行っていれば、分割したそれぞれの区間に設けたクリアトライ信号出力処理を実行することによって複数のクリアトライ信号Ａ、Ｂ、Ｃが順番に出力される。異常判定回路４は、クリアトライ信号Ａ、Ｂ、Ｃを順に受け取り、受け取った複数のクリアトライ信号の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限ってウォッチドッグタイマ３にクリア信号ＷＤを与える。ウォッチドッグタイマ３は、クリア信号ＷＤが与えられることにより、そのタイマカウント値を０に戻す。
【００１２】
一方、遊技制御装置２が実行する遊技制御処理において、実行順序の狂いや処理抜けによる処理の異常が発生している場合には、クリアトライ信号出力処理の実行順序の狂いやクリアトライ信号出力処理の抜けが発生する。従って、クリアトライ信号Ａ、Ｂ、Ｃが順番に出力されない。例えば、クリアトライ信号Ｂが出力されず、クリアトライ信号Ａ及びＣのみが出力されるといったことが起こる。この場合、異常判定回路４は、受け取ったクリアトライ信号の順番が正規の順番でないと判定する。この結果、異常判定回路４は、ウォッチドッグタイマ３に対してクリア信号ＷＤを与えることはない。従って、ウォッチドッグタイマ３は、クリア信号ＷＤが与えられないことにより、そのタイマカウント値がアップしていき、やがてタイマカウント値が所定値に達する。ウォッチドッグタイマ３は、タイマカウント値が所定値に達すると、リセット信号を出力する。このリセット信号は、遊技制御装置２及び異常判定回路４に入力され、遊技制御装置２及び異常判定回路４がリセットされる。
【００１３】
以下、異常判定回路４について詳細に説明する。図２は、異常判定回路４の回路図である。異常判定回路４の入力側には、遊技制御回路２から出力されるクリアトライ信号Ａ、Ｂ、Ｃにそれぞれに対応する３つのＥＸＮＯＲゲート８，９，１０が設けられ、ＥＸＮＯＲゲート８には、クリアトライ信号Ａと後述のＤ型フリップフロップ１３のＱ出力（信号α）とが入力され、ＥＸＮＯＲゲート９には、クリアトライ信号Ｂと後述のＤ型フリップフロップ１４のＱ出力（信号β）とが入力され、ＥＸＮＯＲゲート１０には、クリアトライ信号Ｃと後述のＤ型フリップフロップ１５のＱ出力（信号γ）とが入力される。
【００１４】
３つのＥＸＮＯＲゲート８、９、１０の出力は、３入力ＡＮＤゲート１１の入力に接続され、３入力ＡＮＤゲート１１の出力は、Ｄ型フリップフロップ１２のＤ端子に接続されている。３入力ＡＮＤゲート１１のＡＮＤ条件が整うのは、クリアトライ信号Ａと信号αの組、クリアトライ信号Ｂと信号βの組、クリアトライ信号Ｃと信号γの組で、各組の信号がハイレベル同士又はローレベル同士となる時となる。
【００１５】
Ｄ型フリップフロップ１２は、４連のＤ型フリップフロップ１３、１４、１５、１６で構成されたシフトレジスタのタイミング信号φ２を生成するもので、図１の分周回路７によって供給されるクロック信号φ１の立ち上りタイミングに応じて、３入力ＡＮＤゲート１１の出力をＱ端子から出力する。Ｄ型フリップフロップ１２のＱ端子出力は、タイミング信号φ２として、４連のＤ型フリップフロップ１３、１４、１５、１６の各ＣＫ端子に入力される。
【００１６】
最前段のＤ型フリップフロップ１３は、初期時に次段のＤ型フリップフロップ１４のＤ端子にハイレベルを与えるためのもので、Ｄ型フリップフロップ１３のＱ端子はＤ型フリップフロップ１４のＤ端子に接続されている。なお、Ｄ型フリップフロップ１３のＱ端子の出力を信号αとして用いる。
【００１７】
Ｄ型フリップフロップ１４は、次段のＤ型フリップフロップ１５のＤ端子にデータを与えるためのもので、Ｄ型フリップフロップ１４のＱ端子はＤ型フリップフロップ１５のＤ端子に接続されている。Ｄ型フリップフロップ１４は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３のＱ端子の出力を自身のＱ端子から出力する。なお、Ｄ型フリップフロップ１４のＱ端子の出力を信号βとして用いる。
【００１８】
Ｄ型フリップフロップ１５は、次段のＤ型フリップフロップ１６のＤ端子にデータを与えるためのもので、Ｄ型フリップフロップ１５のＱ端子はＤ型フリップフロップ１６のＤ端子に接続されている。Ｄ型フリップフロップ１５は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４のＱ端子の出力を自身のＱ端子から出力する。なお、Ｄ型フリップフロップ１４のＱ端子の出力を信号γとして用いる。
【００１９】
Ｄ型フリップフロップ１６は、ウォッチドッグタイマ３にクリア信号ＷＤを与えるためのもので、Ｄ型フリップフロップ１５のＱ端子はウォッチドッグタイマ３に接続されている（図１参照）。Ｄ型フリップフロップ１６は、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１５のＱ端子の出力を自身のＱ端子から出力する。
【００２０】
異常判定回路４のリセット端子Ｒｅｓｅｔには、電源投入時にパワーオンリセット回路５からのリセットパルスが入力される。また、遊技制御回路２から出力されるクリアトライ信号Ｃは、ＮＯＴ回路１７を通じてＯＲゲート１８の一方に入力され、信号γ（Ｄ型フリップフロップ１５のＱ端子出力）は、ＯＲゲート１８の他方に入力される。ＮＯＴ回路１７及びＯＲゲート１８は、異常判定回路４のリセットパルスを生成するためのもので、ＯＲゲート１８の出力は、リセット信号ライン２２に接続されている。
【００２１】
また、最後段のＤ型フリップフロップ１６のＱバー端子（信号ＷＤの否定論理）の出力は、ＯＲゲート１９の一方に入力され、分周回路７（図１）によって供給されるクロック信号φ１は、ＮＯＴ回路２１を通じてＯＲゲート１９の他方に入力される。該ＯＲゲート１９の出力は、ＡＮＤゲート２０の一方に入力され、該ＡＮＤゲート２０の他方は、リセット信号ライン２２（ＯＲゲート１８の出力）に接続されている。そして、ＡＮＤゲート２０の出力は、Ｄ型フリップフロップ１２、１４、１５、１６の各Ｒ端子に接続され、Ｄ型フリップフロップ１２、１４、１５、１６のリセット用（Ｑ端子出力がローレベル）として用いられる。また、ＡＮＤゲート２０の出力は、Ｄ型フリップフロップ１３のＰ端子に接続され、Ｄ型フリップフロップ１３のプリセット用（Ｑ端子出力がハイレベル）として用いられる。なお、ＡＮＤゲート２０の出力を信号Ｒｘと表すことにする。
【００２２】
以上のように構成された異常判定回路４の動作について説明する。まず、遊技制御装置２が正常に遊技制御処理を実行しており、従って、遊技制御装置２からクリアトライ信号Ａ、クリアトライ信号Ｂ、クリアトライ信号Ｃの順に異常判定回路４に入力される正常状態の場合について説明する。
【００２３】
図３乃至図４は、正常時における異常判定回路４の各信号の推移を示すタイムチャートである。また、図５は、クリアトライ信号Ａ、Ｂ、Ｃ及び信号α、β、γによるＥＸＮＯＲゲート８、９、１０の出力及び３入力ＡＮＤゲートの出力を表形式で示す図である。電源投入時、異常判定回路４のリセット端子Ｒｅｓｅｔには、図１のパワーオンリセット回路５からのリセットパルス（ローレベル）が入力され、リセット信号ライン２２がローレベルとなる。従って、ＡＮＤゲート２０の出力（信号Ｒｘ）がローレベルとなる。この結果、Ｄ型フリップフロップ１２、１４、１５、１６の各Ｒ端子がローレベルとなって（各Ｐ端子はＶｃｃが印加されてハイレベル）、Ｄ型フリップフロップ１２、１４、１５、１６がリセットされる（Ｑ端子出力がローレベル）。また同時に、Ｄ型フリップフロップ１３のＰ端子がローレベルとなって（Ｒ端子はＶｃｃが印加されてハイレベル）、Ｄ型フリップフロップ１３がプリセットされる（Ｑ端子出力がハイレベル）。即ち、信号αがハイレベル、信号β及び信号γがローレベル、タイミング信号φ２がローレベル、クリア信号ＷＤがローレベルとなる。なお、電源投入時、遊技制御回路２からのクリアトライ信号Ａ、Ｂ、Ｃは何れもローレベル（出力なし）である。
【００２４】
パワーオンリセット回路５からのリセットパルスが消滅すると、クリアトライ信号Ｃがローレベルであることから、ＮＯＴ回路１７の出力がハイレベル、ＯＲゲート１８の出力がハイレベルであり、リセット信号ライン２２がハイレベルとなる。一方、初期時、最後段のＤ型フリップフロップ１６のＱバー端子（ＷＤバー信号）の出力はハイレベルであり、ＯＲゲート１９の出力がハイレベルであることから、ＡＮＤゲート２０の出力（信号Ｒｘ）がハイレベルとなる。この結果、Ｄ型フリップフロップ１２、１３、１４、１５、１６の各Ｐ端子及びＲ端子がハイレベルとなり、異常判定回路４が起動する（図３の▲１▼の状態）。
【００２５】
また、クリアトライ信号Ａがローレベル、信号αがハイレベルであることから、ＥＸＮＯＲゲート８の出力はローレベルである。クリアトライ信号Ｂがローレベル、信号βがローレベルであることから、ＥＸＮＯＲゲート９の出力はハイレベルである。クリアトライ信号Ｃがローレベル、信号γがローレベルであることから、ＥＸＮＯＲゲート１０の出力はハイレベルである。従って、３入力ＡＮＤゲート１１の出力はローレベルである。
【００２６】
次に、遊技制御回路２からクリアトライ信号Ａ（ハイレベル）が与えられると、信号αがハイレベルであることから、ＥＸＮＯＲゲート８の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲１▼の状態）。
【００２７】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力がローレベルに変化する（信号αがローレベルに転じる）。また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化する（信号βがハイレベルに転じる）。Ｄ型フリップフロップ１５及び１６は、信号β並びに信号γが共にローレベルであったことにより、Ｑ端子の出力は変化せず、ローレベルを維持する（信号γ及びクリア信号ＷＤはローレベル）。
【００２８】
また、信号αがローレベルとなり、かつ信号βがハイレベルとなることにより、ＥＸＮＯＲゲート８の出力はローレベル、ＥＸＮＯＲゲート９の出力はローレベル、ＥＸＮＯＲゲート１０の出力はハイレベルになり、結果、３入力ＡＮＤゲート１１の出力がローレベルに転じる（図３の▲３▼の状態）。
【００２９】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がローレベルに転じる（立ち下る）。次に、遊技制御回路２からのクリアトライ信号Ａがローレベルに切り換えられる。クリアトライ信号Ａがローレベルとなる結果、ＥＸＮＯＲゲート８の出力はハイレベルに変化する。なお、信号αが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ａのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある（図３の▲４▼の状態）。
【００３０】
次に、遊技制御回路２からクリアトライ信号Ｂ（ハイレベル）が与えられると、信号βがハイレベルであることから、ＥＸＮＯＲゲート９の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲５▼の状態）。
【００３１】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２が再びハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力はローレベルを維持する（信号αがローレベル）。また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがローレベルであったことにより、Ｑ端子の出力がローレベルに変化する（信号βがローレベルに転じる）。Ｄ型フリップフロップ１５は、信号βがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化する（信号γがハイレベルに転じる）。Ｄ型フリップフロップ１６は、信号γがローレベルであったことにより、Ｑ端子の出力は変化せず、ローレベルを維持する（クリア信号ＷＤはローレベル）。
【００３２】
また、信号βがローレベルとなり、かつ信号γがハイレベルとなることにより、ＥＸＮＯＲゲート８の出力はハイレベル、ＥＸＮＯＲゲート９の出力はローレベル、ＥＸＮＯＲゲート１０の出力はローレベルになり、結果、３入力ＡＮＤゲート１１の出力がローレベルに転じる（図３の▲６▼の状態）。
【００３３】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２がローレベルに転じる（立ち下る）。次に、遊技制御回路２からのクリアトライ信号Ｂがローレベルに切り換えられる。クリアトライ信号Ｂがローレベルとなる結果、ＥＸＮＯＲゲート９の出力はハイレベルに変化する。なお、信号αと同様、信号βが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ｂのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある（図３の▲７▼の状態）。
【００３４】
次に、遊技制御回路２からクリアトライ信号Ｃ（ハイレベル）が与えられると、信号γがハイレベルであることから、ＥＸＮＯＲゲート１０の出力がハイレベルとなる。従って、ＥＸＮＯＲゲート８、９、１０の各出力がハイレベルとなり、３入力ＡＮＤゲート１１の出力がハイレベルに転じる。また、この結果、Ｄ型フリップフロップ１２のＤ端子がハイレベルとなる（図３の▲８▼の状態）。
【００３５】
次に、Ｄ型フリップフロップ１２は、クロック信号φ１の立ち上りタイミングに応じて３入力ＡＮＤゲート１１の出力をＱ端子から出力する結果、タイミング信号φ２が再びハイレベルに転じる（立ち上る）。タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１３は、Ｄ端子が接地によりローレベルであることにより、Ｑ端子の出力はローレベルを維持するはずであるが、後述するように、信号ＲｘがローレベルとなるためにＰ端子がローレベルとなり、プリセットされるので、Ｑ端子の出力はハイレベルに転じる（信号αがハイレベル）。
【００３６】
また、タイミング信号φ２の立ち上りタイミングに応じて、Ｄ型フリップフロップ１４は、Ｄ端子の信号αがローレベルであったことにより、Ｑ端子の出力はローレベルを維持する（信号βがローレベル）。Ｄ型フリップフロップ１５は、信号βがローレベルであったことにより、Ｑ端子の出力がローレベルに変化する（信号γがローレベルに転じる）。Ｄ型フリップフロップ１６は、信号γがハイレベルであったことにより、Ｑ端子の出力がハイレベルに変化すると共に（クリア信号ＷＤがハイレベルに転じる）、Ｑバー端子の出力がローレベルに変化する（ＷＤバー信号がローレベルに転じる）。
【００３７】
このとき、クリアトライ信号Ｃはハイレベルであり、従ってＮＯＴ回路１７の出力がローレベルであり、信号γがローレベルに転じることにより、ＯＲゲート１８の出力がローレベルに転じ、リセット信号ライン２２がローレベルとなる。また、ＷＤバー信号がローレベルに転じるタイミングと、タイミング信号φバー（ＮＯＴ回路２１の出力）のローレベルタイミングが同期し、ＯＲゲート１９の出力がローレベルに転じる。この結果、ＡＮＤゲート２０の出力である信号Ｒｘがローレベルに転じる。この結果、Ｄ型フリップフロップ１２、１４、１５、１６がリセットされると共に、Ｄ型フリップフロップ１３がプリセットされる（図３の▲９▼の状態）。
【００３８】
なお、クリア信号ＷＤがハイレベルに転じることにより、ウォッチドッグタイマ３のタイマカウント値が０に戻される。また、Ｄ型フリップフロップ１６は、信号Ｒｘがローレベルに転じることによりリセットされるので、Ｑ端子の出力が即時にローレベルに転じる（クリア信号ＷＤがローレベルに転じる）。なお、クリア信号ＷＤのパルス幅は、回路素子の遅延等により構成される。クリア信号ＷＤのパルス幅を調整する場合、信号Ｒｘのラインに遅延用のバッファ１又は２個を直列に設ける。
【００３９】
Ｄ型フリップフロップ１６がリセットされることにより、ＷＤバー信号がハイレベルに転じる。従って、ＯＲゲート１９の出力がハイレベルに転じる。次に、遊技制御回路２からのクリアトライ信号Ｃがローレベルに切り換えられる。クリアトライ信号Ｃがローレベルとなる結果、ＮＯＴ回路１７の出力がハイレベルに転じ、ＯＲゲート１８の出力がハイレベルに転じ、リセット信号ライン２２がハイレベルとなる。結果、ＡＮＤゲート２０の出力（信号Ｒｘ）がハイレベルに戻る（図３のマル10の状態）。
【００４０】
なお、信号γが変化する契機は、タイミング信号φ２の立ち上りタイミングであり、タイミング信号φ２が変化するタイミングは、クロック信号φ１の立ち上りタイミングであることから、クリアトライ信号Ｃのパルス幅（ハイレベル）は、クロック信号φ１の1周期よりも長くしてある。
【００４１】
次に、遊技制御装置２が実行する遊技制御処理において、実行順序の狂いや処理抜けによる処理の異常が発生している異常処理状態の場合について説明する。例えば、クリアトライ信号出力処理の抜けが発生し、クリアトライ信号Ｂが出力されず、クリアトライ信号Ａ及びＣのみが出力される場合を例として説明する。
【００４２】
図６は、クリアトライ信号Ｂが抜けた異常処理状態時における異常判定回路４の各信号の推移を示すタイムチャートである。この場合、先に述べたように、遊技制御装置２からクリアトライ信号Ａが与えられたことにより、Ｄ型フリップフロップ１４のＱ端子の出力（信号β）がハイレベルとなる。しかしながら、クリアトライ信号Ｂは与えられないため、ＥＸＮＯＲゲート９の出力はローレベルを維持する。従って、３入力ＡＮＤゲート１１の出力は、ローレベルのまま変化しない。なお、遊技制御装置２からクリアトライ信号Ｃが与えられた場合も、この状態は変わらない。
【００４３】
また、３入力ＡＮＤゲート１１の出力がローレベルのまま変化しないために、Ｄ型フリップフロップ１２のＤ端子がローレベルのままとなり、クロック信号φ１の立ち上りタイミングに応じたＤ型フリップフロップ１２のＱ端子の出力（タイミング信号φ２）は、ローレベルのままとなる。従って、Ｄ型フリップフロップ１３〜１６に対してタイミング信号φ２の立ち上りが与えられないため、Ｄ型フリップフロップ１３〜１６のＱ端子の出力は変化しない。この結果、最後段のＤ型フリップフロップ１６からクリア信号ＷＤ（ハイレベル）がウォッチドッグタイマ３に出力されることはない。従って、ウォッチドッグタイマ３は、クリア信号ＷＤが与えられないことにより、そのタイマカウント値がアップしていき、タイマカウント値が所定値に達した時点でリセット信号を出力する。該リセット信号により、遊技制御装置２及び異常判定回路４がリセットされる。
【００４４】
以上の説明から理解されるように、クリアトライ信号Ａ、Ｂ、Ｃが正規の順番に与えられた場合に限り、異常判定回路４からクリア信号ＷＤ（ハイレベル）が出力される。即ち、クリアトライ信号Ａ、Ｂ、Ｃのうちの何れか１つが抜けると、異常判定回路４からクリア信号ＷＤ（ハイレベル）が出力されず、ウォッチドッグタイマ３がタイムアップしてリセットを遊技制御装置２及び異常判定回路４にかけることになる。
【００４５】
図７乃至図８は、遊技制御装置２に配備されたＣＰＵが実行する遊技制御処理を示しており、図８は、遊技制御装置２に配備されたＣＰＵが実行する処理のメインルーチンを示すフローチャートであり、図９は、遊技制御装置２に配備されたＣＰＵが実行するタイマ割込処理のフローチャートである。
【００４６】
電源投入時、ＣＰＵは、まず、初期設定を行う（ステップＳ０１）。初期設定は、ＣＰＵやＩ／Ｏポート等の初期設定を行う。次いで、チェックサム算出を行い（ステップＳ０２）、ステップＳ０２で求めたサム値が電源断時に算出した値と同じであるか否かを判定する（ステップＳ０３）。なお、ステップＳ０２で求めたサム値が電源断時に算出した値と同じである場合には、バックアップしたデータに基いて復電処理を行い（ステップＳ０７）、復電処理を終えると電源断前の処理に戻る。
【００４７】
一方、ステップＳ０２で求めたサム値が電源断時に算出した値と同じでない場合には、ステップＳ０４に進み、ＲＡＭの初期化を行う。通常の電源投入時では、サム値が電源断時に算出した値と同じでないと判定され、ステップＳ０４に進む。ＣＰＵは、ＲＡＭの初期化を終えると、クリアトライ信号Ａを異常判定回路４に出力し（ステップＳ０５）、非当落乱数更新処理を行う（ステップＳ０６）。なお、非当落乱数更新処理においては、図柄決定用乱数等の更新と大当り判定用乱数の初期値の更新を行う。ＣＰＵは、ステップＳ０６の非当落乱数更新処理を終えるとステップＳ０５に戻り、以下、タイマ割込みが発生するまでの間、ステップＳ０５及びステップＳ０６を繰り返し実行する。
【００４８】
図９に示すタイマ割込処理は、遊技制御装置２の内蔵タイマで設定された割込みタイミングによってタイマ割込みが発生し、実行される処理である。実施形態の場合、タイマ割込処理は４ｍｓに１回実行される。ＣＰＵは、タイマ割込処理を開始すると、まず、クリアトライ信号Ｂを異常判定回路４に出力する（ステップＳ１０）。次いで、スイッチ入力処理を行い、例えば、始動口等の入賞を検出する（ステップＳ１１）。次いで、主要動作処理を行う（ステップＳ１２）。主要動作処理では、例えば、サブＣＰＵに対するコマンド作成、サブＣＰＵに対するコマンド送信、大当り判定用乱数の更新を行う。ＣＰＵは、主要動作処理を終えると、クリアトライ信号Ｃを異常判定回路４に出力し（ステップＳ１３）、ポート出力処理を行う（ステップＳ１４）。なお、ポート出力処理においては、大入賞口等のソレノイドのオン／オフ等を行う。ＣＰＵは、ポート出力処理を終えるとメインルーチンに戻る。
【００４９】
上記実施形態の遊技制御処理のフローチャートでは、４ｍｓに１回実行されるタイマ割込処理において、クリアトライ信号Ｂ及びクリアトライ信号Ｃの出力を行っている。従って、クリアトライ信号Ａは数回出力され、クリアトライ信号Ｂ及びクリアトライ信号Ｃは４ｍｓに１回出力される。しかしながら、クリアトライ信号Ｂ及びクリアトライ信号Ｃが出力された場合、クリアトライ信号Ａ、クリアトライ信号Ｂ及びクリアトライ信号Ｃの順番は、正規の順番であるから、異常判定回路４からクリア信号ＷＤが出力され、ウォッチドッグタイマ３のタイマカウント値が０に戻されることになる。
【００５０】
なお、上述の実施形態においては、ウォッチドッグタイマは、遊技制御装置２対して別装置（外付け）とし、異常判定手段を論理回路で構成してあるが、遊技制御装置２にウォッチドッグタイマが内蔵されているものでもよい。ウォッチドッグタイマ内蔵型の場合、所定区間のプログラムが実行されると、所定のレジスタに値をセットし、正しい順番でレジスタがセットされた場合に限り、内蔵のウォッチドッグタイマのタイマ値をクリアする構成とする。
【００５１】
また、異常判定手段を論理回路（ハードウェア）で構成した利点として、遊技制御処理において分割した各区間毎に信号Ａ、信号Ｂ、信号Ｃを出力するという簡単な処理の加入で済み、異常判定回路では、信号Ａが入力されたか、信号Ｂが入力されたか、信号Ｃが入力されたかを順次受けて異常判定を行うことを簡単な外付け回路で実現することができる。
【００５２】
また、上述の実施形態においては、遊技制御装置２が実行する遊技制御処理において、正常時に行う処理をメインルーチンのループ処理とタイマ割込処理とに分割し、メインルーチンのループ処理と、タイマ割込処理のそれぞれにクリアトライ信号出力処理を設けてあるが、メインルーチンのループ処理を複数に分割（時分割）し、分割したそれぞれの処理にクリアトライ信号出力処理を設ける構成としてもよい。また、タイマ割込処理を時分割し、分割したそれぞれの処理にクリアトライ信号出力処理を設ける構成としてもよい。また、分割した処理の全てにクリアトライ信号出力処理を設ける構成とせず、そのうちの複数の特定の処理にクリアトライ信号出力処理を設ける構成としてもよい。この場合、複数の特定の処理の実行順序が正規であるか否かを判定する構成とする。
【００５３】
また、上記実施形態では、遊技制御装置２から異常判定回路４に対して与える信号Ａ、信号Ｂ、信号Ｃをそれぞれ専用の個別ポートで出力する構成としているが、これに限らず、信号Ａ、信号Ｂ、信号Ｃを識別できる形態であればよい。例えば、信号Ａ、信号Ｂ、信号Ｃを同一ポートで出力する構成の場合、各信号毎で出力レベルを異ならせる形態、各信号毎でシリアルコードを異ならせる形態、各信号毎でパルス幅を異ならせる形態の何れでもよい。
【００５４】
さらに、上記実施形態において、異常判定回路４において、信号Ａが出力される期間、信号Ｂが出力される期間、信号Ｃが出力される期間を判別可能とすれば、例えば、信号Ａがその出力間内に出力されないことを検出することで、早期に遊技制御回路をリセットすることができ、異常を早期に検出して処理異常状態から回避することができる。
【００５５】
【発明の効果】
請求項１に記載の構成によれば、遊技制御装置が実行する遊技制御処理において、実行順序の狂いや処理抜けがある場合、遊技制御装置が、遊技制御処理を複数の区間に分割したそれぞれの区間に設けたクリアトライ信号出力処理のうちのいずれかが抜けることになり、異常判定手段によって複数のクリアトライ信号の順番が正規の順番であるか否かの判定が、正規の順番でないと判定されるので、タイマリセット手段に対してクリア信号を出力せず、タイマリセット手段がリセット信号を出力して遊技制御装置をリセットするので、遊技制御処理の実行順序の狂いや処理抜けによる処理の異常を判定することができ、遊技制御が異常のまま行われることを防止することができる。
【００５６】
請求項２に記載の構成によれば、請求項１に記載の構成が奏する効果に加え、遊技制御処理を、電源投入と共に繰り返し実行するメイン処理と、タイマ割り込みによって所定時間毎にメイン処理を中断して実行するタイマ割込処理とに分割し、メイン処理とタイマ割込処理とのそれぞれに、クリアトライ信号出力処理を少なくとも１つ以上設けたので、メイン処理とタイマ割込処理とが正しい順序で行われていない場合に遊技制御装置がリセットされるので、メイン処理だけでなく、タイマ割込処理においても誤動作検出を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る遊技機（例えば、パチンコ遊技機）に配備された制御系統の要部ブロック図示した要部ブロック図
【図２】異常判定回路の回路図
【図３】正常時における異常判定回路の各信号の推移を示すタイムチャート
【図４】図３のつづき
【図５】クリアトライ信号Ａ、Ｂ、Ｃ及び信号α、β、γによるＥＸＮＯＲゲート８、９、１０の出力及び３入力ＡＮＤゲートの出力を表形式で示す図
【図６】クリアトライ信号Ｂが抜けた異常処理状態時における異常判定回路４の各信号の推移を示すタイムチャート
【図７】遊技制御装置に配備されたＣＰＵが実行する処理のメインルーチンを示すフローチャート
【図８】遊技制御装置に配備されたＣＰＵが実行するタイマ割込処理のフローチャート
【符号の説明】
１ 異常判定装置
２ 遊技制御回路
３ ウォッチドッグタイマ
４ 異常判定回路
５ パワーオンリセット回路
６ 発振回路
７ 分周回路
８ ＥＸＮＯＲゲート
９ ＥＸＮＯＲゲート
１０ ＥＸＮＯＲゲート
１１ ３入力ＡＮＤゲート
１２ Ｄ型フリップフロップ
１３ Ｄ型フリップフロップ
１４ Ｄ型フリップフロップ
１５ Ｄ型フリップフロップ
１６ Ｄ型フリップフロップ
１７ ＮＯＴ回路
１８ ＯＲゲート
１９ ＯＲゲート
２０ ＡＮＤゲート
２１ ＮＯＴ回路
２２ リセット信号ライン
Claims (2)
- 電源投入と共に遊技制御処理を実行する遊技制御装置と、所定期間内に実行される前記遊技制御処理が終了しない場合にリセット信号を出力して前記遊技制御装置をリセットするタイマリセット手段とを備えた遊技機において、前記遊技制御処理を複数の区間に分割し、分割したそれぞれの区間においてクリアトライ信号を出力するためのクリアトライ信号出力処理を設けると共に、前記遊技制御装置が、前記分割したそれぞれの区間に設けた前記クリアトライ信号出力処理を実行することによって識別可能に出力される複数のクリアトライ信号を受け取り、受け取った複数のクリアトライ信号の順番が正規の順番であるか否かを判定すると共に、正規の順番であると判定した場合に限って前記タイマリセット手段にクリア信号を与える異常判定手段を設けたことを特徴とする遊技機。
- 前記遊技制御処理を、電源投入と共に繰り返し実行するメイン処理と、タイマ割り込みによって所定時間毎に前記メイン処理を中断して実行するタイマ割込処理とに分割し、前記メイン処理と前記タイマ割込処理とのそれぞれに、前記クリアトライ信号出力処理を少なくとも１つ以上設けたことを特徴とする請求項１に記載の遊技機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002010633A JP4178210B2 (ja) | 2002-01-18 | 2002-01-18 | 遊技機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002010633A JP4178210B2 (ja) | 2002-01-18 | 2002-01-18 | 遊技機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003210800A JP2003210800A (ja) | 2003-07-29 |
| JP4178210B2 true JP4178210B2 (ja) | 2008-11-12 |
Family
ID=27648318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002010633A Expired - Lifetime JP4178210B2 (ja) | 2002-01-18 | 2002-01-18 | 遊技機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4178210B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4587439B2 (ja) * | 2004-01-09 | 2010-11-24 | サミー株式会社 | 遊技機 |
| JP4577761B2 (ja) * | 2004-08-06 | 2010-11-10 | サミー株式会社 | 遊技機 |
| JP4577762B2 (ja) * | 2004-08-06 | 2010-11-10 | サミー株式会社 | 遊技機 |
| JP4582536B2 (ja) * | 2004-08-06 | 2010-11-17 | サミー株式会社 | 遊技機 |
| JP2008142204A (ja) * | 2006-12-07 | 2008-06-26 | Olympia:Kk | 遊技機及び遊技機における乱数発生方法並びにプログラム |
| JP2008284061A (ja) * | 2007-05-16 | 2008-11-27 | Daito Giken:Kk | 遊技台 |
| JP2008295870A (ja) * | 2007-06-01 | 2008-12-11 | Daito Giken:Kk | 遊技台 |
| JP5238951B2 (ja) * | 2007-12-11 | 2013-07-17 | 株式会社大一商会 | 遊技機 |
| JP2009201839A (ja) * | 2008-02-29 | 2009-09-10 | Daito Giken:Kk | 遊技台 |
| JP2014073360A (ja) * | 2013-09-12 | 2014-04-24 | Sammy Corp | ぱちんこ遊技機 |
-
2002
- 2002-01-18 JP JP2002010633A patent/JP4178210B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003210800A (ja) | 2003-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5238952B2 (ja) | 遊技機 | |
| JP4264593B2 (ja) | 遊技機 | |
| JP4178210B2 (ja) | 遊技機 | |
| US20060053349A1 (en) | Microcomputer with watchdog timer generating internal and external reset signals | |
| JP2004337245A (ja) | 遊技機 | |
| JP2007236980A (ja) | 遊技機 | |
| JPH0876873A (ja) | マイクロコンピュータの駆動装置 | |
| US20050223301A1 (en) | Circuit for detection of internal microprocessor watchdog device execution and method for resetting microprocessor system | |
| JP4249358B2 (ja) | 遊技機 | |
| JP5238951B2 (ja) | 遊技機 | |
| JP4191351B2 (ja) | 遊技機 | |
| US7055051B2 (en) | Clock switch device and microcontroller for selecting one of a plurality of clocks based on signal levels | |
| JP4023767B2 (ja) | 遊技機 | |
| JP2002041493A (ja) | マイクロコンピュータ | |
| JPH07334392A (ja) | リセット装置及び異常動作検出装置 | |
| JP4744591B2 (ja) | 遊技機 | |
| JPH1021101A (ja) | マイクロコンピュータ装置 | |
| JP2002224400A (ja) | 遊技機 | |
| JP2009061347A (ja) | 遊技機 | |
| JP2009061344A (ja) | 遊技機 | |
| JP2009061345A (ja) | 遊技機 | |
| JP2009061348A (ja) | 遊技機 | |
| JP2001286642A (ja) | 遊技機の制御装置 | |
| JP4877860B2 (ja) | 遊技機 | |
| JP4744575B2 (ja) | 遊技機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080604 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080729 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4178210 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140905 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140905 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140905 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |