JP4264593B2 - 遊技機 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、上位制御装置と、この上位制御装置によって制御される下位制御装置とを有する遊技機に関する。
【０００２】
【従来の技術】
例えば、パチンコ機等の遊技機では、上位制御装置と、この上位制御装置によって制御される下位制御装置が設けられる。上位制御装置は下位制御装置にコマンドを出力し、下位制御装置は上位制御装置からのコマンドに応じて遊技処理を行う。上位制御装置は、下位制御装置がコマンドで指定した処理を行っているものとして所定の処理を行う。例えば、遊技機の一種であるパチンコ機では、上位制御装置としての表示制御装置は、下位制御装置としてのランプ制御装置にコマンドを出力する。表示制御装置は、サブ制御装置からのコマンドに応じた画像を画像表示装置に表示する。サブ制御装置は、コマンドで指定した画像が画像表示装置に表示されているものとして、所定の処理（例えば、ランプの点灯処理，スピーカからの効果音の出力処理等）を行う。
【０００３】
【特許文献１】
特開２００１−１２０７３２号公報
【０００４】
【発明が解決しようとする課題】
ところで、上述した遊技機の上位制御装置と下位制御装置には、通常、遊技情報を記憶する記憶手段（例えば、ＲＡＭ等）が設けられる。記憶手段に記憶されている遊技情報は遊技結果に応じて随時更新され、各制御装置は記憶手段に記憶されている遊技情報に基づいて処理を行う。記憶手段に記憶されている遊技情報は、記憶手段に印加される電圧が正常動作電圧未満となると正常に保持されないことがある。このため、従来のバックアップ機能（すなわち、電源断時に記憶手段の遊技情報を保持する機能）が設けられていない制御装置では、電源断中に記憶手段に記憶されている遊技情報が破壊されたとして、電源復旧時においては記憶手段の遊技情報をクリアし、初期状態から処理を再開するようになっていた。例えば、上述したパチンコ機の表示制御装置とランプ制御装置では、電源復旧時にＲＡＭの遊技情報がクリアされて初期状態から処理が開始されるため、電源断前に表示されていた画像が継続して表示されることはなく、その他の表示（例えば、「停電復帰中」等の表示）が行なわれるようになっていた。
【０００５】
本発明は上述した実情に鑑みなされたものであり、その目的は、バックアップ機能を有さない制御装置においても、可能な範囲内で電源断前の処理を再開することが可能となる遊技機を提供することである。
【０００６】
【課題を解決するための手段と作用と効果】
上記課題を解決するために本願発明に係る遊技機は、上位制御装置と、その上位制御装置によって制御される下位制御装置とを有する。各制御装置には、遊技情報を記憶する記憶手段が設けられる一方で、電源断時に記憶手段の遊技情報を保持するバックアップ機能が設けられていない。
そして、上位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がないかを判定する異常判定手段を有する。異常判定手段によって異常がないと判定されたときはその遊技情報を用いて電源断前の処理を再開する一方で、異常があると判定されたときはその遊技情報をクリアして初期状態から処理を開始すると共に下位制御装置にクリア信号を出力する。
一方、下位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がなく、かつ、上位制御装置からのクリア信号を受信していないときは、記憶手段に記憶されている遊技情報を用いて電源断前の処理を再開する。
この遊技機では、両制御装置は、電源投入または電源復旧時において記憶手段に記憶されている遊技情報に異常がないと、その遊技情報を用いて電源断前の処理を再開するようになっている。例えば、外部電源から遊技機に供給される電源が瞬間的に遮断された場合（いわゆる瞬停の場合）は、記憶手段に供給される電圧が正常動作電圧未満となる前に電源が復旧している可能性があり、記憶手段に記憶されている遊技情報も正常である可能性がある。したがって、両制御装置は、電源復旧時に記憶手段に記憶されている遊技情報に異常がなければ、この遊技情報を用いて電源断前の処理を再開するようになっている。このため、バックアップ機能を有しない制御装置であっても所定条件下で電源断前の処理が再開されることとなる。
また、上位制御装置は、その記憶手段に記憶されている遊技情報に異常がないと電源断前の処理を再開するが、下位制御装置は、その記憶手段に記憶されている遊技情報に異常がなく、かつ、クリア信号を受信していないとき（すなわち、上位制御装置が電源断前の処理を再開するとき）に、電源断前の処理を再開する。したがって、下位制御装置のみが電源断前の処理を再開することはなく、下位制御装置は上位制御装置が電源前の処理を再開するときにのみ電源断前の処理を再開する。
【０００７】
ここで、上記「遊技情報」とは、制御装置が処理を行う際に必要となる情報をいう。したがって、上位制御装置が処理を行うときに必要となる情報（上位制御装置の記憶手段に記憶される遊技情報）と、下位制御装置が処理を行うときに必要となる情報（下位制御装置の記憶手段に記憶される遊技情報）とは、異なる情報となってもよいし、同一の情報となってもよい。
なお、上記遊技機には、上位制御装置のさらに上位に制御装置が設けられていてもよい。また、上位制御装置のさらに上位に設けられる制御装置は、バックアップ機能が設けられていてもよいし、バックアップ機能が設けられていなくてもよい。
【０００８】
また、下位制御装置は正常に処理が行われていると上位制御装置に作動中信号を出力し、上位制御装置は下位制御装置からの作動中信号を受信するとクリア信号の出力を停止することが好ましい。
このような構成によると、下位制御装置が正常に処理を開始するまで上位制御装置からクリア信号が出力され続けるため、下位制御装置がクリア信号を受信する前にその出力が停止されてしまうことを防止することができる。
なお、上位制御装置からクリア信号を出力するタイミングは、下位制御装置がクリア信号を確認するタイミングより前に行われるように構成されていることが好ましい。例えば、上位制御装置は電源復旧と同時にクリア信号を出力するようにし、下位制御装置は電源復旧から所定時間だけ待機してからクリア信号を確認するようにすればよい。これによって、下位制御装置によるクリア信号の受信ミスを防止することができる。
【０００９】
なお、前記作動中信号は１ビットのパルス信号であり、下位制御装置は所定の処理を周期的に繰り返し行うとともに、その処理サイクルに合わせて作動中信号の出力レベルを切替えることでパルス信号としていることが好ましい。このような構成によると、簡易な処理で作動中信号を出力することができる。
また、前記作動中信号の出力レベルの切替えは処理サイクルの先頭で行なわれることが好ましい。このような構成では、サイクルタイムカウンタ等によって処理サイクルを一定周期とすることで、作動中信号の出力周期を略一定とすることが可能となる。
なお、上述した処理で作動中信号を出力することは、下位制御装置が表示装置に画像を表示するための処理を行う制御装置である場合に効果的である。表示装置に画像を表示するための処理を行う制御装置は、画像表示のための処理に高速性が要求され、作動中信号の出力を簡易な処理で行ないたいという要求が強いためである。
【００１０】
さらに、上位制御装置は下位制御装置に複数ビットからなるコマンドを出力し、下位制御装置は上位制御装置からのコマンドに基づいて処理を行う一方、上位制御装置への複数ビットからなるコマンドの出力が禁止されていることが好ましい。
かかる場合に、前記クリア信号は記憶手段のデータをクリアするか否かを示す１ビットの状態信号であり、上位制御装置は、クリア信号をＯＮレベルとすることでクリア信号を出力し、クリア信号をＯＦＦレベルとすることでクリア信号の出力を停止することが好ましい。このような構成では、クリア信号をコマンドによらず１ビットの状態信号として出力するため、下位制御装置ではコマンドの解析処理等が不要となり、下位制御装置の負担を小さくすることができる。
【００１１】
【発明の実施の形態】
上記各請求項に記載の遊技機は、下記に示す形態で好適に実施することができる。
（形態１） 請求項に記載の遊技機はパチンコ機である。このパチンコ機には、上位制御装置としてサブ制御基板が設けられ、下位制御装置として表示制御基板が設けられる。
（形態２） 形態１に記載の遊技機において、サブ制御基板がクリア信号を出力するタイミングは、表示制御基板がクリア信号の状態を確認するタイミングより前となるように構成されている。
（形態３） 形態２に記載の遊技機において、サブ制御基板が電源リセットされてから定常処理に移行するタイミングは、表示制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
（形態４） 形態１に記載の遊技機において、サブ制御基板のさらに上位制御装置としてメイン制御基板が設けられる。メイン制御基板は、電源断時に記憶手段（ＲＡＭ）の情報を保存するバックアップ機能を有し、電源復旧時に保存した情報を用いて電源断時に中断された処理を再開する。
（形態５） 形態４に記載の遊技機において、メイン制御基板が電源リセットされてから定常処理に移行するタイミングは、他の制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
【００１２】
【実施例】
以下、本発明を具現化した一実施例に係るパチンコ機について図面を参照して説明する。図１は、本実施例に係るパチンコ機の外観を示す正面図である。図１に示すように、パチンコ機には、上皿９３、下皿２１、ハンドル２０、スピーカ２８、ランプ３４、遊技盤１４が設けられている。上皿９３は賞球の受け皿であり、下皿２１は上皿９３が賞球でオーバーフローしたときに賞球を貯留する受け皿である。ハンドル２０は、遊技者がパチンコ遊技を行う際に操作する部材である。スピーカ２８は遊技状態に応じて効果音等を発生し、ランプ３４は遊技状態に応じて点灯する。
【００１３】
遊技盤１４には、その中央に図柄表示装置１５が配設され、その下方には第１種始動口２５と大入賞口２６が設けられている。
第１種始動口２５には、始動口センサ４１が設けられている。第１種始動口２５にパチンコ球が入賞すると、始動口センサ４１がそのパチンコ球を検出し、図柄表示装置１５が図柄変動表示を開始する。また、第１種始動口２５にパチンコ球が入賞すると、上皿９３に賞球が払出される。
大入賞口２６には、開閉蓋２７と、開閉蓋２７を開閉駆動するソレノイド４０が備えられている。開閉蓋２７は、後述する図柄変動が所定の図柄の組合せで停止すると所定時間（本実施例では、３０秒を上限として入賞球を１０個検出する期間）開放される（以下、開閉蓋２７が開放される状態を大当り状態という）。開閉蓋２７が開放されると、大入賞口２６にパチンコ球が入賞可能な状態となり、大入賞口２６にパチンコ球が入賞すると上皿９３に賞球が払出される。また、大入賞口２６内には、Ｖゾーン（図示省略）が設けられ、このＶゾーンにはＶゾーンセンサ（図示省略）が設けられている。Ｖゾーンにパチンコ球が入賞すると、Ｖゾーンセンサがそのパチンコ球を検出し、これに基づいて開閉蓋２７が所定回数（最大１６回）開放される。
【００１４】
図柄表示装置１５は、液晶表示器からなる図柄表示器２３を有する。図柄表示器２３には、３つの特別図柄、すなわち、画面左側に左特別図柄（以下、単に左図柄という）が、画面中央に中特別図柄（以下、単に中図柄という）が、画面右側に右特別図柄（以下、単に右図柄という）が表示される。本実施例においては、左図柄、中図柄、右図柄には０〜９の数字が用いられ、これらの図柄は、上述した第１種始動口２５にパチンコ球が入賞すると変動を開始する。変動を開始した特別図柄は、所定時間経過後に左図柄、右図柄、中図柄の順に変動を停止する。変動停止時の図柄の組合せが所定の組合せ（本実施例では、７・７・７等のゾロ目）となると、上述した大入賞口２６の開閉蓋２７が開放される。
本実施例では、変動停止時の図柄の組合せが奇数のゾロ目（例えば、１・１・１や３・３・３等）で大当りとなった場合、大当りとなる確率の高い高確率状態（いわゆる、確変状態）となる。高確率状態では、大当りとなる確率が高くなると同時に、図柄表示器２３に表示される図柄変動は変動時間が短い変動パターンが優先的に選択されるようになる（いわゆる、時間短縮状態）。したがって、高確率状態となると、時間短縮によって図柄表示器２３に多くの図柄変動が表示され、かつ、各図柄変動が大当りとなる確率が高くされるため、遊技者にとって有利な遊技状態となる。
【００１５】
次に、本実施例のパチンコ機の制御系の構成について説明する。図２は本実施例のパチンコ機の制御系の構成を示すブロック図である。図２に示すように、本実施例のパチンコ機には、メイン制御基板６２、サブ制御基板７０、表示制御基板７８、払出制御基板５２および発射制御基板８８が設けられる。
【００１６】
メイン制御基板６２は、パチンコ遊技を統括的に制御する制御装置である。メイン制御基板６２には、パチンコ遊技に関る統括的な制御を行うための処理実行手段としてメインＣＰＵ６４を備える。メインＣＰＵ６４は、ＲＯＭ６６、ＲＡＭ６８を備える。ＲＯＭ６６には、パチンコ遊技全体に関る遊技制御プログラムや、遊技制御プログラムの実行に必要となる予め設定されたデータが格納されている。ＲＡＭ６８は、随時読み出しおよび書き込みが可能な記憶手段であって、メインＣＰＵ６４が遊技制御プログラムを実行する際に各種データや入出力信号が格納される。
メイン制御基板６２には、その他にも入出力ポートＬＳＩ、トランジスタ、各種ロジックＩＣ等から構成される入出力インターフェース回路（図示省略）が設けられる。メインＣＰＵ６４には、入出力インターフェース回路を介して各種検出器（例えば、始動口センサ４１）から出力される検出信号が入力する。また、メインＣＰＵ６４は、入出力インターフェース回路を介して各種駆動装置（例えば、ソレノイド４０）に対して制御出力を行う。また、メイン制御基板６２は、サブ制御基板７０および払出制御基板５２に接続され、これらの制御基板７０，５２とデータ通信を行う。なお、メイン制御基板６２とサブ制御基板７０とは、メイン制御基板６２からサブ制御基板７０への一方向にのみデータ通信（すなわち、コマンド通信）が可能に接続されている。同様に、メイン制御基板６２と払出制御基板５２とは、メイン制御基板６２から払出制御基板５２への一方向にのみデータ通信が可能に接続されている。
【００１７】
サブ制御基板７０は、メイン制御基板６２から送信されたコマンドに基づいてランプ３４の点灯、点滅等のランプ制御、スピーカ２８から効果音を出力する音声制御、メイン制御基板６２から送信されたコマンドの受信及び表示制御基板７８に対するコマンドの送信を行う制御装置である。サブ制御基板７０には、処理実行手段としてサブＣＰＵ７２が装備される。サブＣＰＵ７２にも、ＲＯＭ７４、ＲＡＭ７６が設けられる。ＲＯＭ７４には、サブＣＰＵ７２が上述した各種制御を実行するための制御プログラムや、これら制御プログラムの実行に必要となる予め設定されたデータが格納されている。ＲＡＭ７６は、随時読み出しおよび書き込みが可能な記憶手段であり、サブＣＰＵ７２が上記制御プログラムを実行する際に各種データや入出力信号が格納される。
サブ制御基板７０には、その他にもメイン制御基板６２と同様に出力インターフェース回路（図示省略）が設けられる。サブＣＰＵ７２には、出力インターフェース回路を介してランプ３４やスピーカ２８が接続されている。また、サブ制御基板７０は、メイン制御基板６２および表示制御基板７８に接続される。なお、サブ制御基板７０と表示制御基板７８とは、サブ制御基板７０から表示制御基板７８への一方向にのみデータ通信可能に接続されている。
上記サブＣＰＵ７２は、メイン制御基板６２からのコマンドを受信した場合に、受信したコマンドがランプ制御や音声制御に関するコマンドであるときは、このコマンドに従ってランプ３４を点灯駆動すると共にスピーカ２８から効果音等を発生させ、一方、受信したコマンドがランプ制御や音声制御に関係しないとき（すなわち、図柄表示器２３の表示制御に関するコマンドのとき）は、このコマンドをそのまま表示制御基板７８に送信する。
【００１８】
表示制御基板７８は、サブ制御基板７０から送信されたコマンドを受けて図柄表示器２３に遊技画像（例えば、特別図柄の図柄変動）を表示する制御装置である。表示制御基板７８にも処理実行手段として表示ＣＰＵ８０や、ＶＤＰ８６（ビデオ・ディスプレイ・プロセッサ）が装備される。表示ＣＰＵ８０は、ＲＯＭ８２、ＲＡＭ８４を備える。ＲＯＭ８２には、図柄表示器２３に遊技画像を表示するための制御プログラム等が格納されている。ＲＡＭ８４は、随時読み出しおよび書き込みが可能な記憶手段であり、表示ＣＰＵ８０が上記制御プログラムを実行する際に各種データや入出力信号が格納される。ＶＤＰ８６には図柄表示器２３が接続される。ＶＤＰ８６は、表示ＣＰＵ８０の制御出力に応じて画像データを生成し、その生成した画像データを図柄表示器２３に出力する処理を行う。表示制御基板７８には、その他にもメイン制御基板６２と同様にインターフェース回路（図示省略）等が設けられる。表示ＣＰＵ８０は、インターフェース回路を介してサブ制御基板７０に接続されている。
【００１９】
払出制御基板５２は、メイン制御基板６２から送信されたコマンド（賞球コマンド）に基づいて払出装置９０を制御する制御装置である。払出制御基板５２は処理実行手段として払出ＣＰＵ５６を備える。払出ＣＰＵ５６も、ＲＯＭ５８、ＲＡＭ６０を備える。ＲＯＭ５８には、メイン制御基板７０からの賞球コマンドに基づいて賞球を払い出すための制御プログラム等が格納されている。ＲＡＭ６０は、随時読み出しおよび書き込みが可能な記憶手段であり、払出ＣＰＵ５６が上記制御プログラムを実行する際に各種データや入出力信号が格納される。また、払出制御基板５２と発射制御基板８８は、メイン制御基板６２と同様にそれぞれの基板に設けられたインターフェース回路を介して接続されている。発射制御基板８８は、遊技盤１４に向けてパチンコ球を発射する発射装置の発射モータを制御する制御装置である。
【００２０】
上述した各制御基板５２，６２，７０，７８，８８や各種装置（図柄表示器２３，スピーカ２８，ランプ３４等）には、電源基板５０から電力が供給される。電源基板５０は、遊技機に装備された分配基板（具体的には、遊技機に接続されるカードユニットに外部交流電源（ＡＣ２４Ｖ）を分配するための基板）を介して外部交流電源に接続され、外部交流電源から供給される電力を各制御基板や各種装置の作動電圧（＋５Ｖ，＋１２Ｖ，＋３４Ｖ）に変換し、各制御基板や各種装置に供給する。例えば、各制御基板５２，６２，７０，７８のＣＰＵ（払出ＣＰＵ５６，メインＣＰＵ６４，サブＣＰＵ７２，表示ＣＰＵ８０）には、図２に示すように、払出ＣＰＵ５６→メインＣＰＵ６４→サブＣＰＵ７２→表示ＣＰＵ８０の順に電力（＋５Ｖ）が供給される。
【００２１】
なお、停電検出回路５４は払出制御基板５２に設けられる。停電検出回路５４は、外部交流電源からパチンコ機への電力供給が遮断されたことを検出する回路であって、電源基板５０で生成される電源電圧（＋３４Ｖ）が設定電圧（本実施例では１５Ｖ）より低下したときに停電信号を出力（ＯＮ）する。すなわち、電源電圧が設定電圧より高いと停電信号はＯＦＦレベルとされ、電源電圧が設定電圧より低下すると停電信号はＯＮレベルとなる。停電検出回路５４から出力される停電信号は、上述した各制御基板５２，６２，７０，７８のＣＰＵ（払出ＣＰＵ５６，メインＣＰＵ６４，サブＣＰＵ７２，表示ＣＰＵ８０）に入力するようになっている。詳細には、メインＣＰＵ６４と払出ＣＰＵ５６には入力ポートを介して停電信号が入力し、一方、サブＣＰＵ７２と表示ＣＰＵ８０にはＩＮＴ端子を介して停電信号が入力する。したがって、メインＣＰＵ６４と払出ＣＰＵ５６はポーリングによって停電信号を監視し、一方、サブＣＰＵ７２と表示ＣＰＵ８０は、停電信号が入力すると停電信号割込み処理（後述する）を開始するようになっている。
また、メインＣＰＵ６４と払出ＣＰＵ５６はバックアップ機能を有し、電源遮断中もＲＡＭ６８とＲＡＭ６０に格納されている情報をそれぞれ保存し、電源復旧時に中断された処理を再開できるようになっている。一方、サブＣＰＵ７２と表示ＣＰＵ８０にはバックアップ機能は設けられていない。
なお、バックアップ電源は、電源基板５０から供給される＋５Ｖ電源に接続されて充電される電気二重層コンデンサ（突入電流を抑制する抵抗を内蔵）と、バックアップ時の逆流を防止して電気二重層コンデンサからＲＡＭ６０，６８への供給路に切り換えるショットキーダイオード（順方向電圧が小さい）とから構成される。
【００２２】
次に、上述した制御基板５２，６２，７０，７８の各ＣＰＵ５６，６４，７２，８０で行われる処理について図面を参照して説明する。まず、メイン制御基板６２のメインＣＰＵ６４で行われる処理について説明する。
【００２３】
（１）メイン制御基板
メインＣＰＵ６４は、電源リセットされると待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、サイクルタイムカウンタ（以下、単にＣＴＣという）によるタイマ割込み処理を定期的（本実施例では４ｍｓ毎）に行う。まず、図３を参照してメインＣＰＵ６４の電源リセット時の処理について説明し、次いで、図４を参照してメインＣＰＵ６４のタイマ割込み処理について説明する。
【００２４】
（１−１）メインＣＰＵ６４の電源リセット時の処理
図３にはメインＣＰＵ６４の電源リセット時の処理のフローチャートが示されている。図３に示すように、メインＣＰＵ６４は電源リセットされると、まず、初期化処理を行い（Ｓ１０）、待機時間カウンタに第１設定値を設定する（Ｓ１１）。待機時間カウンタは、メインＣＰＵ６４が電源リセットされてから通常処理（復電処理と定常処理から構成される）に移行するまでの待機時間を規定するタイマである。また、本実施例では、ステップＳ１１の第１設定値は１２００ｍｓとされ、この値はメインＣＰＵ６４のＲＯＭ６６に格納されている。
ステップＳ１２に進むと、メインＣＰＵ６４は、停電検出回路５４から出力される停電信号の状態がＯＦＦか否かを判定する。停電信号の状態がＯＦＦでない場合〔ステップＳ１２でＮＯ〕は、ステップＳ１１に戻って、待機時間カウンタに再び第１設定値を設定する。したがって、電源立上げ時等に電源電圧（＋３４Ｖ）が不安定となって停電信号がＯＮ−ＯＦＦする場合（図１２に示す場合）は、電源電圧が安定した状態（停電信号がＯＦＦで維持される状態）となってから所定時間（第１設定値で規定される時間）だけ通常処理への移行が待機される。
一方、停電信号の状態がＯＦＦの場合〔ステップＳ１２でＹＥＳ〕は、待機時間カウンタの値を１減算して（Ｓ１３）、待機時間カウンタの値が０となったか否かを判定する（Ｓ１４）。待機時間カウンタの値が０となる場合〔ステップＳ１４でＹＥＳ〕はステップＳ１５に進み、待機時間カウンタの値が０でない場合〔ステップＳ１４でＮＯ〕はステップＳ１２に戻って、待機時間カウンタのカウントダウンを継続する。
【００２５】
ステップＳ１５に進むと、ＲＡＭクリアスイッチがＯＮされたか否かを判定する。ＲＡＭクリアスイッチは、遊技店の店員等によって操作されるスイッチであり、電源遮断時に保存したメインＣＰＵ６４のＲＡＭ６８の情報及び払出ＣＰＵ５６のＲＡＭ６０の情報を消去するか否かを入力するためのスイッチである。
ＲＡＭクリアスイッチが操作されている場合〔ステップＳ１５でＹＥＳ〕はＲＡＭ６８の情報をクリアし（Ｓ１７）、ＲＡＭクリアスイッチが操作されていない場合〔ステップＳ１５でＮＯ〕はＲＡＭ６８に保存されている情報が正常か否かを判定する（Ｓ１６）。ＲＡＭ６８に保存されている情報が正常か否かは、ＲＡＭ６８のデータを用いて所定の演算をすることで算出されるチェックサム値が正常か否かで判定する。
ＲＡＭ６８の情報が正常でない場合〔ステップＳ１６でＮＯ〕は、ＲＡＭ６８の情報をクリアして（Ｓ１７）、ステップＳ１８に進む。一方、ＲＡＭ６８の情報が正常の場合〔ステップＳ１６でＹＥＳ〕はそのままステップＳ１８に進む。
ステップＳ１８では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、メインＣＰＵ６４は、後で詳述するタイマ割込み処理が可能となり、定常処理に移行することとなる。なお、ＲＡＭ６８の情報がクリアされていない場合は、電源断時に保存した情報をＲＡＭ６８に保持した状態で定常処理に移行するため、電源断時に中断された処理が再開されることとなる。
【００２６】
定常処理に移行すると、まず、停電信号がＯＮとなっているか否かを判定する（Ｓ１９）。停電信号がＯＮとなっていない場合〔ステップＳ１９でＮＯ〕は、非当落乱数更新処理を行う（Ｓ２０）。非当落乱数とは、パチンコ機が大当たりとなるか否か、確変となるか否かを決めるための乱数以外の乱数を意味し、例えば、リーチ乱数や変動パターン乱数等が相当する。ステップＳ２０で非当落乱数を決めるためのカウンタの値を更新すると、ステップＳ１９に戻って、ステップＳ１９からの処理を繰り返す。
【００２７】
一方、停電信号がＯＮとなっている場合〔ステップＳ１９でＹＥＳ〕は、割込み処理が禁止され（Ｓ２１）、次いで、チェックサム値が算出されてＲＡＭ６８に保存され（Ｓ２２）、ＲＡＭ６８へのアクセスが禁止される（Ｓ２３）。これによって、停電信号がＯＮとなったとき（すなわち、電源断時）のＲＡＭ６８の状態が保存されることとなる。ＲＡＭ６８には電源遮断中もバックアップ電源（コンデンサ等）から電力が供給される。このため、ＲＡＭ６８に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット（いわゆる、パワーオンリセット）またはウォッチドッグタイマのタイムアップによって再びステップＳ１０からの処理が開始され、ＲＡＭ６８に保存した情報をもとに電源断時に行われていた処理が再開される。
なお、上述したステップＳ２１からの処理（電源断時処理）に移行するか否かの判定は、停電信号がＯＮか否かの判定を複数回行い、停電信号ＯＮの状態が複数回連続するときにステップＳ２１からの処理に移行するようにしてもよい。
【００２８】
（１−２）メインＣＰＵ６２のタイマ割込み処理
図４にはＣＴＣによるメインＣＰＵ６４のタイマ割込み処理のフローチャートが示されている。このタイマ割込み処理は、従来公知のパチンコ機における処理と同様の処理であるため、ここでは簡単に説明する。
図４に示すように、タイマ割込み処理が開始されると、メインＣＰＵ６４は、まず、割込みを禁止する（Ｓ２４ａ）。そして、レジスタの情報を退避し（Ｓ２４ｂ）、次いで、スイッチ入力処理を行う（Ｓ２５）。スイッチ入力処理は、始動口センサ４１等からの検出信号をメインＣＰＵ６４に取込む処理である。
ステップＳ２６に進むと大当たり乱数等の当落乱数を更新する処理を行い、次いで、払出制御基板５２に送信するコマンド（賞球コマンド等）を作成する処理を行い（Ｓ２７）、特別図柄を変動表示するためのコマンドの作成やソレノイド４０を駆動するための駆動データの作成等を行う（Ｓ２８）。ステップＳ２９に進むと、ステップＳ２７やステップＳ２８で作成されたコマンドや駆動データを払出制御基板５２、サブ制御基板７０、ソレノイド４０に出力する処理を行う（Ｓ２９）。
ステップＳ３０では、ステップＳ２４で退避したレジスタを復帰させ、次いで、割込みを許可する（Ｓ３１）。これによって、メインＣＰＵ６４は図３の定常処理（ステップＳ１９〜Ｓ２０）に戻ることとなる。
【００２９】
（２）払出制御基板
次に、払出制御基板５２の払出ＣＰＵ５６で行われる処理について説明する。払出ＣＰＵ５６もメインＣＰＵ６４と略同様の処理を行う。すなわち、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、ＣＴＣによるタイマ割込み処理を定期的（メインＣＰＵ６４と異なり１ｍｓ毎）に行う。まず、図５を参照して払出ＣＰＵ５６の電源リセット時の処理について説明し、次いで、図６を参照して払出ＣＰＵ５６のタイマ割込み処理について説明する。
【００３０】
（２−１）払出ＣＰＵ５６の電源リセット時の処理
図５には払出ＣＰＵ５６の電源リセット時の処理のフローチャートが示されている。図５に示すように、払出ＣＰＵ５６は電源リセットされると、まず、初期化処理を行い（Ｓ３２）、待機時間カウンタに第２設定値を設定する（Ｓ３３）。本実施例では、ステップＳ３３の第２設定値は２００ｍｓであり、メインＣＰＵ６４の待機時間よりも短くなっている。この第２設定値は、電源電圧が安定するまでの時間（電源復旧時に停電信号が出力されなくなるまでの時間）を実験的に求め、その求めた時間をもとに設定することが好ましい。なお、本実施例では、仮の値として２００ｍｓに設定している。
ステップＳ３４に進むと、払出ＣＰＵ５６は、待機時間カウンタの値を１減算して（Ｓ３４）、待機時間カウンタの値が０となったか否かを判定する（Ｓ３５）。待機時間カウンタの値が０となる場合〔ステップＳ３５でＹＥＳ〕はステップＳ３６に進み、待機時間カウンタの値が０でない場合〔ステップＳ３５でＮＯ〕はステップＳ３４に戻って、待機時間カウンタのカウントダウンを継続する。したがって、払出ＣＰＵ５６は、メインＣＰＵ６４と異なり、電源電圧が不安定で停電信号がＯＮ−ＯＦＦする場合でも待機時間カウンタのカウントダウンを継続する。
ステップＳ３６に進むと、停電信号がＯＮになっているか否かを判定する（Ｓ３６）。停電信号がＯＮの場合〔ステップＳ３６でＹＥＳ〕は停電信号がＯＦＦとなるまで待機し、停電信号がＯＮでない場合〔ステップＳ３６でＮＯ〕はステップＳ３７に進む。すなわち、払出ＣＰＵ５６は、メインＣＰＵ６４と異なり、電源電圧が不安定な状態でも待機時間カウンタのカウントダウンを継続するため、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がＯＦＦとなるまで待機するようになっている。
なお、ステップＳ３３〜３５の待機処理が開始されるとウォッチドッグタイマが作動し、この待機処理中は払出ＣＰＵ５６によってウォッチドッグタイマがクリアされる。一方、ステップＳ３６の停電予告信号判定処理中は、払出ＣＰＵ５６によってウォッチドッグタイマがクリアされないようになっている。したがって、待機処理が終了してもなお停電予告信号が出力されている場合は、ウォッチドッグタイマのタイムアップによって払出ＣＰＵ５６がリセットされるようになっている。本実施例では、ウォッチドッグタイマのタイムアップ時間を２００ｍｓに設定しているため、タイムアップによって払出ＣＰＵ５６が再度リセットされて停電予告信号判定処理を完了するためには合計６００ｍｓ（待機時間２００ｍｓ＋タイムアップ時間２００ｍｓ＋待機時間２００ｍｓ）を要する。本実施例の待機時間（すなわち、第２設定値）は実験的に求めた時間から設定しているが、このような場合を想定して、メイン制御基板６２の待機時間は余裕を持った値（本実施例では１２００ｍｓ）が設定されている。
【００３１】
ステップＳ３７に進むと、ＲＡＭクリアスイッチが操作されたか否かを判定し（Ｓ３７）、ＲＡＭクリアスイッチが操作されている場合〔ステップＳ３７でＹＥＳ〕はＲＡＭ６０の情報をクリアし（Ｓ３９）、ＲＡＭクリアスイッチが操作されていない場合〔ステップＳ３７でＮＯ〕はＲＡＭ６０に保存されている情報が正常か否かを判定する（Ｓ３８）。ステップＳ３８の判定も、メインＣＰＵ６４のステップＳ１６の判定と同様に行われる。
ＲＡＭ６０の情報が正常でない場合〔ステップＳ３８でＮＯ〕は、ＲＡＭ６０の情報をクリアして（Ｓ３９）、ステップＳ４０に進む。一方、ＲＡＭ６８の情報が正常の場合〔ステップＳ３８でＹＥＳ〕はそのままステップＳ４０に進む。
ステップＳ４０では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、払出ＣＰＵ５６は定常処理に移行する。なお、ＲＡＭ６０の情報がクリアされていない場合は、メインＣＰＵ６４と同様、電源断時に中断された処理が再開される。
【００３２】
定常処理に移行すると、まず、停電信号がＯＮとなっているか否かを判定する（Ｓ４１）。停電信号がＯＮとなっていない場合〔ステップＳ４１でＮＯ〕は、タイマ割込み発生フラグがＯＮとなっているか否かを判定する（Ｓ４２）。タイマ割込み発生フラグは、後述するタイマ割込み処理が行われるとＯＮされるフラグである。タイマ割込み発生フラグがＯＮされていない場合〔ステップＳ４２でＮＯ〕はステップＳ４１に戻ってステップＳ４１からの処理を繰り返し、タイマ割込み発生フラグがＯＮされている場合〔ステップＳ４２でＹＥＳ〕はステップＳ４３以降の処理に進む。
ステップＳ４３に進むと、まず、タイマ割込み発生フラグをＯＦＦとし、次いで、メイン処理を行う（Ｓ４４）。ステップＳ４４のメイン処理では、メインＣＰＵ６４からのコマンドを受信する処理、その受信したコマンドを解析する処理、解析結果に基づいて払出装置９０を制御する処理等が行われる。ステップＳ４４のメイン処理が終わると、再びステップＳ４１に戻って、ステップＳ４１からの処理を繰り返す。なお、ステップＳ４３でタイマ割込み発生フラグがＯＦＦされているため、次のタイマ割込み処理が行われない限り、ステップＳ４３以降の処理は行われない。
【００３３】
一方、停電信号がＯＮとなっている場合〔ステップＳ４１でＹＥＳ〕は、払出装置９０の払出モータの駆動を停止し（Ｓ４５）、次いで、割込み処理が禁止される（Ｓ４６）。そして、チェックサム値が算出されてＲＡＭ６０に保存され（Ｓ４７）、ＲＡＭ６０へのアクセスが禁止される（Ｓ４８）。これによって、停電信号がＯＮとなったとき（すなわち、電源断時）のＲＡＭ６０の状態が保存される。ＲＡＭ６０には、メイン制御基板６２のＲＡＭ６８と同様に、電源遮断中もバックアップ電源（コンデンサ等）から電力が供給されるため、ＲＡＭ６０に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット（いわゆる、パワーオンリセット）またはウォッチドッグタイマのタイムアップによって再びステップＳ３２からの処理が開始され、ＲＡＭ６０に保存した情報をもとに電源断時に行われていた処理が再開される。
【００３４】
（２−２）払出ＣＰＵ５６のタイマ割込み処理
図６にはＣＴＣタイマによる払出ＣＰＵ５６のタイマ割込み処理のフローチャートが示されている。図６に示すように、タイマ割込み処理が開始されると、払出ＣＰＵ５６は、まず、レジスタの情報を退避し（Ｓ４９）、次いで、タイマ割込み発生フラグをＯＮし（Ｓ５０）、ステップＳ４９で退避したレジスタを復帰する（Ｓ５１）。これによって、払出ＣＰＵ６４は図５の定常処理（ステップＳ４１〜Ｓ４４）に戻ることとなる。
【００３５】
（３）サブ制御基板
次に、サブ制御基板７０のサブＣＰＵ７２で行われる処理について説明する。サブＣＰＵ７２も、メインＣＰＵ６４や払出ＣＰＵ５６と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると、所定の処理を繰り返し行いながらＣＴＣによる割込み処理を定期的に実行する。また、サブＣＰＵ７２はバックアップ機能を有しないことから、できるだけ早く対応できるように停電信号がＯＮした時の処理（電源断時の処理）がポーリングではなく停電信号による割り込みで行われる。なお、サブ制御基板７０の電源断時の処理（停電処理）では、バックアップ機能を有するメイン制御基板６２と払出制御基板５２が余裕を持ってそれぞれの停電処理（電源断時の処理）を実行できるように、負荷容量を少しでも減らすべくランプ消灯処理等をレジスタの退避処理等と合わせて行っている。（メイン制御基板６２と払出制御基板５２では、ノイズによる誤動作を避けるためポーリングによって停電信号を検知している。）以下、図７を参照してサブＣＰＵ７２の電源リセット時の処理について説明し、次いで、図８を参照してサブＣＰＵ７２のタイマ割込み処理を説明し、最後に、図９を参照してサブＣＰＵ７２の停電信号割込み処理について説明する。
【００３６】
（３−１）サブＣＰＵ７２の電源リセット時の処理
図７にはサブＣＰＵ７２の電源リセット時の処理のフローチャートが示されている。図７に示すように、サブＣＰＵ７２は電源リセットされると、まず、初期化処理を行い（Ｓ５２）、待機時間カウンタに第３設定値を設定して待機時間カウンタのカウントダウンを開始する（Ｓ５３）。ステップＳ５３の第３設定値は２００ｍｓであり、メインＣＰＵ６４の待機時間よりも短く、払出ＣＰＵ５６の待機時間と同一となっている。
ステップＳ５４に進むと、まず、サブＣＰＵ７２のＲＡＭ７６が正常か否かを判定する。ＲＡＭ７６が正常か否かの判定は、チェックサム値を算出することにより行う。
ＲＡＭ７６が正常の場合〔ステップＳ５４でＹＥＳ〕は、後述する電源断時割込み処理により退避した情報を復帰させ（Ｓ５５）、表示制御基板７８に出力するクリア信号をＯＦＦとする（Ｓ５６）。一方、ＲＡＭ７６が正常でない場合〔ステップＳ５４でＮＯ〕は、ＲＡＭ７６をクリアし（Ｓ５７）、表示制御基板７８に出力するクリア信号をＯＮとする（Ｓ５８）。このクリア信号は、表示ＣＰＵ８０のＲＡＭ８４の情報をクリアするか否かを指令する１ビットの状態信号である。また、ステップＳ５６及びＳ５８は、ステップＳ５３で待機時間カウンタのカウントダウンを開始すると直ちに行うことから、クリア信号の状態設定は電源リセット後直ちに行われる。
【００３７】
ステップＳ５９に進むと、待機時間カウンタの値が０となったか否かを判定する（Ｓ５９）。待機時間カウンタの値が０となる場合〔ステップＳ５９でＹＥＳ〕はステップＳ６０に進み、待機時間カウンタの値が０でない場合〔ステップＳ５９でＮＯ〕は待機時間カウンタの値が０となるまで待機する。
ステップＳ６０では、停電信号がＯＮになっているか否かを判定する（Ｓ６０）。停電信号がＯＮの場合〔ステップＳ６０でＹＥＳ〕は停電信号がＯＦＦとなるまで待機し、停電信号がＯＮでない場合〔ステップＳ６０でＮＯ〕はステップＳ６１に進む。したがって、サブＣＰＵ７２は、払出ＣＰＵ５６と同様に、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がＯＦＦであると次の処理に進むこととなる。
【００３８】
ステップＳ６１では、再び待機時間カウンタに第４設定値を設定して待機時間カウンタのカウントダウンを開始する。したがって、サブＣＰＵ７２は、待機時間カウンタのカウントダウンを２回行うことで、後述する表示ＣＰＵ８０や払出ＣＰＵ５６より長く待機するようになっている。なお、本実施例では、ステップＳ６１の第４設定値は２００ｍｓとされている。
ステップＳ６２では、待機時間カウンタの値が０となったか否かを判定する（Ｓ６２）。待機時間カウンタの値が０の場合〔ステップＳ６２でＹＥＳ〕はステップＳ６３に進んで定常処理に移行し、待機時間カウンタの値が０でない場合〔ステップＳ６２でＮＯ〕は待機時間カウンタの値が０となるまで待機する。
【００３９】
定常処理に移行すると、まず、タイマ割込み発生フラグがＯＮとなっているか否かを判定する（Ｓ６３）。タイマ割込み発生フラグは、後述するタイマ割込み処理によってＯＮにされ、ステップＳ６６のメイン処理においてＯＦＦされる。タイマ割込み発生フラグがＯＦＦの場合〔ステップＳ６３でＮＯ〕はタイマ割込み発生フラグがＯＮするまで待機し、タイマ割込み発生フラグがＯＮすると〔ステップＳ６３でＹＥＳ〕、表示ＣＰＵ８０からの作動中信号（後述する）を受信しているか否かを判定する（Ｓ６４）。作動中信号を受信していない場合〔ステップＳ６４でＮＯ〕はクリア信号をＯＮとし（ステップＳ６５ｂ）、作動中信号を受信している場合〔ステップＳ６４でＹＥＳ〕はクリア信号をＯＦＦとして（Ｓ６５ａ）、ステップＳ６６のメイン処理に進む。すなわち、表示ＣＰＵ８０から作動中信号が出力されていると、表示ＣＰＵ８０が定常処理に移行していると判定できるため、サブＣＰＵ７２から出力されているクリア信号をＯＮからＯＦＦとする。なお、サブＣＰＵ７２は、ステップＳ６３によってタイマ割込み発生フラグがＯＮするまでステップＳ６４の処理を待機する。後述するように本実施例では、２ｍｓのタイマを使用してタイマ割込み処理を行い、このタイマ割込み処理が８回行われるとタイマ割込み発生フラグをＯＮし、ステップＳ６４の処理に移行するようになっている。また、ステップＳ６４で判定される作動中信号のサンプリングもタイマ割込み処理において行われる。
ステップＳ６６のメイン処理に移行すると、サブＣＰＵ７２はメイン制御基板６２から送信されたコマンドに基づいて、ランプ３４の点灯制御、スピーカ２８の音声制御、表示制御基板７８へのコマンド送信処理等を行う。ここで、ステップＳ５４でＹＥＳの場合（ＲＡＭ７６が正常の場合）は、ＲＡＭ７６は停電信号受信時の状態に復帰されているため、このメイン処理は停電信号受信により中断された状態から再開されることとなる。したがって、ランプ３４の点灯・点滅やスピーカ２８からの効果音の発生等が継続されることとなる。ステップＳ６６のメイン処理が終わると、再びステップＳ６３に戻って、ステップＳ６３からの処理を繰り返す。
【００４０】
（３−３）サブＣＰＵ７２のタイマ割込み処理
図８にはＣＴＣタイマによるサブＣＰＵ７２のタイマ割込み処理のフローチャートが示されている。図８に示すように、タイマ割込み処理が開始されると、サブＣＰＵ７２は、まず、作動中信号を読み込んで記憶（すなわち、作動中信号の状態を記憶）し（Ｓ９１）、次いで、直近のタイマ割込み発生フラグＯＮからタイマ割込み処理を実行した回数が８回になるか否かを判定する（Ｓ９２）。タイマ割込み処理の実行回数が８回にならない場合〔Ｓ９２でＮＯの場合〕は、そのままタイマ割込み処理を終了する。一方、タイマ割込み処理の実行回数が８回になる場合〔Ｓ９２でＹＥＳの場合〕は、タイマ割込み発生フラグをＯＮして（Ｓ９３）、タイマ割込み処理を終了する。
上述したことから明らかなように、タイマ割込み処理を８回行う毎にタイマ割込み発生フラグがＯＮされる。本実施例においてサブＣＰＵ７２のタイマ割込み処理は２ｍｓ毎に行われるため、タイマ割込み発生フラグのＯＮ（すなわち、図７のステップＳ６４〜Ｓ６６）は１６ｍｓ毎に行われる。
【００４１】
（３−３）サブＣＰＵ７２の停電信号割込み処理
図９にはサブＣＰＵ７２が停電信号を受信したときの処理（停電信号割込み処理）のフローチャートが示されている。図９に示すように、停電信号割込み処理が開始されると、サブＣＰＵ７２は、まず、ＲＡＭ７６のレジスタの情報を退避し（Ｓ６７）、次いで、ランプ３８を消灯する処理を行う（Ｓ６８）。次いで、停電信号がＯＮか否かを判定する（Ｓ６９）。
停電信号がＯＦＦとなっている場合〔ステップＳ６９でＮＯ〕は、ステップＳ６７で退避した情報をＲＡＭ７６のレジスタに復帰して（Ｓ７０）、停電信号割込み処理を終了する。一方、停電信号がＯＮとなっている場合〔ステップＳ６９でＹＥＳ〕は、停電信号がＯＦＦとなるまでステップＳ６９の判定を繰り返す。したがって、▲１▼停電信号がＯＦＦとならない場合（いわゆる、停電信号がＯＮの状態で維持される場合）はステップＳ６９のループ中にサブＣＰＵ７２の動作電圧以下になることでサブＣＰＵ７２の動作が停止され、一方、▲２▼停電信号が短時間でＯＦＦとなる場合（すなわち、サブＣＰＵ７２の動作が停止される前に停電信号がＯＦＦとなる場合）は、停電信号受信によって中断された処理が再開される。
なお、▲３▼停電割込み処理中に停電信号がＯＦＦとならずサブＣＰＵ７２が動作を停止した場合でも、その後の短時間のうちに電源復旧して電源リセット時のＲＡＭ７６の情報が正常であれば（すなわち、図７のステップＳ５４でＹＥＳ）、停電信号で中断した処理が再開される。すなわち、サブＣＰＵ７２が動作を停止した後で、かつ、ＲＡＭ７６に印可される電圧がＲＡＭ７６の正常動作電圧以下となる前に電源復旧した場合には、電源リセット時の処理によって停電信号で中断した処理が再開されることとなる。
【００４２】
（４）表示制御基板
次に、表示制御基板７８の表示ＣＰＵ８０で行われる処理について説明する。表示ＣＰＵ８０は、サブＣＰＵ７２と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。また、表示ＣＰＵ８０は、定常処理中にＣＴＣによる割込み処理を行わず、さらに、停電信号がＯＮした時の処理（電源断時の処理）も停電信号による割り込み処理も行われない。したがって、以下の説明では、表示ＣＰＵ８０の電源リセット時の処理についてのみ説明する。
なお、表示制御基板７８に入力される停電信号は、サブＣＰＵ７２への入力経路とは別に分岐して、図柄表示器２３（液晶表示器）のバックライト駆動源のＯＮ／ＯＦＦ回路に直接入力され、バックライト駆動源をＯＦＦにする。これによって、停電時の負荷の低減対策を行っている（表示制御基板７８は、後述するようにコマンド受信、表示制御データの出力、ＤＭＡ転送等の複雑な処理を高速動作処理するため、停電信号によるバックライト駆動源のＯＦＦを直接的に行っている。）。
【００４３】
（４−１）表示ＣＰＵ８０の電源リセット時の処理
図１０には表示ＣＰＵ８０の電源リセット時の処理のフローチャートが示されている。図１０に示すように、表示ＣＰＵ８０は電源リセットされると、まず、初期化処理を行い（Ｓ７１）、待機時間カウンタに第５設定値を設定して待機時間カウンタのカウントダウンを開始する（Ｓ７２）。本実施例において、ステップＳ７２の第５設定値は２００ｍｓとされ、サブＣＰＵ７２の１回目の待機時間と同一となっている。
待機時間カウンタのカウントダウンを開始すると、まず、表示ＣＰＵ８０のＲＡＭ８４が正常か否かを判定する（Ｓ７３）。ＲＡＭ８４が正常の場合〔ステップＳ７３でＹＥＳ〕は復帰処理フラグをＯＮし（Ｓ７４）、ＲＡＭ８４が正常でない場合〔ステップＳ７３でＮＯ〕は復帰処理フラグをＯＦＦする（Ｓ７５）。
【００４４】
ＲＡＭ８４の異常判定が終了すると、待機時間カウンタの値が０となったか否かを判定する（Ｓ７６）。待機時間カウンタの値が０となる場合〔ステップＳ７６でＹＥＳ〕はステップＳ７７に進み、待機時間カウンタの値が０でない場合〔ステップＳ７６でＮＯ〕は待機時間カウンタの値が０となるまで待機する。
待機処理が終了すると、停電信号がＯＮになっているか否かを判定する（Ｓ７７）。停電信号がＯＮの場合〔ステップＳ７７でＹＥＳ〕は停電信号がＯＦＦとなるまで待機し、停電信号がＯＮでない場合〔ステップＳ７７でＮＯ〕はステップＳ７８に進む。したがって、表示ＣＰＵ８０は、サブＣＰＵ７２と異なり待機時間カウンタの２回目のカウントダウンを行わず、サブＣＰＵ７２より早いタイミングで通常処理に移行することとなる。
【００４５】
停電信号がＯＦＦとなると、復帰処理フラグがＯＦＦとなっているか否かを判定する（Ｓ７８）。復帰処理フラグがＯＦＦの場合〔ステップＳ７８でＹＥＳ〕はステップＳ８１に進み、復帰処理フラグがＯＮの場合〔ステップＳ７８でＮＯ〕は、さらに、サブＣＰＵ７２からのクリア信号がＯＮとなっているか否かを判定する（Ｓ７９）。クリア信号がＯＦＦの場合〔ステップＳ７９でＮＯ〕はそのままステップＳ８１に進み、クリア信号がＯＮの場合〔ステップＳ７９でＹＥＳ〕は復帰処理フラグをＯＦＦとして（Ｓ８０）、ステップＳ８１に進む。
ステップＳ８１では、復帰処理フラグがＯＦＦか否かを判定する（Ｓ８１）。復帰処理フラグがＯＦＦの場合〔ステップＳ８１でＹＥＳ〕はＲＡＭ８４をクリアし（Ｓ８２）、復帰処理フラグがＯＮの場合〔ステップＳ８１でＮＯ〕はＲＡＭ８４をクリアすることなくステップＳ８４の定常処理へ移行する。
したがって、表示ＣＰＵ８０は、電源リセット時においてＲＡＭ８４の情報が正常で、かつ、サブＣＰＵ７２からのクリア信号を受信していないとき（すなわち、サブＣＰＵ７２のＲＡＭ７６が正常のとき）に限り、表示ＣＰＵ８０は停電により中断された処理を正常と判断したＲＡＭ８４の情報を使って再開することとなる。したがって、図柄表示器２３には停電によって中断された画像が再び表示されることとなる。
【００４６】
ステップＳ８４の定常処理について図１１を参照して説明する。図１１にはステップＳ８４の定常処理のフローチャートが示されている。図１１に示すように、表示ＣＰＵ８０は、まず、ＶＤＰ８６がＤＭＡ転送中か否かを判定する（Ｓ８５）。具体的には、ＶＤＰ８６から出力されるＶブランク信号に基づいて設定されるＤＭＡ転送中フラグから判定する。ＶＤＰ８６がＤＭＡ転送中の場合、すなわち、ＤＭＡ転送中フラグがＯＮの場合〔ステップＳ８５でＹＥＳ〕はＤＭＡ転送が終了するまで待機し、ＤＭＡ転送が終了している場合、すなわち、ＤＭＡ転送中フラグがＯＦＦの場合〔ステップＳ８５でＮＯ〕はステップＳ８６に進む。すなわち、ＶＤＰ８６は、所定の周期毎（本実施例では１６ｍｓ毎）にＤＭＡ転送を行う。ＶＤＰ８６がＤＭＡ転送を行っている間は、ＶＤＰ８６へのアクセス等が禁止されるため、表示ＣＰＵ８０はＶＤＰ８６のＤＭＡ転送が終了するまで待機する。
ステップＳ８６では、一旦、ＤＭＡ転送中フラグをＯＮする。次いで、表示ＣＰＵ８０は、ウォッチドッグクリア信号をＯＮとする（Ｓ８７）。ウォッチドッグクリア信号は、表示制御基板７０に設けられたウォッチドッグタイマ（図２においては図示省略）をクリアするための信号である。
次いで、表示ＣＰＵ８０はメイン処理を行う（Ｓ８８）。メイン処理において表示ＣＰＵ８０は、サブ制御基板７０から送信されたコマンドを割込み処理（図示しない）にて受信したコマンドに基づいてＶＤＰ８６に表示制御データを出力する処理等を行う。
メイン処理が終わると、ＲＡＭ８４のチェックサム値を算出し（Ｓ８９）、次いで、ウォッチドッグクリア信号をＯＦＦとする（Ｓ９０）。ウォッチドッグクリア信号をＯＦＦすると、ステップＳ８５に戻って次の周期のＤＭＡ転送が終了するまで待機する。
【００４７】
したがって、表示ＣＰＵ８０の定常処理は所定周期（本実施例では１６ｍｓ）で繰り返し行われ、ＶＤＰ８６によるＤＭＡ転送の残りの期間でステップＳ８６からＳ９０までの処理を行う。
また、表示ＣＰＵ８０が定常処理を１回行うと、ステップＳ８７でＯＮされたウォッチドッグクリア信号がステップＳ９０でＯＦＦされるため、表示ＣＰＵ８０からウォッチドッグクリア信号（１パルス）が出力される。ウォッチドッグクリア信号（１パルス）が出力されると、ウォッチドッグタイマがリセットされる。このため、表示ＣＰＵ８０が正常に定常処理を行っている限りウォッチドッグクリア信号が途切れることなく出力され、表示ＣＰＵ８０がウォッチドッグタイマによってリセットされることはない。
なお、表示ＣＰＵ８０から出力されるウォッチドッグクリア信号は、表示制御基板７８に別途設けられた作動中信号出力回路（本実施例では、フリップ・フロップにより構成）に入力する。作動中信号出力回路は、入力するウォッチドッグクリア信号をカウントし、ウォッチドッグクリア信号が入力する毎に出力する信号（すなわち作動中信号）をＯＮ−ＯＦＦする。したがって、表示制御基板７８からサブ制御基板７０に出力される作動中信号の出力は、表示ＣＰＵ８０で定常処理が開始されると開始される。また、出力される作動中信号は、表示ＣＰＵ８０の定常処理の周期に合わせてＯＮ−ＯＦＦされる（すなわち、定常処理が２周期行われる毎に作動中信号が１パルス出力される）。
このように、本実施例では、ウォッチドッグタイマをリセットするためのクリア信号をもとに作動中信号を作成することによって複雑なプログラム（作動中信号の作成のためのプログラム）を必要とせず、高速動作処理を行う表示ＣＰＵ８０の負担が増加することが防止される。また、このクリア信号を契機に作動中信号のＯＮ−ＯＦＦを切替えるようにしたので、作動中信号の周期を略一定とすることができる。このため、表示ＣＰＵ８０が異常なく制御を行っていれば、サブＣＰＵ７２による作動中信号のサンプリング結果の判定も毎回同一の結果を得ることができる。したがって、例えば、表示ＣＰＵ８０のシステムクロックが異常でプログラム周期に異常が発生した場合には作動中信号が正しい周期で出力されなくなり、サブＣＰＵ７２はこのような異常を検出することができる。
【００４８】
上述したことから明らかなように本実施例のパチンコ機では、各制御基板５２，６２，７０，７８（すなわち、ＣＰＵ５６，６４，７２，８０）が電源リセットされてから通常処理に移行するタイミングは、各制御基板５２，６２，７０，７８の待機時間カウンタに設定される設定値によって決定されている。各制御基板５２，６２，７０，７８の通常処理移行タイミングの関係について、図１２に示すタイミングチャートを参照して説明する。図１２には電源投入時において外部電源から遊技機に供給される交流電源の波形と、電源電圧（＋３４Ｖ）の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板５２，６２，７０，７８が通常処理を開始するタイミングを示すタイミングチャートである。なお、各制御基板５２，６２，７０，７８の電源リセットされるタイミングは各制御基板５２，６２，７０，７８に設けられたリセットＩＣのバラツキ等によって誤差（０〜１８０ｍｓ程度）が生じる。しかしながら、図１２では説明の簡略化のため各制御基板５２，６２，７０，７８が同時に電源リセットされるものとする。
【００４９】
図１２に示すように、パチンコ機への電源スイッチがＯＮされると、外部電源ＡＣからパチンコ機への電力供給が開始される（図１２の▲１▼）。外部電源ＡＣからの電力供給が開始されると、パチンコ機の電源電圧ＤＣも徐々に上昇する。そして、電源電圧ＤＣが各制御基板５２，６２，７０，７８のリセット電圧となると、各制御基板５２，６２，７０，７８は電源リセットされ、電源リセット時の処理（まずは、待機処理）を開始する（図１２の▲２▼）。
電源電圧ＤＣは、各制御基板５２，６２，７０，７８が電源リセットされた後も上昇を続ける。この際、電源電圧ＤＣは、外部電源ＡＣ等の影響を受け、変動しながら上昇する。そして、電源電圧ＤＣが停電検出回路５４の設定電圧（本実施例では１５Ｖ）を超えると、停電検出回路５４から出力される停電信号はＯＦＦ（ＨＩＧＨレベル）となる（図１２の▲３▼）。なお、停電検出回路５４から出力される停電信号は、電源電圧ＤＣの変動に伴ってＯＮ―ＯＦＦされる。
そして、各制御基板５２，６２，７０，７８が待機処理を終了するときには電源電圧ＤＣも安定した状態となり、各制御基板５２，６２，７０，７８は電源電圧ＤＣが安定した状態で通常処理に移行する。すなわち、表示制御基板７８は第５設定値で規定される時間Ｔ１（２００ｍｓ）だけ待機してから通常処理に移行し、サブ制御基板７０は第３設定値と第４設定値で規定される時間Ｔ２（４００ｍｓ）だけ待機してから通常処理に移行し、払出制御基板５２は第２設定値で規定される時間Ｔ３（２００ｍｓ）だけ待機してから通常処理に移行する。一方、メイン制御基板６２は、待機時間カウンタのカウント中に停電信号がＯＮとされると待機時間カウンタが初期化（リセット）されるため、停電信号がＯＦＦで維持されるようになってから第１設定値で規定される時間Ｔ４（１２００ｍｓ）だけ待機してから通常処理に移行する。
上述の説明から明らかなように、メイン制御基板６２が通常処理に移行するタイミングは、その他の制御基板５２，７０，７８が通常処理に移行するタイミングより遅くなるように構成されている。また、サブ制御基板７０が通常処理に移行するタイミングは、サブ制御基板７０の下位制御装置である表示制御基板７８が通常処理に移行するタイミングより遅くなるように構成されている。したがって、電源立上げ時に電源電圧ＤＣが不安定となっても、上位制御装置の方が下位制御装置より遅く通常処理に移行することとなる。このため、上位制御装置から下位制御装置にコマンドを送信するときは、下位制御装置は確実に通常処理に移行していることとなる。
【００５０】
また、本実施例のパチンコ機では、サブ制御基板７０と表示制御基板７８にはバックアップ機能が設けられないが、所定条件下で停電等によって中断された処理を再開する。すなわち、サブ制御基板７０は、電源投入時又は電源復旧時においてＲＡＭ７６の情報が正常であるときは、その情報を用いて中断された処理を再開する。表示制御基板７８も、電源投入時又は電源復旧時においてＲＡＭ８４の情報が正常で、かつ、サブ制御基板７０が中断された処理を再開するときは、その情報を用いて中断された処理を再開する。これによって、停電等によって中断された画像（例えば、図柄変動）の続きが図柄表示器２３に表示されることとなる。
ここで、表示制御基板７８は、サブ制御基板７０が中断された処理を再開するか否かによってその後の処理が異なるため、サブ制御基板７０が中断された処理を再開するか否かを知る必要がある。このため、サブ制御基板７０は、ＲＡＭ７６に保存した情報が異常な場合（中断された処理を再開しない場合）は、表示制御基板７８にクリア信号（１ビットの状態信号）を出力する。また、サブ制御基板７０から出力されるクリア信号は、表示制御基板７８が定常処理を開始した後はＯＦＦする必要がある。このため、表示制御基板７８は、定常処理に移行するとサブ制御基板７０に作動中信号を出力するようになっている。以下、サブ制御基板７０から出力されるクリア信号と表示制御基板７８から出力される作動中信号の出力タイミングの関係について説明する。
【００５１】
図１３は、サブ制御基板７０から出力されるクリア信号と、表示制御基板７８から出力される作動中信号の出力タイミングを示すタイミングチャートである。なお、図１３では、サブ制御基板７０の電源リセット時（図１３の▲１▼）から表示制御基板７８の電源リセット時（図１３の▲２▼）までの時間をｔ４で表し、リセットＩＣのバラツキ等によって表示制御基板７８の電源リセット時がサブ制御基板７０の電源リセット時より遅れる場合を示している。
既に説明したようにサブ制御基板７０は、電源リセットされると直ちにＲＡＭ７６の異常判定を行い、クリア信号をＯＮ又はＯＦＦとする。このため、図１３に示すように、サブ制御基板７０から出力されるクリア信号は、電源リセットされたタイミングと略同時にＯＮ又はＯＦＦされる（▲１▼のタイミング）。すなわち、ＲＡＭ７６が正常なときはクリア信号をＯＦＦし、ＲＡＭ７６が異常なときはクリア信号をＯＮする。クリア信号をＯＮ又はＯＦＦすると、サブ制御基板７０は待機時間カウンタを用いて待機処理を２回行う。したがって、サブ制御基板７０が通常処理に移行するタイミングは、電源リセットされてから時間ｔ１，ｔ２が経過した▲４▼のタイミングとなる。
【００５２】
一方、表示制御基板７８はサブ制御基板７０が電源リセットされてから時間ｔ４だけ経過したときに電源リセットされ（▲２▼のタイミング）、次いで、時間ｔ３だけ待機して通常処理を開始する（▲３▼のタイミング）。
ここで、時間ｔ４はリセットＩＣのバラツキ等によって生じる誤差であり、本実施例では０〜１８０ｍｓを想定している。したがって、表示制御基板７８の電源リセットが最も遅れたときでも（ｔ４＝１８０ｍｓ）、表示制御基板７８が通常処理を開始するタイミングは、サブ制御基板７０が電源リセットされてから３８０ｍｓとなる。このため、表示制御基板７８は、サブ制御基板７０が通常処理に移行するタイミングより早いタイミングで通常処理に移行することとなる。
【００５３】
表示制御基板７８は、通常処理に移行すると、まず、サブ制御基板７０からのクリア信号の状態を確認し（図１０のステップＳ７９）、ＲＡＭ８４の情報をクリアするか否かを決定する。サブ制御基板７０は、電源リセット後直ちにクリア信号をＯＮ又はＯＦＦするため、表示制御基板７８がクリア信号の状態を確認するタイミング（▲３▼のタイミング）より前にサブ制御基板７０によるクリア信号をＯＮ又はＯＦＦする処理は行われることとなる。
また、表示制御基板７８が通常処理に移行して定常処理を繰り返し行うと、１サイクル毎にウォッチドッグクリア信号（１パルス）を出力する。ウォッチドッグクリア信号が出力されると、このウォッチドッグクリア信号に併せて作動中信号がサブ制御基板７０に出力される。すなわち、ウォッチドッグクリア信号が２パルス出力される間に、作動中信号は１パルスだけ出力される。
サブ制御基板７０は、通常処理に移行すると、表示制御基板７８から出力される作動中信号を所定の時間間隔（２ｍｓ）でサンプリングし、作動中信号が１パルス分だけ入力したか否かを確認する。そして、作動中信号を１パルス分だけ入力したことを確認すると、クリア信号をＯＮからＯＦＦに切替える。
【００５４】
上述の説明から明らかなように本実施例のパチンコ機では、バックアップ機能が設けられていないサブ制御基板７０と表示制御基板７８においても、電源投入時又は電源復旧時にＲＡＭ７６，８４の異常判定を行い、所定条件下で電源遮断により中断された処理を再開する。すなわち、停電検出回路５４から停電信号が出力され各制御基板７０，７８の動作が停止しても、その動作停止時から短時間で電源復旧した場合（いわゆる、瞬停の場合）は、ＲＡＭ７６，８４には正常動作可能電圧が供給されている可能性がある。したがって、電源投入又は電源復旧時に、各制御基板７０，７８はＲＡＭ７６，８４の異常判定を行い、ＲＡＭ７６，８４が正常なときは、停電等によって中断された処理を再開するようになっている。このため、パチンコ機への電源遮断が瞬停等の場合には、瞬停時に表示されていた画像（図柄変動等の遊技演出）を最後まで図柄表示器２３に表示することができる。
【００５５】
以上、本発明の好適ないくつかの実施例について詳細に説明したが、本発明は上述した例に限られることなく、当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。例えば、下記に示す形態で実施することもできる。
【００５６】
（１）上述した実施例では、表示制御基板のＲＡＭが異常で電源断時の処理を再開できない場合でも、サブ制御基板のＲＡＭが正常なときは、サブ制御基板のみが電源断時の処理を再開するようになっていた。しかしながら、本発明はこのような形態に限られず、表示制御基板が電源断時の処理を再開しない場合は、サブ制御基板は再開した電源断時の処理を中止するようプログラムすることもできる。例えば、表示制御基板のＲＡＭの情報がクリアされた場合とクリアされない場合で、表示制御基板からサブ制御基板に出力される作動中信号の出力態様（例えば、周期，ＯＮされる時間とＯＦＦされる時間の比等）を変え、これによってサブ制御基板に表示制御基板のＲＡＭの情報がクリアされたか否かを伝達するようにしてもよい。そして、表示制御基板のＲＡＭの情報がクリアされている場合は、サブ制御基板はＲＡＭの情報をクリアし、初期状態から処理を開始するように構成することができる。
あるいは、表示制御基板が電源断時の処理を再開できない場合は、サブ制御基板は表示制御基板に復帰コマンドを送信し、その復帰コマンドに基づいて表示制御基板は電源断時に図柄表示器に表示していた画像の続きを表示するようにしてもよい。例えば、サブ制御基板のＲＡＭに、表示制御基板に送信したコマンドを記憶する記憶領域と、コマンド受信時からの経過時間を計測し、かつ、この計測した時間を記憶する記憶領域を設け、これら記憶領域に格納されている情報を復帰コマンドとして表示制御基板に再送信するように構成することができる。
【００５７】
（２）上述した実施例では、ウォッチドッグクリア信号を利用して作動中信号を生成していた。しかしながら、作動中信号の生成方法はこのような方法に限られず、例えば、表示制御基板の表示ＣＰＵによって直接作動中信号をＯＮ−ＯＦＦするようにしてもよい。すなわち、表示ＣＰＵが表示ＣＰＵの出力端子の出力レベルを処理サイクルに合わせてＯＮ−ＯＦＦすることで、作動中信号を出力するようにしてもよい。
【００５８】
（３）なお、本発明は、上述したパチンコ機以外の種々の遊技機（例えば、アレンジボール，雀球，スロットマシン等）でバックアップ機能を有さない制御装置に対して適用することも可能である。
【００５９】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】 本実施例に係るパチンコ機の正面図
【図２】 図１に示すパチンコ機の制御系の構成を示すブロック図
【図３】 メイン制御基板の電源リセット時の処理を示すフローチャート
【図４】 メイン制御基板のタイマ割込み処理を示すフローチャート
【図５】 払出制御基板の電源リセット時の処理を示すフローチャート
【図６】 払出制御基板のタイマ割込み処理を示すフローチャート
【図７】 サブ制御基板の電源リセット時の処理を示すフローチャート
【図８】 サブ制御基板のタイマ割込み処理を示すフローチャート
【図９】 サブ制御基板の停電信号割込み処理を示すフローチャート
【図１０】 表示制御基板の電源リセット時の処理を示すフローチャート
【図１１】 表示制御基板の定常処理を示すフローチャート
【図１２】 電源投入時において遊技機に供給される交流電源の波形と、＋３４Ｖ電源電圧の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板の通常処理開始タイミングを示すタイミングチャート
【図１３】 サブ制御基板から出力されるクリア信号と、表示制御基板から出力される作動中信号の出力タイミングを示すタイミングチャート
【符号の説明】
１４・・遊技盤
１５・・図柄表示装置
２３・・図柄表示器
２５・・始動入賞口
２６・・大入賞口
５０・・電源基板
５２・・払出制御基板
５４・・停電検出回路
６２・・メイン制御基板
７０・・サブ制御基板
７８・・表示制御基板

Claims (1)

1. 上位制御装置と、その上位制御装置によって制御される下位制御装置とを有し、各制御装置には、遊技情報を記憶する記憶手段が設けられる一方で、電源断時に記憶手段の遊技情報を保持するバックアップ機能が設けられていない遊技機であって、
   上位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がないかを判定する異常判定手段を有し、該異常判定手段によって異常がないと判定されたときはその遊技情報を用いて電源断前の処理を再開する一方で、異常があると判定されたときはその遊技情報をクリアして初期状態から処理を開始すると共に下位制御装置にクリア信号を出力し、下位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がなく、かつ、上位制御装置からのクリア信号を受信していないときは、記憶手段に記憶されている遊技情報を用いて電源断前の処理を再開することを特徴とする遊技機。

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