JP4048250B2 - 遊技機 - Google Patents

Description

本発明は遊技機に関し、詳しくは、遊技の進行を司る主制御基板と、主制御基板以外のサブ制御基板とを備えた遊技機に係わる。

遊技機、例えばパチンコ遊技機においては、電源投入時はリセット端子にハードウェア割り込みをかけ、また、主制御基板のユーザーリセット端子に所定時間毎（約２ｍｓ〜４ｍｓ）のハードウェア割り込みをかけて、この割り込み毎に遊技の制御を司るプログラムにメインルーチンの処理を繰り返し実行し、メインルーチンの各処理を前記所定時間よりも短い時間で処理を実行し、その残余時間は、外れ図柄乱数更新等の残余処理を実行し、ハードウェア割り込みによるユーザーリセットがかかるとメインルーチンの先頭に戻り、処理を繰り返す。これにより、ノイズで処理が暴走しても元のところに戻ってくるので、暴走状態を阻止できる。そして、メモリを比較してメモリ値がある領域内の値であれば、これを正常なデータと判定し、記憶したデータを参照し遊技を続行していく。また、乱数更新タイミング及び各種スイッチの検出タイミングを一定周期とし入賞又は通過のタイミングがランダムであることから、入賞又は通過のタイミングで抽出されるタイマの値が無作為に抽出され、出現率が均一であることから乱数として機能する。
一方、バッテリーバックアップで記憶を保持し、停電対策とする場合、瞬間停電等の停電時に主制御基板に設けられたＣＰＵのノンマスカブル・インタラプト（以下、ＮＭＩと略す）端子にハードウェア割り込みを強制的にかけ記憶保持すべきデータを待避している。

しかしながら、前記従来のパチンコ遊技機は、以下の課題を有していた。即ち、上述の通り、停電検出をＮＭＩ端子による信号の立ち上げ又は立ち下げで検出しようとすると、ユーザーリセット端子へのハードウェア割り込みのタイミングによっては停電検出できない場合が生じる。例えば、ユーザーリセット信号が有効となるときとＮＭＩ信号が有効となるタイミングがほぼ同時期に発生した場合、ＮＭＩ信号の立ち上がり、立ち下りが検出できない場合がある。これを回避するために、ＮＭＩ信号を所定時間以上有効とし、所定時間以上継続して出力されているか否かを判定することにより停電検出を実行することも考えられる。ところが、停電に対するデータのバックアップ等のデータ待避時間が乏しくなることで停電処理が大幅に遅延するし、また、賞球又は球貸し球の落下中の遊技球が検出できなくなる。従って、やはりＮＭＩ信号の立ち上がり、立ち下りで停電を検出するしかなく、前記不都合の回避は非常に困難である。

そこで、本発明の遊技機は、バッテリーバックアップで記憶を保持する場合、ＮＭＩ割り込みとユーザーリセット割り込みとがハードウェア的に競合しないようにすることを目的として為されたものである。

即ち、前記課題を解決するため、ハードウェア的にユーザーリセットを所定時間毎にメインルーチンにかけて処理を回帰させていたのを、ソフトウェアでリセットを実行することを見出し本発明に到達したものである。即ち、請求項１記載の発明は、電源投入時に、ＲＡＭを初期化する初期化処理、停電時に記憶したデータに従って設定処理を行うバックアップスタート設定処理のいずれかを行う電源投入時処理と、
各種スイッチの入力処理、ソレノイドをオン又はオフ状態とする出力処理及び乱数の更新を行う乱数更新処理を含む遊技の進行に係る処理を行う本処理と、
該本処理が行われた後、該本処理が行われたときから一定時間が経過するまで繰り返し行われる残余処理と、
停電発生時にＲＡＭへのアクセスを禁止すると共に前記ソレノイドへの出力をオフ状態とする停電時処理と、を実行する手段を有する主制御基板を備えた遊技機であって、
前記主制御基板は、
ＣＰＵの強制割り込み端子に入力されるＮＭＩ制御信号が変化することで、ＮＭＩフラグを設定し、前記停電時処理を実行することなく回帰する割り込み処理としてのバックアップ設定手段と
時間の計時を行うタイマ手段と、
該タイマ手段により計時される前記本処理開始後からの経過時間が設定時間を経過したときには、前記残余処理を強制的に打ち切り、打ち切り後の処理を前記本処理の先頭へ移行させるタイムアップ処理と、を備え、
前記バックアップ設定手段により設定されたＮＭＩフラグの有無を判断する処理を前記本処理の実行後に行い、前記ＮＭＩフラグが設定されている場合には前記停電時処理を実行する、
ことを特徴とする遊技機である。

前記構成を有する請求項１に記載の遊技機は、上記課題を好適に解決できると共に、乱数更新タイミング（タイマの更新タイミング）及び各種スイッチの検出タイミングを均一化でき、入賞又は通過のタイミングがランダムであるという従来の当否乱数抽出の技術をそのまま利用することができる。

サブ制御基板とは、景品払い出し制御基板を少なくとも含むものであって、パチンコ遊技機にあっては図柄の変動表示を行う図柄制御基板等を含んでも良い。景品払い出し制御基板とは、景品を払い出す駆動装置を制御する基板であって、パチンコ遊技機では景品としての景品球（「賞品球」又は「賞球」ともいう。）を払い出すモータ又はソレノイド等を駆動制御する基板をいい、スロットル遊技機では景品としてのコインを払い出すホッパーを駆動制御する基板をいう。

請求項１記載の発明によれば、定期的にプログラムが実行される構成であるにもかかわらず、ＮＭＩ割り込みとユーザーリセット割り込みとがハードウェア的に競合しない。従って、停電時の処理が適正に処理できる。

以下に、本発明の好適な実施例を図面に基づいて説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
図１に示すように、本実施例のパチンコ機１０は、大きくは長方形の外枠１１と前面枠１２とからなり、外枠１１の左隣に公知のカードリーダ（プリペイドカードユニット）１３が設けられている。前面枠１２は、左端上下のヒンジ１４により外枠１１に対し回動可能に取り付けられている。
前面枠１２の下方には上皿１５が設けられ、この上皿１５に貸出釦１６、精算釦１７及び残高表示部１８が設けられている。カードリーダ１３のカード口１９にプリペイドカードを挿入すると、記憶された残高が残高表示部１８に表示され、貸出釦１６を押下すると遊技球の貸出しが実行され上皿１５の払い出し口より遊技球が排出される。

前面枠１２には、窓状の金枠２０が前面枠１２に対して解放可能に取り付けられている。この金枠２０には板ガラス２１が二重にはめ込まれている。板ガラス２１の奥には遊技盤２２が収納されている。
上皿１５の前面枠１２下部には、下皿２３が設けられ、下皿２３の右側には発射ハンドル２４が取り付けられている。この発射ハンドル２４の外周には、図示しない回動リングが擁され、時計方向に回動すれば遊技球を遊技盤２２上に発射することができる。
上皿１５と下皿２３とは連結されていて、上皿１５が遊技球で満杯状態になれば下皿２３に遊技球を誘導するよう構成されている。

図２はパチンコ機１０を裏側から見た裏面図である。図示するように、前述した遊技盤２２を脱着可能に取り付ける機構盤２６が前述した外枠１１に収納されている。この機構盤２６には、上方から、球タンク２７、誘導樋２８及び払出し装置２９が設けられている。この構成により、遊技盤２２上の入賞口に遊技球の入賞があれば球タンク２７から誘導樋２８を介して所定個数の遊技球を払出し装置２９により前述した上皿１５に排出することができる。
また、機構盤２６には主制御基板３０及び払出制御基板３１が脱着可能に、遊技盤２２には特別図柄表示装置３２が、前面枠左下部には発射制御基板３３が、特別図柄表示装置３２の左側に外部接続端子基板４２が、各々取り付けられている。

次に図３を用いて遊技盤２２について説明する。
遊技盤２２には、中央に特別図柄表示装置３２を構成するＬＣＤパネルユニット（以下、「ＬＣＤ」という。）３２ａ、その下部に第１種始動口としての普通電動役物３６、ＬＣＤ３２ａ上部の普通図柄表示装置３７、普通図柄表示装置３７に表示される図柄の変動開始に用いられるＬＣＤ３２ａの左右の普通図柄作動ゲート３８及び３９、普通電動役物３６下部の大入賞口４０、盤面最下部のアウト口４１、その他の各種入賞口、風車及び図示しない遊技釘等が備えられている。
この構成により、前述した発射ハンドル２４を回動すれば発射制御基板３３により駆動される発射モータ３３ａ（図４参照）が駆動されて上皿１５上の遊技球がガイドレールを介して遊技盤２２上に発射される。発射された遊技球が各入賞口に入賞すれば遊技球は盤面裏面にセーフ球として取り込まれ、入賞しなければアウト口４１を介してアウト球として同様に盤面裏面に取り込まれる。

続いて前述したパチンコ機１０の電気的構成を図４のブロック図を用いて説明する。
パチンコ機１０の電気回路は、図示するように、前述した主制御基板３０、払出制御基板３１、特別図柄表示装置３２、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等から構成されている。尚、この回路図には、信号の受け渡しを行うための所謂中継基板等は記載していない。

主制御基板３０は、ＣＰＵ６６、遊技制御プログラムを記憶したＲＯＭ８１、演算等の作業領域として働くＲＡＭ８０及びタイマ回路８２等を内蔵した８ビットワンチップマイコンを中心とした論理演算回路として構成され、この他各基板又は各種スイッチ類及び各種アクチュエータ類との入出力を行うための外部入出力回路も設けられている。
主制御基板３０の入力側には、第１種始動口スイッチ３６ａ、普通図柄作動スイッチ３８ａ及び３９ａ、役物連続作動スイッチ（以下、単に「Ｖスイッチ」と呼ぶ）４０ａ、カウントスイッチ４０ｂ、満タンスイッチ４３、補給スイッチ４４、複数のその他入賞口スイッチ４５、玉抜スイッチ４６等が接続されている。また、出力側には、大入賞口ソレノイド４０ｃ、Ｖソレノイド４０ｄ、普通役物ソレノイド３６ｂ及び外部接続端子基板４２等が接続されている。

第１種始動口スイッチ３６ａは前述した遊技盤２２上の普通電動役物３６内、普通図柄作動スイッチ３８ａ及び３９ａは各々普通図柄作動ゲート３８及び３９内、Ｖスイッチ４０ａは大入賞口４０内の特定領域内、同じくカウントスイッチ４０ｂは大入賞口４０内、満タンスイッチ４３は下皿２３内、補給スイッチ４４は球タンク２７内、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口、玉抜スイッチ４６は払出し装置２９の近傍に各々取り付けられている。ここで、Ｖスイッチ４０ａは大入賞口４０内に入賞した遊技球が特別装置作動領域（以下、「特別領域」という。）を通過したことを、カウントスイッチ４０ｂは大入賞口４０内に入賞する全ての遊技球を、満タンスイッチ４３は下皿２３内に遊技球が満タン状態になったことを、補給スイッチ４４は球タンク２７内に遊技球が存在することを、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口に遊技球が入賞したことを、玉抜スイッチ４６は玉抜操作ボタンが押下されたことを各々検出するためのものである。
また、出力側に接続された大入賞口ソレノイド４０ｃは大入賞口４０内、Ｖソレノイド４０ｄは大入賞口４０内の特別領域、普通役物ソレノイド３６ｂは普通電動役物３６の開閉に各々使用されるものである。

特別図柄表示装置３２は、前述したＬＣＤ３２ａと、このＬＣＤ３２ａを駆動制御する図柄表示装置制御基板（以下、単に「図柄制御基板」（
「画像制御基板」ともいう。）という。）３２ｂ、最大４個まで始動記憶数を表示する特別図柄始動記憶表示装置３２ｃ（図３参照）及びバックライト及びインバータ基板等の付属ユニットから構成されている。
図柄制御基板３２ｂは、前述した主制御基板３０と同様８ビットワンチップマイコンを中心とした論理演算回路として構成されている。

払出制御基板３１は、主制御基板３０と同様マイクロコンピュータを用いた論理演算回路として構成され、その入力回路には賞球払出スイッチ３１ａ及び貸玉払出スイッチ３１ｂが接続され、出力回路には玉切モータ３１ｃ及び玉貸モータ３１ｄが接続されている。
また、払出制御基板３１には、前述したカードリーダ１３が双方向に接続され、カードリーダ１３にはＣＲ精算表示基板４７が接続されている。賞球払出スイッチ３１ａは、主制御基板３０にも接続されている。
玉切モータ３１ｃ及び玉貸モータ３１ｄは、前述した払出し装置２９に設けられ、誘導樋２８から供給される遊技球を下方に所定個数流下させるものである。玉切モータ３１ｃから払い出される遊技球は賞球払出スイッチ３１ａにより検出され、玉貸モータ３１ｄから払い出される遊技球は貸玉払出スイッチ３１ｂにより検出される。
ＣＲ精算表示基板４７は、前述した上皿１５の貸出釦１６、精算釦１７及び残高表示部１８等から構成されている。尚、ＣＲ精算表示基板４７を払出制御基板３１に接続する構成としても良い。

前記構成により主制御基板３０から賞球払い出し指令のデータが送信されると、このデータを受信した払出制御基板３１は、未払の賞球データに送信されたデータが示す賞球個数を加算して新たな賞球データとして記憶し、所定個数の遊技球を賞球として払い出した後に賞球払出スイッチ３１ａにより検出された遊技球を記憶した賞球データから減算処理を実行して新たな賞球データとし、この賞球データの値が零になるまで払い出し処理を実行する。
一方、ＣＲ精算表示基板４７の貸出釦１６を押下すると、１００円の場合はカードリーダ１３から払出制御基板３１に１パルスの信号が送信され、５００円の場合には５パルスの信号が送信される。払出制御基板３１は、１パルスの信号に対して２５個の遊技球が貸玉払出スイッチ３１ｂにより検出されるまで玉貸モータ３１ｄを駆動制御して貸し玉を払い出す処理を実行する。

発射制御基板３３は、遊技者が操作する発射ハンドル２４の回動量に応じて発射モータ３３ａを駆動制御するものであり、その他遊技者が発射停止スイッチ２４ｂを押下したとき発射を停止させ、発射ハンドル２４に内蔵されたタッチスイッチ２４ａがオン状態のときタッチランプ４８を点灯させるためのものである。
タッチスイッチ２４ａは発射ハンドル２４に内蔵され遊技者が発射ハンドル２４に触れていることを検出する。

ランプ制御基板３４は主としてトランジスタ等の駆動素子から構成されており、主制御基板３０からの指令を受けて普通図柄用保留ランプ及び普通図柄用ＬＥＤを備えた普通図柄表示装置３７、大当りランプやエラーランプ等のランプ類及びＬＥＤ等の各種ランプ類を点灯表示させるためのものである。

音制御基板３５は音源ＩＣ及びアンプ等から構成されており、主制御基板３０の指令を受けてスピーカ４９を駆動制御するためのものである。

前述した特別図柄表示装置３２、払出制御基板３１、発射制御基板３３、ランプ制御基板３４及び音制御基板３５への送信は、主制御基板３０からのみ送信することができるよう一方向通信の回路として構成されている。この一方向通信の回路は、インバータ回路又はラッチ回路を用いて具現化することができる。

前記主制御基板３０、払出制御基板３１、図柄制御基板３２ｂ、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等へは、図５、図６に示すように、電源基板５０から各種電源が供給されている。
電源基板５０は、２４Ｖ交流電源５１と接続され、２４Ｖ交流電源５１と接続するダイオードブリッジ回路５２，５３、ダイオードブリッジ回路５２と接続する全波２４Ｖ生成回路５４及びＤＣ３２Ｖ生成回路５５、ダイオードブリッジ回路５３と接続するＤＣ１２Ｖ生成回路５６及びＤＣ５Ｖ生成回路５７、更に、ＤＣ５Ｖ生成回路５７と接続されてコンデンサによりＤＣ５Ｖのバックアップ電源を生成するＶＢＢ電源生成回路５８を備え、各制御基板に必要な電源を供給するよう構成されている。
ＶＢＢ電源生成回路５８は、主制御基板３０と払出制御基板３１に接続されバックアップ電源ＶＢＢを供給している。

ここで、図６に示すように、電源基板５０には、パワーオンリセット回路６１、交流電圧監視回路６２、タイマ１回路６３、タイマ２回路６４及びパワーダウンリセット回路６５が備えられている。
交流電圧監視回路６２の出力側は、主制御基板３０のＣＰＵ６６の強制割り込み端子ＮＭＩ及び払出制御基板３１のＣＰＵ６７の強制割り込み端子ＮＭＩに接続されている。
主制御基板３０のＣＰＵ６６のリセット端子ＲＥＳには、パワーダウンリセット回路６５とタイマ２回路６４とがオア回路６８を介して接続されている。
払出制御基板３１のＣＰＵ６７のリセット端子ＲＥＳには、パワーダウンリセット回路６５とタイマ１回路６３とがオア回路６９を介して接続されている。
図柄制御基板３２ｂのＣＰＵ７０のリセット端子ＲＥＳには、パワーダウンリセット回路６５とパワーオンリセット回路６１とがオア回路７１を介して接続されている。
同様に、発射制御基板３３、ランプ制御基板３４及び音制御基板３５の各ＣＰＵ７２，７４，７６にも、パワーダウンリセット回路６５とパワーオンリセット回路６１とがオア回路７３，７５，７７を介して接続されている。
尚、ＶＢＢ電源生成回路５８は、主制御基板３０のＣＰＵ６６のバックアップ端子ＶＢＢ(ＲＡＭ)、及び払出制御基板３１のＣＰＵ６７のバックアップ端子ＶＢＢ（ＲＡＭ）に接続されている。

パワーオンリセット回路６１は、図７に示すように、電圧監視ＩＣ８、抵抗器Ｒ３８、Ｒ３９及びＲ４０、バイパスコンデンサＣ２２及びＣ２３等から構成されている。電圧監視ＩＣ８の入力端子であるＶＳ端子には、抵抗器Ｒ３９とＲ４０とで分圧したＤＣ１２Ｖの電源が供給され、出力端子であるＲＥＳＥＴ端子は、抵抗器Ｒ３８でＤＣ５Ｖにプルアップされている。
前記構成により電圧監視ＩＣ８の出力端子であるＲＥＳＥＴ端子は、ＤＣ１２Ｖ電源の電圧が７．２０〜７．７５Ｖ以下に低下すると、出力するリセット信号１を、ハイレベルからロウレベルに変化させる。

タイマ１回路６３は、パワーオンリセット回路６１が出力するＣＰＵリセット信号１を、ハイレベルからロウレベルに変化させたときから所定時間（本実施形態では、１００ｍｓ）経過後に出力するＣＰＵリセット信号２をハイレベルからロウレベルに変化させる遅延回路として構成されている。
タイマ２回路６４は、パワーオンリセット回路６１が出力するＣＰＵリセット信号１を、ハイレベルからロウレベルに変化させたときから所定時間（本実施形態では、３００ｍｓ）経過後に出力するＣＰＵリセット信号３をハイレベルからロウレベルに変化させる遅延回路として構成されている。

パワーダウンリセット回路６５は、交流電圧監視回路６２が出力する停電検出信号を、ハイレベルからロウレベルに変化させたときから所定時間（本実施形態では、１００ｍｓ）経過後に出力するＣＰＵリセット信号４をハイレベルからロウレベルに変化させる遅延回路として構成されている。

前記構成により、パチンコ機１０に電源が投入されたときの主制御基板３０、払出制御基板３１、払出制御基板３１以外のその他のサブ制御基板、即ち、図柄制御基板３２ｂ、発射制御基板３３、ランプ制御基板３４及び音制御基板３５、の各々のＣＰＵの動作又は制御動作の立ち上がり状態を、図８に示すタイミングチャートに従って説明する。
パチンコ機１０に電源が投入されると、電源基板５０によりＤＣ３２Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ、バッテリーバックアップ電源（ＶＢＢ）がそれぞれ生成される。この生成された各電源は各制御基板に供給されるが、パワーオンリセット回路６１、タイマ１回路６３及びタイマ２回路６４の働きにより図柄制御基板３２ｂを含む各サブ制御基板、払出制御基板３１及び主制御基板３０は次のように動作の立ち上げ処理を行う。

図８に示すように、電源基板５０に電源が投入されると（ポイントＰ１）、ＤＣ３２Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ各電源の電圧は各々放物線を描いて漸次０Ｖから３２Ｖ、１２Ｖ、５Ｖに立ち上がる。この漸次立ち上がるＤＣ５Ｖ電源の電圧が、パワーオンリセット電圧を示す基準値ＬＶ２（ポイントＰ２）になってから所定時間Ｔ１経過後にＮＭＩ制御信号がセットされる。その間にＤＣ３２Ｖは遊技機部品保証電圧レベルに達し、その後、ＤＣ３２Ｖはバックアップ開始電圧に達する。パワーオンリセット回路６１は、ＤＣ５Ｖ電源が基準値ＬＶ２になっても直ちにリセット制御信号を出力するわけではなく、バックアップ電源ＶＢＢによるバックアップ開始のタイミングより後に立ち上がるよう本実施形態では、パワーオンリセット時間Ｔ２＝約１００ｍｓ後にパワーオンリセット回路６１の出力信号であるリセット制御信号がロウレベルからハイレベルとなると共に（ポイントＰ３）、払出制御基板３１を除く図柄制御基板３２ｂ等の各サブ制御基板に対し、ＣＰＵリセット信号１がロウレベルからハイレベルとなり（ポイントＰ３）、リセット状態を解除し制御に係る動作を立ち上げる。即ち、払出制御基板３１を除く全てのサブ制御基板について、電源基板５０からのリセット信号を直接各ＣＰＵのリセット端子に入力することとし、遅延時間は設定していない。

タイマ１回路６３は、ＤＣ５Ｖ電源の電圧が基準値ＬＶ２になってからＴ３＝約２００ｍｓ経過後、即ち、パワーオンリセット回路６１の出力するＣＰＵリセット信号１がロウレベルからハイレベルになってから１００ｍｓ経過後に出力するＣＰＵリセット信号２をロウレベルからハイレベルとする（ポイントＰ４）。これは、払出制御基板３１でのリセット信号遅延時間及びセキュリティーチェック時間を考慮して設定したものである。ＣＰＵリセット信号２を入力する払出制御基板３１のＣＰＵ６７は、ＣＰＵリセット信号２がハイレベルとなったときから約３２０ｍｓの時間をかけて正常なプログラムであるか否かのセキュリティーチェックを実行し、この後に払い出し等に係る制御を実行する。従って、払出制御基板３１のＣＰＵ６７は、ＤＣ５Ｖ電源の電圧が基準値ＬＶ２になってから約５２０ｍｓ後に動作を立ち上げることになる。

タイマ２回路６４は、ＤＣ５Ｖ電源の電圧が基準値ＬＶ２になってから約４００ｍｓ経過後、即ち、パワーオンリセット回路６１の出力するＣＰＵリセット信号１がロウレベルからハイレベルになってからＴ４＝約３００ｍｓ経過後に出力するＣＰＵリセット信号３をロウレベルからハイレベルとする（ポイントＰ５）。これは、主制御基板３０でのリセット信号遅延時間及びセキュリティーチェック時間を考慮して設定したものである。ＣＰＵリセット信号３を入力する主制御基板３０のＣＰＵ６６は、ＣＰＵリセット信号３がハイレベルとなったときから約２００ｍｓの時間をかけて正常なプログラムであるか否かのセキュリティーチェックを実行し、この後に入賞検知等に係る制御を実行する。従って、主制御基板３０のＣＰＵ６６は、ＤＣ５Ｖ電源の電圧が基準値ＬＶ２になってから約６００ｍｓ後に動作を立ち上げることになる。

これより、主制御基板３０のＣＰＵ６６がＲＯＭ８１に書き込まれたプログラムに従って遊技の制御を実行開始するときには、各サブ制御基板は既に遊技の制御を実行している。この結果、電源投入後直ちに、主制御基板３０のＣＰＵ６６が各サブ制御基板にデータを送信しても、各サブ制御基板は本来の制御を実行しているので確実にデータを受信することができる。

次にパチンコ機１０への電源投入が停電等によって遮断されるときの動作を、図９に示すタイミングチャートに従って説明することにする。
パチンコ機１０への電源投入が停電により遮断されると、交流電圧Ａは低下しゼロとなると共に、各ＤＣ３２Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖは図９の通り低下する。電源基板５０の交流電圧監視回路６２の停電検出信号は、ハイレベルからロウレベルに変化する。パワーダウンリセット回路６５により、ＤＣ３２Ｖがバックアップ開始電圧レベルＶに低下すると（ポイントＰ６）、ＮＭＩ制御信号がリセットされ、ＤＣ３２Ｖが遊技機部品保証電圧レベルＶ1に低下する。ＮＭＩ制御信号のリセットから、所定時間Ｔ５（約１００ｍｓ後）経過後に、リセット制御信号及び各基板のＣＰＵリセット信号がリセットされる（ポイントＰ７）。これは、ソフト処理の時間を考慮し、停電検出信号を検知してから一定時間経過後に、強制リセット信号を出力するためである。これにより、主制御基板３０のＣＰＵ６６、払出制御基板３１のＣＰＵ６７、図柄制御基板３２ｂのＣＰＵ７０、その他サブ制御基板は、一斉に動作を停止させる。その後にＤＣ３２Ｖはスイッチング電源ＩＣ最低駆動電圧レベルＶ2に達し、ＤＣ５ＶがＣＰＵ動作保証最低電圧レベルＶ3となり、ゼロレ
ベルに減衰する。従って、主制御基板３０のＣＰＵ６６、及び払出制御基板３１のＣＰＵ６７の各強制割り込み端子ＮＭＩがロウレベルとなり、ＣＰＵ６６及び６７にノンマスカブル・インターラプトがかかり、主制御基板３０及び払出制御基板３１の各ＮＭＩ状態を停止させ、更に所定時間経過後に各制御基板のＣＰＵの動作状態を停止させる。これにより、主制御基板３０のＣＰＵ６６は、現状のゲーム状態を示すデータを待避し、その後ＲＡＭ８０へのアクセスを禁止することができる。又、払出制御基板３１のＣＰＵ６７は、現状の賞球払い出し状態及び玉貸しの払い出し状態を示すデータを待避し、その後、払出制御基板３１のＲＡＭへのアクセスを禁止することができる。

交流電圧監視回路６２が出力する停電検出信号がハイレベルからロウレベルに変化する信号の立ち下げ時（ポイントＰ６）から約１００ｍｓ後に出力するＣＰＵリセット信号をハイレベルからロウレベルに変化させる（ポイントＰ７）。
ここで、前述したように、主制御基板３０及び払出制御基板３１各々のＲＡＭはバッテリーバックアップされており、電源遮断時もＲＡＭに記憶されたデータは所定時間（本実施形態では、約３日間）記憶保持される。

前述したように、電源投入が遮断される場合、各制御基板が一斉にリセットされる。しかも、交流電圧監視回路６２が出力する停電検出信号がハイレベルからロウレベルに変化してから約１００ｍｓ後に必ずリセットされる。これにより、制御の統一化を図ることができ、主制御基板３０が動作を停止しているにも係わらず発射モータ３３ａが駆動しているという弊害を未然に防止することができる。

ここで、本実施形態では、交流電圧監視回路６２が出力する停電検出信号がハイレベルからロウレベルに変化してから約１００ｍｓ後にＣＰＵリセット信号を出力するよう構成したが、この１００ｍｓの時は次のようにして算出されたものである。
払出制御基板３１のＣＰＵ６７は、強制割り込み端子ＮＭＩがロウレベルになったときから前述した停電処理ルーチンを実行するが、このとき玉切モータ３１ｃ及び玉貸モータ３１ｄの駆動も停止する。これらのモータの駆動が停止する直前に払い出された遊技球があるときには、この落下中の遊技球を賞球払出スイッチ３１ａ又は貸玉払出スイッチ３１ｂにより検知する必要がある。従って、モータの駆動を停止したときに落下中の遊技球を各検出スイッチにより必ず検出できる時間を確保する必要がある。一方、この時間をあまり長く確保すると、ＩＣ駆動用の５Ｖ電源の電圧が低下し各検出スイッチにより検出できなくなる可能性がある。そこで、この両者の兼ね合いにより本実施形態では約１００ｍｓと設定したのである。従って、各モータから検出スイッチまでの距離及び電圧の低下状態から適宜変更しても良い。要は、強制割り込み端子ＮＭＩがロウレベルになったときからＩＣの駆動が保障されている時間内に落下中の遊技球を検出する時間を確保する構成とすれば良い。

以上、停電時、電源投入時等のハードウェアの動作を説明したが、次に図１０に示す主要処理を説明する。この主要処理は、点線で囲んで示す通り、（１）電源投入処理、（２）本処理、（３）残余処理、（４）タイムアップ処理、及び（５）停電時処理等から構成されたものである。即ち、前述の電源投入処理はパワーオンリセット時に実行される処理（ステップＳ１〜Ｓ７）、本処理は遊技を実行するための処理（ステップＳ１１〜Ｓ１８）、残余処理は本処理終了後タイマリセットがかかるまで実行される処理（ステップＳ２０〜Ｓ２１）、タイムアップ処理はタイマ回路８２からタイマ値を読み取ることでソフトウェア的にリセットをかけて所定時間毎に本処理を繰り返させるタイムアップ処理（ステップＳ２２、Ｓ１０）、停電時処理は停電検出に応答してループで待機する処理（ステップＳ１９、Ｓ２３、Ｓ２４）である。つまりこの主要処理は、電源投入処理、即ち、電源投入時は初期化処理を行い、電源復旧時及び電源遮断時はバックアップ機能の作動設定を行った後、本処理と残余処理とから構成される通常時の処理を行い、タイムアップ時間（２．７３１ｍｓ）に応答して、通常時の処理を繰り返し、停電信号であるＮＭＩ制御信号が入力されていればデータを待避し処理を停止させるものである。

タイムアップ処理の目的は、タイマ回路８２を設けてタイマ値が所定値を超えた場合に、必ず本処理の先頭に戻るようにするためである。それを実行することによって、遊技球が各入球口に入る時のスキャニングのタイミング、あるいは乱数の更新時期を均一化することができる。こうした均一化によって遊技球が普通電動役物（始動口）３６に入るとき、これがランダムなタイミングになっている。各種乱数の更新の時期はランダムであり、どこを基準にするのか明確ではなくなる弊害があるので、一定周期毎に通常時の処理を実行することで対処するものである。ここでは、主制御基板３０が暴走しないように基板をハードウェア的に対応させてはいるが、かりに暴走した場合、手動スイッチ又は電源プラグを抜くことによって強制的にリセットをかけるように設定してある。そして、このような強制リセットがかけられたならば、前述のバッテリーバックアップされた記憶状態をオールクリアし、初期化処理からスタートする。また、リセットスイッチの入力を設け、それが入ったらＲＡＭのデータをバッテリーバックアップしてから初期化しスタートするリセット付き回路を設けている。以下、所要処理を詳細に説明する。

まず処理が開始されると、スタックポインタを設定し（ステップＳ１）、電源投入フラグはＯＮか否かを判定する（ステップＳ２）。ここで、否定判定（ＮＯ）ならＲＡＭを初期化し（ステップＳ５）、電源投入フラグをＯＮに設定し（ステップＳ６）、通常の電源投入時の処理として作業領域に初期値を設定する初期化処理を行い（ステップＳ７）、処理はステップＳ８に移行する。ステップＳ２で肯定判定（ＹＥＳ）なら、バックアップ解除信号はＯＮか否か判定し（ステップＳ３）、肯定判定（ＹＥＳ）ならステップＳ５〜Ｓ７を実行し、処理はステップＳ８に移行する。ステップＳ３で否定判定(ＮＯ)なら、バックアップ機能が作動したことを示すコマンドをランプ制御基板３４に送信するバックアップスタート設定処理を行い（ステップＳ４）、処理はステップＳ８に移行する。
バックアップスタート設定処理は、停電発生時の遊技状態から遊技を再開するために、停電発生時に待避したデータに従って行なう設定処理である。

ステップＳ４又はＳ７の処理の後、ＮＭＩフラグをＯＦＦに設定し（ステップＳ８）、タイマ回路８２等の初期設定を行うタイマ割り込み設定処理を行い（ステップＳ９）、割り込みフラグ（以下、ＩＮＴフラグという）をＯＦＦ（フラグをリセットする）に設定する（ステップＳ１０）。

続いて、本処理、即ち、乱数更新処理（ステップＳ１１）、入力処理（ステップＳ１２）、特別電動役物処理（ステップＳ１３）、普通電動役物処理（ステップＳ１４）、確率変動判定図柄処理（ステップＳ１５）、情報データ作成処理（ステップＳ１６）、ポート出力処理（ステップＳ１７）、タイマ更新処理（ステップＳ１８）を行う。
乱数更新処理（ステップＳ１１）は各種乱数の更新処理を行うものである。
入力処理（ステップＳ１２）は各種スイッチの入力を監視するものである。
特別電動役物処理（ステップＳ１３）は特別図柄の動作制御、大当り時の動作制御を行うことで、特別図柄表示装置３２の制御を行うものである。
普通電動役物処理（ステップＳ１４）は普通図柄の動作制御、当り時の動作制御を行うことで、普通図柄表示装置３７の制御を行うものである。
確率変動判定図柄処理（ステップＳ１５）は確率変動判定図柄の動作の制御を行うものである。
情報データ作成処理（ステップＳ１６）はソレノイド、情報信号、試験装置用情報の出力データを作成するものである。
ポート出力処理（ステップＳ１７）はソレノイド、情報信号、試験装置用情報を出力すると共に、払出制御基板３１、ランプ制御基板３４、音制御基板３５、図柄制御基板３２ｂにコマンドを送信するものである。
タイマ更新処理（ステップＳ１８）は処理時間を制御するためのタイマ回路８２を更新するものである。

ステップＳ１８の処理後、ＮＭＩフラグはＯＮか否か判定し（ステップＳ１９）、肯定判断（ＹＥＳ）なら停電信号が入力されていると判断し、ＲＡＭへのアクセスを禁止し（ステップＳ２３）、ソレノイド出力をＯＦＦとし（ステップＳ２４）、プログラム処理をループで待機させる。

ステップＳ１９で否定判断（ＮＯ）なら停電信号が入力されていないと判断し、残余処理、即ち、初期値乱数更新処理（ステップＳ２０）、図柄用乱数更新処理（ステップＳ２１）を実行し、ＩＮＴフラグはＯＮか否か、即ち、タイムアップ（２．７３１ｍｓ経過）したか否かを判定し（ステップＳ２２）、否定判断（ＮＯ）ならステップＳ２０に回帰して残余処理を継続し、肯定判断（ＹＥＳ）なら残余処理を打ち切り、処理はステップＳ１０に移行する。それによってソフトウェアによって割り込みを実行するのである。

図１１（ａ）のタイムアップ設定処理は、２．７３１ｍｓ毎に割り込みが発生したことを示すＩＮＴフラグをＯＮに設定する処理である。ＩＮＴフラグがＯＮに設定されると、図１０のステップＳ２２で肯定判断が成立し、処理はステップＳ１０に移行することになる。図１１（ｂ）のバックアップ設定処理は停電信号が入力されたため、ＮＭＩ割り込みが発生したことを示すＮＭＩフラグをＯＮに設定する処理である。ＮＭＩフラグがＯＮに設定されると、図１０のステップＳ１９で肯定判定が成立し、処理はステップＳ２３、Ｓ２４に移行することになる。尚、バックアップ設定処理は、図９のＮＭＩ制御信号に示すように、ＮＭＩ端子に入力される信号がオンからオフになる信号の立ち下りによりＮＭＩフラグをＯＮする（セットする）。

次に主制御基板３０に格納されたプログラムのモジュール構成を説明する。図１２ないし図１９にメインモジュールを示し、図２０に割り込みモジュールを示す。メインモジュールは、階層構造を備えたものである。即ち、メインモジュールから順次に下層のモジュールに移行して行き、一連の処理の流れに沿って実行してゆく構造となっている。メインルーチンを実行しこのまま一連の流れを実行する場合もあるし、初期設定を行ってそのまま乱数更新ということもある。例えば主要処理の中で入力処理というのがあるが、この入力処理の中には従属する多数のモジュールがあり、それらを処理の流れで適宜選択して行くのである。従って、通常時の処理において、各ステイタスによって処理の開始からの累積時間が違ってくるわけである。

これを詳細にいうと、第１階層としては主要処理（ＭＡＩＮ）がある。第２階層として、初期化処理（ＩＮＴＬＩＺ）、バックアップスタート設定処理（ＢＫＵＳＴＲ）、タイマ割り込み設定処理（ＩＮＴＥＮＳ）、乱数更新処理（ＲＮＤＵＰ）、入力処理（ＩＮＰＡ）、特別電動役物処理（ＴＤＺ）、普通電動役物処理（ＦＤＺ）、確率変動判定図柄処理（ＨＺＣＨＫ）、情報データ作成処理（ＪＹＳＥＴ）、ポート出力処理（ＰＯＵＴ）、タイマ更新処理（ＴＭＤＥＣ）がある。

第３階層ないし第５階層は次の通りである。初期化処理（ＩＮＴＬＩＺ）の下にＲＡＭ設定処理（ＲＡＭＣＨＧ）、バックアップスタート設定処理（ＢＫＵＳＴＲ）の下にランプポート出力処理（ＬＭＰＰＴＯ）、乱数更新処理（ＲＮＤＵＰ）の下に初期値乱数更新処理（ＴＺＳＵＰ）、特別図柄用乱数更新処理（ＴＺＲＵＰ）、大当り図柄用乱数更新処理（ＴＺＡＵＰ）、図柄用乱数更新処理（ＴＺＣＴＵＰ）、外れ図柄作成処理（ＴＺＪＨ）、確率変動判定図柄用乱数更新処理（ＨＺＣＴＵＰ）、普通図柄用乱数更新処理（ＦＺＲＵＰ）、変動パターン用乱数更新処理（ＴＺＨＵＰ）がある。
入力処理（ＩＮＰＡ）の下に入力データ作成処理（ＳＷＤＩＮＰ）、更にその下に入力データ作成処理１（ＳＷＣＨＫ１）、入力データ作成処理２（ＳＷＣＨＫ２）がある。
入力処理（ＩＮＰＡ）の下に図柄用スイッチ処理（ＺＳＷＣＫ）、更にその下に第１種始動口スイッチ処理（ＴＺＳＷＣＫ）、普通電動役物規定入賞数監視処理（ＳＴＵＰ）、普通図柄作動スイッチ処理（ＦＺＳＷＣＫ）がある。
入力処理（ＩＮＰＡ）の下に特別電動役物用スイッチ処理（ＹＳＷＣＫ）、更にその下にカウントスイッチ処理（ＣＴＳＷ）、役物連続作動スイッチ処理（ＶＳＷ）、更にその下にＲＡＭ設定処理（ＲＡＭＣＨＧ）がある。
入力処理（ＩＮＰＡ）の下に賞球更新処理（ＳＹＣＴＣＫ）、更にその下に賞球カウンタ１更新処理（ＳＹＵＰ１）、賞球カウンタ２更新処理（ＳＹＵＰ２）、賞球カウンタ３更新処理（ＳＹＵＰ３）がある。
入力処理（ＩＮＰＡ）の下に賞球制御スイッチ処理（ＰＡＹＩＮ）、更にその下に賞球センサの監視処理（ＰＡＹＣＫ１）、更にその下に賞球センサカウンタ更新処理（ＳＮＳＣＨＫ）、ランプポート出力処理（ＬＭＰＰＴＯ）がある。
賞球制御スイッチ処理（ＰＡＹＩＮ）の下に球切れスイッチ処理（ＰＡＹＣＫ２）、更にその下にランプポート出力処理（ＬＭＰＰＴＯ）、賞球データポート出力処理（ＰＡＹＰＴＯ）がある。
賞球制御スイッチ処理（ＰＡＹＩＮ）の下にマンタンスイッチ処理（ＰＡＹＣＫ３）、更にその下にランプポート出力処理（ＬＭＰＰＴＯ）及び賞球データポート出力処理（ＰＡＹＰＴＯ）がある。
特別電動役物処理（ＴＤＺ）の下に特別図柄処理（ＴＺＣＨＫ）及び大当り動作処理（ＴＤＹＡＫ）がある。
特別図柄処理（ＴＺＣＨＫ）の下に特別図柄待機中処理（ＴＺＷＡＩＴ）、特別図柄変動中処理（ＴＺＨＥＮＤ）、及び特別図柄停止表示中処理（ＴＺＪＵＤＧ）があり、それらの下に、特別図柄保留シフト処理（ＴＳＨＦＴ）、大当り判定処理（ＴＺＣＨＵ）、特別図柄パターン設定処理１（ＴＰＴＳＴ１）、ＲＡＭ設定処理（ＲＡＭＣＨＧ）、特別図柄パターン設定処理２（ＴＰＴＳＴ２）、ＲＡＭ設定処理（ＲＡＭＣＨＧ）がある。
大当り動作処理（ＴＤＹＡＫ）の下に大当り初回インターバル処理（ＴＤＦＡＮ）、大当り開放処理（ＴＤＫＡＩ）、大当りインターバル処理（ＴＤＩＮＴ）、大当り終了処理（ＴＤＥＮＤ）があり、それらの下に、大入賞口開放設定処理（ＯＰＥＮＳＴ）、及びＲＡＭ設定処理（ＲＡＭＣＨＧ）がある。
普通電動役物処理（ＦＤＺ）の下に普通図柄処理（ＦＺＣＨＫ）、当り動作処理（ＦＤＹＡＫ）がある。
普通図柄処理（ＦＺＣＨＫ）の下に普通図柄待機中処理（ＦＺＷＡＩＴ）、普通図柄変動中処理（ＦＺＨＥＮＤ）、普通図柄停止表示中処理（ＦＺＪＵＤＧ）があり、それらの下に、普通図柄保留シフト処理（ＦＳＨＦＴ）、当り判定処理（ＦＺＣＨＵ）、普通図柄パターン設定処理（ＦＰＴＳＥＴ）、ＲＡＭ設定処理（ＲＡＭＣＨＧ）がある。
当り動作処理（ＦＤＹＡＫ）の下に、当りインターバル処理（ＦＤＦＡＮ）、当り開放処理（ＦＤＥＮＤ）、当り終了処理（ＦＤＥＮＤ）がある。
確率変動判定図柄処理（ＨＺＣＨＫ）の下に確率変動判定図柄待機中処理（ＨＺＷＡＩＴ）、確率変動判定図柄変動中処理（ＨＺＨＥＮＤ）、確率変動判定図柄停止表示中処理（ＨＺＪＵＤＧ）がある。
情報データ作成処理（ＪＹＳＥＴ）の下に始動口情報作成処理（ＳＩＤＪＳＴ）、ソレノイドデータ作成処理（ＳＯＬＳＥＴ）、試験装置用情報データ作成処理（ＴＳＴＪＳＴ）がある。
ポート出力処理（ＰＯＵＴ）の下にＬＣＤ出力処理（ＬＣＤＯＵＴ）、効果音出力処理（ＳＮＤＯＵＴ）、ランプデータ出力処理（ＬＭＰＯＵＴ）、保留データコマンド出力処理（ＨＯＲＤＵＴ）、賞球データ出力処理（ＰＡＹＣＨＫ）があり、それらの下に、特別図柄用コマンド送信処理（ＴＺＤＯＵＴ）、普通図柄用コマンド送信処理（ＦＤＯＵＴ）、確率変動判定図柄用コマンド送信処理（ＨＺＤＯＵＴ）、ランプポート出力処理（ＬＭＰＰＴＯ）、賞球データポート出力処理（ＰＡＹＰＴＯ）がある。
更に、特別図柄用コマンド送信処理（ＴＺＤＯＵＴ）、普通図柄用コマンド送信処理（ＦＺＤＯＵＴ）、確率変動判定図柄用コマンド送信処理（ＨＺＤＯＵＴ）の下に、ＬＣＤポート出力処理（ＬＣＤＰＴＯ）がある。
主要処理（ＭＡＩＮ）の下に第３階層として、初期値乱数更新処理（ＴＺＳＵＰ）、図柄用乱数更新処理（ＴＺＣＴＵＰ）がある。

図２０の通り、割り込みモジュールとしては前述したタイムアップ設定処理（ＩＮＴ）及びバックアップ設定処理（ＮＭＩ）がある。

以上説明したとおり、本実施形態によれば、ＮＭＩ端子のハードウェア割り込みと、ハードウェアによるＩＮＴ割り込みとが競合することがないので、停電検出に伴うバックアップ等の停電時処理が適正に実行されると共に、乱数更新、タイマ更新及び各種スイッチ検出のタイミングを均一化でき、従来の乱数抽出の技術をそのまま利用することができる。

上述の変更形態として、図６の点線で示す通り、ハードウェアの暴走を阻止するウォッチドッグ回路９０を付加した実施形態も実施可能である。ウォッチドッグ回路９０はＣＰＵ６６の監視用端子と接続され所定時間内にある信号がこなければＣＰＵ６６が暴走したとみてリセットをかけるものである。ウォッチドッグ回路９０で暴走を検出したときには、リセット端子に検出信号を入れて、バックアップＲＡＭをオールクリアするよう構成されているが、主要処理に戻るように設定しても良い。

他の変更形態として、ＩＮＴフラグに代えて、図１０の本処理及び残余処理の各ステップの処理時間を加算し、加算時間が所定時間を超えた場合に、本処理の先頭に戻る構成としても良い。各ステップの処理時間は概ね決まっているので、各ステップ毎に予め処理時間を設定しておき、各ステップが終了する毎にその処理時間を加算していくことにする。
そして、この加算処理時間をタイムアップ設定時間と比較し、タイムアップ設定時間を超えた場合は、残余処理を打ち切り、加算処理時間をゼロにリセットし、本処理の先頭の処理に移行する。上述の通り、各ステップ毎に処理時間の予め設定した加算処理を実行しても良いし、他の態様として、例えば、ある処理の開始から終了までを実際にタイマでカウントアップし、それを加算しても良い。

以上、本発明の好適な実施の形態を説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲で多くの技術的な設計変更を施し得ることができることは当然である。

本発明を採用したパチンコ機１０を示す外観斜視図である。 パチンコ機１０を裏面からみた裏面図である。 パチンコ機１０の遊技盤２２の構成を示す正面図である。 パチンコ機１０の電気的構成を示すブロック図である。 電源基板５０から電源を供給する構成を示すブロック図である。 電源基板５０と主制御基板３０及び各サブ制御基板との関係を示すブロック図である。 パワーオンリセット回路６１の構成を示す回路図である。 電源投入時の状態を示すタイミングチャートである。 電源遮断時の状態を示すタイミングチャートである。 「主要処理」を示すフローチャートである。 （ａ）は「タイムアップ設定処理」、（ｂ）は「バックアップ設定処理」を示すフローチャートである。 主制御基板３０に格納されたプログラムのメインモジュールのブロック図（その１）である。 同メインモジュールのブロック図（その２）である。 同メインモジュールのブロック図（その３）である。 同メインモジュールのブロック図（その４）である。 同メインモジュールのブロック図（その５）である。 同メインモジュールのブロック図（その６）である。 同メインモジュールのブロック図（その７）である。 同メインモジュールのブロック図（その８）である。 主制御基板３０のプログラムの割り込みモジュールのブロック図である。

符号の説明

１０…パチンコ機 １３…カードリーダ（プリペイドカードユニット）
２２…遊技盤 ２４…発射ハンドル
２４ａ…タッチスイッチ ２４ｂ…発射停止スイッチ３０…主制御基板 ３１…払出制御基板
３１ａ…賞球払出スイッチ
３１ｂ…貸玉払出スイッチ
３１ｃ…玉切モータ ３１ｄ…玉貸モータ
３２…特別図柄表示装置
３２ａ…ＬＣＤパネルユニット（ＬＣＤ）
３２ｂ…図柄表示装置制御基板（図柄制御基板）
３３…発射制御基板 ３３ａ…発射モータ ３４…ランプ制御基板
３５…音制御基板
３６…普通電動役物（始動口）３６ａ…第１種始動口スイッチ ３７…普通図柄表示装置
４０…大入賞口
４０ａ…役物連続作動スイッチ（ＶＳＷ）
４０ｂ…カウントスイッチ（カウントＳＷ）
４５…その他入賞口スイッチ ４６…玉抜スイッチ
４７…ＣＲ精算表示基板
４８…タッチランプ
４９…スピーカ
５０…電源基板
６１…パワーオンリセット回路 ６２…交流電圧監視回路
６３…タイマ１回路 ６４…タイマ２回路
６５…パワーダウンリセット回路
６６，６７，７０，７２，７４，７６…ＣＰＵ（ワンチップマイコン）
６８，６９，７１，７３，７５，７７…オア回路
８０…ＲＡＭ ８１…ＲＯＭ ８２…タイマ回路
９０…ウォッチドッグ回路

Claims (1)

1. 電源投入時に、ＲＡＭを初期化する初期化処理、停電時に記憶したデータに従って設定処理を行うバックアップスタート設定処理のいずれかを行う電源投入時処理と、
   各種スイッチの入力処理、ソレノイドをオン又はオフ状態とする出力処理及び乱数の更新を行う乱数更新処理を含む遊技の進行に係る処理を行う本処理と、
   該本処理が行われた後、該本処理が行われたときから一定時間が経過するまで繰り返し行われる残余処理と、
   停電発生時にＲＡＭへのアクセスを禁止すると共に前記ソレノイドへの出力をオフ状態とする停電時処理と、を実行する手段を有する主制御基板を備えた遊技機であって、
   前記主制御基板は、
   ＣＰＵの強制割り込み端子に入力されるＮＭＩ制御信号が変化することで、ＮＭＩフラグを設定し、前記停電時処理を実行することなく回帰する割り込み処理としてのバックアップ設定手段と、
   時間の計時を行うタイマ手段と、
   該タイマ手段により計時される前記本処理開始後からの経過時間が設定時間を経過したときには、前記残余処理を強制的に打ち切り、打ち切り後の処理を前記本処理の先頭へ移行させるタイムアップ処理と、を備え、
   前記バックアップ設定手段により設定されたＮＭＩフラグの有無を判断する処理を前記本処理の実行後に行い、前記ＮＭＩフラグが設定されている場合には前記停電時処理を実行する、
   ことを特徴とする遊技機。

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