JP2006026441A - 遊技機 - Google Patents

Abstract

【課題】ＲＡＭの所定領域に所定値が書き込まれた後、データの待避が実行される際、待避するデータの正確性及び確実性を高める。
【解決手段】 データの待避が実行されると、次にＲＡＭへのアクセスが禁止され（ステップＳ１２０）、リセット端子ＲＥＳがローレベルに低下するのを待つ処理が実行される（ステップＳ１３０）。所定時間内にリセット端子がローレベルに低下すると、具体的には前述したリセット１回路６０の出力するリセット信号１がローレベルに低下すると、ＣＰＵ６４は動作を停止し、リセット２回路６１の出力するリセット信号２がローレベルに低下すると、ＣＰＵ６５は動作を停止し、所定時間内に各リセット信号がローレベルに低下しない場合は、電源電圧が一時的に基準電圧ＬＶ３又はＬＶ４に至らずに少し低下しただけで元の電圧に復帰したときであり、ＲＡＭへのアクセス禁止処理が解除された後（ステップＳ１４０）、本来の処理が実行される。
【選択図】 図１３

Description

本発明は遊技機に関し、詳しくは遊技の進行を司る主制御基板と、主制御基板以外のサブ制御基板とを備えた遊技機に係わる。

遊技機、例えばパチンコ遊技機においては、発射された遊技球が入賞口に入賞すると予め定められた個数の遊技球を景品球として払い出すよう構成されている。遊技盤面上の各入賞口に入賞した遊技球は、ーフ球タンクに一旦停留され、停留された遊技球はセンサにより１個づつ検出され、所定個数の景品球としての遊技球をモータ等の駆動装置により遊技者に払い出した後、検出された遊技球はセーフ球タンクから排出される。
この従来のパチンコ遊技機は、入賞した遊技球がセーフ球タンクに停留され、景品球を払い出してから機外に排出することから、停電等の不測の事態が生じても入賞した遊技球がセーフ球タンクに停留されていることから、遊技者に不利益を与えることがないという効果を有していた。

しかしながら、前記従来のパチンコ遊技機は、以下の課題を有していた。
（１）セーフ球タンクを備える必要のあることから構成が嵩張る、複雑になる。
（２）停電等が発生したときには、払い出すべき景品球数のデータが消滅することから、最大数の景品球を払い出すことになり正確な景品球を払い出していない。例えば、入賞球１個に対して５個又は１０個の景品球を払い出すべき場合でも１５個の景品球を払い出すことになる。
（３）また、大当たり処理中、高確率中又は時短遊技中等の遊技者に有利な状態で停電が発生すると、停電復旧時には初期状態から遊技が開始されることから、遊技者に不測の不利益を与えることもある。

これらの課題を解決するために、近年、景品球を払い出すための景品払い出し制御基板を備え、払い出すべき景品個数に対応したデータを景品払い出し基板のメモリに記憶し、このメモリをバッテリバックアップする提案が為されている。
該提案に係る発明として、本願出願人は、特願平１０−１２６６９３号の「弾球遊技機」に示す発明を行った。
この提案は、パチンコ機の機構を単純化することができる、正確な景品球を払い出すことができるという優れた効果を有する。
一方、遊技の進行を司る主制御基板もバッテリバックアップし、遊技状態に関する所定データを停電時に消滅しないよう構成し、停電復旧時には停電前の遊技状態から続行する提案等も為されている。
尚、前述したバッテリバックアップにより記憶保持する時間は、通常１〜３時間程度に構成される。これは、不慮の停電（瞬停も含む）だけに対処するためである。従って、閉店時に電源を遮断し、翌日電源を投入する場合には、ＲＡＭに記憶されたデータの大半が変化する。このデータの変化を検知したときには、マイコンは遊技の初期状態から遊技を実行するよう構成されるのが一般的である。

しかしながら、前述した従来のパチンコ遊技機等においては、猶、次のような課題が考えられる。
（１）前記景品払い出し制御基板は停電前の景品データを記憶しているが、マイコンの暴走又は電気的ノイズにより景品データの内容が変化する、或いは不正な行為により景品データの内容が書き替えられる虞も考えられる。係る状態が発生した場合に所定データだけが変化しているときには、記憶された景品データに従って景品を払い出すことは遊技の公平性を期することができないという課題、
（２）また、主制御基板にしても、マイコンの暴走等により遊技状態が変化する、或いは不正な行為により遊技状態が書き替えられる虞が考えられる。係る状態が発生した場合も遊技の公平性を期することができないという課題、
（３）更に、通常バッテリバックアップの時間は１時間〜３時間程度に設計され、パチンコホールの開店前に電源を投入したときには、遊技の初期状態から遊技を開始することができるよう構成されているが、何等かの原因により前日の夜に電源を遮断したときの遊技状態を記憶していることも考えられる。係る場合に、パチンコホール側の意志とは別に前日の遊技状態から遊技が続行する遊技機があれば遊技の公平性を期することができないという課題、
が考えられた。
本発明の遊技機は、これらの課題を好適に解決し、一層健全な遊技機を提供することを目的として為されたものである。

請求項１に記載の遊技機は、
遊技の進行を司る主制御基板と、
遊技者に景品を払い出す景品払い出し制御基板を少なくとも含むサブ制御基板と、
前記主制御基板及びサブ制御基板に電源を供給する電源供給手段と、
前記主制御基板のゲームの進行状況を示すデータを、停電時に消滅しないよう、バッテリによってバックアップされたＲＡＭに記憶保持する記憶保持手段と、
前記停電時から復旧したとき、停電時に前記記憶保持手段により記憶された前記データに基づき遊技を続行する遊技続行手段と、
を備えて構成された遊技機であって、
前記主制御基板には、
前記電源供給手段により供給される電圧レベルが基準電圧１（ＬＶ４）に低下すると前記主制御基板の前記ＲＡＭへの書き込みを禁止し、前記基準電圧１より低い基準電圧２（ＬＶ１）に低下すると前記主制御基板ＣＰＵの動作の停止を実行する書き込み禁止手段と、
前記電源供給手段により供給される電圧レベルが基準電圧１（ＬＶ４）に低下すると前記主制御基板の前記ＲＡＭへの書き込みを禁止し、所定時間内に前記基準電圧１より低い基準電圧２（ＬＶ１）に低下しない場合には前記ＲＡＭへの書き込み禁止を解除する書き込み禁止解除手段と、
を備えたことを特徴とする。

ここで、サブ制御基板とは、景品払い出し制御基板を少なくとも含むものであって、パチンコ遊技機にあっては図柄の変動表示を行う図柄制御基板等を含んでも良い。また、景品払い出し制御基板とは、景品を払い出す駆動装置を制御する基板であって、パチンコ遊技機では景品としての景品球（「賞品球」又は「賞球」ともいう。）を払い出すモータ又はソレノイド等を駆動制御する基板をいい、スロットル遊技機では景品としてのコインを払い出すホッパーを駆動制御する基板をいう。

請求項１に記載の遊技機によれば、電源電圧が一時的に基準電圧１（ＬＶ４）以下に低下し所定時間内に基準電圧２（ＬＶ１）に至らない場合には、ＲＡＭへのアクセス禁止処理が解除される。これにより、電源の電圧レベルが不安定な状態で一時的に電圧が低下しても徒にＣＰＵの動作を停止させないので遊技の安定化を図ることができ、遊技者に安定した遊技を提供することができる。しかも、基準電圧１以下では書き込みが禁止されているので、退避するデータの正確性及び確実性を損なうことがない。

以下に、本発明の好適な実施例を図面に基づいて説明する。尚、本発明の実施の形態は、下記の実施例に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
図１に示すように、本実施例のパチンコ機１０は、大きくは長方形の外枠１１と前面枠１２とからなり、外枠１１の左隣に公知のカードリーダ（プリペイドカードユニット）１３が設けられている。前面枠１２は、左端上下のヒンジ１４により外枠１１に対し回動可能に取り付けられている。
前面枠１２の下方には上皿１５が設けられ、この上皿１５に貸出釦１６、精算釦１７及び残高表示部１８が設けられている。カードリーダ１３のカード口１９にプリペイドカードを挿入すると、記憶された残高が残高表示部１８に表示され、貸出釦１６を押下すると遊技球の貸出しが実行され上皿１５の払い出し口より遊技球が排出される。

前面枠１２には、窓状の金枠２０が前面枠１２に対して解放可能に取り付けられている。この金枠２０には板ガラス２１が二重にはめ込まれている。板ガラス２１の奥には遊技盤２２が収納されている。
上皿１５の前面枠１２下部には、下皿２３が設けられ、下皿２３の右側には発射ハンドル２４が取り付けられている。この発射ハンドル２４の外周には、図示しない回動リングが擁され、時計方向に回動すれば遊技球を遊技盤２２上に発射することができる。
上皿１５と下皿２３とは連結されていて、上皿１５が遊技球で満杯状態になれば下皿２３に遊技球を誘導するよう構成されている。

図２はパチンコ機１０の裏面図である。図示するように、前述した遊技盤２２を脱着可能に取り付ける機構盤２６が前述した外枠１１に収納されている。この機構盤２６には、上方から、球タンク２７、誘導樋２８及び払出し装置２９が設けられている。この構成により、遊技盤２２上の入賞口に遊技球の入賞があれば球タンク２７から誘導樋２８を介して所定個数の遊技球を払出し装置２９により前述した上皿１５に排出することができる。
また、機構盤２６には主制御基板３０及び払出制御基板３１が脱着可能に、遊技盤２２には特別図柄表示装置３２が、前面枠１２の左下部には発射制御基板３３が、特別図柄表示装置３２の左側に外部接続端子基板５０が、各々取り付けられている。

次に図３を用いて遊技盤２２について説明する。
図３に示すように遊技盤２２には、中央に特別図柄表示装置３２を構成するＬＣＤパネルユニット（以下、「ＬＣＤ」という。）３２ａ、その下部に第１種始動口としての普通電動役物３６、ＬＣＤ３２ａ上部の普通図柄表示装置３７、普通図柄表示装置３７に表示される図柄の変動開始に用いられるＬＣＤ３２ａの左右の普通図柄作動ゲート３８及び３９、普通電動役物３６下部の大入賞口４０、盤面最下部のアウト口４１、その他の各種入賞口、風車及び図示しない遊技釘等が備えられている。
この構成により、前述した発射ハンドル２４を回動すれば発射制御基板３３により駆動される発射モータ３３ａが駆動されて上皿１５上の遊技球がガイドレールを介して遊技盤２２上に発射される。発射された遊技球が各入賞口に入賞すれば遊技球は盤面裏面にセーフ球として取り込まれ、入賞しなければアウト口４１を介してアウト球として同様に盤面裏面に取り込まれる。

続いて前述したパチンコ機１０の電気的構成を図４のブロック図を用いて説明する。
パチンコ機１０の電気回路は、図示するように、前述した主制御基板３０、払出制御基板３１、特別図柄表示装置３２、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等から構成されている。尚、この回路図には、信号の受け渡しを行うために所謂中継基板等は記載していない。

主制御基板３０は、遊技制御プログラムを記憶したＲＯＭ及び演算等の作業領域として働くＲＡＭを内蔵した８ビットワンチップマイコンを中心とした論理演算回路として構成され、この他各基板又は各種スイッチ類及び各種アクチェータ類との入出力を行うための外部入出力回路も設けられている。
主制御基板３０の入力側には、第１種始動口スイッチ３６ａ、普通図柄作動スイッチ３８ａ及び３９ａ、役物連続作動スイッチ（以下、単に「Ｖスイッチ」と呼ぶ）４０ａ、カウントスイッチ４０ｂ、満タンスイッチ４３、補給スイッチ４４、複数のその他入賞口スイッチ４５、玉抜スイッチ４６等が接続されている。また、出力側には、大入賞口ソレノイド４０ｃ、Ｖソレノイド４０ｄ、普通役物ソレノイド３６ｂ及び外部接続端子基板５０等が接続されている。

第１種始動口スイッチ３６ａは前述した遊技盤２２上の普通電動役物３６内、普通図柄作動スイッチ３８ａ及び３９ａは各々普通図柄作動ゲート３８及び３９内、Ｖスイッチ４０ａは大入賞口４０内の特定領域内、同じくカウントスイッチ４０ｂは大入賞口４０内、満タンスイッチ４３は下皿２３内、補給スイッチ４４は球タンク２７内、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口、玉抜スイッチ４６は払出し装置２９の近傍に各々取り付けられている。ここで、Ｖスイッチ４０ａは大入賞口４０内に入賞した遊技球が特別装置作動領域（以下、「特別領域」という。）を通過したことを、カウントスイッチ４０ｂは大入賞口４０内に入賞する全ての遊技球を、満タンスイッチ４３は下皿２３内に遊技球が満タン状態になったことを、補給スイッチ４４は球タンク２７内に遊技球が存在することを、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口に遊技球が入賞したことを、玉抜スイッチ４６は玉抜操作ボタンが押下されたことを各々検出するためのものである。また、出力側に接続された大入賞口ソレノイド４０ｃは大入賞口４０、Ｖソレノイド４０ｄは大入賞口４０内の特別領域、普通役物ソレノイド３６ｂは普通電動役物３６の開閉に各々使用されるものである。

特別図柄表示装置３２は、前述したＬＣＤ３２ａと、このＬＣＤ３２ａを駆動制御する図柄表示装置制御基板（以下、単に「図柄制御基板」（「画像制御基板」ともいう。）という。）３２ｂ及びバックライト及びインバータ基板等の付属ユニットから構成されている。図柄制御基板３２ｂは、前述した主制御基板３０と同様８ビットワンチップマイコンを中心とした論理演算回路として構成されている。

払出制御基板３１は、主制御基板３０と同様マイクロコンピュータを用いた論理演算回路として構成され、その入力回路には賞球払出スイッチ３１ａ及び貸玉払出スイッチ３１ｂが接続され、出力回路には玉切モータ３１ｃ及び玉貸モータ３１ｄが接続されている。また、払出制御基板３１には、前述したカードリーダ１３が双方向に接続され、カードリーダ１３にはＣＲ精算表示基板４７が接続されている。賞球払出スイッチ３１ａは、主制御基板３０にも接続されている。
玉切モータ３１ｃ及び玉貸モータ３１ｄは、前述した払出し装置２９に設けられ、誘導樋２８から供給される遊技球を下方に所定個数流下させるものである。玉切モータ３１ｃから払い出される遊技球は賞球払出スイッチ３１ａにより検出され、玉貸モータ３１ｄから払い出される遊技球は貸玉払出スイッチ３１ｂにより検出される。
ＣＲ精算表示基板４７は、前述した上皿１５の貸出釦１６、精算釦１７及び残高表示部１８等から構成されている。尚、ＣＲ精算表示基板４７を払出制御基板３１に接続する構成としても良い。

前記構成により主制御基板３０から賞球払い出し指令のデータが送信されると、このデータを受信した払出制御基板３１は、未払の賞球データに送信されたデータが示す賞球個数を加算して新たな賞球データとして記憶し、所定個数の遊技球を賞球として払い出した後に賞球払出スイッチ３１ａにより検出された遊技球を記憶した賞球データから減算処理を実行して新たな賞球データとし、この賞球データの値が零になるまで払い出し処理を実行する。
一方、ＣＲ精算表示基板４７の貸出釦１６を押下すると、１００円の場合はカードリーダ１３から払出制御基板３１に１パルスの信号が送信され、５００円の場合には５パルスの信号が送信される。払出制御基板３１は、１パルスの信号に対して２５個の遊技球が貸玉払出スイッチ３１ｂにより検出されるまで玉貸モータ３１ｄを駆動制御して貸し玉を払い出す処理を実行する。

発射制御基板３３は、遊技者が操作する発射ハンドル２４の回動量に応じて発射モータ３３ａを駆動制御するものであり、その他遊技者が発射停止スイッチ２４ｂを押下したとき発射を停止させたり、発射ハンドル２４に内蔵されたタッチスイッチ２４ａがオン状態のときタッチランプ４８を点灯させるためのものである。
タッチスイッチ２４ａは発射ハンドル２４に内蔵され遊技者が発射ハンドル２４に触れていることを検出する。

ランプ制御基板３４は主としてトランジスタ等の駆動素子から構成されており、主制御基板３０からの指令を受けて普通図柄表示装置３７、大当たりランプやエラーランプ等のランプ類及びＬＥＤ等の各種ランプ類を点灯表示させるためのものである。

音制御基板３５は音源ＩＣ及びアンプ等から構成されており、主制御基板３０の指令を受けてスピーカ４９を駆動制御するためのものである。

前述した特別図柄表示装置３２、賞球制御基板３１、発射制御基板３３、ランプ制御基板３４及び音御基板３５への送信は、主制御基板３０からのみ送信することができるよう一方向通信の回路として構成されている。この一方向通信の回路は、インバータ回路又はラッチ回路を用いて具現化することができる。

前記主制御基板３０、払出制御基板３１、図柄制御基板３２ｂ、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等へは、図５に示すように、電源回路５５から各種電源が供給されている。
電源回路５５は、２４Ｖ交流電源からＤＣ３２Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ、更にコンデンサによりＤＣ５Ｖのバックアップ電源を生成し、各制御基に必要な電源を供給するよう構成されている。
ＤＣ５Ｖのバックアップ電源は、主制御基板３０と払出制御基板３１に供給されている。

ここで、図６に示すように、電源回路５５には、リセット１回路６０及びリセット２回路６１、バックアップ１電圧監視回路６２およびバックアップ２電圧監視回路６３が備えられている。
リセット１回路６０は、主制御基板３０のＣＰＵ６４のリセット端子ＲＥＳに接続されている。
リセット２回路６１は、払出制御基板３１のＣＰＵ６５のリセット端子ＲＥＳ、図柄制御基板３２ｂのＣＰＵ６６のリセット端子ＲＥＳ等に接続されている。
バックアップ１電圧監視回路６２は、主制御基板３０のＣＰＵ６４の強制割り込み端子ＮＭＩに接続されている。
バックアップ２電圧監視回路６３は、払出制御基板３１のＣＰＵ６５の強制割り込み端子ＮＭＩに接続されている。
尚、前述したように、５Ｖバックアップ電源は、主制御基板３０のＣＰＵ６４のバックアップ端子ＶＢＢ、及び払出制御基板３１のＣＰＵ６５のバックアップ端子ＶＢＢに接続されている。

リセット１回路６０は、図７に示すように、電圧監視ＩＣ１１、抵抗器Ｒ１７、Ｒ１８及びＲ１９、バイバスコンデンサＣ１０等から構成されている。電圧監視ＩＣ１１の入力端子であるＶＳＢ端子には、抵抗器Ｒ１７とＲ１８とで分圧したＤＣ１２Ｖの電源が供給され、出力端子であるＲＥＳＥＴ端子は、抵抗器Ｒ１９でＤＣ５Ｖにプルアップされている。
前記構成により電圧監視ＩＣ１１の出力端子であるＲＥＳＥＴ端子は、ＤＣ１２Ｖ電源の電圧が９．３９〜１０．２１Ｖ以下に低下すると、出力するリセット信号１を、ハイレベルからロウレベルに変化させる。

リセット２回路６１は、図８に示すように、電圧監視ＩＣ８、抵抗器Ｒ３８、Ｒ３９及びＲ４０、バイパスコンデンサＣ２２及びＣ２３等から構成されている。電圧監視ＩＣ８の入力端子であるＶＳ端子には、抵抗器Ｒ３９とＲ４０とで分圧したＤＣ１２Ｖの電源が供給され、出力端子であるＲＥＳＥＴ端子は、抵抗器Ｒ３８でＤＣ５Ｖにプルアップされている。
前記構成により電圧監視ＩＣ８の出力端子であるＲＥＳＥＴ端子は、ＤＣ１２Ｖ電源の電圧が７．２０〜７．７５Ｖ以下に低下すると、出力するリセット信号２を、ハイレベルからロウレベルに変化させる。

バックアップ１電圧監視回路６２は、図９に示すように、コンパレータＩＣ１Ａ、抵抗器Ｒ４１〜Ｒ４５等から構成されている。コンパレータＩＣ１Ａのマイナス入力端子には、抵抗器Ｒ４３とＲ４４とで分圧したＤＣ５Ｖの電源が供給され、プラス入力端子には、抵抗器Ｒ４１とＲ４２とで分圧したＤＣ１２Ｖの電源が供給され、出力端子は抵抗器Ｒ４５でＤＣ５Ｖにプルアップされている。
前記構成によりコンパレータＩＣ１Ａの出力端子は、ＤＣ１２Ｖ電源の電圧が１０．２５〜１０．７０Ｖ以下に低下すると、出力するバックアップ信号１を、ハイレベルからロウレベルに変化させる。

バックアップ２電圧監視回路６３は、図１０に示すように、コンパレータＩＣ２Ａ、抵抗器Ｒ５１〜Ｒ５５等から構成されている。コンパレータＩＣ２Ａのマイナス入力端子には、抵抗器Ｒ５３とＲ５４とで分圧したＤＣ５Ｖの電源が供給され、プラス入力端子には、抵抗器Ｒ５１とＲ５２とで分圧したＤＣ１２Ｖの電源が供給され、出力端子は抵抗器Ｒ５５でＤＣ５Ｖにプルアップされている。
前記構成によりコンパレータＩＣ２Ａの出力端子は、ＤＣ１２Ｖ電源の電圧が８．００〜９．２３Ｖ以下に低下すると、出力するバックアップ信号２を、ハイレベルからロウレベルに変化させる。

前記構成により、パチンコ機１０に電源が投入されたときの主制御基板３０と、払出制御基板３１及び図柄制御基板３２ｂ等の主制御基板以外のサブ制御基板との各々のＣＰＵの動作又は制御動作の立ち上がり状態を、図１１に示すタイミングチャートに従って説明する。
パチンコ機１０に電源が投入されると、電源基板５５によりＤＣ３２Ｖ、ＤＣ１２Ｖ、バッテリバックアップ電源（ＶＢＢ）であるＤＣ５Ｖが生成される。この生成された各電源は各制御基板に供給されるが、リセット１回路６０及びリセット２回路６１の働きにより払出制御基板３１等の各サブ制御基板及び主制御基板３０は次のように動作の立ち上げ処理を行う。

図１１に示すように、電源基板５５に電源が投入されると（ポイントＰ１）、ＤＣ１２Ｖ電源の電圧は放物線を描いて漸次０Ｖから１２Ｖに立ち上がる。この漸次立ち上がるＤＣ１２Ｖ電源の電圧が、基準値ＬＶ２（本具体例では、７．２０〜７．７５Ｖ）になるとリセット２回路６０の出力信号であるリセット信号２がロウレベルからハイレベルとなる。これにより、サブ制御基板の各ＣＰＵのリセットが解除され、払出制御基板３１のＣＰＵ６５がセキュリティチェック動作を開始する（ポイントＰ２）。このとき、本具体例では、払出制御基板３１を除く図柄制御基板３２ｂ等の各サブ制御基板は、セキュリティチェック動作は実行せずに本来の制御を実行するよう構成されている。
ＤＣ１２Ｖの電源電圧が基準値ＬＶ２のときには、リセット１回路６０の出力信号であるリセット信号１は、まだロウレベルの状態を維持している。従って、主制御基板３０のＣＰＵ６４は、まだ立ち上がっていない。

ＤＣ１２Ｖの電源電圧が基準値ＬＶ２から基準値ＬＶ１（本具体例では、９．３９〜１０．２１Ｖ）に上昇すると、リセット１回路６０のリセット信号１は、ロウレベルからハイレベルとなる。これにより、主制御基板３０のＣＰＵ６４のリセットが解除され、ＣＰＵ６４がセキュリティチェック動作を開始する（ポイントＰ３）。
主制御基板３０のＣＰＵ６４のセキュリティチェック時間Ｔ１は、払出制御基板３１のＣＰＵ６５のセキュリティチェック時間Ｔ２と同等かそれ以上長くなるように設計されている。
尚、セキュリティチェックとは、周知の如く、ワンチップマイコンであるＣＰＵ６３及び６４が遊技の進行内容を書き込んだＲＯＭの内容が正規の内容であるか否かをチェックする機能のことである。

主制御基板３０のセキュリティチェック時間Ｔ１が払出制御基板３１のセキュリティチェック時間Ｔ２以上であり、且つ主制御基板３０のＣＰＵ６４のリセット解除時点が各サブ制御基板のＣＰＵのリセット解除時点より遅い（ポイントＰ４及びＰ５）。これにより、主制御基板３０のＣＰＵ６４がＲＯＭに書き込まれたプログラムに従って遊技の制御を実行開始するときには、各サブ制御基板は既に遊技の制御を実行している。この結果、電源投入後直ちに、主制御基板３０のＣＰＵ６４が各サブ制御基板にデータを送信しても、各サブ制御基板は本来の制御を実行しているので確実にデータを受信することができる。
尚、本具体例では、セキュリティチェック時間Ｔ１は約４３９msであり、主制御基板３０のＣＰＵ６４が電源の投入から遊技の制御を実行するまでの時間は、約５２９ms〜５４９msである。また、セキュリティチェック時間Ｔ２は約２００msであり、サブ制御基板の１つである払出制御基板３１のＣＰＵ６５が電源の投入から遊技の制御を実行するまでの時間は、約２０２ms〜２０３msである。

次にパチンコ遊技機１０への電源投入が遮断されるときの動作を、図１２に示すタイミングチャートに従って説明することにする。
パチンコ遊技機１０への電源投入が遮断されると（ポイントＰ６）、電源基板５５で生成されるＤＣ１２Ｖの電源電圧は、遮断直後の低下が著しいもののその後はほぼリニアに低下してゆき所定時間後に０Ｖとなる。このリニアに漸減してゆく途中で、基準電圧ＬＶ４（本具体例では、１０．２５〜１０．７０Ｖ）に至ると（ポイントＰ７）、電源基板５５のバックアップ１電圧監視回路６２のバックアップ信号１は、ハイレベルからロウレベルに変化する。これにより、主制御基板３０のＣＰＵ６４の強制割り込み端子ＮＭＩがロウレベルとなり、ＣＰＵ６４にノンマスカブルインターラプトがかかることになる。このとき、ＣＰＵ６４は、現状のゲーム進行状況を示すデータを待避し、その後ＲＡＭへのアクセスを禁止することができる。

電源電圧ＤＣ１２Ｖの電圧が基準電圧ＬＶ４から前記基準電圧ＬＶ１に低下すると（ポイントＰ８）、電源基板５５のリセット１回路６０のリセット信号１はハイレベルからロウレベルに変化する。これにより、ＣＰＵ６４をリセット状態とする。この後、時間の経過に従ってＤＣ１２Ｖの電源電圧は漸減してゆき基準電圧ＬＶ４（本具体例では、８．００〜９．２３Ｖ）に至ると（ポイントＰ９）、バックアップ２電圧監視回路６３の出力信号２がハイレベルからロウレベルに変化する。これにより、払出制御基板３１のＣＰＵ６５のＮＭＩ端子がロウレベルとなり、ＣＰＵ６５にノンマスカブルインターラプトがかかることになる。このとき、ＣＰＵ６５は、現状の賞球払い出し状態及び玉貸しの払い出し状態を示すデータを待避し、その後ＲＡＭへのアクセスを禁止することができる。

ＤＣ１２Ｖの電源電圧が基準電圧ＬＶ３から更に低下し基準電圧ＬＶ２に至ると（ポイントＰ１０）、リセット２回路６１の出力信号であるリセット信号２がハイレベルからロウレベルに変化する。これにより、ＣＰＵ６５及びＣＰＵ６６をリセット状態とすると共に、その他のサブ制御基板の動作を停止させる。
ここで、前述したように、主制御基板３０及び払出制御基板３１各々のＲＡＭはバッテリバックアップされており、電源遮断時もＲＡＭに記憶されたデータは所定時間（本実施例では、約１時間２０分〜約３時間３０分）記憶保持される。

前述したように、電源投入が遮断される場合、先ず主制御基板３０のＣＰＵ６４をリセット状態とし、その後、サブ制御基板の各ＣＰＵをリセット状態とする。これにより、主制御基板３０のＣＰＵ６４が電源投入が遮断される前に送信したデータを各サブ制御基板が確実に受信されるという効果を有する。

次に前述した構成を有する本具体例の動作を、電源投入時及び電源遮断時について説明し、電源投入後から電源が遮断されるまでの処理は従来と同様なので詳細な説明は割愛する。ここでは、便宜上先ず、電源遮断時の処理を図１３に示すフローチャートに従って説明することにする。
図１３に示すフローチャートは、主制御基板３０のＣＰＵ６４及び払出制御基板３１のＣＰＵ６５により実行される処理であり、各々のＣＰＵの強制割り込み端子ＮＭＩがハイレベルからロウレベルに変化する信号の立ち下げ時に実行される処理である。
ＣＰＵ６４及びＣＰＵ６５により実行される処理が本ルーチンに移行すると、先ず、ＲＡＭの複数の所定領域に所定値５５Ｈを書き込む処理が為される（ステップＳ１００）。書き込まれる所定値は、如何なる値でも良いが、１バイト中の各々のビットが交互に「１」と「０」とになる５５Ｈ又はＡＡＨが好ましい。

ＲＡＭの所定領域に所定値が書き込まれた後、データの待避が実行される（ステップＳ１１０）。このデータの待避処理は、主制御基板３０では現状のゲームの進行状況、例えば、高確率中であるか否か、大当たり中であるか否か、特別図柄表示装置で図柄変動中であるか否か等のゲームの進行状況を示す各データをＲＡＭの所定領域に書き込む処理である。一方、払出制御基板３１では、現状の賞球個数の払い出し状態及び貸し球の払い出し状態を示す各データをＲＡＭの所定領域に書き込む処理である。この待避処理は、現状の状態を常にＲＡＭの所定領域に書き込むアルゴリズムであれば、特にこの処理を実行する構成としなくても良い。データの待避が実行されると、次にＲＡＭへのアクセスが禁止される（ステップＳ１２０）。

このＲＡＭへのアクセス禁止処理は、電源電圧の不安定な状態でのＲＡＭへの書き込みを禁止することにより、待避するデータの正確性及び確実性を高めるためである。
ＲＡＭへのアクセスが禁止されると、リセット端子ＲＥＳがローレベルに低下するのを待つ処理が実行される（ステップＳ１３０）。ここで、所定時間内にリセット端子がローレベルに低下すると、具体的には前述したリセット１回路６０の出力するリセット信号１がローレベルに低下すると、ＣＰＵ６４は動作を停止し、同じく前述したリセット２回路６１の出力するリセット信号２がローレベルに低下すると、ＣＰＵ６５は動作を停止する。一方、所定時間内に各リセット信号がローレベルに低下しない場合は、電源電圧が一時的に基準電圧ＬＶ３又はＬＶ４に至らずに少し低下しただけで元の電圧に復帰したときである。この場合には、ＲＡＭへのアクセス禁止処理が解除された後（ステップＳ１４０）、処理は「リターン」に抜け本来の処理が実行される。

電源が投入され、セキュリティチェックが終了すると、主制御基板３０のＣＰＵ６４は、図１４に示す「電源投入時ルーチン」を実行する。このルーチンは、リセット端子ＲＥＳがローレベルからハイレベルに変化する信号の立ち上げ時に１回だけ実行される。
このルーチンに処理が移行すると、停電復旧時か否か判断される（ステップＳ１５０）。本具体例では、ＤＣ５Ｖのバックアップ電源は、前述したように、コンデンサにより約１時間２０分〜約３時間３０分間ＣＰＵ６４及びＣＰＵ６５のＲＡＭに記憶されたデータを記憶保持するよう構成されている。このため、瞬停を含む一般的な停電ではなく、営業が終了し（閉店時）、電源を遮断してから翌朝に電源を投入する通常状態（意図的停電）では、ＲＡＭのデータは記憶保持されていない。これにより、意図的停電時（上記営業終了後の電源の遮断から生じるもの）にＲＡＭの所定領域に書き込まれた所定値は、記憶保持されることなく所定値とは異なった値となっている。一方、瞬停を含む一般的な停電は、１時間もあれば復旧する。係る停電時には、ＲＡＭの所定領域に書き込まれた所定値は、変化することなく記憶保持されている。従って、ＲＡＭの所定領域に書き込まれた値を比較することにより、停電復旧時か否かが判定される。

ステップＳ１５０の判定処理により、停電復旧時でないとの否定判定が為されると、メモリの値をクリアする等の初期設定（ステップＳ１６０）が実行され、停電復旧時との肯定判定が為されると、復旧処理（ステップＳ１７０）が実行され処理はリターンに抜ける。
復旧処理では、主制御基板３０のＣＰＵ６４は、待避したゲームの進行を示すデータから通常の処理を実行するための準備を実行し、各サブ制御基板に停電から復旧したことを知らせるコマンドコードを送信する。このコマンドコードを受信した図柄制御基板３２ｂは、ＬＣＤ３２ａの画面上に「停電復旧処理実行」、「停電前のゲーム内容から続行しています」等のメッセージを表示する処理を行う。或いは、音制御基板３５は、音声により停電があったことを報知する。
この後、ＣＰＵ６４は、図１５に示す周知の「メインルーチン」を２ｍｓ毎のハード割り込みにより定期的に実行する。
即ち、このメインルーチンは、本処理と残余処理からなり、詳細は略すが、正常割り込みか否かの判定（Ｓ２００）、初期設定（Ｓ２１０）、乱数更新処理（Ｓ２２０）、各入力処理（Ｓ２３０）、当否判定処理（Ｓ２４０）、画像出力処理（Ｓ２５０）、各出力処理（Ｓ２６０）、外れ図柄乱数更新処理（Ｓ２７０）の各処理が実行される。
これにより、主制御基板３０のＣＰＵ６４は、停電発生時には、停電前のゲームの進行状態から続行してゲームの制御を司ることができ、遊技者に不測の不利益や違和感を与えることがない。

一方、払出制御基板３１のＣＰＵ６５は、電源が投入されセキュリティチェックが終了すると、図１６に示す「メインルーチン」を実行する。
このルーチンでは、前述したステップＳ１５０の処理と同様の処理により、停電復旧時か否か判定され（ステップＳ３００）、停電復旧時との肯定判定が為されると、記憶保持されたデータに基づき玉切モータ３１ｃを駆動制御して賞球の払い出しを実行し（ステップＳ３１０）、玉貸モータ３１ｄを駆動制御して貸し玉の払い出しを実行する（ステップＳ３２０）。これにより、停電発生時に未払の賞球データがあれば、停電復旧後に記憶保持されたデータに基づき賞球の払い出しが実行される。同様に、停電発生時に未払の玉貸データがあれば、停電復旧後に記憶保持されたデータに基づき玉貸しの払い出しが実行される。これにより、停電が発生しても遊技者に不利益を与えることはない。
前記ステップＳ３００の判定処理により、停電復旧時でないとの否定判定が為されると、初期設定（ステップＳ３３０）が実行された後に通常の処理が実行される。

以上、詳細に説明した本具体例によると、払出制御基板３１及び図柄制御基板３２ｂを含むサブ制御基板及び主制御基板３０は、１つの電源基板５５によりリセットされて制御動作の立ち上げを実行し、また制御動作の停止を実行するよう構成されている。これにより、制御の統一化を実現することができるという効果、各制御基板にリセット回路を設けることがないので部品点数の削減を図ることができるという効果、部品の誤差による制御タイミングのズレを防ぐという効果、リセットのタイミング等は電源基板５５だけをチェックすれば各制御基板でのタイミングを判定することができ検査効率を高めるという効果、を有する。
また、本具体例では、バックアップ電圧監視回路により制御動作を停止する前に、データを待避させているので記憶保持されるデータの正確性及び確実性を確保することができるという効果も有する。
更に、本具体例では、電源基板５５に２つのリセット回路を備え、主制御基板３０をサブ制御基板よりも早く制御動作を停止させ、電源投入時にはサブ制御基板を主制御基板３０よりも早く制御動作を立ち上げるよう構成している。これにより、１方向通信の回路を構成しながらも各サブ制御基板は確実に主制御基板３０からのデータを受信することができるという優れた効果を有する。

更に、本具体例では、図４に示したように、賞球払出スイッチ３１ａは、払出制御基板３１及び主制御基板３０に接続されている。これにより、主制御基板３０でも、入賞に係る賞球個数データと賞球の払い出し個数とをデータ管理することができ、主制御基板でのデータ管理される賞球データを払出制御基板３１に送信することにより比較判断することができる。また、払出制御基板３１での賞球データが何等かの原因により消滅した場合には、主制御基板での賞球データに基づき遊技客に賞球の払い出しを実行することもできる。
また、本具体例では、玉抜スイッチ４６は、主制御基板３０に接続されているので、玉抜き操作を実行したときに賞球払出スイッチ３１ａにより検出される遊技球を、主制御基板３０で賞球による払い出しではなく玉抜き操作によるものと判断することができる。また、玉抜スイッチ４６がオンしたことを主制御基板３０から払出制御基板３１に送信することもできる。

尚、本具体例では、電源基板５５に２つのリセット回路６０及び６１を備える構成としたが、１つのリセット回路により各制御基板をリセットする構成としても良い。また、１つのバックアップ電圧監視回路により主制御基板３１のＣＰＵ６４及び払出制御基板３１のＣＰＵ６５に強制割り込みをかける構成としても良い。係る構成の場合には、各制御基板のリセットタイミング又は強制割り込みのタイミングを完全に同一時期とすることができるという効果も奏する。
また、本具体例では、賞球払出スイッチ３１ａは、払出制御基板３１及び主制御基板３０に接続する構成としたが、主制御基板３０だけに接続する構成としても良い。係る構成の場合には、検出される賞球個数を主制御基板３０から払出制御基板３１に送信する構成とすれば良い。

次に図１７〜図１９を用いて第２の具体例について説明する。
第２の具体例では、第１の具体例で用いた図４に示す電気的回路として図１７に示す電気的回路を採用するものであり、その他の構成は第１の具体例の構成と同様である。
第２の具体例では、発射制御基板３３に接続されるタッチスイッチ２４ａ及び発射停止スイッチ２４ｂが主制御基板３０にも追加して接続される構成である。
第２の具体例では、主制御基板３０のＣＰＵ６４の強制割り込み端子ＮＭＩが立ち下がったとき、第１の具体例の図１３に示した「停電処理ルーチン」を実行する前に図１８に示す「意図的停電検出ルーチン」を実行する。
主制御基板３０のＣＰＵ６４により実行される処理が本ルーチンに移行すると、発射ハンドル２４に触れずタッチスイッチ２４ａがオフ状態で、且つ発射停止スイッチ２４ｂがオン状態か否か判断される（ステップＳ４００〜Ｓ４１０）。ここで、共に肯定判断されると、フラグＦＧ１の値を「１」とする処理（ステップＳ４２０）が実行され「リターン」に抜ける。前記ステップＳ４００又はステップＳ４１０のいずれか一方で否定判断されれば処理はそのまま「リターン」に抜ける。

電源が遮断された後、１時間以内の短時間内に再び電源が供給されると、第１の具体例で実行される図１４に示す「電源投入時ルーチン」のステップＳ１７０で図１９に示す「メモリクリアルーチン」が実行される。
ここでは、先ず、フラグＦＧ１の値が「１」であるか否か判断される（ステップＳ５００）。フラグＦＧ１の値が「１」との肯定判断が為されると、主制御基板３０のＣＰＵ６４は、ＲＡＭ内のゲーム状態を記憶した領域をクリアし遊技の初期状態に戻す処理を実行する（ステップＳ５１０）。詳しくは、第１具体例の図１３に示す「停電処理ルーチン」のステップＳ１１０において待避したデータ、即ち遊技の状態を示すデータを遊技の初期状態に戻す処理を実行する。
前記ステップＳ５１０の処理を実行した後、主制御基板３０のＣＰＵ６４は、払出制御基板３１にメモリクリアのコマンドを送信する（ステップＳ５２０）。このコマンドを受信した払出制御基板３１のＣＰＵ６５は、賞球個数の払い出し状態及び貸し球の払い出し状態を示す各データを記憶したＲＡＭの所定領域をクリアする処理を実行する。
前記ステップＳ５２０の処理を実行した後、前記フラグＦＧ１を零クリアする処理（ステップＳ５３０）を実行し処理は「リターン」に抜ける。一方、前記ステップＳ５００において否定判断されたときは、そのまま「リターン」に抜ける。

第２の具体例によると、発射ハンドル２４に触れず、且つ発射停止スイッチ２４ｂが操作されているときに電源が遮断されたときには、主制御基板３０のＣＰＵ６４の動作を停止する前にフラグＦＧ１が立ち上げられる。そして、再び電源が投入されたときにフラグＦＧ１が立っていれば、主制御基板３０は遊技の状態を初期状態に戻す処理を実行し、払出制御基板３１は賞球個数及び貸し球数を零クリアする処理を実行する。これによりパチンコ遊技機１０は、遊技の初期状態に強制的に戻される。これは次の理由による。
一般に、パチンコ遊技機１０に電源が供給されなくなる場合としては、閉店時に電源を遮断する場合、遊技中に停電が発生する場合等が考えられる。遊技中に停電が発生する場合は、遊技者が発射ハンドル２４を操作しているとき、又は休憩中で発射ハンドル２４を操作していない場合のどちらかがほとんどである。休憩中で遊技者が発射ハンドル２４を操作していないときには、発射停止スイッチ２４ｂが操作されることもない。このことに着目し、発射ハンドル２４に触れないで、且つ発射停止スイッチ２４ｂが操作されているときに電源が遮断されれば、パチンコホールの店員が意図的に電源を遮断したものとみなし、係る場合に再び電源が投入されればパチンコ遊技機１０を遊技の初期状態に戻す処理を実行するのである。これにより、停電時にも記憶保持される遊技の状態に係るデータ及び賞球個数に係るデータ等が何等かの理由により変化した場合にも好適に対応することができ遊技の公平性を向上させることができるという優れた効果を有する。また、本具体例では、特別な操作スイッチを設けることなく遊技の初期状態に戻すことができるという効果も有する。

次に第３の具体例について説明する。
第３の具体例では、第１の具体例に用いた図４に示す回路において、図示は省略するが主制御基板３０の入力側にリセットスイッチを接続したものであり、図２０に示す「メモリクリアルーチン２」の処理を実行するものであり、その他の構成は第１の具体例と同様である。
主制御基板３０のＣＰＵ６４により実行される処理が本ルーチンに移行すると先ず、前記リセットスイッチが押し下げられたか否か判断される（ステップＳ６００）。リセットスイッチが押し下げられたとの肯定判断が為されると、ゲームの遊技状態を記憶したＲＡＭの領域を遊技の初期状態の戻す処理を実行し（ステップＳ６１０）、その後払出制御基板３１にメモリクリアコマンドを送信する処理（ステップＳ６２０）を実行し「リターン」に抜ける。一方前記ステップＳ６００において否定判断されたときは、そのまま「リターン」に抜ける。
メモリクリアコマンドを受信した払出制御基板３１は、賞球個数に係るデータ及び貸し球数に係るデータを零クリアする処理を実行する。

第３の具体例では、電源を遮断しなくとも、リセットスイッチを押し下げることによりパチンコ遊技機１０を遊技の初期状態に戻すことができ、具体例２が有する効果と同様の効果を発揮することができる。
尚、第３の具体例において、リセットスイッチが押し下げられたときには、主制御基板３０のみを遊技の初期状態に戻すよう構成しても良い。或いは、払出制御基板３１のみを遊技の初期状態に戻すよう構成しても良い。払出制御基板３１のみを遊技の初期状態に戻す場合は、リセットスイッチを払出制御基板３１に接続する構成としても良い。

本発明を採用した遊技機１０を示す外観斜視図である。 遊技機１０を裏面からみた裏面図である。 遊技機１０の遊技盤２２の構成を示す正面図である。 遊技機１０の電気的構成を示すブロック図である。 電源基板５５から電源を供給する構成を示すブロック図である。 電源基板５５と主制御基板３０及び各サブ制御基板との関係を示すブロック図である。 リセット１回路６０の構成を示す回路図である。 リセット２回路６１の構成を示す回路図である。 バックアップ１電圧監視回路６２の構成を示す回路図である。 バックアップ２電圧監視回路６３の構成を示す回路図である。 電源投入時の状態を示すタイミングチャートである。 電源遮断時の状態を示すタイミングチャートである。 「停電処理ルーチン」での処理を示すフローチャートである。 「電源投入時ルーチン」での処理を示すフローチャートである。 主制御基板３０の「メインルーチン」で行われる処理を示すフローチャートである。 払出制御基板３１の「メインルーチン」で行われる処理を示すフローチャートである。 第２具体例における遊技機１０の電気的構成を示すブロック図である。 第２具体例の「意図的停電検出ルーチン」における処理を示すフローチャートである。 第２具体例の「メモリクリアルーチン」における処理を示すフローチャートである。 第３具体例の「メモリクリアルーチン２」における処理を示すフローチャートである。

符号の説明

１０…パチンコ機 １３…カードリーダ（プリペイドカードユニット）
２２…遊技盤 ２４…発射ハンドル
２４ａ…タッチスイッチ ２４ｂ…発射停止スイッチ
３０…主制御基板 ３１…賞球制御基板
３１ａ…賞球払出スイッチ ３１ｂ…貸玉払出スイッチ
３１ｃ…玉切モータ ３１ｄ…玉貸モータ
３２…特別図柄表示装置
３２ａ…ＬＣＤパネルユニット（ＬＣＤ）
３２ｂ…図柄表示装置制御基板（図柄制御基板）
３３…発射制御基板 ３３ａ…発射モータ
３４…ランプ制御基板
３５…音制御基板 ３６…普通電動役物（始動口）
３６ａ…第１種始動口スイッチ
３７…普通図柄表示装置 ４０…大入賞口
４０ａ…役物連続作動スイッチ（ＶＳＷ）
４０ｂ…テンカウントスイッチ（カウントＳＷ）
４５…その他入賞口スイッチ ４６…玉抜スイッチ
４７…ＣＲ精算表示基板 ４８…タッチランプ
４９…スピーカ ５０…外部接続端子
５５…電源基板 ６０…リセット１回路
６１…リセット２回路 ６２…バックアップ１電圧監視回路
６３…バックアップ２電圧監視回路
６４、６５、６６…ＣＰＵ（ワンチップマイコン）

Claims (1)

1. 遊技の進行を司る主制御基板と、
   遊技者に景品を払い出す景品払い出し制御基板を少なくとも含むサブ制御基板と、
   前記主制御基板及びサブ制御基板に電源を供給する電源供給手段と、
   前記主制御基板のゲームの進行状況を示すデータを、停電時に消滅しないよう、バッテリによってバックアップされたＲＡＭに記憶保持する記憶保持手段と、
   前記停電時から復旧したとき、停電時に前記記憶保持手段により記憶された前記データに基づき遊技を続行する遊技続行手段と、
   を備えて構成された遊技機であって、
   前記主制御基板には、
   前記電源供給手段により供給される電圧レベルが基準電圧１（ＬＶ４）に低下すると前記主制御基板の前記ＲＡＭへの書き込みを禁止し、前記基準電圧１より低い基準電圧２（ＬＶ１）に低下すると前記主制御基板ＣＰＵの動作の停止を実行する書き込み禁止手段と、
   前記電源供給手段により供給される電圧レベルが基準電圧１（ＬＶ４）に低下すると前記主制御基板の前記ＲＡＭへの書き込みを禁止し、所定時間内に前記基準電圧１より低い基準電圧２（ＬＶ１）に低下しない場合には前記ＲＡＭへの書き込み禁止を解除する書き込み禁止解除手段と、
   を備えたことを特徴とする遊技機。

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