JP2007295971A - 遊技機 - Google Patents

Abstract

【課題】制御電源の電圧降下によるサブ制御手段の誤作動を防止すると共に、効率的に制御電源を生成することができる遊技機を提供すること。
【解決手段】交流電流である外部電源を入力し、当該外部電源を内部電源生成回路により、直流電流に変換した内部電源Ｖ１を生成して、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に出力する電源基板２９を備えた。それと共に、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、電源基板２９から入力した内部電源Ｖ１を適切な電圧値となるように電圧降下させて、サブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成するサブ用制御電源生成回路を備えた。
【選択図】図４

Description

本発明は、外部から入力した外部電源を遊技機の制御に使用する制御電源に変換する遊技機に関するものである。

従来、遊技機の一種であるパチンコ機には、遊技演出効果を高めるために、例えば、発光演出を行う装飾ランプや、表示演出を行う液晶ディスプレイ型の可変表示器、及び音声演出を行うスピーカなど各種演出装置を備えている。これらの演出装置は、それぞれ演出制御基板によって制御され、また、当該演出制御基板は、統括制御基板や主制御基板により制御されている。

これらの演出装置を制御する演出制御基板に電源供給を行う際、電源基板は、外部電源を自らが備えた電源回路にて制御電源に変換し、中継基板を介して統括制御基板に一旦入力する。そして、統括制御基板は、各演出制御基板に当該制御電源を供給する。しかしながら、電源基板により生成された制御電源は、中継基板や統括制御基板を通過する毎にノイズや電圧降下が生じるため、演出制御基板が誤作動（例えば、電圧降下によるリセット）を起こす場合があった。

そこで、各制御基板に電源回路を設け、外部電源から制御電源を直接生成することにより、ノイズや電圧降下が余り生じないような構成にしたパチンコ機が提案されている（特許文献１参照）。
特開平６−４７１３２号公報（請求項１、図３）

しかしながら、交流電流である外部電源を直流電流に変換し、さらに制御基板に応じた電圧にするために電圧を下げる電源回路を各制御基板に設けるのは製造コストや製造時の手間において無駄が多いという問題があった。

この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、制御電源の電圧降下によるサブ制御手段の誤作動を防止すると共に、効率的に制御電源を生成することができる遊技機を提供することにある。

上記目的を達成するために、請求項１に記載の発明は、遊技機全体を制御するメイン制御手段と、当該メイン制御手段が出力した制御信号に基づき遊技演出に係る各種制御を実行するサブ制御手段を備えた遊技機において、交流電流である外部電源を入力し、当該外部電源を直流電流に変換した内部電源を生成して、当該内部電源を前記サブ制御手段に出力すると共に、当該内部電源を適切な電圧値となるように電圧降下させて前記メイン制御手段を制御させるメイン用制御電源を生成して、当該メイン用制御電源を前記メイン制御手段に出力する電源基板と、前記メイン用制御電源が所定の第１基準電圧値以下であるか否か、又は前記内部電源が所定の第２基準電圧値以下であるか否かを判定する電圧検知手段を備え、前記メイン制御手段は、前記電圧検知手段の判定結果が肯定の場合には、前記メイン制御手段に備えられた記憶手段の内容をバックアップするバックアップ手段を備え、前記サブ制御手段は、前記電源基板から入力した内部電源を適切な電圧値となるように電圧降下させて、当該サブ制御手段を制御させるサブ用制御電源を生成する制御電源生成回路を備えたことを要旨とする。

請求項２に記載の発明は、請求項１に記載の発明において、前記サブ制御手段は、前記メイン制御手段が出力した制御信号を中継する中継基板に接続されて当該中継基板を介して入力した制御信号に基づき遊技演出に係る各種制御を実行する統括制御手段と、統括制御手段に接続されて当該統括制御手段が出力した制御信号に基づき演出手段に遊技演出を実行させるように制御する演出制御手段と、を備え、前記電源基板は、少なくとも前記統括制御手段に内部電源を出力し、前記制御電源生成回路は、少なくとも前記統括制御手段に設けられ、前記統括制御手段は、前記制御電源生成回路により生成されたサブ用制御電源を演出制御手段に出力することを要旨とする。

本発明によれば、制御電源の電圧降下によるサブ制御手段の誤作動を防止すると共に、効率的に制御電源を生成することができる。

以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」と示す）に具体化した第一実施形態を図１〜図４に基づき説明する。
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。また、前枠１４の前面側及び遊技盤１３の遊技領域１３ａには、点灯（点滅）又は消灯し、発光装飾に基づく発光演出を行う装飾ランプ１６が設けられている。また、外枠１１の下部には、各種音声（効果音）を出力し、音声出力に基づく音声演出を行うスピーカ１７が設けられている。中枠１２の下部には、下球皿１８及び発射装置１９が装着されている。

遊技盤１３の遊技領域１３ａの略中央には、液晶ディスプレイ型の可変表示器Ｈを備えた表示装置２０が配設されている。可変表示器Ｈでは、変動画像（又は画像表示）に基づく遊技演出（表示演出）が行われるようになっている。そして、可変表示器Ｈでは、複数種類の図柄を複数列で変動させて表示する図柄組み合わせゲーム（図柄変動ゲーム）が行われるようになっている。本実施形態では、図柄組み合わせゲームで３列の図柄による組み合わせを導出し、該組み合わせを形成する各列の図柄の種類を１〜８の８種類としている。

そして、遊技者は、図柄組み合わせゲームにおいて最終的に表示された図柄組み合わせから大当り又ははずれを認識できる。可変表示器Ｈに表示された全列の図柄が同一種類の場合には、その図柄組み合わせ（［２２２］［７７７］など）から大当りを認識できる。この大当りを認識できる図柄組み合わせが大当りの図柄組み合わせとなる。大当りの図柄組み合わせが表示されると、遊技者には、大当り遊技状態が付与される。一方、可変表示器Ｈに表示された全列の図柄が同一種類でない場合には、その図柄組み合わせ（［１２３］［１２２］［７６７］など）からはずれを認識できる。このはずれを認識できる図柄組み合わせがはずれの図柄組み合わせとなる。また、本実施形態のパチンコ機１０では、図柄組み合わせゲームが開始すると（各列の図柄が変動を開始すると）、遊技者側から見て左列（左図柄）→右列（右図柄）→中列（中図柄）の順に図柄が表示されるようになっている。そして、表示された左図柄と右図柄が同一種類の図柄の場合には、その図柄組み合わせ（［１↓１］など、「↓」は変動中を示す）からリーチを認識できる。このリーチを認識できる図柄組み合わせがリーチの図柄組み合わせとなる。

また、表示装置２０の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う開閉羽根２１を備えた始動入賞口２２が配設されている。始動入賞口２２の奥方には、入賞した遊技球を検知する始動口センサＳＥ（図２に示す）が設けられている。始動入賞口２２は、遊技球の入賞検知を契機に、図柄組み合わせゲームの始動条件を付与し得る。また、始動入賞口２２の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う大入賞口扉２３を備えた大入賞口２４が配設されている。そして、大当り遊技状態が付与されると、大入賞口扉２３の開動作によって大入賞口２４が開放されて遊技球が入賞可能となるため、遊技者は、多数の賞球が獲得できるチャンスを得ることができる。

次に、パチンコ機１０の制御構成を図２に基づき説明する。
パチンコ機１０の機裏側には、遊技場の電源（例えば、ＡＣ２４Ｖ）を、パチンコ機１０を構成する各種構成部材に供給する電源基板２９が装着されている。また、パチンコ機１０の機裏側には、パチンコ機１０全体を制御する主制御基板（主制御手段）３０が装着されている。主制御基板３０は、パチンコ機１０全体を制御するための各種処理を実行し、該処理結果に応じて遊技を制御するための各種の制御信号（制御コマンド）を演算処理し、該制御信号（制御コマンド）を出力する。また、機裏側には、中継基板Ｔと、統括制御基板（統括制御手段）３１と、表示制御基板（演出制御手段）３２と、音・ランプ制御基板（演出制御手段）３３とが装着されている。統括制御基板３１は、主制御基板３０が出力した制御信号を中継基板Ｔを介して入力し、主制御基板３０が出力した制御信号（制御コマンド）に基づき、表示制御基板３２と音・ランプ制御基板３３とを統括的に制御する。表示制御基板３２は、主制御基板３０と統括制御基板３１が出力した制御信号（制御コマンド）に基づき、可変表示器Ｈの表示態様（図柄、背景、文字などの表示画像）を制御する。音・ランプ制御基板３３は、主制御基板３０と統括制御基板３１が出力した制御信号（制御コマンド）に基づき、装飾ランプ１６の発光態様（点灯（点滅）／消灯のタイミングなど）と、スピーカ１７の音声出力態様（音声出力のタイミングなど）とを制御する。本実施形態では、主制御基板３０がメイン制御手段を構成する。また、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、サブ制御手段を構成する。また、表示装置２０（可変表示器Ｈ）、装飾ランプ１６、スピーカ１７が演出手段となる。

以下、電源基板２９、主制御基板３０、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３の具体的な構成を説明する。
電源基板２９には、交流電流である遊技場の電源電圧（例えば、ＡＣ２４Ｖ）を直流電流に変換することにより、パチンコ機１０への供給電圧としての内部電源Ｖ１（例えば、ＤＣ３０Ｖ）を生成する内部電源生成回路２９ａが設けられている。内部電源生成回路２９ａには、中継基板Ｔを介して、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３が接続されている。そして、内部電源生成回路２９ａは、変換処理された後の内部電源Ｖ１を統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に供給するようになっている。

また、電源基板２９には、メイン用制御電源生成回路２９ｂが設けられており、メイン用制御電源生成回路２９ｂは内部電源生成回路２９ａに接続されている。メイン用制御電源生成回路２９ｂは、内部電源生成回路２９ａから内部電源Ｖ１を入力し、入力した内部電源Ｖ１を主制御基板３０に供給すべき所定のメイン用制御電源Ｖ２にさらに変換処理する。具体的には、内部電源生成回路２９ａは、内部電源Ｖ１の電圧を降下させることによりメイン用制御電源Ｖ２（ＤＣ５Ｖ）を生成する。このメイン用制御電源生成回路２９ｂは、主制御基板３０に接続され、変換後のメイン用制御電源Ｖ２を主制御基板３０に供給するようになっている。

また、電源基板２９には、電源断監視回路２９ｃが設けられており、電源断監視回路２９ｃが内部電源生成回路２９ａに接続されている。電源断監視回路２９ｃは、内部電源生成回路２９ａから供給される内部電源Ｖ１の電圧値を監視するようになっている。すなわち、電源断監視回路２９ｃは、内部電源Ｖ１が所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされる。ここで、内部電源Ｖ１が電圧Ｖに降下するのは、例えば、電源断（電源ＯＦＦ）時や停電時の場合である。この場合、パチンコ機１０に電源が供給されなくなってしまうため、内部電源Ｖ１が電圧Ｖに降下する。これとは逆に、電源投入（電源ＯＮ）時や復電（復旧電源）時の場合は、パチンコ機１０に電源が供給されるので、電圧が上昇する。本実施形態では、電圧Ｖが所定の第１基準電圧値となる。また、電源断監視回路２９ｃが電圧検知手段となる。

また、電源基板２９には、リセット信号回路２９ｄが設けられており、リセット信号回路２９ｄは電源断監視回路２９ｃに接続されている。電源断監視回路２９ｃは、その判定結果が肯定（即ち、内部電源Ｖ１の電圧値≦電圧Ｖ）である場合に、主制御基板３０及びリセット信号回路２９ｄに対して内部電源Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２９ｄは、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板３０、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に対してリセット信号を出力し、主制御基板３０等の動作を規制するようになっている。このリセット信号は、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。なお、本実施形態では、リセット信号を入力（出力）する場合には、リセット信号の信号レベルをハイレベル状態にし、リセット信号の入力（出力）を停止する場合には、リセット信号の信号レベルをローレベル状態にすることとしている。また、リセット信号回路２９ｄは、リセット信号のハイレベル状態を一定の時間Ｔ１（例えば、４００ｍｓ〜１８００ｍｓ程度）の間継続した後、リセット信号の出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。

また、電源基板２９は、例えば、電気二重層コンデンサからなるバックアップ用電源（図示略）を備えている。そして、バックアップ用電源は、メイン用制御電源生成回路２９ｂに接続されており、該メイン用制御電源生成回路２９ｂから電源電圧が当該バックアップ用電源に供給されるようになっている。また、電源基板２９は、主制御基板３０（ＲＡＭ３０ｃ）に記憶保持され、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（記憶内容）を消去したい場合に操作されるＲＡＭクリアスイッチ（図示略）を備えている。そして、ＲＡＭクリアスイッチには、該ＲＡＭクリアスイッチの操作を受けて、記憶保持された記憶内容の消去（初期化処理）を指示する初期化指示信号を、主制御基板３０に出力するためのＲＡＭクリアスイッチ回路（図示略）が接続されている。本実施形態では、ＲＡＭクリアスイッチは、遊技店の店員のみの操作が許容されるように機裏側に設けられており、該ＲＡＭクリアスイッチを操作すると、ＲＡＭクリアスイッチ回路から初期化指示信号が出力されるようになっている。そして、該ＲＡＭクリアスイッチを操作しながら（操作と同時に）電源を投入すると、ＲＡＭクリアスイッチ回路から初期化指示信号が出力されて、初期化処理が実行されるようになっている。従って、本実施形態のＲＡＭクリアスイッチとＲＡＭクリアスイッチ回路は、遊技機の電源投入時に初期化処理の実行を指示する初期化指示手段となる。

次に、主制御基板３０の構成を説明する。
主制御基板３０には、メインＣＰＵ３０ａと、ＲＯＭ３０ｂと、ＲＡＭ３０ｃとが設けられている。メインＣＰＵ３０ａには、ＲＯＭ３０ｂと、ＲＡＭ３０ｃが接続されている。メインＣＰＵ３０ａは、起動後、大当り判定に使用する大当り判定用乱数などの各種乱数の値を所定の周期（例えば、４ｍｓ）毎に順次更新し、更新後の値をＲＡＭ３０ｃの設定領域に設定して更新前の値を書き換えている。ＲＯＭ３０ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン制御プログラム、割込み処理プログラム、電源断処理プログラムなど）や、複数種類の変動パターンなどが記憶されている。ＲＡＭ３０ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（大当り判定用乱数の値など）が記憶（設定）されるようになっている。このため、ＲＡＭ３０ｃは、記憶手段となる。

前記変動パターンは、図柄が変動を開始（図柄組み合わせゲームの開始）してから全列の図柄が表示（図柄組み合わせゲームの終了）される迄の間の遊技演出（表示演出、発光演出、音声演出）のベースとなるパターンを示すものである。また、複数種類の変動パターンは、大当り演出用の変動パターンと、はずれ演出用の変動パターンとに分類されている。大当り演出は、図柄組み合わせゲームが、最終的に大当りの図柄組み合わせを表示するように展開される演出である。はずれ演出は、図柄組み合わせゲームが、最終的にはずれの図柄組み合わせを表示するように展開される演出である。

また、前記大当り判定用乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ３０ａが所定の周期毎（４ｍｓ毎）に数値を１加算して更新するようになっている。そして、メインＣＰＵ３０ａは、更新後の値を大当り判定用乱数の値としてＲＡＭ３０ｃに記憶し、既に記憶されている大当り判定用乱数の値を書き換えることで大当り判定用乱数の値を順次更新するようになっている。より詳しく言えば、メインＣＰＵ３０ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「６２９」→「６３０」というように数値を１加算して更新するようになっている。そして、メインＣＰＵ３０ａは、大当り判定用乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を１加算して更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り判定用乱数の値を「０」〜「６３０」に更新するまでを大当り判定用乱数の１周期として大当り判定用乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。

ＲＡＭ３０ｃは、電源基板２９のバックアップ用電源が接続されており、内部電源Ｖ１（電源）の遮断時（電圧Ｖへの降下時）において、バックアップ用電源から供給された電源電圧ＶＢ（例えば、ＤＣ５Ｖ）に基づき各種制御情報を記憶保持可能に構成されている。これにより、電源遮断時における遊技状態（遊技内容）をバックアップすることが可能となる。なお、バックアップ処理は、メインＣＰＵ３０ａが実行する。これにより、メインＣＰＵ３０ａがバックアップ手段となる。

また、主制御基板３０には、リセット入力回路（遅延手段）３０ｄが設けられている。リセット入力回路３０ｄは、電源基板２９のリセット信号回路２９ｄに接続されており、該リセット信号回路２９ｄが出力したリセット信号を入力するようになっている。そして、リセット入力回路３０ｄは、入力したリセット信号をメインＣＰＵ３０ａ側に出力するようになっている。このとき、リセット入力回路３０ｄは、リセット信号回路２９ｄからのリセット信号の入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２（一定の時間）を加えた時間Ｔ１＋Ｔ２の間、メインＣＰＵ３０ａに対するリセット信号の出力状態をハイレベル状態とするようになっている。そして、リセット入力回路３０ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号の出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、このリセット信号がハイレベル状態からローレベル状態に遷移すると、メインＣＰＵ３０ａは、起動を開始するようになっている。即ち、メインＣＰＵ３０ａは、リセット信号の信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制されるようになっている。従って、本実施形態では、リセット信号が起動指示信号となる。

次に、メイン制御プログラムに基づく処理について説明する。
主制御基板３０のリセット入力回路３０ｄは、電源供給の開始に伴いリセット信号回路２９ｄから出力されたリセット信号を入力すると、メインＣＰＵ３０ａに対して所定の規制時間の間、リセット信号を継続出力する（ハイレベル状態に維持する）。そして、リセット入力回路３０ｄからのリセット信号の出力が停止され（ローレベル状態に遷移され）、メインＣＰＵ３０ａへのリセット信号の入力が停止すると（ローレベル状態に遷移すると）、メインＣＰＵ３０ａは起動し、メイン制御プログラム（図３参照）を実行する。

メインＣＰＵ３０ａは、メイン制御プログラムに基づき、遊技中、所定周期（本実施形態では４ｍｓ）毎に実行する割込み処理プログラムの割込みを禁止に設定し、該割込み処理プログラムの実行を待機状態とする（ステップＭ１）。そして、メインＣＰＵ３０ａは、レジスタ、ポートなどの各種デバイスの初期設定を行う（ステップＭ２）。続いて、メインＣＰＵ３０ａは、ＲＡＭ３０ｃに記憶保持された各種制御情報（大当り判定用乱数の値、バックアップフラグなど）の消去を指示する初期化指示信号を入力したか否かを判定する（ステップＭ３）。そして、この判定結果が肯定の場合、即ち、初期化指示信号を入力していた場合、メインＣＰＵ３０ａは、ＲＡＭ３０ｃに記憶保持された各種制御情報を消去（クリア）する（ステップＭ４）。

次に、メインＣＰＵ３０ａは、ＲＡＭ３０ｃに対して遊技を開始させるための各種初期値を設定することにより、ＲＡＭ３０ｃを初期化する（ステップＭ５）。このステップＭ５の処理により、大当り判定用乱数の値には、初期値として「０（零）」が設定されることとなる。続いて、メインＣＰＵ３０ａは、スタックポインタを初期設定する（ステップＭ６）。従って、本実施形態のステップＭ４〜ステップＭ６の処理は初期化処理となる。そして、メインＣＰＵ３０ａは、ＲＡＭ３０ｃを初期化したことに基づく各種制御信号（初期化信号）を統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に対して出力する（ステップＭ７）。ステップＭ７の処理では、例えば、表示制御基板３２に対して初期図柄を表示させるための制御コマンド（制御信号）が出力される。

次に、メインＣＰＵ３０ａは、割込み処理プログラムの実行周期（本実施形態では、４ｍｓ）を設定する（ステップＭ８）。そして、メインＣＰＵ３０ａは、前記ステップＭ１で禁止した割込み処理プログラムの割込みを許可に設定する（ステップＭ９）。続いて、メインＣＰＵ３０ａは、大当りに直接関与しない乱数（例えば、変動パターンを決定する際に使用する変動パターン振分乱数など）の更新処理を実行し（ステップＭ１０）、前記ステップＭ９に移行する。以降、メインＣＰＵ３０ａは、割込み処理プログラムの割込みが発生するまでステップＭ９とステップＭ１０の処理を繰り返し実行する。その後、割込み処理プログラムの割込みが発生すると、メインＣＰＵ３０ａは、メイン制御プログラムから割込み処理プログラムに移行し、該割込み処理プログラムに基づきパチンコ機１０の遊技を制御する。

一方、ステップＭ３の判定結果が否定、即ち、初期化指示信号を入力していない場合、メインＣＰＵ３０ａは、ＲＡＭ３０ｃに記憶保持された制御情報（記憶内容）があるか否か、また記憶保持された制御情報がある場合には記憶保持された制御情報に異常があるか否かを判定する（ステップＭ１１）。このとき、メインＣＰＵ３０ａは、電源断時に実行される電源断処理プログラムにおいてＲＡＭ３０ｃに設定されたバックアップフラグ（バックアップ実行情報）を確認することで、ＲＡＭ３０ｃに記憶保持された制御情報が正常な情報であるか否か判定する。そして、その判定結果が肯定、即ち、ＲＡＭ３０ｃに記憶保持された制御情報に異常がある場合、メインＣＰＵ３０ａはステップＭ４に移行してＲＡＭ３０ｃを初期化する。これ以降、メインＣＰＵ３０ａは、ステップＭ５〜ステップＭ１０の処理を実行する。従って、ＲＡＭ３０ｃに記憶保持された制御情報が異常である場合、ＲＡＭ３０ｃは初期値が設定されて、初期化されることとなる。

なお、ステップＭ１１の判定結果が肯定となる場合としては、電源断時に電源断処理プログラムを実行したものの、バックアップ処理が正常に行われなかった場合やバックアップ処理後にノイズ等によって、記憶内容に異常が発生した場合がある。このような場合にはバックアップフラグが異常（異常値）を示すことになる。また、電源が遮断されていない時（電源断信号Ｓを入力せず）に、メインＣＰＵ３０ａがリセット信号を入力し、メイン制御プログラムを最初（ステップＭ１）から実行した場合（即ち、メインＣＰＵ３０ａが再起動した場合）がある。この場合にはバックアップ処理を実行していないことから、バックアップフラグは設定されない。メインＣＰＵ３０ａが再起動する要因としては、電源基板２９のリセット信号回路２９ｄの誤動作か、又はリセット信号と同様の機能（役割）を果たす類似の信号が不正に取り付けられた不正基板から出力されたことが考えられる。

メイン制御プログラムの説明に戻り、ステップＭ１１の判定結果が否定、即ち、ＲＡＭ３０ｃに記憶保持された制御情報が正常である場合、メインＣＰＵ３０ａは制御情報として記憶保持されているスタックポインタを復帰設定する（ステップＭ１２）。また、メインＣＰＵ３０ａは、ＲＡＭ３０ｃに記憶保持されているバックアップフラグをクリアする（ステップＭ１３）。そして、メインＣＰＵ３０ａは、割込み処理プログラムの戻り番地としてＲＡＭ３０ｃに記憶保持されている制御情報に基づき電源断前の戻り番地を設定し、該戻り番地から割込み処理プログラムに基づきパチンコ機１０の遊技を制御する（ステップＭ１４）。

ここで、メインＣＰＵ３０ａは、ステップＭ５の処理を実行し、大当り判定用乱数の値として初期値「０」をＲＡＭ３０ｃに設定した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新を初期値「０」から開始する。一方、メインＣＰＵ３０ａは、メイン制御プログラムのステップＭ１１を否定判定し、ステップＭ１２〜Ｍ１４の処理を実行した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新をバックアップ（記憶保持）されていた値から開始する。例えば、大当り判定用乱数の値として「５」がバックアップされていた場合には、「５」の値から更新を開始する。

次に割込み処理プログラムついて説明する。
メインＣＰＵ３０ａは、割込み処理プログラムに基づき、大当り判定用乱数の更新、大当り判定、最終的に表示させる最終停止図柄の決定、及び変動パターンの決定などの各種処理を実行するようになっている。例えば、メインＣＰＵ３０ａは、始動口センサＳＥからの遊技球が入賞検知されたことを示す入賞検知信号を入力すると、そのタイミングでＲＡＭ３０ｃに記憶されている大当り判定用乱数の値を取得する。そして、メインＣＰＵ３０ａは、図柄組み合わせゲームを開始する際、遊技球の入賞検知時に取得した大当り判定用乱数の値がＲＯＭ３０ｂに記憶されている所定の大当り判定値（例えば、「７」と「５１１」）と一致するか否かを判定することにより、大当り判定を行う。なお、メインＣＰＵ３０ａは、大当り判定の判定結果が肯定（一致）の場合に大当り遊技状態を付与するようになっている。また、大当り判定用乱数の数値が「０」〜「６３０」（全６３１通り）であるので、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。

そして、大当り判定の判定結果が肯定の場合（大当りの場合）、メインＣＰＵ３０ａは、全列が同一種類となるように最終停止図柄を決定すると共に、大当り演出用の変動パターンの中から変動パターンを決定する。一方、大当り判定の判定結果が否定の場合（はずれの場合）、メインＣＰＵ３０ａは、全列の図柄が同一種類とならないように最終停止図柄を決定すると共に、はずれ演出用の変動パターンの中から変動パターンを決定する。

変動パターン及び最終停止図柄を決定したメインＣＰＵ３０ａは、統括制御基板３１（統括ＣＰＵ３１ａ）に対し、中継基板Ｔを介して所定の制御コマンドを所定のタイミングで出力する。具体的に言えば、メインＣＰＵ３０ａは、変動パターンを指定すると共に図柄変動の開始を指示する変動パターン指定コマンドを最初に出力する。次に、メインＣＰＵ３０ａは、各列毎の最終停止図柄を指定するための図柄指定コマンドを出力する。その後に、メインＣＰＵ３０ａは、前記指定した変動パターンに定められている変動時間に基づいて変動停止を指示し、図柄組み合わせゲームを終了するための全図柄停止コマンドを出力する。

次に統括制御基板３１について説明する。
図２に示すように、統括制御基板３１は、統括ＣＰＵ３１ａと、ＲＯＭ３１ｂと、ＲＡＭ３１ｃとが設けられている。ＲＯＭ３１ｂには、表示制御基板３２及び音・ランプ制御基板３３を統括的に制御するための統括制御プログラムが記憶されている。ＲＡＭ３１ｃには、パチンコ機１０の動作中に適宜書き換えられる各種情報が記憶（設定）されるようになっている。

また、統括制御基板３１には、リセット入力回路３１ｄが設けられている。リセット入力回路３１ｄは、電源基板２９のリセット信号回路２９ｄに接続されており、該リセット信号回路２９ｄが出力したリセット信号を入力するようになっている。このリセット入力回路３１ｄは、統括ＣＰＵ３１ａに接続されており、リセット信号を入力すると、該リセット信号を予め定めた出力時間Ｔ１の間、統括ＣＰＵ３１ａに継続出力するようになっている。統括ＣＰＵ３１ａは、リセット信号の信号レベルがＨレベルとなっている間、動作（制御処理）の実行が規制され、信号レベルがＬレベルになると、起動を開始する。本実施形態では、リセット入力回路３１ｄにおけるリセット信号の出力時間Ｔ１が、主制御基板３０のリセット入力回路３０ｄにおけるリセット信号の出力時間Ｔ２（出力時間Ｔ１＋遅延時間Ｔ３）よりも短く設定されている。このため、統括ＣＰＵ３１ａは、メインＣＰＵ３０ａよりも遅延時間Ｔ３の分だけ早く起動を開始することとなる。

そして、統括制御基板３１の統括ＣＰＵ３１ａは、起動を開始すると、初期設定を行う。この初期設定において、統括ＣＰＵ３１ａは、ＲＡＭ３１ｃの記憶内容の初期化などの処理を行う。なお、統括ＣＰＵ３１ａが実行する初期設定にかかる時間は、主制御基板３０のリセット入力回路３０ｄが作り出す所定の遅延時間Ｔ３未満である。つまり、所定の遅延時間Ｔ３は、統括ＣＰＵ３１ａが実行する初期設定にかかる時間以上に設定されている。

そして、統括ＣＰＵ３１ａは、初期設定終了後、通常処理に移行する。統括ＣＰＵ３１ａは、通常処理に移行した後、変動パターン指定コマンド、図柄指定コマンド及び全図柄停止コマンドを入力すると、これらの各種コマンドを各制御基板３２，３３に出力する。なお、統括制御基板３１は、入力した変動パターン指定コマンドに応じて遊技演出の内容を細かく指定する演出内容指定コマンドを出力して遊技演出の演出内容を多彩にすると共に、主制御基板３０の負担軽減させるために設けられている。また、統括制御基板３１は、可変表示器Ｈの表示内容と、装飾ランプ１６の発光態様、スピーカ１７の音声出力内容を対応させる（同期させる）ために設けられている。

次に、表示制御基板３２と音・ランプ制御基板３３の構成を説明する。
表示制御基板３２には、サブＣＰＵ３２ａと、ＲＯＭ３２ｂと、ＲＡＭ３２ｃとが設けられている。サブＣＰＵ３２ａには、ＲＯＭ３２ｂと、ＲＡＭ３２ｃとが接続されている。ＲＯＭ３２ｂには、表示演出を制御するための表示演出制御プログラムや各種画像情報などが記憶されている。また、ＲＡＭ３２ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（各種制御フラグ、各種タイマの値など）が記憶（設定）されるようになっている。

また、表示制御基板３２には、リセット入力回路３２ｄが設けられている。リセット入力回路３２ｄは、電源基板２９のリセット信号回路２９ｄに接続されており、該リセット信号回路２９ｄが出力したリセット信号を入力するようになっている。また、リセット入力回路３２ｄは、サブＣＰＵ３２ａに接続されており、リセット信号を入力すると、統括制御基板３１のリセット入力回路３１ｄと同様にリセット信号を予め定めた出力時間Ｔ１の間、サブＣＰＵ３２ａに継続出力するようになっている。従って、サブＣＰＵ３２ａは、メインＣＰＵ３０ａよりも遅延時間Ｔ３の分だけ早く起動を開始することとなる。そして、表示制御基板３２のサブＣＰＵ３２ａは、起動を開始すると、初期設定を行う。より詳しくは、サブＣＰＵ３２ａは、ＲＡＭ３２ｃの記憶内容の初期化等を行う。なお、本実施形態において、表示制御基板３２の初期設定にかかる時間は、主制御基板３０のリセット入力回路３０ｄが作り出す所定の遅延時間Ｔ３未満である。

そして、サブＣＰＵ３２ａは、初期設定終了後、通常処理に移行する。この通常処理において、サブＣＰＵ３２ａは、統括制御基板３１（統括ＣＰＵ３１ａ）から制御コマンドを入力すると、表示演出制御プログラムに基づき、入力した制御コマンドに応じた制御を行う。具体的には、サブＣＰＵ３２ａは、変動パターン指定コマンドを入力すると、変動パターン指定コマンドにて指定された変動パターンに基づき、図柄を変動表示させて図柄組み合わせゲームを開始させるように可変表示器Ｈの表示内容を制御する。そして、サブＣＰＵ３２ａは、全図柄停止コマンドを入力すると、入力した図柄指定コマンドで指定された図柄組み合わせを可変表示器Ｈに表示させるように可変表示器Ｈの表示内容を制御する。この制御により、可変表示器Ｈでは図柄組み合わせゲームが行われる。

音・ランプ制御基板３３には、サブＣＰＵ３３ａと、ＲＯＭ３３ｂと、ＲＡＭ３３ｃとが設けられている。サブＣＰＵ３３ａには、ＲＯＭ３３ｂと、ＲＡＭ３３ｃとが接続されている。ＲＯＭ３３ｂには、音声演出と発光演出を制御するための音・発光演出制御プログラムが記憶されている。また、ＲＡＭ３３ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（各種制御フラグ、各種タイマの値など）が記憶（設定）されるようになっている。

また、音・ランプ制御基板３３には、リセット入力回路３３ｄが設けられている。リセット入力回路３３ｄは、電源基板２９のリセット信号回路２９ｄに接続されており、該リセット信号回路２９ｄが出力したリセット信号を入力するようになっている。また、リセット入力回路３３ｄは、サブＣＰＵ３３ａに接続されており、リセット信号を入力すると、統括制御基板３１のリセット入力回路３１ｄと同様にリセット信号を予め定めた出力時間Ｔ１の間、サブＣＰＵ３３ａに継続出力するようになっている。従って、サブＣＰＵ３２ａは、メインＣＰＵ３０ａよりも遅延時間Ｔ３の分だけ早く起動を開始することとなる。そして、音・ランプ制御基板３３のサブＣＰＵ３３ａは、起動を開始すると、初期設定を行う。具体的には、サブＣＰＵ３３ａは、ＲＡＭ３３ｃの記憶内容の初期化等を行う。なお、サブＣＰＵ３３ａが実行する初期設定にかかる時間は、主制御基板３０のリセット入力回路３０ｄが作り出す所定の遅延時間Ｔ３未満である。つまり、所定の遅延時間Ｔ３は、サブＣＰＵ３３ａが実行する初期設定にかかる時間以上に設定されている。

そして、サブＣＰＵ３３ａは、初期設定終了後、通常処理に移行する。この通常処理において、サブＣＰＵ３３ａは、統括制御基板３１（統括ＣＰＵ３１ａ）から制御コマンドを入力すると、音・発光演出制御プログラムに基づき、入力した制御コマンドに応じた制御を行う。具体的には、サブＣＰＵ３３ａは、変動パターン指定コマンドを入力すると、変動パターン指定コマンドにて指定された変動パターンに基づき、表示演出に応じて装飾ランプ１６の発光態様及びスピーカ１７からの音声出力態様を制御する。これにより、図柄組み合わせゲームに応じて、装飾ランプ１６が発光し、また、スピーカ１７から音声出力が行われる。

そして、本実施形態の統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３には、図２に示すように、それぞれサブ用制御電源を生成するサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅを備えている。以下、詳しく説明する。

サブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅは、それぞれ統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に備えられており、電源基板２９の内部電源生成回路２９ａと接続されている。より詳しく説明すると、統括制御基板３１のサブ用制御電源生成回路３１ｅは、中継基板Ｔを介して電源基板２９の内部電源生成回路２９ａと接続されている。表示制御基板３２のサブ用制御電源生成回路３２ｅは、中継基板Ｔ及び統括制御基板３１を介して電源基板２９の内部電源生成回路２９ａと接続されている。音・ランプ制御基板３３のサブ用制御電源生成回路３３ｅは、中継基板Ｔ及び統括制御基板３１を介して電源基板２９の内部電源生成回路２９ａと接続されている。

これらのサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅは、当該内部電源生成回路２９ａから内部電源Ｖ１が供給され、当該内部電源Ｖ１の電圧値をそれぞれ統括制御基板３１、表示制御基板３２又は音・ランプ制御基板３３にて使用される電圧値まで降下させて所望の電圧値（それぞれ５Ｖ）を有するサブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成する。

なお、内部電源Ｖ１は、サブ用制御電源Ｖ３，Ｖ４，Ｖ５との電圧値の差が、伝送経路の電気抵抗による電圧降下によって生じる電圧差と、内部電源Ｖ１を生成する際に生じる誤差（実際に生成された内部電源Ｖ１との電圧差）とを加算した値よりも大きくなるように設定されている。本実施形態では、電圧降下によって生じる電圧差（最大値）は、０．５Ｖであり、内部電源Ｖ１を生成する際に生じる誤差（最大値）は０．２５Ｖであるため、内部電源Ｖ１は、サブ用制御電源Ｖ３，Ｖ４，Ｖ５の電圧値（５Ｖ）に０．７５Ｖを加算した電圧値５．７５Ｖよりも高い電圧値が設定されるようになっている。このため、内部電源Ｖ１に電圧降下や誤差が生じたとしても内部電源Ｖ１の方がサブ用制御電源Ｖ３，Ｖ４，Ｖ５よりも高くなる。

また、サブ用制御電源生成回路３１ｅは、統括ＣＰＵ３１ａ、ＲＯＭ３１ｂ、ＲＡＭ３１ｃ等の表示制御基板３２を構成する素子に接続されており、生成したサブ用制御電源Ｖ３を供給するようになっている。これにより、統括ＣＰＵ３１ａ、ＲＯＭ３１ｂ、ＲＡＭ３１ｃを備える統括制御基板３１は、制御することができるようになる。同様に、サブ用制御電源生成回路３２ｅは、サブＣＰＵ３２ａ、ＲＯＭ３２ｂ、ＲＡＭ３２ｃ等の表示制御基板３２を構成する素子に接続されており、生成したサブ用制御電源Ｖ４を供給するようになっている。これにより、サブＣＰＵ３２ａ、ＲＯＭ３２ｂ、ＲＡＭ３２ｃを備える表示制御基板３２は、制御することができるようになる。また、サブ用制御電源生成回路３３ｅは、サブＣＰＵ３３ａ、ＲＯＭ３３ｂ、ＲＡＭ３３ｃ等の音・ランプ制御基板３３を構成する素子に接続されており、生成したサブ用制御電源Ｖ５を供給するようになっている。これにより、サブＣＰＵ３３ａ、ＲＯＭ３３ｂ、ＲＡＭ３３ｃを備える音・ランプ制御基板３３は、制御することができるようになる。

また、サブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅは、サブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成する際、０．２５Ｖの範囲で誤差が生じる場合がある。つまり、サブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅは、４．７５Ｖ〜５．２５Ｖの範囲内でサブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成する。また、メイン用制御電源生成回路２９ｂは、メイン用制御電源Ｖ２を生成する際、０．２５Ｖの範囲で誤差が生じる場合がある。つまり、メイン用制御電源生成回路２９ｂは、４．７５Ｖ〜５．２５Ｖの範囲内でメイン用制御電源Ｖ２を生成する。

このため、メイン用制御電源Ｖ２が５．２５Ｖであるために主制御基板３０から出力される制御信号が５．２５Ｖのとき、当該制御信号を入力する統括制御基板３１に供給されるサブ用制御電源Ｖ３が４．７５Ｖである場合であっても、統括ＣＰＵ３１ａは、入力する制御信号の電圧によって故障しないように、入力可能な制御信号の電圧値が設定されている。例えば、サブ用制御電源Ｖ３の電圧値が４．７５Ｖである場合である場合に、統括ＣＰＵ３３ａが、５．２５Ｖの制御信号を入力しても故障しないようになっている。

同様に、サブ用制御電源Ｖ３が５．２５Ｖであるために統括制御基板３１から出力される制御信号が５．２５Ｖのとき、当該制御信号を入力する表示制御基板３２及び音・ランプ制御基板３３に供給されるサブ用制御電源Ｖ４，Ｖ５が４．７５Ｖとなる場合であっても、サブＣＰＵ３２ａ及びサブＣＰＵ３３ａは、入力した制御信号の電圧によって故障しないように、入力可能な制御信号の電圧値が設定されている。

詳しくは、誤差が生じる場合において、制御信号を出力する側の制御基板に供給される制御電源の電圧値の上限値と、制御信号を入力する側の制御基板に供給される制御電源の電圧値の下限値との差を基準値に加算した電圧値より大きい電圧値を有する制御信号の入力を許容するように、入力側のＣＰＵは構成されている。前記基準値は、制御信号の入力側の制御基板の制御電源生成回路にて生成され、入力側の制御基板が制御するために使用する制御電源（Ｖｃｃ）の電圧値のことである。

例えば、誤差が生じる場合において、主制御基板３０に供給されるメイン用制御電源Ｖ２の電圧値の上限値は、５．２５Ｖであり、統括制御基板３１に供給されるサブ用制御電源Ｖ３の電圧値の下限値は、４．７５Ｖである。このため、統括ＣＰＵ３１ａは、基準値よりも少なくとも０．５Ｖ大きい電圧値を有する制御信号の入力を許容するように構成されている。すなわち、サブ用制御電源Ｖ３が５Ｖであれば、統括ＣＰＵ３１ａは、少なくとも５．５Ｖの電圧値を有する制御信号の入力を許容するように構成されている。本実施形態の統括ＣＰＵ３１ａは、誤差を考慮して基準値よりも０．７５Ｖ大きい電圧値を有する制御信号の入力を許容するように構成されている。

同様に、誤差が生じる場合において、統括制御基板３１に供給されるサブ用制御電源Ｖ３の電圧値の上限値は、５．２５Ｖであり、表示制御基板３２及び音・ランプ制御基板３３に供給されるサブ用制御電源Ｖ４，Ｖ５の電圧値の下限値は、４．７５Ｖである。このため、サブＣＰＵ３２ａ及びサブＣＰＵ３３ａは、基準値よりも０．５Ｖ大きい電圧値を有する制御信号の入力を許容するように構成されている。本実施形態のサブＣＰＵ３２ａ及びサブＣＰＵ３３ａは、基準値よりも０．７５Ｖ大きい電圧値を有する制御信号の入力を許容するように構成されている。

以上のように、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、それぞれサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅを備えたことにより、内部電源Ｖ１を直接入力することができる。すなわち、統括制御基板３１は、中継基板Ｔを介して電圧降下させる前の内部電源Ｖ１を入力できるようになり、また、表示制御基板３２及び音・ランプ制御基板３３は、中継基板Ｔ及び統括制御基板３１を介して内部電源Ｖ１を入力できるようになる。このため、図４に示すように、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、それぞれサブ用制御電源Ｖ３，Ｖ４，Ｖ５よりも高い電圧値を有する内部電源Ｖ１を入力することができる。

より詳しく説明すると、電圧が供給される際に中継基板Ｔなどが介在すると、伝送経路が長くなり、また、基板間を接続する接続コネクタ等が多くなるので、電気抵抗が大きくなり、入力するまでに電圧がかなり降下してしまう。このため、電源基板２９が内部電源Ｖ１の電圧値を降下させてサブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成してから当該サブ用制御電源Ｖ３，Ｖ４，Ｖ５を出力すると、入力するまでに電圧降下が生じて、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３が制御できない程度の電圧値となっている場合がある。

例えば、電源基板２９が５Ｖのサブ用制御電源Ｖ４を表示制御基板３２に出力した場合、表示制御基板３２が入力するまでに電圧降下が０．５Ｖ程度あると、表示制御基板３２は、通常４．５Ｖのサブ用制御電源Ｖ４を入力することとなる。そして、電源基板２９が電圧降下させる際には、０．２５Ｖ程度の範囲で誤差が生じる場合がある。このため、表示制御基板３２は、動作するために最低限必要な電圧である４．３Ｖを割り込む、４．２５Ｖのサブ用制御電源Ｖ４を入力する場合がある（図４において破線で示す）。４．２５Ｖのサブ用制御電源Ｖ４にて制御すると、表示制御基板３２の動作が不安定となり、場合によっては、制御がリセットされてしまう。また、表示制御基板３２から制御電源を表示装置２０に供給する場合、さらに伝送経路が長くなり、制御電源の電圧が低下することとなるので、可変表示器Ｈが一瞬暗くなる虞もある。

しかしながら、本実施形態において、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、電源基板２９から電圧降下前の内部電源Ｖ１を直接入力することにより、同程度の電圧降下が生じたとしても、サブ用制御電源Ｖ３，Ｖ４，Ｖ５よりも遙かに高い内部電源Ｖ１を入力することができる。そして、それぞれサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅで、この内部電源Ｖ１を電圧降下させることにより、所望のサブ用制御電源Ｖ３，Ｖ４，Ｖ５を安定して得ることができる。

つまり、図４に示すように、３０Ｖの内部電源Ｖ１が入力されるまでに、０．５Ｖ程度の電圧降下が生じたとしても、表示制御基板３２は、２９．５Ｖの内部電源Ｖ１を入力することができる。そして、内部電源Ｖ１を生成する際に例え０．２５Ｖの誤差が生じたとしても、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、サブ用制御電源Ｖ３，Ｖ４，Ｖ５よりも電圧値が高い２９．２５Ｖ以上の内部電源Ｖ１を入力することができる。このため、サブ用制御電源生成回路３２ｅは、内部電源Ｖ１から５Ｖのサブ用制御電源Ｖ４を生成することにより、表示制御基板３２は、所望のサブ用制御電源Ｖ４を得ることができる。

以上詳述したように、本実施形態は、以下の効果を有する。
（１）交流電流である外部電源を入力し、当該外部電源を内部電源生成回路２９ａにより、直流電流に変換した内部電源Ｖ１を生成して、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３に出力する電源基板２９を備えた。それと共に、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３は、電源基板２９から入力した内部電源Ｖ１を適切な電圧値となるように電圧降下させて、サブ用制御電源Ｖ３，Ｖ４，Ｖ５を生成するサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅを備えた。内部電源Ｖ１は、交流電流である外部電源を直流電流に変換したものであるため、サブ用制御電源Ｖ３，Ｖ４，Ｖ５と比較してその電圧値が高くなっている。このため、電源基板２９から統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３が内部電源Ｖ１を入力するまでの間に、内部電源Ｖ１が電圧降下の影響を受けたとしても、サブ用制御電源Ｖ３，Ｖ４，Ｖ５よりも高い電圧値を維持することができる。従って、内部電源Ｖ１をサブ用制御電源Ｖ３，Ｖ４，Ｖ５に電圧降下させても、誤作動を生じるほどの誤差を生じないようにすることができる。その一方で、電源基板２９が、交流電流の外部電源を直流電流の内部電源Ｖ１に変換するため、サブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅは、交流電流を直流電流に変換する回路が必要なくなり、製造コストを低減することができ、サブ用制御電源Ｖ３，Ｖ４，Ｖ５を効率的に生成することができる。

（２）主制御基板３０から出力される制御信号の電圧値が５．２５Ｖのときであって、サブ用制御電源Ｖ３の電圧値が４．７５Ｖである場合であっても、統括ＣＰＵ３１ａは、入力する制御信号の電圧によって故障しないように、入力可能な制御信号の電圧値が設定されている。同様に、統括制御基板３１から出力される制御信号の電圧値が５．２５Ｖのときであって、サブ用制御電源Ｖ４，Ｖ５の電圧値が４．７５Ｖとなる場合であっても、サブＣＰＵ３２ａ及びサブＣＰＵ３３ａは、入力した制御信号の電圧によって故障しないように、入力可能な制御信号の電圧値が設定されている。このため、メイン用制御電源Ｖ２及びサブ用制御電源Ｖ３，Ｖ４，Ｖ５の電圧値のいずれかに誤差が発生したとしても、メインＣＰＵ３０ａ、統括ＣＰＵ３１ａ、サブＣＰＵ３２ａ及びサブＣＰＵ３３ａが故障することを防止できる。

尚、上記実施形態は、次のような別の実施形態（別例）にて具体化できる。
○上記実施形態では、統括制御基板３１、表示制御基板３２及び音・ランプ制御基板３３にそれぞれサブ用制御電源生成回路３１ｅ，３２ｅ，３３ｅを備えた。この別例として、統括制御基板３１にだけサブ用制御電源生成回路３１ｅを備え、表示制御基板３２及び音・ランプ制御基板３３は、統括制御基板３１から統括制御基板３１のサブ用制御電源生成回路３１ｅが生成したサブ用制御電源Ｖ４，Ｖ５を入力するようにしても良い。統括制御基板３１と表示制御基板３２間の距離又は音・ランプ制御基板３３間の距離は、短いので、電圧降下の影響を最小限に抑えることができる。このため、表示制御基板３２及び音・ランプ制御基板３３にサブ用制御電源生成回路を設けなくても、サブ用制御電源Ｖ４，Ｖ５の誤差を小さくすることができる。また、表示装置２０に応じて表示制御基板３２の構成が変更されたとしても表示制御基板３２にサブ用制御電源生成回路を設ける必要が無くなり、表示制御基板３２の開発の手間を少なくすることができる。

○上記実施形態では、中継基板Ｔを備えたが、備えなくても良い。この場合、主制御基板３０は、統括制御基板３１と直接接続されることとなり、電源基板２９も統括制御基板３１と直接接続されることとなる。

○上記実施形態では、表示装置２０に制御電源生成回路を設けず、表示制御基板３２から制御電源が供給されていたが、表示装置２０に制御電源生成回路を設けても良い。このようにすれば、表示装置２０は、制御電源を安定して得ることができる。

○上記実施形態では、統括制御基板３１と、音・ランプ制御基板３３を別の基板にて構成したが、１つの基板にて構成しても良い。また、音・ランプ制御基板３３を音声制御基板、ランプ制御基板の２つの基板にて構成しても良い。

○上記実施形態の電源断監視回路２９ｃは、内部電源Ｖ１が所定の電圧Ｖ以下であるか否かを判定したが、メイン用制御電源Ｖ２が所定の第２基準電圧値（例えば、４．５Ｖ）以下であるか否かを判定するようにしても良い。前記第２基準電圧値は、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされる。

パチンコ遊技機の機表側を示す正面図。 主制御基板、表示制御基板、ランプ制御基板及び音声制御基板の構成を示すブロック図。 メイン制御プログラムに基づく処理の流れを示すフローチャート。 内部電源の電圧降下の様子を示すタイミングチャート。

符号の説明

１０…パチンコ遊技機（遊技機）、１７…スピーカ、２０…表示装置、２９…電源基板、３０…主制御基板（メイン制御手段）、３０ａ…メインＣＰＵ、３１…統括制御基板（サブ制御手段、統括制御手段）、３１ａ…統括ＣＰＵ、３１ｅ…サブ用制御電源生成回路、３２…表示制御基板（サブ制御手段、演出制御手段）、３２ｅ…サブ用制御電源生成回路、３３…音・ランプ制御基板（サブ制御手段、演出制御手段）、３３ｅ…サブ用制御電源生成回路、ＳＥ…始動口センサ、Ｔ…中継基板。

Claims (2)

1. 遊技機全体を制御するメイン制御手段と、当該メイン制御手段が出力した制御信号に基づき遊技演出に係る各種制御を実行するサブ制御手段を備えた遊技機において、
   交流電流である外部電源を入力し、当該外部電源を直流電流に変換した内部電源を生成して、当該内部電源を前記サブ制御手段に出力すると共に、当該内部電源を適切な電圧値となるように電圧降下させて前記メイン制御手段を制御させるメイン用制御電源を生成して、当該メイン用制御電源を前記メイン制御手段に出力する電源基板と、
   前記メイン用制御電源が所定の第１基準電圧値以下であるか否か、又は前記内部電源が所定の第２基準電圧値以下であるか否かを判定する電圧検知手段を備え、
   前記メイン制御手段は、前記電圧検知手段の判定結果が肯定の場合には、前記メイン制御手段に備えられた記憶手段の内容をバックアップするバックアップ手段を備え、
   前記サブ制御手段は、前記電源基板から入力した内部電源を適切な電圧値となるように電圧降下させて、当該サブ制御手段を制御させるサブ用制御電源を生成する制御電源生成回路を備えたことを特徴とする遊技機。
2. 前記サブ制御手段は、前記メイン制御手段が出力した制御信号を中継する中継基板に接続されて当該中継基板を介して入力した制御信号に基づき遊技演出に係る各種制御を実行する統括制御手段と、統括制御手段に接続されて当該統括制御手段が出力した制御信号に基づき演出手段に遊技演出を実行させるように制御する演出制御手段と、を備え、
   前記電源基板は、少なくとも前記統括制御手段に内部電源を出力し、
   前記制御電源生成回路は、少なくとも前記統括制御手段に設けられ、
   前記統括制御手段は、前記制御電源生成回路により生成されたサブ用制御電源を演出制御手段に出力することを特徴とする請求項１に記載の遊技機。

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