JP4732866B2 - 遊技機 - Google Patents

Description

本発明は、遊技球の入賞検知に起因して乱数の値を取得し、判定を行う制御装置を備えた遊技機に関するものである。

従来、パチンコ機やスロットマシンなどの遊技機は、その機内に不正基板（ぶら下げ基板とも言われる。）が取り付けられて、不正行為が行われる場合があった。具体的には、遊技機に設けられた大当り抽選用乱数を更新する手段と同等の働きをする手段を不正基板内に設け、その手段の更新値を遊技機の電源投入に合わせてリセット（０クリア）することにより、大当りの発生タイミングを把握する。そして、大当り発生タイミングに合わせて、不正基板にて大当り抽選用乱数の取得を指示する入賞信号を作成し、該入賞信号を主制御基板のメインＣＰＵに出力し、不正に大当りを発生させていた。その結果、遊技店では、不正行為を行った遊技者に大当りを付与することになり、不利益を得る虞があった。

そこで、このような不正行為の対策として、主制御基板に入力される入賞信号をランダムに遅延させる遊技機が提案された（例えば、特許文献１参照）。特許文献１に記載された遊技機は、入賞信号を入力した際に遅延用乱数を取得し、当該遅延用乱数の値に応じて遅延時間を設定し、当該遅延時間経過後に入賞信号を主制御基板に出力する遅延回路を備えた。この遅延回路を備えたことにより、不正基板が入賞信号を出力するタイミングと大当り抽選用乱数を取得するタイミングをずらし、大当りの発生タイミングに大当り抽選用乱数を取得することを困難にして、不正行為を防止していた。
特開２００５−４９９号公報（段落番号［００３０］〜［００３８］、［００４９］〜［００５１］、図２〜図４、図８）

しかし、特許文献１に記載の遊技機の遅延回路では、遅延用乱数を所定のタイミングで更新している。このため、遅延用乱数の更新タイミング（更新周期）を把握してしまえば、遅延時間を予測することができる。従って、不正基板が、遅延時間を考慮した上で、入賞信号を出力した場合、不正に大当りが発生してしまうという虞があった。

この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、入賞信号を遅延させる遅延時間の把握を困難にして、不正な大当りの発生を困難にする遊技機を提供することにある。

上記目的を達成するために、請求項１に記載の発明は、遊技球の入賞を契機に入賞信号の信号レベルを第１状態から第２状態に遷移させる入賞手段と、起動を指示する起動指示信号の入力を契機に起動し、起動してから当り判定用乱数の値を所定の周期毎に更新し、前記入賞信号の信号レベルが第１状態から第２状態に遷移したときに当り判定用乱数を取得し、当該当り判定用乱数の値を用いて当りか否かを判定する当り判定を行う制御装置を備え、前記当り判定の判定結果が肯定である場合に当り遊技状態を付与する遊技機において、前記制御装置は、不正防止回路を介して前記入賞信号を入力するようになっており、前記不正防止回路は、電源投入から前記制御装置に起動指示信号が入力されるまでの間に複数回出力することができる周期を有する内部クロック信号を生成して出力する第１信号生成手段と、前記第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する第１更新手段と、入力した前記入賞信号の信号レベルが異なる状態に遷移した場合に前記カウンタ値を取得する取得手段と、当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する第２信号生成手段と、前記取得手段が前記カウンタ値を取得した後から前記第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する第２更新手段と、前記取得手段が取得したカウンタ値と前記第２更新手段が更新している判定値が一致したときに、前記制御装置に出力する前記入賞信号の信号レベルを異なる状態に遷移させることを指示するタイミング指示手段と、前記タイミング指示手段の指示に従って、前記制御装置に出力する入賞信号の信号レベルを異なる状態に遷移させる遷移手段と、を備えたことを要旨とする。

請求項２に記載の発明は、請求項１に記載の発明において、前記第１更新手段は、当り判定用乱数の更新周期とは異なる周期の内部クロック信号の周期毎に前記カウンタ値を更新することを要旨とする。

請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記不正防止回路は、信号保持回路を介して前記入賞信号を入力するようになっており、前記信号保持回路は、前記不正防止回路から前記制御装置へ出力される前記入賞信号を出力契機信号として入力するようになっており、前記不正防止回路に出力する前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合、前記出力契機信号の信号レベルが第１状態から第２状態に遷移するまで前記不正防止回路に出力する前記入賞信号の信号レベルを第２状態に維持し続けることを要旨とする。

請求項４に記載の発明は、請求項１又は請求項２に記載の発明において、前記不正防止回路は、信号保持回路を介して前記入賞信号を入力するようになっており、前記信号保持回路は、前記制御装置が前記不正防止回路から入力した前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合に第１状態から第２状態に遷移する出力契機信号を入力するようになっており、前記不正防止回路に出力する前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合、前記出力契機信号の信号レベルが第１状態から第２状態に遷移するまで前記不正防止回路に出力する前記入賞信号の信号レベルを第２状態に維持し続けることを要旨とする。

本発明によれば、入賞信号を遅延させる遅延時間の把握を困難にして、不正な大当りの発生を困難にすることができる。

以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」と示す）に具体化した一実施形態を図１〜図６に基づき説明する。
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を保護する保護ガラスが挿入されるガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。また、前枠１４の前面側及び遊技盤１３の遊技領域１３ａには、点灯（点滅）又は消灯し、発光装飾に基づく発光演出を行う装飾ランプ４０が設けられている。また、上球皿１５の前面側には、各種音声（効果音）を出力し、音声出力に基づく音声演出を行うスピーカ４１が設けられている。中枠１２の下部には、下球皿１６及び発射装置１７が装着されている。

遊技盤１３の遊技領域１３ａの略中央には、液晶ディスプレイ型の可変表示器Ｈを備えた表示装置１８が配設されている。表示装置１８の可変表示器Ｈでは、変動画像（又は画像表示）に基づく遊技演出（表示演出）が行われるようになっている。そして、表示装置１８の可変表示器Ｈでは、複数種類の図柄を複数列で変動させて表示する図柄組み合わせゲーム（図柄変動ゲーム）が行われるようになっている。本実施形態では、図柄組み合わせゲームで３列の図柄による組み合わせを導出し、該組み合わせを形成する各列の図柄の種類を１〜８の８種類としている。

そして、遊技者は、図柄組み合わせゲームにおいて最終的に表示された図柄組み合わせから大当り又ははずれを認識できる。可変表示器Ｈに表示された全列の図柄が同一種類の場合には、その図柄組み合わせ（［２２２］［７７７］など）から大当りを認識できる。この大当りを認識できる図柄組み合わせが大当りの図柄組み合わせとなる。大当りの図柄組み合わせが表示されると、遊技者には、大当り遊技状態が付与される。一方、表示装置１８の可変表示器Ｈに表示された全列の図柄が同一種類でない場合には、その図柄組み合わせ（［１２３］［１２２］［７６７］など）からはずれを認識できる。このはずれを認識できる図柄組み合わせがはずれの図柄組み合わせとなる。

また、表示装置１８の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う開閉羽根を備えた入賞手段としての始動入賞口１９が配設されている。始動入賞口１９の奥方には、入賞した遊技球を検知する始動口センサＳＥ（図２に示す）が設けられている。始動入賞口１９は、遊技球の入賞検知を契機に、図柄組み合わせゲームの始動条件を付与し得る。また、始動入賞口１９の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う大入賞口扉を備えた大入賞口２０が配設されている。そして、大当り遊技状態が付与されると、大入賞口扉の開動作によって大入賞口２０が開放されて遊技球が入賞可能となるため、遊技者は、多数の賞球が獲得できるチャンスを得ることができる。

次に、パチンコ機１０の制御構成を図２に基づき説明する。
パチンコ機１０の機裏側には、遊技場の電源（例えば、ＡＣ２４Ｖ）を、パチンコ機１０を構成する各種構成部材に供給する電源基板２１が装着されている。また、パチンコ機１０の機裏側には、パチンコ機１０全体を制御する主制御基板２２が装着されている。主制御基板２２は、パチンコ機１０全体を制御するための各種処理を実行し、該処理結果に応じて遊技を制御するための各種の制御信号（制御コマンド）を演算処理し、該制御信号（制御コマンド）を出力する。また、機裏側には、サブ制御基板２３が装着されている。サブ制御基板２３は、主制御基板２２が出力した制御信号（制御コマンド）に基づき、表示装置１８の可変表示器Ｈの表示態様（図柄、背景、文字などの表示画像）、装飾ランプ４０の発光態様（点灯（点滅）／消灯のタイミングなど）、及びスピーカ４１の音声出力態様（音声出力のタイミングなど）とを制御する。なお、主制御基板２２は、主制御基板２２に不正基板を装着できないようにするために、ケースカバーに収容されて機裏側に装着されている。

以下、電源基板２１、主制御基板２２、サブ制御基板２３の具体的な構成を説明する。
電源基板２１には、遊技場の電源をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する電源回路２４が設けられている。電源回路２４には、主制御基板２２及びサブ制御基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を主制御基板２２及びサブ制御基板２３に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を主制御基板２２及びサブ制御基板２３に供給するようになっている。

また、電源基板２１には、電源断監視回路２５が設けられており、電源断監視回路２５が電源回路２４に接続されている。電源断監視回路２５は、電源回路２４から供給される電源電圧Ｖ１の電圧値を監視するようになっている。すなわち、電源断監視回路２５は、電源電圧Ｖ１が所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされる。ここで、電源電圧Ｖ１が電圧Ｖに降下するのは、例えば、電源断（電源ＯＦＦ）時や停電時の場合である。この場合、パチンコ機１０に電源が供給されなくなってしまうため、電源電圧Ｖ１から電圧Ｖに降下する。これとは逆に、電源投入（電源ＯＮ）時や復電（復旧電源）時の場合は、パチンコ機１０に電源が供給されるので、電圧が上昇して電源電圧Ｖ１となる。

また、電源基板２１には、リセット信号回路２６が設けられており、リセット信号回路２６は電源断監視回路２５に接続されている。電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主制御基板２２及びリセット信号回路２６に対して電源電圧Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力し、主制御基板２２及びサブ制御基板２３の動作を規制するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。なお、本実施形態では、リセット信号Ｒｅを入力（出力）する場合には、リセット信号Ｒｅの信号レベルをハイレベル状態にし、リセット信号Ｒｅの入力（出力）を停止する場合には、リセット信号Ｒｅの信号レベルをローレベル状態にすることとしている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１（例えば、４００ｍｓ〜１８００ｍｓ程度）の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。

また、電源基板２１は、例えば、電気二重層コンデンサからなるバックアップ用電源（図示略）を備えている。そして、バックアップ用電源は、電源回路２４に接続されており、該電源回路２４から電源電圧が当該バックアップ用電源に供給されるようになっている。また、電源基板２１は、主制御基板２２（ＲＡＭ２２ｃ）に記憶保持され、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（記憶内容）を消去したい場合に操作されるＲＡＭクリアスイッチ３６を備えている。そして、ＲＡＭクリアスイッチ３６には、該ＲＡＭクリアスイッチ３６の操作を受けて、記憶保持された記憶内容の消去（初期化処理）を指示する初期化指示信号を、主制御基板２２に出力するためのＲＡＭクリアスイッチ回路３７が接続されている。本実施形態では、ＲＡＭクリアスイッチ３６は、遊技店の店員のみの操作が許容されるように機裏側に設けられており、該ＲＡＭクリアスイッチ３６を操作すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されるようになっている。そして、該ＲＡＭクリアスイッチ３６を操作しながら（操作と同時に）電源を投入すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されて、初期化処理が実行されるようになっている。従って、本実施形態のＲＡＭクリアスイッチ３６とＲＡＭクリアスイッチ回路３７は、遊技機の電源投入時に初期化処理の実行を指示する初期化指示手段となる。

次に、主制御基板２２の構成を説明する。
主制御基板２２には、メインＣＰＵ２２ａと、ＲＯＭ２２ｂと、ＲＡＭ２２ｃとが設けられている。メインＣＰＵ２２ａには、ＲＯＭ２２ｂと、ＲＡＭ２２ｃと、始動口センサＳＥが接続されている。メインＣＰＵ２２ａは、起動後、大当り判定に使用する大当り判定用乱数などの各種乱数の値を所定の周期（例えば、２ｍｓ）毎に順次更新し、更新後の値をＲＡＭ２２ｃの設定領域に設定して更新前の値を書き換えている。ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン制御プログラム、割込み処理プログラム、電源断処理プログラムなど）や、複数種類の変動パターンなどが記憶されている。ＲＡＭ２２ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（大当り判定用乱数の値など）が記憶（設定）されるようになっている。

前記変動パターンは、図柄が変動を開始（図柄組み合わせゲームの開始）してから全列の図柄が表示（図柄組み合わせゲームの終了）される迄の間の遊技演出（表示演出、発光演出、音声演出）のベースとなるパターンを示すものである。また、複数種類の変動パターンは、大当り演出用の変動パターンと、はずれ演出用の変動パターンとに分類されている。大当り演出は、図柄組み合わせゲームが、最終的に大当りの図柄組み合わせを表示するように展開される演出である。はずれ演出は、図柄組み合わせゲームが、最終的にはずれの図柄組み合わせを表示するように展開される演出である。

また、前記大当り判定用乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎（２ｍｓ毎）に数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り判定用乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り判定用乱数の値を書き換えることで大当り判定用乱数の値を順次更新するようになっている。より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「６２９」→「６３０」というように数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、大当り判定用乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を１加算して更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り判定用乱数の値を「０」〜「６３０」に更新するまでを大当り判定用乱数の１周期として大当り判定用乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。

ＲＡＭ２２ｃは、電源基板２１のバックアップ用電源が接続されており、電源電圧Ｖ１（電源）の遮断時（電圧Ｖへの降下時）において、バックアップ用電源から供給された電源電圧ＶＢ（例えば、ＤＣ５Ｖ）に基づき各種制御情報を記憶保持可能に構成されている。これにより、電源遮断時における遊技状態（遊技内容）をバックアップすることが可能となる。

また、主制御基板２２には、リセット入力回路（遅延手段）２２ｄが設けられている。リセット入力回路２２ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。そして、リセット入力回路２２ｄは、入力したリセット信号ＲｅをメインＣＰＵ２２ａに出力するようになっている。このとき、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２（一定の時間）を加えた時間Ｔ１＋Ｔ２の間、メインＣＰＵ２２ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、このリセット信号Ｒｅがハイレベル状態からローレベル状態に遷移すると、メインＣＰＵ２２ａは、起動を開始するようになっている。即ち、メインＣＰＵ２２ａは、リセット信号の信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制されるようになっている。従って、本実施形態では、リセット信号Ｒｅが起動指示信号となる。

次に、主制御基板２２のメインＣＰＵ２２ａが実行する各種処理について説明する。
まず、電源断処理プログラムに基づく処理について説明する。主制御基板２２（メインＣＰＵ２２ａ）は、電源断監視回路２５から電源断信号Ｓを入力すると、電源断処理プログラムに基づき、バックアップ処理を実行する。即ち、メインＣＰＵ２２ａは、電源断信号Ｓの入力を契機に電源断処理プログラムを実行し、電源断信号Ｓを入力していない場合には電源断処理プログラムを実行しない（バックアップ処理を実行しない）。バックアップ処理にてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されている大当り判定用乱数の値などの各種制御情報に加えて、新たにレジスタ５５及びスタックポインタなどの制御情報をＲＡＭ２２ｃに記憶保持させる。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃにバックアップフラグ（電源投入時にＲＡＭ２２ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。その後、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへのアクセスを禁止し、リセット入力回路２２ｄ（リセット信号回路２６）から出力されたリセット信号Ｒｅが入力される（ハイレベル状態になる）まで待機する。そして、リセット信号Ｒｅを入力すると、メインＣＰＵ２２ａの動作は規制される。

次に、メイン制御プログラムに基づく処理について説明する。
主制御基板２２のリセット入力回路２２ｄは、電源供給の開始に伴いリセット信号回路２６から出力されたリセット信号Ｒｅを入力すると、メインＣＰＵ２２ａに対して所定の規制時間の間、リセット信号Ｒｅを継続出力する（ハイレベル状態に維持する）。そして、リセット入力回路２２ｄからのリセット信号Ｒｅの出力が停止され（ローレベル状態に遷移され）、メインＣＰＵ２２ａへのリセット信号Ｒｅの入力が停止すると（ローレベル状態に遷移すると）、メインＣＰＵ２２ａは起動し、メイン制御プログラム（図３参照）を実行する。

メインＣＰＵ２２ａは、メイン制御プログラムに基づき、遊技中、所定周期（本実施形態では２ｍｓ）毎に実行する割込み処理プログラムの割込みを禁止に設定し、該割込み処理プログラムの実行を待機状態とする（ステップＭ１）。そして、メインＣＰＵ２２ａは、レジスタ、ポートなどの各種デバイスの初期設定を行う（ステップＭ２）。続いて、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報（大当り判定用乱数の値、バックアップフラグなど）の消去を指示する初期化指示信号を入力したか否かを判定する（ステップＭ３）。そして、この判定結果が肯定の場合、即ち、初期化指示信号を入力していた場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報を消去（クリア）する（ステップＭ４）。

次に、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに対して遊技を開始させるための各種初期値を設定することにより、ＲＡＭ２２ｃを初期化する（ステップＭ５）。このステップＭ５の処理により、大当り判定用乱数の値には、初期値として「０（零）」が設定されることとなる。続いて、メインＣＰＵ２２ａは、スタックポインタを初期設定する（ステップＭ６）。従って、本実施形態のステップＭ４〜ステップＭ６の処理は初期化処理となる。そして、メインＣＰＵ２２ａは、ＲＡＭ２２ｃを初期化したことに基づく各種制御信号（初期化信号）をサブ制御基板２３に対して出力する（ステップＭ７）。ステップＭ７の処理では、例えば、サブ制御基板２３に対して初期図柄を表示させるための制御コマンド（制御信号）が出力される。

次に、メインＣＰＵ２２ａは、割込み処理プログラムの実行周期（本実施形態では、２ｍｓ）を設定する（ステップＭ８）。そして、メインＣＰＵ２２ａは、前記ステップＭ１で禁止した割込み処理プログラムの割込みを許可に設定する（ステップＭ９）。続いて、メインＣＰＵ２２ａは、大当りに直接関与しない乱数（例えば、変動パターンを決定する際に使用する変動パターン振分乱数など）の更新処理を実行し（ステップＭ１０）、前記ステップＭ９に移行する。以降、メインＣＰＵ２２ａは、割込み処理プログラムの割込みが発生するまでステップＭ９とステップＭ１０の処理を繰り返し実行する。その後、割込み処理プログラムの割込みが発生すると、メインＣＰＵ２２ａは、メイン制御プログラムから割込み処理プログラムに移行し、該割込み処理プログラムに基づきパチンコ機１０の遊技を制御する。

一方、ステップＭ３の判定結果が否定、即ち、初期化指示信号を入力していない場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された制御情報（記憶内容）があるか否か、また記憶保持された制御情報がある場合には記憶保持された制御情報に異常があるか否かを判定する（ステップＭ１１）。このとき、メインＣＰＵ２２ａは、電源断時に実行される電源断処理プログラムにおいてＲＡＭ２２ｃに設定されたバックアップフラグ（バックアップ実行情報）を確認することで、ＲＡＭ２２ｃに記憶保持された制御情報が正常な情報であるか否か判定する。そして、その判定結果が肯定、即ち、ＲＡＭ２２ｃに記憶保持された制御情報に異常がある場合、メインＣＰＵ２２ａはステップＭ４に移行してＲＡＭ２２ｃを初期化する。これ以降、メインＣＰＵ２２ａは、ステップＭ５〜ステップＭ１０の処理を実行する。従って、ＲＡＭ２２ｃに記憶保持された制御情報が異常である場合、ＲＡＭ２２ｃは初期値が設定されて、初期化されることとなる。

なお、ステップＭ１１の判定結果が肯定となる場合としては、電源断時に電源断処理プログラムを実行したものの、バックアップ処理が正常に行われなかった場合やバックアップ処理後にノイズ等によって、記憶内容に異常が発生した場合がある。なお、このような場合にはバックアップフラグが異常（異常値）を示すことになる。また、電源が遮断されていない時（電源断信号Ｓを入力せず）に、メインＣＰＵ２２ａがリセット信号Ｒｅを入力し、メイン制御プログラムを最初（ステップＭ１）から実行した場合（即ち、メインＣＰＵ２２ａが再起動した場合）がある。なお、この場合にはバックアップ処理を実行していないことから、バックアップフラグは設定されない。メインＣＰＵ２２ａが再起動する要因としては、電源基板２１のリセット信号回路２６の誤動作か、又はリセット信号Ｒｅと同様の機能（役割）を果たす類似の信号（以下、この信号を「不正リセット信号Ｒｅ１」と示す）が不正に取り付けられた不正基板から出力されたことが考えられる。従って、本実施形態では、不正リセット信号Ｒｅ１は、起動指示信号となる。

メイン制御プログラムの説明に戻り、ステップＭ１１の判定結果が否定、即ち、ＲＡＭ２２ｃに記憶保持された制御情報が正常である場合、メインＣＰＵ２２ａは制御情報として記憶保持されているスタックポインタを復帰設定する（ステップＭ１２）。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されているバックアップフラグをクリアする（ステップＭ１３）。そして、メインＣＰＵ２２ａは、割込み処理プログラムの戻り番地としてＲＡＭ２２ｃに記憶保持されている制御情報に基づき電源断前の戻り番地を設定し、該戻り番地から割込み処理プログラムに基づきパチンコ機１０の遊技を制御する（ステップＭ１４）。

ここで、メインＣＰＵ２２ａは、ステップＭ５の処理を実行し、大当り判定用乱数の値として初期値「０」をＲＡＭ２２ｃに設定した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新を初期値「０」から開始する。一方、メインＣＰＵ２２ａは、メイン制御プログラムのステップＭ１１を否定判定し、ステップＭ１２〜Ｍ１４の処理を実行した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新をバックアップ（記憶保持）されていた値から開始する。例えば、大当り判定用乱数の値として「５」がバックアップされていた場合には、「５」の値から更新を開始する。

次に割込み処理プログラムついて説明する。
メインＣＰＵ２２ａは、割込み処理プログラムに基づき、大当り判定用乱数の更新、大当り判定、最終的に表示させる最終停止図柄の決定、及び変動パターンの決定などの各種処理を実行するようになっている。例えば、メインＣＰＵ２２ａは、始動口センサＳＥからの遊技球が入賞検知されたことを示す入賞信号を入力すると、そのタイミングでＲＡＭ２２ｃに記憶されている大当り判定用乱数の値を取得する。なお、本実施形態では、入賞信号Ｎを入力（出力）する場合には、入賞信号Ｎの信号レベルをハイレベル状態にし、入賞信号Ｎの入力（出力）を停止する場合には、入賞信号Ｎの信号レベルをローレベル状態にすることとしている。

そして、メインＣＰＵ２２ａは、図柄組み合わせゲームを開始する際、遊技球の入賞検知時に取得した大当り判定用乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り判定値（例えば、「７」と「５１１」）と一致するか否かを判定することにより、大当り判定を行う。なお、メインＣＰＵ２２ａは、大当り判定の判定結果が肯定（一致）の場合に大当り遊技状態を付与するようになっている。また、大当り判定用乱数の数値が「０」〜「６３０」（全６３１通り）であるので、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。

そして、大当り判定の判定結果が肯定の場合（大当りの場合）、メインＣＰＵ２２ａは、全列が同一種類となるように最終停止図柄を決定すると共に、大当り演出用の変動パターンの中から変動パターンを決定する。一方、大当り判定の判定結果が否定の場合（はずれの場合）、メインＣＰＵ２２ａは、全列の図柄が同一種類とならないように最終停止図柄を決定すると共に、はずれ演出用の変動パターンの中から変動パターンを決定する。

変動パターン及び最終停止図柄を決定したメインＣＰＵ２２ａは、サブ制御基板２３（サブＣＰＵ２３ａ）に対し、所定の制御コマンドを所定のタイミングで出力する。具体的に言えば、メインＣＰＵ２２ａは、変動パターンを指定すると共に図柄変動の開始を指示する変動パターン指定コマンドを最初に出力する。次に、メインＣＰＵ２２ａは、各列毎の最終停止図柄を指定するための図柄指定コマンドを出力する。その後に、メインＣＰＵ２２ａは、前記指定した変動パターンに定められている変動時間に基づいて変動停止を指示し、図柄組み合わせゲームを終了するための全図柄停止コマンドを出力する。

以上のことから、本実施形態において、メインＣＰＵ２２ａは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力を契機に起動し、起動してから大当り判定用乱数を更新し、入賞信号の入力を契機に大当り判定を行う制御装置となる。

次に、サブ制御基板２３の構成を説明する。
サブ制御基板２３には、サブＣＰＵ２３ａと、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが設けられている。サブＣＰＵ２３ａには、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが接続されている。ＲＯＭ２３ｂには、遊技演出（表示演出、発光演出、音声演出）を制御するための遊技演出制御プログラムなどが記憶されている。また、ＲＡＭ２３ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（各種制御フラグ、各種タイマの値など）が記憶（設定）されるようになっている。

また、サブ制御基板２３には、リセット入力回路２３ｄが設けられている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。また、リセット入力回路２３ｄは、サブＣＰＵ２３ａに接続されており、リセット信号Ｒｅを入力すると、該リセット信号Ｒｅを予め定めた時間Ｔ１の間、サブＣＰＵ２３ａに継続出力するようになっている。サブＣＰＵ２３ａは、リセット信号Ｒｅの信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制され、信号レベルがローレベル状態になると、起動を開始する。本実施形態では、リセット入力回路２３ｄにおけるリセット信号Ｒｅの出力時間Ｔ１が、主制御基板２２のリセット入力回路２２ｄにおけるリセット信号Ｒｅの出力時間（出力時間Ｔ１＋遅延時間Ｔ２）よりも短く設定されている。このため、サブＣＰＵ２３ａは、メインＣＰＵ２２ａよりも早く起動を開始することとなる。そして、サブ制御基板２３のサブＣＰＵ２３ａは、起動を開始すると、初期設定を行う。この初期設定において、サブＣＰＵ２３ａは、ＲＡＭ２３ｃの記憶内容の初期化などの処理を行う。

そして、サブＣＰＵ２３ａは、初期設定終了後、通常処理に移行する。この通常処理において、サブＣＰＵ２３ａは、主制御基板２２（メインＣＰＵ２２ａ）から制御コマンドを入力すると、遊技演出制御プログラムに基づき、入力した制御コマンドに応じた制御を行う。具体的には、サブＣＰＵ２３ａは、変動パターン指定コマンドを入力すると、変動パターン指定コマンドにて指定された変動パターンに基づき、図柄組み合わせゲームを開始させるように表示装置１８、装飾ランプ４０及びスピーカ４１を制御する。そして、サブＣＰＵ２３ａは、全図柄停止コマンドを入力すると、入力した図柄指定コマンドで指定された図柄組み合わせを表示装置１８の可変表示器Ｈに表示させるように表示装置１８の可変表示器Ｈの表示内容を制御する。なお、サブＣＰＵ２３ａは、メインＣＰＵ２２ａが起動するよりも早く起動して、通常処理に移行するため、メインＣＰＵ２２ａの起動直後に制御コマンドを入力しても、制御コマンドに応じた処理を確実に実行することができる。

そして、本実施形態のパチンコ機１０では、主制御基板２２のメインＣＰＵ２２ａと始動口センサＳＥとの間に、始動口センサＳＥからメインＣＰＵ２２ａへ出力される入賞信号Ｎをランダムに遅延させる不正防止回路Ｉが接続されている。以下、不正防止回路Ｉについて図４及び図５に基づき詳しく説明する。

不正防止回路Ｉは、主制御基板２２に設けられており、信号保持回路８０を介して始動口センサＳＥに接続されている。不正防止回路Ｉは、信号保持回路８０を介して始動口センサＳＥからの入賞信号Ｎを入力するようになっている。そして、不正防止回路Ｉは、メインＣＰＵ２２ａと接続されており、入賞信号Ｎを信号保持回路８０から入力すると、当該入賞信号ＮをメインＣＰＵ２２ａに出力するようになっている。

前記信号保持回路８０は、不正防止回路Ｉと同一基板（主制御基板２２）上に設けられている。そして、図４に示すように、信号保持回路８０は、不正防止回路Ｉから出力される入賞信号Ｎを出力契機信号として入力するようになっており、始動口センサＳＥから入賞信号Ｎを入力した場合、出力契機信号を入力するまで入賞信号Ｎを不正防止回路Ｉに出力し続けるようになっている。本実施形態では、信号保持回路８０は、フリップフロップ（Ｄ−ＦＦ）にて構成されている。

前記不正防止回路Ｉは、当該信号保持回路８０から入賞信号Ｎが入力されるようになっている。図５に示すように、不正防止回路Ｉには、タイミングジェネレータ５１（Timing Generator）と遅延回路５２が設けられており、当該タイミングジェネレータ５１及び遅延回路５２に信号保持回路８０からの入賞信号Ｎが入力されるようになっている。

遅延回路５２は、タイミングジェネレータ５１と接続されている。そして、遅延回路５２は、信号保持回路８０から入力した入賞信号Ｎの信号レベルが異なる状態に遷移した場合、タイミングジェネレータ５１からの指示（信号）を受けた後にメインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルを異なる状態に遷移させる。すなわち、遅延回路５２は、入力した入賞信号Ｎを遅延してメインＣＰＵ２２ａ側に出力するようになっている。なお、入賞信号Ｎの信号レベルが異なる状態に遷移するとは、ハイレベル状態からローレベル状態へ遷移すること又はローレベル状態からハイレベル状態へ遷移することである。

そして、タイミングジェネレータ５１は、不正防止回路Ｉに設けられた発振回路５３（oscillator）に接続されている。発振回路５３は、内部クロック信号を生成し、当該内部クロック信号を所定の周期毎に出力している。タイミングジェネレータ５１は、この内部クロック信号を入力し、この内部クロック信号に基づき不正防止回路Ｉにおいて同期を取っている。また、発振回路５３は、不正防止回路Ｉに設けられた第１カウンタ５４（10bit binary counter１）に接続されており、第１カウンタ５４は、発振回路５３から内部クロック信号を入力する。そして、第１カウンタ５４は、当該内部クロック信号を入力する毎に（内部クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）でカウンタ値を１加算して更新する。すなわち、第１カウンタ５４は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というようにカウンタ値を１加算して更新する。そして、第１カウンタ５４は、カウンタ値が最後に更新される数値（終期値）である「１０２３（最大値）」に達すると、再び「０」〜「１０２３」までの数値を１加算して更新する。つまり、本実施形態では、「０」〜「１０２３」までを１周期としてカウンタ値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行する。なお、カウンタ値の更新周期（すなわち、内部クロック信号の周期）は、大当り判定用乱数の更新周期（本実施形態では、２ｍｓ）と異なるようになっている。具体的には、カウンタ値の更新周期の方が遙かに早くなっている。

また、タイミングジェネレータ５１は、不正防止回路Ｉに設けられたレジスタ５５（10bit register）と接続されている。レジスタ５５は、カウンタ値を入力可能に第１カウンタ５４に接続されている。そして、タイミングジェネレータ５１は、不正防止回路Ｉに入力される入賞信号Ｎの信号レベルが異なる状態に遷移すると、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示（信号）を送るようになっている。このレジスタ５５は、タイミングジェネレータ５１からの当該指示を受けると、第１カウンタ５４のカウンタ値を記憶するようになっている。すなわち、レジスタ５５は、不正防止回路Ｉに入力される入賞信号Ｎの信号レベルが異なる状態に遷移したときにおける第１カウンタ５４のカウンタ値を記憶するようになっている。

また、タイミングジェネレータ５１は、不正防止回路Ｉに設けられた第２カウンタ５６（10bit binary counter２）と接続されている。第２カウンタ５６は、不正防止回路Ｉに設けられた分周回路６０から所定の周期を有する更新用クロック信号を入力するようになっている。そして、第２カウンタ５６は、当該更新用クロック信号を入力する毎に（更新用クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）で判定値を１加算して更新するようになっている。すなわち、第２カウンタ５６は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というように判定値を１加算して更新するようになっている。なお、本実施形態では、分周回路６０は、外部発振回路７０が出力した外部クロック信号を交信用クロック信号として第２カウンタ５６に出力するようになっている。そして、外部クロック信号（更新用クロック信号）の周波数は、１００ＫＨｚであり、判定値の更新周期（更新用クロック信号の周期）は、大当り判定用乱数の更新周期と異なるように設定されている。具体的には、判定値の更新周期の方が早くなっている。

そして、タイミングジェネレータ５１は、不正防止回路Ｉに入力される入賞信号Ｎの信号レベルが異なる状態に遷移すると、第２カウンタ５６に対して、初期値「０」から判定値を更新するように指示（信号）を送るようになっている。すなわち、第２カウンタ５６は、レジスタ５５にカウンタ値が記憶された後から判定値の更新を開始するようになっている。そして、第２カウンタ５６は、判定値を更新する毎に、判定値がカウンタ値と一致するか否か判定し、判定値がカウンタ値と一致すると判定すると、タイミングジェネレータ５１にその旨の通知（信号）を送る。

そして、タイミングジェネレータ５１は、第２カウンタ５６から判定値とカウンタ値と一致したとの通知を受け取ると、遅延回路５２に対してメインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルを異なる状態に遷移するように指示する。これにより、遅延回路５２は、メインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルを異なる状態に遷移する。

以上のことから、第１カウンタ５４がカウンタ値を更新する更新手段となる。また、レジスタ５５がカウンタ値を取得する取得手段となる。また、第２カウンタ５６が判定値を更新する計測手段となる。また、遅延回路５２が、入賞信号Ｎを出力する出力手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１信号生成手段となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２信号生成手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１発振回路となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２発振回路となる。また、タイミングジェネレータ５１が、遅延回路５２に対して入賞信号Ｎの信号レベルを異なる状態に遷移させることを指示するタイミング指示回路となる。

このように、入賞信号Ｎの信号レベルが異なる状態に遷移したとき、レジスタ５５に第１カウンタ５４のカウンタ値を記憶させると共に、第２カウンタ５６に判定値を更新させる。タイミングジェネレータ５１は、判定値とカウンタ値が一致したとき、遅延回路５２に入賞信号Ｎの信号レベルを異なる状態に遷移させるように指示する。このため、入賞信号Ｎの信号レベルが異なる状態に遷移したときにおけるカウンタ値及び判定値の更新周期によって入賞信号Ｎの遅延時間が左右される。

そして、第１カウンタ５４は、不正防止回路Ｉ、すなわち、主制御基板２２に電源が供給されてから、カウンタ値を更新し続ける。このため、入賞信号Ｎの信号レベルが異なる状態に遷移したときのカウンタ値は、入賞信号Ｎの信号レベルが異なる状態に遷移するときが一定でないので、結果的に乱数となり、入賞信号Ｎの遅延時間が一定でなくなる。すなわち、不正防止回路Ｉに入力された入賞信号Ｎの信号レベルが異なる状態に遷移したときから、不正防止回路ＩがメインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。

このため、入賞信号Ｎを主制御基板２２に入力してからメインＣＰＵ２２ａが大当り判定用乱数を取得するまでの時間が一定でなくなる。そして、不正基板が、不正リセット信号Ｒｅ１をメインＣＰＵ２２ａに入力して、強制的に大当り判定用乱数の値を初期化させ、大当り判定値と一致する大当り判定用乱数を取得するタイミングを狙って不正な入賞信号Ｎ（以下、不正入賞信号Ｎ１と示す）を入力しても、大当り判定値と一致する大当り判定用乱数を取得できなくなる。なお、不正入賞信号Ｎ１は、入賞信号Ｎと同様の機能（役割）を果たす類似の信号である。

また、カウンタ値の更新周期と、判定値の更新周期は異なっているため、遅延時間を予測するには、２つの異なる周期を考慮する必要がある。すなわち、カウント値の値を予測して判定値の更新周期で計測する必要がある。このため、不正基板が遅延時間を予測して不正入賞信号Ｎ１を出力することを困難にすることができ、不正を確実に防止できる。

また、本実施形態の発振回路５３は、コンデンサ、キャパシタ、抵抗などから構成されており、これらの性能には通常ばらつきがあり、また、電源が供給されていないときにおいてコンデンサの残留電荷などにも通常ばらつきがある。このため、電源投入直後において、発振回路５３が生成する内部クロック信号の周期は、一定でない場合が多い。また、電源投入からメインＣＰＵ２２ａにリセット信号Ｒｅが入力されるまでの間に、第１カウンタ５４のカウンタ値は、少なくとも複数回更新されるようになっている。すなわち、発振回路５３は、電源投入からメインＣＰＵ２２ａにリセット信号Ｒｅが入力されるまでの間に、複数回内部クロック信号を入力する程度の速さの周期を有する内部クロック信号を生成するようになっている。以上のことから、電源投入後からのカウンタ値を予測することは困難であるため、遅延時間を把握することができにくくなる。

また、本実施形態において、カウンタ値は不正防止回路Ｉ内部で更新されており、カウンタ値の更新周期は、環境変化やＩＣの個体差により変化することがあるため、カウンタ値を把握することは困難である。また、発振回路５３が出力する内部クロック信号の周期、すなわち、カウンタ値の更新周期と、大当り判定用乱数の更新周期は同期していないため、大当り判定用乱数を把握しつつ、カウンタ値を把握することは極めて困難となる。同様に、カウンタ値の更新周期と、判定値の更新周期も異なるため（非同期であるため）、判定値を把握しつつ、カウンタ値を把握することは極めて困難となる。従って、大当りとなるタイミングを狙いつつ、入賞信号Ｎの遅延時間を把握することは極めて困難である。

また、不正防止回路Ｉは、入賞信号Ｎの信号レベルが異なる状態に遷移するたびに、当該遷移するタイミングを遅延させる。このため、入賞信号Ｎの入力時間が短すぎた場合、不正防止回路Ｉから入賞信号Ｎが正常に出力されない場合がある。より詳しくは、不正防止回路Ｉに入力される入賞信号Ｎがハイレベル状態に遷移したときからローレベル状態に遷移するまでの時間が、不正防止回路Ｉに入力される入賞信号Ｎがハイレベル状態に遷移してから遅延回路５２が出力するリセット信号Ｒｅをハイレベル状態に遷移するまでの時間よりも短い場合、正常に出力されない場合がある。具体的には、外部クロック信号の更新周期を１００ＫＨｚとしたため、不正防止回路Ｉは、入賞信号Ｎを最大１０．２４ｍｓ遅延させる場合がある。一方、遊技球が始動入賞口１９を通過する時間（始動口センサＳＥが遊技球を検知する時間）は、最短で約７ｍｓである（平均は１２ｍｓ）。このため、不正防止回路Ｉは、出力する入賞信号Ｎを１０．２４ｍｓ遅延させるときに入賞信号Ｎの入力が７ｍｓで終了した場合、入賞信号Ｎが正常に出力されなくなる虞がある。

その一方で、最大遅延時間を短くした場合、大当り判定用乱数があまりずれなくなる可能性が高くなり、不正な大当りが発生しやすくなるといった問題がある。具体的に説明すると、本実施形態において大当り判定用乱数は２ｍｓ毎に更新されるため、最大遅延時間が１０．２４ｍｓの場合、大当り判定用乱数のずれは０，＋１，＋２，＋３，＋４，＋５のいずれかとなる。しかしながら、入賞信号Ｎの最短入力時間（７ｍｓ）に対応できるように、最大遅延時間を例えば５．１２ｍｓにした場合、大当り判定用乱数のずれは０，＋１，＋２のいずれかとなり、最大遅延時間が１０．２４ｍｓの場合に比べて大当り判定用乱数がずれなくなる可能性が高くなる。このため、最大遅延時間を短くした場合、入賞信号Ｎを確実に入力できる一方、大当りとなるタイミングが狙いやすくなってしまう。

そこで、本実施形態では、信号保持回路８０を設けることにより、不正防止回路ＩがメインＣＰＵ２２ａに入賞信号Ｎを出力するまで入賞信号Ｎを不正防止回路Ｉに出力し続けるようにした。すなわち、信号保持回路８０を設けることにより、遅延時間よりも入賞信号Ｎの入力時間の方が短くても、不正防止回路Ｉが入賞信号Ｎを出力するまで、不正防止回路Ｉに入賞信号Ｎが確実に入力されるようにした。これにより、不正防止回路Ｉから入賞信号Ｎが出力されるまで信号保持回路８０から入賞信号Ｎが入力され続けられることとなり、入賞信号Ｎを正常に出力することができる。その一方で、入賞信号Ｎの最大遅延時間を長くすることができ、不正な大当りを確実に防止できる。

なお、遊技球が連続して始動入賞口１９に入賞した場合、５０ｍｓ〜１００ｍｓ程度で次の入賞信号Ｎが入力される（入賞信号Ｎがハイレベル状態からローレベル状態となってから、次にローレベル状態からハイレベル状態となるまでの間隔が５０ｍｓ〜１００ｍｓとなる）。このため、最大遅延時間を５０ｍｓ以上にすると、信号保持回路８０は、入賞信号Ｎの入力時に１つ前の入賞信号Ｎの出力が終了していない場合がある。従って、本実施形態において最大遅延時間は、５０ｍｓを限界としている。因みに、最大遅延時間を長くするには、更新用クロック信号の周波数を変更するか、カウント値が取り得る値の最大値を変更する等すればよい。

また、不正防止回路Ｉに設けられた分周回路６０は、不正防止回路Ｉの外部であって、主制御基板２２に設けられた外部発振回路７０から入力した外部クロック信号の周波数が高い場合に、当該外部クロック信号の周波数を分周して周波数を低くして更新用クロック信号とすることができるように構成されている。具体的には、分周回路６０には、データ線Ｓ１，Ｓ２が設けられており、このデータ線Ｓ１，Ｓ２への信号の入力状況に応じて外部クロック信号の周波数を１６０００分の１又は２００００分の１に分周した信号を更新用クロック信号として出力する、若しくはそのまま更新用クロック信号として出力するようになっている。

より詳しくは、分周回路６０は、第３カウンタ６１（15bit binary counter３）、データセレクタ６３（ＳＥＬ）、分割器６２（Divide 20000/Divide16000）、及び選択切替器６４（ＭＵＸ：Multiplexer ）から構成されている。そして、データセレクタ６３は、データ線Ｓ１，Ｓ２から入力された信号に基づき、分割器６２に対して外部から入力した外部クロック信号の周波数を、そのままにして出力するか、若しくは１６０００分の１又は２００００分の１に分周して出力するかを設定する。そのままの周期で更新用クロック信号として出力すると設定された場合、データセレクタ６３は、選択切替器６４に対して、外部から入力した外部クロック信号をそのまま更新用クロック信号として第２カウンタ５６に出力するように指示する。これにより、外部から入力された外部クロック信号は、そのまま更新用クロック信号として第２カウンタ５６に出力される。例えば、分周回路６０は、１ＫＨｚ（キロヘルツ）の外部クロック信号を入力した場合には、分周せずに、１ＫＨｚの更新用クロック信号として第２カウンタ５６に出力する。

一方、１６０００分の１に分周すると設定された場合は、データセレクタ６３は、分割器６２に対してその旨を指示する。この指示を受けた分割器６２は、第３カウンタ６１が１６０００回外部クロック信号を入力すると計測する毎に、選択切替器６４に対して１回更新用クロック信号を出力させる。すなわち、外部から入力された外部クロック信号を１６０００回入力する毎に、選択切替器６４に１回更新用クロック信号を出力する。選択切替器６４は、当該更新用クロック信号を第２カウンタ５６に出力する。なお、２００００分の１に分周する場合も同様の処理を行うので詳細な説明は省略する。例えば、分周回路６０は、１６ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を１６０００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。同様に、分周回路６０は、２０ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を２００００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。

本実施形態では、外部発振回路７０から入力された外部クロック信号（１００ＫＨｚ）をそのまま更新用クロック信号（１００ＫＨｚ）として出力するように、データ線Ｓ１，Ｓ２へ信号が入力されるようになっている。このため、本実施形態において、判定値の更新周期は、０．０１ｍｓとなる。

このように、外部から入力した外部クロック信号を分周することにより、様々な周波数を有する外部クロック信号を入力しても、判定値を更新するのに適切な周期を有する（例えば、１ＫＨｚの）更新用クロック信号に変換することができる。また、外部クロック信号の分周した場合、大当り判定用乱数と判定値の更新周期が異なるため、判定値の更新周期を把握しにくくなり、大当りとなるタイミングの把握を一層困難なものとすることができる。

次に、不正防止回路Ｉにおいて、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルが遷移するタイミングについて図６に基づき説明する。
始動入賞口１９へ遊技球の入賞検知（又は不正基板からの不正入賞信号Ｎ１の出力）がなされると（時点Ａ１）、信号保持回路８０に入力される入賞信号Ｎ（不正入賞信号Ｎ１、以下同じ）の信号レベルは、ローレベル状態からハイレベル状態に遷移する。これにより、信号保持回路８０は、不正防止回路Ｉに対して出力する入賞信号Ｎの信号レベルをローレベル状態からハイレベル状態に遷移する。

不正防止回路Ｉに入力される入賞信号Ｎの信号レベルが、ローレベル状態からハイレベル状態に遷移すると、不正防止回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２に入賞信号Ｎの信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ２）。すなわち、遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α１だけメインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力される入賞信号Ｎの信号レベルがハイレベル状態となると、メインＣＰＵ２２ａは、大当り判定用乱数を取得し、ＲＡＭ２２ｃに記憶する。

また、不正防止回路Ｉは、出力契機信号を信号保持回路８０に出力する。信号保持回路８０は、この出力契機信号を入力すると、不正防止回路Ｉに対して出力する入賞信号Ｎの信号レベルをハイレベル状態からローレベル状態に遷移する。

不正防止回路Ｉに入力される入賞信号Ｎの信号レベルがハイレベル状態からローレベル状態に遷移する（時点Ａ２）と、タイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２に入賞信号Ｎの信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ３）。すなわち、遅延回路５２は、ローレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α２だけメインＣＰＵ２２ａ側に出力する入賞信号Ｎの信号レベルをローレベル状態に遷移させるタイミングを遅延させる。

以上のように、メインＣＰＵ２２ａに入力される入賞信号Ｎ（不正入賞信号Ｎ１）は不正防止回路Ｉにより遅延される。この遅延時間は、カウンタ値及び判定値の更新周期に基づいて決定されるため、極めて予測しにくい。このため、不正基板から出力された不正入賞信号Ｎ１がいつメインＣＰＵ２２ａに入力されるかが不明となる。従って、不正基板が大当りとなるタイミングを把握したとしても、大当りとなるタイミングを狙って大当り判定用乱数を取得することができず、不正を防止できる。

以上詳述したように、本実施形態は、以下の効果を有する。
（１）不正防止回路Ｉは、入賞信号Ｎ（不正入賞信号Ｎ１）の入力が開始（又は終了）したときにレジスタ５５が取得したカウンタ値と、レジスタ５５がカウンタ値を取得した後から第２カウンタ５６が更新する判定値とが一致した場合に、メインＣＰＵ２２ａに出力する入賞信号Ｎの信号レベルを異なる状態に遷移する。すなわち、始動口センサＳＥ又は不正基板から入賞信号Ｎ（又は不正入賞信号Ｎ１）の入力が開始（又は終了）されたときからカウンタ値及び判定値に基づく時間遅延して、入賞信号Ｎは、メインＣＰＵ２２ａへ入力が開始（又は終了）される。そして、遅延する時間は、発振回路５３により出力された内部クロック信号の周期毎に更新されるカウンタ値と外部発振回路７０により出力された外部クロック信号の周期毎に更新される判定値に基づいて決定される。すなわち、２つの信号の更新周期を考慮しなくてはならないため、遅延時間を極めて予測しにくい。以上のことから、始動口センサＳＥ又は不正基板から当りとなるタイミングを狙って入賞信号Ｎ（又は不正入賞信号Ｎ１）が出力されても、不正防止回路Ｉは、当該入賞信号Ｎ（不正入賞信号Ｎ１）をランダムに遅延させてメインＣＰＵ２２ａに入力させることができる。従って、大当りの発生タイミングを狙って入賞信号Ｎ（又は不正入賞信号Ｎ１）をメインＣＰＵ２２ａに入力させることを困難にすることができ、不正を防止できる。

（２）カウンタ値は、大当り判定用乱数の更新周期とは異なる所定の更新周期毎に更新される。このため、不正に大当りを発生させるためには、カウンタ値の更新周期と、判定値の更新周期と、大当り判定用乱数の更新周期とを把握しなくてはならない。従って、当りの発生タイミングを狙って入賞信号ＮをメインＣＰＵ２２ａに入力させることを困難にすることができ、不正を防止できる。

（３）不正防止回路Ｉは、入賞信号Ｎ（又は不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させて入賞信号Ｎ（又は不正入賞信号Ｎ１）をメインＣＰＵ２２ａ側に出力する。このため、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合に大当り判定用乱数を取得するようにしても、ハイレベル状態からローレベル状態に遷移した場合に大当り判定用乱数を取得するようにしても、大当り判定用乱数を取得するタイミングを遅延させることができる。

（４）発振回路５３に使用されているコンデンサや抵抗には、通常、性能のばらつきがあり、また、電源投入時においてコンデンサに蓄えられている残留電荷も通常ばらつきがあるため、電源投入後において、発振回路５３が出力するクロック信号の周期にはばらつきが生じる。このため、カウント値を把握することが困難となり、入賞信号Ｎの遅延時間を予測しにくくなる。従って、大当りとなるタイミングを狙って入賞信号ＮをメインＣＰＵ２２ａに入力することが困難となる。

（５）主制御基板２２は、ケースカバー内に収容されており、当該ケースカバーには、外部から主制御基板２２に直接不正回路などを装着できないように不正防止対策がなされている。このため、主制御基板２２に不正防止回路Ｉを取り付けることにより、メインＣＰＵ２２ａと不正防止回路Ｉとの間に不正基板が取り付けられることを防止できる。従って、不正防止回路Ｉを介して入賞信号Ｎを入力することが確実にできる。すなわち、確実に入賞信号Ｎ（又は不正入賞信号Ｎ１）を遅延させてメインＣＰＵ２２ａに入力することができる。

（６）不正防止回路Ｉは、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させて入賞信号ＮをメインＣＰＵ２２ａに出力する。このため、入賞信号Ｎの入力時間が短すぎると、メインＣＰＵ２２ａに出力する入賞信号Ｎ（不正入賞信号Ｎ１）がハイレベル状態となる前に不正防止回路Ｉに入力される入賞信号Ｎ（不正入賞信号Ｎ１）がローレベル状態となる場合がある。この場合、不正防止回路Ｉは、正常に入賞信号Ｎ（不正入賞信号Ｎ１）をメインＣＰＵ２２ａ側に出力することができなくなる。そこで、不正防止回路ＩがメインＣＰＵ２２ａに入賞信号Ｎを出力するまで、入賞信号Ｎを不正防止回路Ｉに出力し続ける信号保持回路８０を設けた。これにより、信号保持回路８０が入力した入賞信号Ｎの入力時間が短い場合でも、不正防止回路Ｉは、入賞信号ＮをメインＣＰＵ２２ａに出力するまで、確実に入賞信号Ｎが入力することができる。従って、入賞信号ＮをメインＣＰＵ２２ａに確実に出力できる。

（７）不正防止回路Ｉに分周回路６０を設け、不正防止回路Ｉの外部に備えられた外部発振回路７０から入力した外部クロック信号の周期を遅くしたものを更新用クロック信号として出力することができるようにした。このため、高周波数の外部クロック信号を入力しても、リセット信号Ｒｅを十分に遅延させることができる。

（８）更新用クロック信号の周期毎に、第２カウンタ５６は判定値を更新する。このため、更新用クロック信号の周期と大当り判定用乱数の更新周期を異ならせた場合、不正基板は、２つの信号の更新周期を把握しなければ、大当りとなるタイミングで入賞信号Ｎを入力することができなくなる。

（９）カウンタ値の更新周期を定める内部クロック信号を生成、出力する発振回路５３を不正防止回路Ｉに設けた。このため、内部クロック信号の周期を不正防止回路Ｉの外部から認識することは困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。

（１０）不正防止回路Ｉの外部に設けた外部発振回路７０から入力した外部クロック信号の周波数を分周回路６０により１６０００分の１又は２００００分の１に分周することができるようにした。このため、外部発振回路７０から入力した外部クロック信号がどれだけ分周されているか不正防止回路Ｉの外部からは認識しにくくなり、判定値の更新周期を認識することが困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。

尚、上記実施形態は、次のような別の実施形態（別例）にて具体化できる。
○上記実施形態において、不正防止回路Ｉをリセット入力回路２２ｄとメインＣＰＵ２２ａとの間に設けても良い。これにより、不正基板が、不正リセット信号Ｒｅ１を出力し、強制的に大当り判定用乱数を初期化して、大当りとなるタイミングを把握しようとしても、起動開始のタイミングが遅延するため、大当りとなるタイミングの把握を困難にすることができる。また、不正防止回路Ｉを、リセット入力回路２２ｄとメインＣＰＵ２２ａとの間、及び始動口センサＳＥとメインＣＰＵ２２ａとの間の両方に設けることにより、起動開始のタイミング及び入賞信号の入力タイミングに遅延時間が生じる。このため、起動開始のタイミングの遅延時間及び入賞信号の入力タイミングの遅延時間という２つ異なる遅延時間を予測しなければ、大当りとなるタイミングを予測し、且つ、大当りとなるタイミングを狙って入賞信号をメインＣＰＵ２２ａに入力することはできない。そして、２つ異なる遅延時間を予測するには、多数の乱数値（カウント値や判定値など）の更新周期を把握する必要がある。従って、不正基板が大当りとなるタイミングを狙って入賞信号を入力させるためには、多くの信号の更新周期を把握しなくてはならず、極めて困難となる。従って、大当りとなるタイミングを狙って入賞信号をメインＣＰＵ２２ａに入力させることを困難にすることができ、不正を防止できる。

○上記実施形態では、始動口センサＳＥから入力される入賞信号Ｎを遅延させていたが、当り判定用乱数取得の契機となる他の信号、例えば、始動入賞口１９が有する開閉羽根を開放させるか否かを判定するための当り判定用乱数を取得する契機となる入賞信号をゲートセンサから入力した際、遅延させても良い。この場合、開閉羽根が開放動作をとることが、当り遊技となる。

○上記実施形態において、入賞信号Ｎ（不正入賞信号Ｎ１）が不正防止回路Ｉを介して主制御基板２２に入力されるならば、不正防止回路Ｉを主制御基板２２に設けなくても良い。

○上記実施形態において、判定値の更新周期が入賞信号Ｎの遅延時間を設けるために適切な周期になるならば、外部発振回路７０が出力する外部クロック信号を分周する分周回路６０を設けなくても良い。すなわち、第２カウンタ５６は、外部発振回路７０が出力する外部クロック信号の周期毎に判定値を更新するようにしても良い。

○上記実施形態において、メインＣＰＵ２２ａは、入賞信号Ｎがローレベル状態からハイレベル状態に遷移したときに大当り判定用乱数を取得するようになっていたが、ハイレベル状態からローレベル状態に遷移したときに大当り判定用乱数を取得するようにしても良い。上記実施形態において、不正防止回路Ｉは、ローレベル状態からハイレベル状態に遷移したとき及びハイレベル状態からローレベル状態に遷移したときに遅延させている。また、ローレベル状態からハイレベル状態に遷移したときの遅延時間と、ハイレベル状態からローレベル状態に遷移したときの遅延時間は異ならせている。このため、ハイレベル状態からローレベル状態に遷移したときに大当り判定用乱数を取得するようにした場合、２つの遅延時間（α１＋α２）を考慮しなければ、不正な大当りを発生させることができなくなる。従って、大当りの発生タイミングを狙って入賞信号Ｎ（又は不正入賞信号Ｎ１）をメインＣＰＵ２２ａに入力させることを困難にすることができ、不正を防止できる。

○上記実施形態において、不正防止回路Ｉは、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移するたびに、その遷移するタイミングを遅延させていた。この別例として、メインＣＰＵ２２ａによる大当り判定用乱数の取得がハイレベル状態からローレベル状態に遷移するタイミングで行われるのであれば、入賞信号Ｎがハイレベル状態からローレベル状態に遷移するときだけ遅延させるようにしてもよい。また、メインＣＰＵ２２ａによる大当り判定用乱数の取得がローレベル状態からハイレベル状態に遷移するタイミングで行われるのであれば、入賞信号Ｎがローレベル状態からハイレベル状態に遷移するときだけ遅延させるようにしてもよい。

○上記実施形態において、大当り判定用乱数は、最大値まで更新されると、最小値から継続して更新するようにしていたが、必ずしも最小値から継続して更新しなくても良い。例えば、ＲＡＭ２２ｃに予め大当り判定用乱数の初期値乱数を記憶しておき、大当り判定用乱数が１周期終了する毎に、ＲＡＭ２２ｃに記憶された初期値から大当り判定用乱数を１周期更新しても良い。具体的には、「０」→「１」→…→「６３０」→「１００」→「１０１」→…といように、最大値の次に、最小値でない初期値から継続して更新しても良い。このようにすれば、大当り判定値と一致する大当り判定用乱数を取得するタイミングが、１周期毎に変化することとなる。このため、大当りとなるタイミングを把握するには、ＲＡＭ２２ｃに記憶された初期値乱数も考慮しなければならなくなる。従って、大当りとなるタイミングを把握しにくくすることができ、不正を防止できる。

○上記実施形態では、不正防止回路Ｉが出力する入賞信号Ｎの信号レベルを遷移させるタイミングを決定するために、判定値を１ずつ加算していき、カウンタ値に達するか否か判定していたが、カウンタ値を１ずつ減算していき、カウンタ値が０になったか否かを判定するようにしても良い。

○上記実施形態では、外部クロック信号を出力する外部発振回路７０を不正防止回路Ｉの外部に設けていたが、不正防止回路Ｉに設けても良い。このようにすれば、判定値の更新周期がより判別しにくくなり、不正を防止できる。

○上記実施形態では、内部クロック信号を生成、出力する発振回路５３を不正防止回路Ｉに設けたが、不正防止回路Ｉの外部に発振回路５３を設けても良い。
○上記実施形態では、バックアップ処理が実行可能に構成されていたが、バックアップ処理ができなくてもよい。この場合、電源遮断時には、必ず初期化処理がなされることとなる。

○上記実施形態では、ＲＡＭクリアスイッチ３６及びＲＡＭクリアスイッチ回路３７を設けたが、設けなくても良い。
○上記実施形態において、メインＣＰＵ２２ａは、外部発振回路７０から外部クロック信号を入力し、当該外部クロック信号に基づき大当り判定用乱数を更新してもよい。

○上記実施形態では、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルがハイレベル状態のとき、入賞信号Ｎ（不正入賞信号Ｎ１）が入力（出力）されたとし、ローレベル状態のとき、入賞信号Ｎ（不正入賞信号Ｎ１）の入力（出力）が終了したとしていた。この別例として、入賞信号Ｎ（不正入賞信号Ｎ１）の信号レベルがローレベル状態のとき、入賞信号Ｎ（不正入賞信号Ｎ１）が入力（出力）されたとし、ハイレベル状態のとき、入賞信号Ｎ（不正入賞信号Ｎ１）の入力（出力）が終了したとしてもよい。

○上記実施形態では、信号保持回路８０は、不正防止回路ＩがメインＣＰＵ２２ａへ出力した入賞信号Ｎを出力契機信号として入力していた。この別例として、信号保持回路８０は、メインＣＰＵ２２ａが入賞信号Ｎを入力した場合に出力する信号を出力契機信号として入力するようにしても良い。すなわち、信号保持回路８０は、メインＣＰＵ２２ａによる指示に従って、入賞信号Ｎを不正防止回路Ｉに出力し続けるようにしても良い。

次に、上記実施形態及び別例から把握できる技術的思想を以下に追記する。
（イ）前記不正防止回路は、前記制御装置が設けられた基板と同一基板に設けられたことを特徴とする請求項１〜請求項６のうちいずれか一項に記載の遊技機。

（ロ）前記不正防止回路は、第２信号生成手段から入力した信号の周期を分周する分周回路を備え、前記計測手段は、前記分周回路が分周した信号の周期毎に判定値を更新することを特徴とする請求項１〜請求項６のうちいずれか一項に記載の遊技機。

（ハ）第１信号生成手段により出力された信号の周期と、第２信号生成手段により出力された信号の周期は、異なることを特徴とする請求項１〜請求項６のうちいずれか一項に記載の遊技機。

パチンコ遊技機の機表側を示す正面図。 パチンコ遊技機の構成を示すブロック図。 メイン制御プログラムに基づく処理の流れを示すフローチャート。 不正防止回路、信号保持回路及び外部発振回路の回路図。 不正防止回路の構成を示すブロック図。 入賞信号（不正入賞信号）の信号レベルが異なる状態に遷移するタイミングを示すタイミングチャート。

符号の説明

１０…パチンコ遊技機（遊技機）、１８…表示装置、１９…始動入賞口（入賞手段）、２１…電源基板、２２…主制御基板、２２ａ…メインＣＰＵ（制御装置）、２３…サブ制御基板、２３ａ…サブＣＰＵ、２４…電源回路、２５…電源断監視回路、２６…リセット信号回路、３６…ＲＡＭクリアスイッチ、３７…ＲＡＭクリアスイッチ回路、５１…タイミングジェネレータ（タイミング指示回路）、５２…遅延回路（出力手段）、５３…発振回路（第１信号生成手段、第１発振回路）、５４…第１カウンタ（更新手段）、５５…レジスタ（取得手段）、５６…第２カウンタ（計測手段）、６０…分周回路、６１…第３カウンタ、６２…分割器、６３…データセレクタ、６４…選択切替器、７０…外部発振回路（第２信号生成手段、第２発振回路）、８０…信号保持回路、Ｉ…不正防止回路、Ｒｅ…リセット信号（起動指示信号）、Ｒｅ１…不正リセット信号（起動指示信号）、Ｓ…電源断信号、ＳＥ…始動口センサ、Ｎ…入賞信号、Ｎ１…不正入賞信号。

Claims (4)

1. 遊技球の入賞を契機に入賞信号の信号レベルを第１状態から第２状態に遷移させる入賞手段と、起動を指示する起動指示信号の入力を契機に起動し、起動してから当り判定用乱数の値を所定の周期毎に更新し、前記入賞信号の信号レベルが第１状態から第２状態に遷移したときに当り判定用乱数を取得し、当該当り判定用乱数の値を用いて当りか否かを判定する当り判定を行う制御装置を備え、前記当り判定の判定結果が肯定である場合に当り遊技状態を付与する遊技機において、
   前記制御装置は、不正防止回路を介して前記入賞信号を入力するようになっており、
   前記不正防止回路は、
   電源投入から前記制御装置に起動指示信号が入力されるまでの間に複数回出力することができる周期を有する内部クロック信号を生成して出力する第１信号生成手段と、
   前記第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する第１更新手段と、
   入力した前記入賞信号の信号レベルが異なる状態に遷移した場合に前記カウンタ値を取得する取得手段と、
   当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する第２信号生成手段と、
   前記取得手段が前記カウンタ値を取得した後から前記第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する第２更新手段と、
   前記取得手段が取得したカウンタ値と前記第２更新手段が更新している判定値が一致したときに、前記制御装置に出力する前記入賞信号の信号レベルを異なる状態に遷移させることを指示するタイミング指示手段と、
   前記タイミング指示手段の指示に従って、前記制御装置に出力する入賞信号の信号レベルを異なる状態に遷移させる遷移手段と、を備えたことを特徴とする遊技機。
2. 前記第１更新手段は、当り判定用乱数の更新周期とは異なる周期の内部クロック信号の周期毎に前記カウンタ値を更新することを特徴とする請求項１に記載の遊技機。
3. 前記不正防止回路は、信号保持回路を介して前記入賞信号を入力するようになっており、
   前記信号保持回路は、
   前記不正防止回路から前記制御装置へ出力される前記入賞信号を出力契機信号として入力するようになっており、
   前記不正防止回路に出力する前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合、前記出力契機信号の信号レベルが第１状態から第２状態に遷移するまで前記不正防止回路に出力する前記入賞信号の信号レベルを第２状態に維持し続けることを特徴とする請求項１又は請求項２に記載の遊技機。
4. 前記不正防止回路は、信号保持回路を介して前記入賞信号を入力するようになっており、
   前記信号保持回路は、
   前記制御装置が前記不正防止回路から入力した前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合に第１状態から第２状態に遷移する出力契機信号を入力するようになっており、
   前記不正防止回路に出力する前記入賞信号の信号レベルが第１状態から第２状態に遷移した場合、前記出力契機信号の信号レベルが第１状態から第２状態に遷移するまで前記不正防止回路に出力する前記入賞信号の信号レベルを第２状態に維持し続けることを特徴とする請求項１又は請求項２に記載の遊技機。

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