JP4177593B2 - 遊技機 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、遊技を統括的に制御する制御手段を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。そして、この図柄組み合わせゲームの結果、遊技者は、表示された図柄の組み合わせから大当り、リーチ、はずれなどの各種状態を認識できるようになっている。このとき、複数列の図柄が同一種類の図柄からなる組み合わせとして表示された場合には、大当り状態が形成され、多数の遊技球を獲得できるチャンスが付与されるようになっている。
【０００３】
そして、この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、遊技者に大当り状態を付与するか否かを判定している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数には、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。そして、メインＣＰＵは、遊技球が始動入賞口に入賞したタイミングで大当り乱数の値を読み出し、該読み出した値が大当り値と一致する場合、図柄組み合わせゲームにおいて大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を表示し、遊技者に大当り状態を付与するようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、メインＣＰＵは、パチンコ機の電源投入時、リセット信号を契機として遊技の制御を開始するようになっている。
【０００５】
以下、図７に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
パチンコ機の電源が投入されると、メインＣＰＵに対するリセット信号の入力状態が一定時間（図示する時間Ｔ１）ハイレベル状態となる。そして、メインＣＰＵは、リセット信号の信号レベルがハイレベル状態からローレベル状態に遷移した場合、制御を開始するようになっている。このとき、リセット信号は、主制御基板のリセット入力回路に一旦入力され、該リセット信号の信号レベルのハイレベル状態からローレベル状態への遷移が一定時間（図示する遅延時間Ｔ２）だけ遅延されるようになっている。その結果、メインＣＰＵは、他の制御基板（図柄制御基板などのサブ基板）のＣＰＵよりも制御を開始するタイミングが遅延することになる。
【０００６】
そして、遅延時間Ｔ２後に制御を開始したメインＣＰＵは、最初に初期設定（ＲＡＭのクリア、初期コマンドの設定など）を実行し（一定時間Ｔ３）、その後、各種制御コマンドの演算処理などを行う通常処理に移行するようになっている。また、メインＣＰＵは、通常処理に移行したタイミングで大当り乱数の値を「０」から更新を開始するようになっている。このとき、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図７に示す時間Ｔ４＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図７に示す時間Ｔ５＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。そのため、図７に示すように、電源投入後、メインＣＰＵが大当り値である「７」又は「５１１」に更新するまでの時間（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４（Ｔ５））は常に一定となっている。
【０００７】
従って、遊技者の中には、このようなメインＣＰＵの特性を利用して、意図的に大当りを狙う不正行為を行う者がいる。この不正行為は、例えば、パチンコ機の機裏側にメインＣＰＵに対して、前記リセット信号と同様の機能（役割）を果たす類似のリセット信号（以下、「不正リセット信号」という。）を用いて制御の開始を指示する不正基板（ぶら下げ基板とも言われる。）を取り付けることにより行われている。そして、遊技者は、不正基板を用いて、不正リセット信号の出力状態を所定時間ハイレベル状態とする。そして、メインＣＰＵは、不正リセット信号の入力状態が、所定時間に遅延時間Ｔ２を加えた時間の経過後、ハイレベル状態からローレベル状態に遷移し、制御を開始することになる。そのため、遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値と一致する値に更新するまでの時間を計時し、そのタイミングで不正な器具により大当り値と一致する大当り乱数の値を読み出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【０００８】
この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技者に大当り状態を付与するか否かを決定するための大当り判定用乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り判定用乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、前記制御手段の動作を停止させるリセット信号を出力するリセット出力回路と、を備え、前記制御手段は、前記リセット信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移することによって動作を開始する構成とされ、前記動作の開始時に前記記憶手段の記憶内容を初期化した場合には前記大当り判定用乱数の値として予め定めた初期値を前記記憶手段に設定し、前記大当り判定用乱数の更新を前記初期値から開始させる遊技機において、前記制御手段と前記リセット出力回路の間には、前記リセット出力回路が出力する前記リセット信号を入力し、前記制御手段に対して開始信号を用いて制御の開始を指示する指示手段が接続されており、前記指示手段は、所定の出力状態が繰り返し示される反復信号を出力する信号出力回路と、前記リセット出力回路が出力する前記リセット信号及び前記信号出力回路が出力する前記反復信号を入力し、前記リセット信号及び前記反復信号の各入力状態から前記制御手段に対する前記開始信号の出力状態を演算する演算回路から構成され、前記反復信号は、第１状態と第２状態を取り得る信号であって、前記演算回路は、前記リセット信号及び前記反復信号の各入力状態が第１状態である場合に前記開始信号の出力状態を第１状態とし、前記リセット信号及び前記反復信号のうち少なくとも何れか一方の信号の入力状態が第２状態である場合に前記開始信号の出力状態を第２状態とし、遊技機への電源投入がなされると、前記指示手段は、前記リセット出力回路における前記リセット信号の出力状態と前記信号出力回路における前記反復信号の出力状態が所定時間の間、前記第１状態となることで、前記演算回路の出力状態を前記第１状態にして前記制御手段の動作を停止させ、前記所定時間の経過後に前記リセット信号の出力状態と前記反復信号の出力状態が前記第１状態から前記第２状態へ遷移することで、前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の動作を開始させ、前記制御手段の動作中において前記指示手段は、前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移した場合、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になる迄の間、前記演算回路の出力状態を前記第２状態として前記制御手段の動作を継続させ、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になることを契機として前記演算回路の出力状態を前記第２状態から前記第１状態へ遷移させて前記制御手段の動作を停止させ、その後に前記演算回路における前記リセット信号と前記反復信号の各入力状態のうち何れか一方の信号の入力状態が前記第１状態から前記第２状態へ遷移したことを契機として前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の制御を開始させ、前記制御手段の動作中に前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移したことによって前記制御を開始した前記制御手段は前記記憶手段の記憶内容を初期化した状態で制御を開始することを要旨とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、遊技機への電源投入がなされると、前記クロック発生回路は前記クロックの発生を開始し、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において最初のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とすることを要旨とする。
【００１１】
請求項３に記載の発明は、請求項１に記載の遊技機において、前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において所定の周期目のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とし、遊技機への電源投入がなされると、前記反復信号発生回路は前記所定時間の間、セット信号が入力されることによって前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とし、前記所定時間の経過後の前記反復信号発生回路は前記所定時間の経過に伴って前記クロックの発生を開始する前記クロック発生回路からのクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とすることを要旨とする。
【００１２】
請求項４に記載の発明は、請求項１〜請求項３のうちいずれか一項に記載の遊技機において、前記指示手段は、前記制御基板に設けられていることを要旨とする。
【００１３】
請求項５に記載の発明は、請求項１〜請求項４のうちいずれか一項に記載の遊技機において、前記リセット出力回路は、遊技場の電源が供給されるとともにその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを要旨とする。
【００１４】
請求項６に記載の発明は、請求項１〜請求項５のうちいずれか一項に記載の遊技機において、前記制御基板は遊技機全体を制御する主制御基板であって、前記主制御基板には当該主制御基板からの制御信号を入力し、当該制御信号に基づき所定の制御を実行する制御手段を備えた副制御基板が接続されており、前記副制御基板の制御手段は前記リセット出力回路に接続されており、前記リセット信号の出力状態が前記第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から前記第２状態へ遷移することによって動作を開始し、前記リセット出力回路と前記指示手段との間には、前記主制御基板の制御手段による制御の開始を、前記副制御基板の制御手段による制御の開始よりも遅延させる遅延回路が接続されており、前記リセット出力回路は、予め定めた出力時間の間、前記リセット信号の出力状態を前記第１状態とし、前記出力時間の経過によって前記リセット信号の出力状態を前記第１状態から前記第２状態へ遷移させ、前記遅延回路は、前記リセット信号の入力状態が前記第１状態である場合、前記出力時間に予め定めた遅延時間を加算した前記所定時間の間、前記指示手段に対する前記リセット信号の出力状態を前記第１状態とすることにより、前記主制御基板の制御手段による制御の開始を前記副制御基板の制御手段による制御の開始よりも遅延させることを要旨とする。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した第１の実施形態を図１〜図４及び図７に基づき説明する。
【００１６】
図１にはパチンコ機１０の機表側が略示されており、パチンコ機１０において機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部の遊技盤１３を透視保護するためのガラス枠を有した前枠１４と上球皿１５が共に横開き状態で開閉可能に組付け整合されている。さらに、中枠１２の下部には下球皿１６、打球発射装置１７などが装着されている。また、遊技盤１３の遊技領域１３ａの略中央には、図柄を可変（変動）させて図柄組み合わせゲームを行う図柄表示装置１８が配設されている。そして、図柄表示装置１８で行われる図柄組み合わせゲームの結果、全列の図柄が同一の図柄からなる組み合わせになると、遊技者は、その組み合わせから大当り状態を認識することができる。
【００１７】
また、図柄表示装置１８の下方には、始動入賞口１９が配設されており、該始動入賞口１９の奥方には始動入賞口１９に入賞した遊技球を検知するための入賞検知センサＳ１（図２に示す。）が配設されている。また、始動入賞口１９の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２０が配設されている。そして、打球発射装置１７の操作により遊技盤１３の遊技領域１３ａに発射された遊技球が始動入賞口１９へ入賞すると、図柄表示装置１８では図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームの結果、全列の図柄が同一種類の図柄からなる組み合わせとして形成された場合、大入賞口２０の開閉により、多数の遊技球（賞球）を獲得できる大当りのチャンスが遊技者に付与されるようになっている。
【００１８】
一方、パチンコ機１０の機裏側には、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、２４Ｖ）が供給される電源基板２１（図２に示す。）が装着されている。また、電源基板２１には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する制御基板としての主制御基板（以下、「主基板」という。）２２（図２に示す。）が接続されている。この主基板２２は、例えば、該主基板２２を保護する保護ケースなどに収容され、外部から主基板２２に対して不正行為を施せないようになっている。また、電源基板２１には、主基板２２とも接続され、該主基板２２が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板（以下、「サブ基板」という。）２３（図２に示す。）が接続されている。このサブ基板２３は、図柄表示装置１８に対して図柄制御を実行する図柄制御基板、各種ランプ４０（図１に示す。）に対してランプ制御を実行するランプ制御基板及びスピーカ４１（図１に示す。）に対して音声制御を実行する音声制御基板などから構成されている。
【００１９】
以下、電源基板２１、主基板２２及びサブ基板２３の具体的な構成及び接続態様を図２に基づき説明する。
前記電源基板２１は、遊技場の電源ＡＣをパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する電源回路２４を備えている。また、電源回路２４には、主基板２２及びサブ基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を前記各基板２２，２３に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を前記各基板２２，２３に供給するようになっている。
【００２０】
また、電源回路２４には電源断監視回路２５が接続されており、該電源断監視回路２５は電源回路２４から供給された電源電圧Ｖ１の電圧値を監視するようになっている。即ち、電源断監視回路２５は、電源電圧Ｖ１が予め定められた所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００２１】
また、電源断監視回路２５にはリセット信号回路２６が接続されている。前記電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主基板２２及びリセット信号回路２６に対して電源電圧Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、主基板２２及びサブ基板２３に対してリセット信号Ｒｅを出力するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、リセット信号回路２６は、電源供給の開始時（電源投入時）、主基板２２及びサブ基板２３に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００２２】
前記主基板２２は、パチンコ機１０の遊技全体を統括的に制御する制御手段としてのメインＣＰＵ２２ａを備えており、該メインＣＰＵ２２ａにはＲＯＭ２２ｂ及びＲＡＭ２２ｃが接続されている。また、メインＣＰＵ２２ａは、大当り判定用乱数（以下、「大当り乱数」という。）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数に基づき遊技者に大当り状態を付与するか否かを判定（決定）している。また、ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラムなど）が記憶保持されている。また、ＲＡＭ２２ｃには、パチンコ機１０の稼動中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。
【００２３】
ここで、前記大当り乱数について説明する。
前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００２４】
より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→・・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を＋１ずつ更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００２５】
また、メインＣＰＵ２２ａには、入賞検知センサＳ１が接続されている。そして、メインＣＰＵ２２ａは、入賞検知センサＳ１からの入賞検知信号を入力すると、そのタイミングでＲＡＭ２２ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２２ａは、読み出した大当り乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２２ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００２６】
また、図２に示すように、メインＣＰＵ２２ａには、電源基板２１の電源断監視回路２５が接続されており、該電源断監視回路２５の判定結果が肯定（電源電圧Ｖ１≦電圧Ｖ）である場合に電源断信号Ｓが入力されるようになっている。そして、電源断信号Ｓを入力したメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持した各種制御情報を電源ＡＣの遮断後に記憶保持させるためのバックアップ処理を実行するようになっている。
【００２７】
また、メインＣＰＵ２２ａにはリセット入力回路２２ｄが接続されている。このリセット入力回路２２ｄは、電源基板２１のリセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号ＲｅをメインＣＰＵ２２ａ側に出力するようになっている。このとき、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２（一定の時間）を加えた時間Ｔ１＋Ｔ２の間、メインＣＰＵ２２ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００２８】
前記サブ基板２３は、パチンコ機１０の各種構成部材（図柄表示装置１８、各種ランプ４０、スピーカ４１）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２３ａを備えており、該ＣＰＵ２３ａにはＲＯＭ２３ｂ及びＲＡＭ２３ｃが接続されている。そして、ＲＯＭ２３ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２３ｃにはパチンコ機１０の稼動中に適宜書き換えられる各種情報が記憶保持されるようになっている。
【００２９】
また、ＣＰＵ２３ａには、リセット入力回路２３ｄが接続されている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号ＲｅをＣＰＵ２３ａに対して出力するようになっている。このとき、リセット入力回路２３ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１の間、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２３ｄは、時間Ｔ１の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００３０】
そして、本実施形態のパチンコ機１０では、主基板２２のメインＣＰＵ２２ａとリセット入力回路２２ｄとの間に、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示手段としての指示回路Ｉが接続されている。前記指示回路Ｉは、複数の条件信号（本実施形態では、２つの条件信号）の入力が可能であって、該複数の条件信号の入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するように構成されている。なお、本実施形態では、メインＣＰＵ２２ａの起動を指示するか否かを判定するための条件となる条件信号は、リセット信号Ｒｅ（第１の条件信号となる）と所定の出力状態が繰り返し示される反復信号Ｐａ（第２の条件信号となる）となっている。そして、指示回路Ｉは、前記判定結果が肯定の場合、開始信号Ｓｔを用いてメインＣＰＵ２２ａに対して起動を指示するように構成されている。前記反復信号Ｐａ及び開始信号Ｓｔは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。
【００３１】
以下、指示回路Ｉの具体的な構成について図２〜図４に基づき説明する。
前記指示回路Ｉは、主基板２２に設けられており（図２参照）、該指示回路Ｉは、図３に示すように、パルス波出力回路２７とＡＮＤ回路（ＡＮＤ ＩＣ）２８を備えている。前記ＡＮＤ回路２８の入力端子には、主基板２２のリセット入力回路２２ｄとパルス波出力回路２７が接続されている一方で、出力端子には、主基板２２のメインＣＰＵ２２ａが接続されている。このＡＮＤ回路２８には、リセット入力回路２２ｄからのリセット信号Ｒｅとパルス波出力回路２７からの反復信号Ｐａの入力が可能となっている。そして、ＡＮＤ回路２８は、リセット信号Ｒｅと反復信号Ｐａに基づき論理積演算し、その演算結果を開始信号ＳｔとしてメインＣＰＵ２２ａに出力するようになっている。
【００３２】
また、パルス波出力回路２７は、図３に示すように、クロックを出力するクロック発生回路２９と、該クロック発生回路２９から入力するクロックに基づきＡＮＤ回路２８に反復信号Ｐａを出力する反復信号発生回路（例えば、リングカウンタ）３０を備えている。このクロック発生回路２９は、パチンコ機１０に電源ＡＣが投入されると、図４に示すクロック（信号レベルがハイレベル状態とローレベル状態を交互に繰り返す信号）を生成して反復信号発生回路３０へ出力するようになっている。また、反復信号発生回路３０には、複数の出力端子（例えば、第１〜第１０となる１０個の出力端子）が設けられている。この反復信号発生回路３０は、各出力端子から、その信号レベルがハイレベル状態又はローレベル状態となる出力信号を出力するようになっている。そして、反復信号発生回路３０は、クロックを入力する毎に、順次、出力端子からの出力信号の出力状態を、前記クロックの周期に相当する時間だけハイレベル状態とするようになっている。なお、クロックの周期に相当する時間Ｔ６は、リセット信号回路２６から出力されるリセット信号Ｒｅの出力状態がハイレベル状態を継続する時間Ｔ１と遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２と略等しく設定されている。
【００３３】
前記反復信号発生回路３０についてより詳しく説明する。
前記反復信号発生回路３０は、まず、第１の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。その後、反復信号発生回路３０は、クロックパルスの次の立ち上がり（ローレベル状態からハイレベル状態に遷移した）時、第１の出力端子とは異なる第２の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。以下、同様に、反復信号発生回路３０は、第３→第４→第５→・・→第１０の出力端子というように、クロックパルスの立ち上がり時毎に、順次異なる出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とするようになっている。また、反復信号発生回路３０は、第１０の出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とし、再び、第１の出力端子から前述同様に、第１〜第１０の出力端子の順に出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。
【００３４】
そして、本実施形態では、電源投入時から時間Ｔ１＋Ｔ２（＝時間Ｔ６）の経過後迄の間、出力信号の出力状態がハイレベル状態となる反復信号発生回路３０の第１の出力端子にＡＮＤ回路２８が接続されている。即ち、反復信号発生回路３０の第１の出力端子からの出力信号を、該反復信号発生回路３０からＡＮＤ回路２８へ出力される反復信号Ｐａとしている。そして、該反復信号Ｐａの出力状態は、クロックの１０周期毎に、時間Ｔ６の間ハイレベル状態となる。そのため、本実施形態では、クロックの１０周期が反復信号Ｐａの１周期に相当し、ＡＮＤ回路２８に対する反復信号Ｐａの１周期の入力状態は、時間Ｔ６の間、ハイレベル状態になると共に、時間Ｔ６×９（周期）の間、ローレベル状態となる。即ち、ＡＮＤ回路２８では、パルス波出力回路２７（反復信号発生回路３０）からの反復信号Ｐａの入力状態において、ハイレベル状態とローレベル状態が所定の間隔をあけて交互に現れることになる。このように、反復信号Ｐａは、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。
【００３５】
そして、ＡＮＤ回路２８は、入力される２組の信号の入力状態のうち少なくともいずれか一方の入力状態がローレベル状態である場合、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をローレベル状態とする。一方、ＡＮＤ回路２８は、入力される２組の信号の入力状態が共にハイレベル状態である場合、論理積演算の結果として開始信号Ｓｔの出力状態をハイレベル状態とする。
【００３６】
次に、指示回路Ｉが設けられたパチンコ機１０において、主基板２２（メインＣＰＵ２２ａ）及びサブ基板２３（ＣＰＵ２３ａ）が、電源投入時に起動（制御を開始）する態様について図２〜図４及び図７に基づき説明する。なお、図４に示す電源投入時におけるリセット信号Ｒｅのパルス波形図は、リセット入力回路２２ｄからのリセット信号Ｒｅの出力状態を示すものである。
【００３７】
前記電源基板２１のリセット信号回路２６は、パチンコ機１０に電源ＡＣが投入されると、前記各基板２２，２３のリセット入力回路２２ｄ，２３ｄに対して、リセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１の間、該ハイレベル状態を継続する。また、指示回路Ｉを構成するパルス波出力回路２７のクロック発生回路２９は、反復信号発生回路３０に対して、周期が時間Ｔ６のクロックの出力を開始する。そして、サブ基板２３のリセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態を時間Ｔ１の間、ハイレベル状態とし、ＣＰＵ２３ａは、起動動作に規制が掛けられた状態となる。
【００３８】
一方、主基板２２のリセット入力回路２２ｄは、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１に遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２の間、該ハイレベル状態を継続する。この状態において、ＡＮＤ回路２８は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態が、ハイレベル状態となっている。また、反復信号発生回路３０は、電源ＡＣの投入後、時間Ｔ６が経過する迄の間、ＡＮＤ回路２８に対する反復信号Ｐａの出力状態をハイレベル状態とする。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態となり、起動動作に規制が掛けられた状態となる。即ち、この状態において、メインＣＰＵ２２ａは起動する前の状態である規制状態となる。また、この状態は、ＡＮＤ回路２８からの開始信号Ｓｔの出力状態が、時間Ｔ１＋Ｔ２（＝時間Ｔ６）の間、継続してハイレベル状態となるため、その間、維持される。
【００３９】
そして、時間Ｔ１の経過後、リセット信号回路２６は、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させ、この遷移に伴い、リセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。その結果、サブ基板２３のＣＰＵ２３ａは、リセット信号Ｒｅの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動し、所定の初期設定後、メインＣＰＵ２２ａからの制御信号を入力する迄の間、待機する。
【００４０】
一方、主基板２２のリセット入力回路２２ｄは、時間Ｔ１からさらに遅延時間Ｔ２が経過すると、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。また、時間Ｔ６（時間Ｔ１＋Ｔ２）が経過すると、反復信号発生回路３０は、第１の出力端子を通じてＡＮＤ回路２８に対する反復信号Ｐａの出力状態をハイレベル状態からローレベル状態に遷移させる。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がローレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、時間Ｔ６（時間Ｔ１＋Ｔ２）が経過すると、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動する。
【００４１】
このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。即ち、指示回路Ｉ（ＡＮＤ回路２８）は、リセット信号Ｒｅ及び反復信号Ｐａの入力状態が共にハイレベル状態から該入力状態が共にローレベル状態となった場合に、開始信号Ｓｔを用いてメインＣＰＵ２２ａの起動を指示している。
【００４２】
また、メインＣＰＵ２２ａが起動するタイミングは、サブ基板２３のＣＰＵ２３ａが起動するタイミングよりも所定の遅延時間Ｔ２だけ遅延されるようになっている。そのため、ＣＰＵ２３ａが通常処理を実行可能な状態となった後に、メインＣＰＵ２２ａは、起動することができる。また、何らかの原因により、サブ基板２３のＣＰＵ２３ａの起動時間が延長しても、メインＣＰＵ２２ａが制御信号を出力する前にＣＰＵ２３ａが通常処理を開始することができる。即ち、ＣＰＵ２３ａが起動するまでに遅延時間Ｔ２分だけ余裕を持たせることができる。従って、パチンコ機１０を正確に制御することができる。
【００４３】
そして、起動したメインＣＰＵ２２ａは、メイン処理プログラムに基づき初期設定を開始する。なお、この初期設定は、一定の時間Ｔ３の間に行われる。この初期設定においてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶されている各種制御情報を消去し、ＲＡＭ２２ｃの記憶内容を初期化（ＲＡＭ２２ｃの全作業領域をクリア）する。そのため、ＲＡＭ２２ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２２ａは、初期化されたＲＡＭ２２ｃに対して遊技を開始させるための初期値を設定する。即ち、メインＣＰＵ２２ａは、大当り乱数の値として「０」をＲＡＭ２２ｃに設定する。
【００４４】
この初期設定後、メインＣＰＵ２２ａは、各種制御コマンドの演算処理などを行う通常処理に移行する。また、メインＣＰＵ２２ａは、通常処理に移行したタイミング（電源ＡＣが投入されてから時間Ｔ１＋Ｔ２＋Ｔ３経過後）で、大当り乱数の値の更新を「０」から開始する。そのため、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ５は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、電源投入後、大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４となり、この時間は常に一定とされている。また、同様に、電源投入後、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ５となり、この時間は常に一定とされている。
【００４５】
そして、パチンコ機１０の起動後、リセット信号回路２６は、リセット入力回路２２ｄに対するリセット信号Ｒｅの出力状態をローレベル状態とするため、ＡＮＤ回路２８は、リセット信号Ｒｅの入力状態がローレベル状態となる。そのため、ＡＮＤ回路２８は、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態又はハイレベル状態の何れの状態であっても、その論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をローレベル状態とする。従って、遊技中のメインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が継続してローレベル状態となり、再起動しないようになっている（再び、初期設定から制御を開始しないようになっている）。このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。従って、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するようになっている。
【００４６】
次に、指示回路Ｉが設けられたパチンコ機１０において、該パチンコ機１０の動作中に、従来の技術で説明した不正行為が行われた場合の主基板２２（メインＣＰＵ２２ａ）の動作態様を図２〜図４に基づき説明する。なお、不正行為により出力される不正リセット信号Ｒｅ１（リセット信号Ｒｅと同様の機能（役割）を果たす類似のリセット信号）も、条件信号（第１の条件信号）に対応する。また、図４に示す電源投入後の不正リセット信号Ｒｅ１のパルス波形図は、リセット入力回路２２ｄからの不正リセット信号Ｒｅ１の出力状態を示すものである。
【００４７】
例えば、図４に示すタイミングＡで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、リセット入力回路２２ｄを介して入力される信号の入力状態がハイレベル状態となる。
【００４８】
また、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１が経過する迄の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動しない。
【００４９】
一方、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１が経過すると、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移する。そして、該ハイレベル状態が時間Ｔ６の間継続した後、反復信号Ｐａの入力状態が、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間Ｔ６の間、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となる。また、ＡＮＤ回路２８は、時間Ｔ６の経過後、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。
【００５０】
従って、メインＣＰＵ２２ａは、タイミングＡの時点から時間ＴＸ１が経過すると、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が、ローレベル状態からハイレベル状態に遷移し、時間Ｔ６の間、継続してハイレベル状態となり、該ハイレベル状態の間、起動が規制され、制御を停止した状態となる。また、メインＣＰＵ２２ａは、時間Ｔ６の経過後、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が、ハイレベル状態からローレベル状態に遷移したことを契機に起動する。そして、メインＣＰＵ２２ａは、前述同様に、初期設定→通常処理の順に処理を実行する。このとき、メインＣＰＵ２２ａは、前述した不正行為を行った遊技者が想定する時間よりも時間ＴＸ２だけ早く再起動する。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、不正行為を行った遊技者が想定する時間よりも時間ＴＸ２だけ早まる。
【００５１】
このように、指示回路Ｉ（ＡＮＤ回路２８）における不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態である場合に、メインＣＰＵ２２ａが起動する前の状態である規制状態となる。そして、メインＣＰＵ２２ａは、この規制状態を経て起動することになる。前記指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となった場合に、メインＣＰＵ２２ａの起動（制御の開始）を指示するようになっている。そのため、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となったタイミングにより、指示回路Ｉが起動を指示するタイミングが決定する。
【００５２】
また、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１＋Ｔ６が経過後、時間ＴＸ２の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となる。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、起動しているメインＣＰＵ２２ａは、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態であっても、該ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動することはない。
【００５３】
また、例えば、図４に示すタイミングＢで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合については、前述したタイミングＡで説明した時間ＴＸ１が時間ＴＹ１に、時間ＴＸ２が時間ＴＹ２に変更されるのみである。そのため、メインＣＰＵ２２ａは、不正行為を行った遊技者が想定する時間よりも時間ＴＹ２だけ早く再起動する。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、不正行為を行った遊技者が想定する時間よりも時間ＴＹ２だけ早まる。
【００５４】
このように、タイミングＡ及びＢの場合、指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。そして、指示回路Ｉが起動を指示することを判定した場合、開始信号Ｓｔを用いて該起動を指示する。また、指示回路Ｉは、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを決定（判定）している。そのため、メインＣＰＵ２２ａは、開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動するので、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００５５】
次に、図４に示すタイミングＣで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、リセット入力回路２２ｄを介して入力される信号の入力状態がハイレベル状態となる。また、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動しない。前記指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。
【００５６】
このように、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、メインＣＰＵ２２ａが再起動しないことがある。一方、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者は、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることが困難となる。
【００５７】
また、本実施形態において、指示回路Ｉは、反復信号発生回路３０を備えているので、該反復信号発生回路３０から出力される反復信号Ｐａの出力状態において、ハイレベル状態が、所定時間毎（クロックの１０周期毎）に示されるようになっている。そのため、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＡ及びＢの場合のように、反復信号Ｐａの入力状態がハイレベル状態となるタイミングが一定となるのを抑制している。従って、メインＣＰＵ２２ａが起動するタイミングを効果的にずらすことができる。また、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＣの場合のように、反復信号Ｐａの入力状態がローレベル状態となり、メインＣＰＵ２２ａが再起動しない。
【００５８】
従って、本実施形態によれば、以下に示す効果を得ることができる。
（１） 指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定している。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、メインＣＰＵ２２ａが再起動しないことがある。一方、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者は、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることが困難となる。その結果、遊技者が意図的に大当りを狙うことは困難となり、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００５９】
（２） 指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となった場合に、起動（制御の開始）を指示するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、指示回路Ｉにおける反復信号Ｐａの入力状態がローレベル状態となっている場合には、該指示回路Ｉは、起動を指示しない。また、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となったタイミングにより、指示回路Ｉが起動を指示するタイミングが決定する。従って、メインＣＰＵ２２ａの起動を指示するために、反復信号Ｐａの入力状態という条件を付加しているので、遊技者の意図するようにメインＣＰＵ２２ａが起動することを抑制することができる。
【００６０】
（３） 指示回路Ｉは、メインＣＰＵ２２ａが備えられた主基板２２に設けられている。そのため、遊技者が、電源基板２１（リセット信号回路２６）と主基板２２（メインＣＰＵ２２ａ）との接続部に不正基板を取り付けたとしても、該不正基板から出力される不正リセット信号Ｒｅ１は確実に指示回路Ｉに入力される。従って、指示回路Ｉの機能を十分に発揮させることができる。また、主基板２２は、不正行為対策が十分に施されているので、遊技者は、指示回路ＩとメインＣＰＵ２２ａとの間に不正基板を取り付けることが困難となる。
【００６１】
（４） ＡＮＤ回路２８は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）と反復信号Ｐａの入力状態に基づき論理積演算し、その演算結果を開始信号ＳｔとしてメインＣＰＵ２２ａに出力している。そのため、ＡＮＤ回路２８は、所定の論理が成立した場合に、メインＣＰＵ２２ａの起動（制御の開始）を指示することになる。従って、不正行為を行う遊技者に悟られにくい不正行為対策とすることができる。
【００６２】
（５） 指示回路Ｉは、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを決定している。そのため、メインＣＰＵ２２ａは、開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動（制御を開始）するので、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００６３】
（６） 指示回路Ｉは、反復信号発生回路３０を備えているので、該反復信号発生回路３０から出力される反復信号Ｐａの出力状態において、ハイレベル状態が、所定時間毎（クロックの１０周期毎）に示されるようになっている。そのため、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＡ及びＢの場合のように、反復信号Ｐａの入力状態がハイレベル状態となるタイミングが一定となるのを抑制している。従って、メインＣＰＵ２２ａが起動（制御を開始）するタイミングを効果的にずらすことができる。また、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＣの場合のように、反復信号Ｐａの入力状態がローレベル状態となり、メインＣＰＵ２２ａが再起動しない。その結果、遊技者が意図的に大当りを狙うことは困難となる。
【００６４】
（第２の実施形態）
以下、本発明をその一種であるパチンコ遊技機（以下、「遊技機」という。）に具体化した第２の実施形態を図５及び図６に基づき説明する。なお、以下に説明する実施形態では、既に説明した実施形態と同一構成（又は同一制御内容）には同一符号を付すなどして、その重複した説明を省略又は簡略する。
【００６５】
本実施形態の指示回路Ｉは、前記第１の実施形態の指示回路Ｉのパルス波出力回路２７に代えて該パルス波出力回路２７とは反復信号Ｐａの出力状態が異なるパルス波出力回路３１を備えている。このパルス波出力回路３１は、図５に示すように、クロックを出力するクロック発生回路３２を備えている。そして、クロック発生回路３２には、該クロック発生回路３２から入力するクロックに基づきＡＮＤ回路２８に反復信号Ｐａを出力する反復信号発生回路３３が接続されている。
【００６６】
前記クロック発生回路３２は、図６に示すように、その周期が時間Ｔ７となるクロックを生成して反復信号発生回路３３へ出力するようになっている。また、図５に示すように、反復信号発生回路３３は、Ｍ系列を利用した回路であって、Ｄフリップフロップ（以下、「Ｄ−ＦＦ」と示す）３４〜３６及び排他的論理和回路（以下、「Ｅｘ−ＯＲ回路」と示す。）３７を備えている。そして、各Ｄ−ＦＦ３４〜３６のＣ入力端子には、クロック発生回路３２が接続されており、該クロック発生回路３２からのクロックが入力されるようになっている。なお、各Ｄ−ＦＦ３４〜３６は、入力するクロックの立ち上がりのタイミングで動作するポジティブエッジトリガ形である。
【００６７】
また、図５に示すように、パチンコ機１０に電源ＡＣが投入されると、Ｄ−ＦＦ３６のＳ入力端子には、セット信号が入力されるようになっている。そして、このセット信号は、電源ＡＣの投入後、時間Ｔ８が経過する迄の間入力され、該セット信号の入力が停止すると同時に、クロック発生回路３２はクロックの出力を開始するようになっている。また、Ｄ−ＦＦ３４，３５には、パチンコ機１０に電源ＡＣが投入されると、リセット信号が入力されるようになっている（図示しない）。なお、前記時間Ｔ８は、リセット信号回路２６から出力されるリセット信号Ｒｅの出力状態がハイレベル状態を継続する時間Ｔ１と遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２と略等しく設定されている。
【００６８】
そして、出力信号ＯＵＴ１を出力するＤ−ＦＦ３４のＱ出力端子は、Ｄ−ＦＦ３５のＤ入力端子及びＥｘ−ＯＲ回路３７の入力端子に接続され、該Ｅｘ−ＯＲ回路３７の出力端子は、Ｄ−ＦＦ３４のＤ入力端子に接続されている。また、出力信号ＯＵＴ２を出力するＤ−ＦＦ３５のＱ出力端子は、Ｄ−ＦＦ３６のＤ入力端子に接続されている。さらに、出力信号ＯＵＴ３を出力するＤ−ＦＦ３６のＱ出力端子は、Ｅｘ−ＯＲ回路３７の入力端子に接続されており、Ｅｘ−ＯＲ回路３７は、出力信号ＯＵＴ１と出力信号ＯＵＴ３を排他的論理和演算し、その演算結果が入力信号ＩＮ１としてＤ−ＦＦ３４のＤ入力端子に入力されるようになっている。
【００６９】
そして、Ｄ−ＦＦ３６のＱ出力端子は、さらに指示回路Ｉを構成するＡＮＤ回路２８の入力端子に接続されており、該ＡＮＤ回路２８には、反復信号発生回路３３から出力信号ＯＵＴ３として反復信号Ｐａが出力されるようになっている。この反復信号Ｐａは、図６に示すように、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号となっている。具体的には、Ｄ−ＦＦ３４〜３６を接続した回路では、反復信号Ｐａの出力状態が、クロックの７周期毎に、ローレベル状態（時間Ｔ７×２周期）→ハイレベル状態（時間Ｔ７×３周期）→ローレベル状態（時間Ｔ７×１周期）→ハイレベル状態（時間Ｔ７×１周期）となっている。即ち、このクロックの７周期毎に示される反復信号Ｐａの出力状態が、反復信号Ｐａの１周期の出力状態となる。このように、本実施形態の反復信号Ｐａも、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。そして、Ｍ系列を利用した反復信号発生回路３３では、前述のような反復信号Ｐａの出力状態が、反復信号発生回路３３を構成するＤ−ＦＦの個数ｎに対してクロックの（２n−１）周期毎に現れるようになっている。
【００７０】
次に、このような指示回路Ｉが設けられたパチンコ機１０において、主基板２２（メインＣＰＵ２２ａ）が電源投入時に起動（制御を開始）する態様を説明する。なお、図６に示す電源投入時におけるリセット信号Ｒｅのパルス波形図は、リセット入力回路２２ｄからのリセット信号Ｒｅの出力状態を示すものである。
【００７１】
前記電源基板２１のリセット信号回路２６は、パチンコ機１０に電源ＡＣが投入されると、主基板２２のリセット入力回路２２ｄに対して、リセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１の間、該ハイレベル状態を継続する。そして、リセット入力回路２２ｄは、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１＋Ｔ２の間、該ハイレベル状態を継続する。また、反復信号発生回路３３は、Ｄ−ＦＦ３６にセット信号が入力されている時間Ｔ８の間、ＡＮＤ回路２８に対する反復信号Ｐａ（出力信号ＯＵＴ３）の出力状態をハイレベル状態とする。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態となり、起動動作に規制が掛けられ、起動しない。また、この状態は、ＡＮＤ回路２８からの開始信号Ｓｔの出力状態が、時間Ｔ１＋Ｔ２（＝時間Ｔ８）の間、継続してハイレベル状態となるため、その間、維持される。
【００７２】
そして、時間Ｔ１の経過後、リセット信号回路２６は、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。それに伴い、リセット入力回路２２ｄは、時間Ｔ１からさらに遅延時間Ｔ２が経過すると、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。また、時間Ｔ８の経過後、クロック発生回路３２は、反復信号発生回路３３に対して、周期が時間Ｔ７であるクロックの出力を開始する。また、該クロックを入力した反復信号発生回路３３は、ＡＮＤ回路２８に対する反復信号Ｐａの出力状態を、時間Ｔ７×２（周期）の間、ローレベル状態とする。そのため、ＡＮＤ回路２８は、時間Ｔ１＋Ｔ２の経過後、入力されるリセット信号Ｒｅの入力状態がローレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、時間Ｔ８（時間Ｔ１＋Ｔ２）が経過すると、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号の入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動する。
【００７３】
このように、本実施形態の指示回路Ｉは、第１の実施形態と同様に、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示手段として機能する。
次に、本実施形態の指示回路Ｉが設けられたパチンコ機１０において、該パチンコ機１０の動作中に、従来の技術で説明した不正行為が行われた場合の主基板２２（メインＣＰＵ２２ａ）の動作態様を図５，６に基づき説明する。なお、図６に示す電源投入後の不正リセット信号Ｒｅ１のパルス波形図は、リセット入力回路２２ｄからの不正リセット信号Ｒｅ１の出力状態を示すものである。
【００７４】
例えば、図６に示すタイミングＤで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、タイミングＤの時点から時間ＴＸ３の経過後、反復信号発生回路３３からの反復信号Ｐａの出力状態がローレベル状態からハイレベル状態に遷移する。そして、反復信号発生回路３３は、時間Ｔ７の間、反復信号Ｐａの出力状態が継続してハイレベル状態となり、時間Ｔ７の経過後、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間Ｔ７の間、メインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となり、メインＣＰＵ２２ａは、起動が規制され、制御を停止した状態となる。また、ＡＮＤ回路２８は、時間Ｔ７の経過後、開始信号Ｓｔの出力状態がハイレベル状態からローレベル状態に遷移し、メインＣＰＵ２２ａは、起動する。この場合、不正行為を行った遊技者が想定する時間よりも時間ＴＸ４だけ早く起動する。
【００７５】
また、例えば、図６に示すタイミングＥで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、タイミングＥの時点で、反復信号発生回路３３からの反復信号Ｐａの出力状態がハイレベル状態となっている。そして、反復信号発生回路３３は、時間ＴＹ３の間、反復信号Ｐａの出力状態が継続してハイレベル状態となり、時間ＴＹ３の経過後、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間ＴＹ３の間、メインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となり、メインＣＰＵ２２ａは、起動が規制され、制御を停止した状態となる。また、ＡＮＤ回路２８は、時間ＴＹ３の経過後、開始信号Ｓｔの出力状態がハイレベル状態からローレベル状態に遷移し、メインＣＰＵ２２ａは起動する。この場合、不正行為を行った遊技者が想定する時間よりも時間ＴＹ４だけ早く起動する。
【００７６】
このように、タイミングＤ及びＥの場合、指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。そして、指示回路Ｉが、起動を指示することを判定した場合、開始信号Ｓｔを用いて該起動を指示する。
【００７７】
また、例えば、図６に示すタイミングＦで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、該ハイレベル状態が継続する間、反復信号発生回路３３からの反復信号Ｐａの出力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、開始信号Ｓｔの出力状態がローレベル状態となり、メインＣＰＵ２２ａは、再起動しない。前記指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。
【００７８】
従って、本実施形態によれば、前記第１の実施形態の効果（１）〜（６）に加えてさらに以下の効果を得ることができる。
（７） パルス波出力回路３１（反復信号発生回路３３）から出力される反復信号Ｐａ（出力信号ＯＵＴ３）の出力状態は、ハイレベル状態とローレベル状態がランダムに示されるようになっている。即ち、反復信号発生回路３３からの反復信号Ｐａの出力状態は、ハイレベル状態とローレベル状態が交互に示され、該ハイレベル状態及びローレベル状態が示されるタイミングが複雑になっている。従って、ＡＮＤ回路２８が、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを一定にすることが困難となる。従って、不正行為を行う遊技者に悟られにくい不正行為対策とすることができる。
【００７９】
なお、上記各実施形態は以下のように変更してもよい。
・ 前記各実施形態において、メインＣＰＵ２２ａが行う大当り乱数の１周期の更新処理は、常に、初期値を「０」として更新が開始されていても良い。また、メインＣＰＵ２２ａは、パチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における初期値を初期値乱数を用いて不規則に変化させるようにしても良い。この初期値乱数は、大当り乱数と同一の数値範囲内（各実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２２ａは、大当り乱数の１周期の更新処理を終了する毎に、初期値乱数の値を読み出し、該読み出した初期値乱数の値を初期値として、次の周期の更新処理を実行する。
【００８０】
・ 前記各実施形態において、指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態が共にローレベル状態を示し、該状態から少なくともいずれか一方の信号の入力状態がハイレベル状態となった場合に、メインＣＰＵ２２ａの起動を指示するようにしても良い。この場合、指示回路Ｉに備えられたＡＮＤ回路２８をＯＲ回路（ＯＲ ＩＣ）やＮＯＲ回路（ＮＯＲ ＩＣ）に変更する。例えば、ＯＲ回路を用いた場合、メインＣＰＵ２２ａは、ＯＲ回路から出力される開始信号Ｓｔの信号レベルが、ローレベル状態からハイレベル状態に遷移した場合に起動するようにする。また、ＮＯＲ回路を用いた場合、メインＣＰＵ２２ａは、ＮＯＲ回路から出力される開始信号Ｓｔの信号レベルが、ハイレベル状態からローレベル状態に遷移した場合に起動するようにする。このような構成としても、前記各実施形態と同様の効果を得ることができる。
【００８１】
・ 前記各実施形態においてメインＣＰＵ２２ａは、開始信号Ｓｔの信号レベルが、ハイレベル状態からローレベル状態に遷移した場合に起動するようになっていたが、ローレベル状態からハイレベル状態に遷移した場合に起動するようにしても良い。この場合、前記各実施形態のＡＮＤ回路２８に代えてＮＡＮＤ回路（ＮＡＮＤ ＩＣ）を設ける。このような構成としても、前記各実施形態と同様の効果を得ることができる。
【００８２】
・ 前記各実施形態では、メインＣＰＵ２２ａとリセット信号回路２６との間に、リセット入力回路２２ｄが接続されていたが、該リセット入力回路２２ｄを省略しても良い。
【００８３】
・ 前記各実施形態において、反復信号発生回路３０，３３が出力する反復信号Ｐａの出力状態は、適宜変更しても良い。即ち、反復信号Ｐａは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であれば良い。例えば、反復信号Ｐａとしては、出力状態がハイレベル状態とローレベル状態を交互に繰り返すクロックを用いても良い。さらに、反復信号Ｐａの出力状態は、ハイレベル状態とローレベル状態とが複雑に組み合わされて示されるようになっていればなお良い。
【００８４】
・ 前記各実施形態では、指示回路Ｉが主基板２２に設けられているが、リセット信号回路２６とメインＣＰＵ２２ａとの間に指示回路Ｉを接続し、主基板２２に設けられていなくても良い。
【００８５】
・ 前記各実施形態では、主基板２２とサブ基板２３が、別基板構成となっていたが、各基板２２，２３が同一基板構成で、単一のＣＰＵを用いて、遊技の制御を行う基板であっても、前記指示回路Ｉは同様に適用できる。この場合、ＣＰＵが制御手段として機能する。
【００８６】
次に上記各実施形態及び別例から把握できる技術的思想について、以下に追記する。
（イ） 前記指示手段は、前記制御手段が備えられた制御基板上に設けられている請求項１〜請求項６のうちいずれか一項に記載の遊技機。
【００８７】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】パチンコ機の機表側を示す正面図。
【図２】パチンコ機の各種基板の接続態様を示すブロック図。
【図３】第１の実施形態の指示回路の具体的な構成を示す回路図。
【図４】同じく、メインＣＰＵが制御を開始するタイミングを示す説明図。
【図５】第２の実施形態のパルス波出力回路の具体的な構成を示す回路図。
【図６】同じく、メインＣＰＵが制御を開始するタイミングを示す説明図。
【図７】電源投入後、主基板が制御を開始するタイミングを示す説明図。
【符号の説明】
Ｉ…指示手段としての指示回路、Ｒｅ…条件信号（第１の条件信号）としてのリセット信号、Ｒｅ１…条件信号（第１の条件信号）としての不正リセット信号、Ｐａ…条件信号（第２の条件信号）としての反復信号、Ｓｔ…開始信号、１０…遊技機としてのパチンコ遊技機、２２ａ…制御手段としてのメインＣＰＵ。
【発明の属する技術分野】
本発明は、遊技を統括的に制御する制御手段を備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、遊技領域に発射された遊技球が所定の入賞口（始動入賞口など）に入賞すると、複数列（例えば、３列）の図柄による図柄組み合わせゲームが行われるようになっている。そして、この図柄組み合わせゲームの結果、遊技者は、表示された図柄の組み合わせから大当り、リーチ、はずれなどの各種状態を認識できるようになっている。このとき、複数列の図柄が同一種類の図柄からなる組み合わせとして表示された場合には、大当り状態が形成され、多数の遊技球を獲得できるチャンスが付与されるようになっている。
【０００３】
そして、この図柄組み合わせゲームは、遊技者の遊技に対する興趣を高めるために図柄の組み合わせを表示する演出であり、遊技者に対して大当り状態を付与するか否かはパチンコ機の内部処理において判定されている。具体的に言えば、パチンコ機では、大当り判定用乱数（以下、「大当り乱数」という。）の値に基づき、遊技者に大当り状態を付与するか否かを判定している。この大当り乱数は、予め定めた数値範囲内（例えば、「０」〜「６３０」までの全６３１通りの整数）の数値を主制御基板のメインＣＰＵが所定時間（例えば、２ｍｓ）毎に＋１ずつ更新するようになっている。また、大当り乱数には、大当り状態と判定するための大当り値（例えば、「７」と「５１１」）が予め定められている。そして、メインＣＰＵは、遊技球が始動入賞口に入賞したタイミングで大当り乱数の値を読み出し、該読み出した値が大当り値と一致する場合、図柄組み合わせゲームにおいて大当り状態を形成する図柄の組み合わせ（例えば、「７，７，７」）を表示し、遊技者に大当り状態を付与するようになっている。
【０００４】
【発明が解決しようとする課題】
ところで、メインＣＰＵは、パチンコ機の電源投入時、リセット信号を契機として遊技の制御を開始するようになっている。
【０００５】
以下、図７に基づきメインＣＰＵが遊技の制御を開始する態様を説明する。
パチンコ機の電源が投入されると、メインＣＰＵに対するリセット信号の入力状態が一定時間（図示する時間Ｔ１）ハイレベル状態となる。そして、メインＣＰＵは、リセット信号の信号レベルがハイレベル状態からローレベル状態に遷移した場合、制御を開始するようになっている。このとき、リセット信号は、主制御基板のリセット入力回路に一旦入力され、該リセット信号の信号レベルのハイレベル状態からローレベル状態への遷移が一定時間（図示する遅延時間Ｔ２）だけ遅延されるようになっている。その結果、メインＣＰＵは、他の制御基板（図柄制御基板などのサブ基板）のＣＰＵよりも制御を開始するタイミングが遅延することになる。
【０００６】
そして、遅延時間Ｔ２後に制御を開始したメインＣＰＵは、最初に初期設定（ＲＡＭのクリア、初期コマンドの設定など）を実行し（一定時間Ｔ３）、その後、各種制御コマンドの演算処理などを行う通常処理に移行するようになっている。また、メインＣＰＵは、通常処理に移行したタイミングで大当り乱数の値を「０」から更新を開始するようになっている。このとき、メインＣＰＵが大当り乱数の更新を開始し、該大当り乱数の値が大当り値である「７」に更新されるまでの時間は、図７に示す時間Ｔ４＝２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、図７に示す時間Ｔ５＝２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。そのため、図７に示すように、電源投入後、メインＣＰＵが大当り値である「７」又は「５１１」に更新するまでの時間（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４（Ｔ５））は常に一定となっている。
【０００７】
従って、遊技者の中には、このようなメインＣＰＵの特性を利用して、意図的に大当りを狙う不正行為を行う者がいる。この不正行為は、例えば、パチンコ機の機裏側にメインＣＰＵに対して、前記リセット信号と同様の機能（役割）を果たす類似のリセット信号（以下、「不正リセット信号」という。）を用いて制御の開始を指示する不正基板（ぶら下げ基板とも言われる。）を取り付けることにより行われている。そして、遊技者は、不正基板を用いて、不正リセット信号の出力状態を所定時間ハイレベル状態とする。そして、メインＣＰＵは、不正リセット信号の入力状態が、所定時間に遅延時間Ｔ２を加えた時間の経過後、ハイレベル状態からローレベル状態に遷移し、制御を開始することになる。そのため、遊技者は、メインＣＰＵに対する不正リセット信号の入力状態をハイレベル状態とした時点からメインＣＰＵが大当り乱数の値を大当り値と一致する値に更新するまでの時間を計時し、そのタイミングで不正な器具により大当り値と一致する大当り乱数の値を読み出させることが可能となる。その結果、不正行為を行った遊技者に対して大当り状態を付与することになり、遊技店側は不利益を得る虞があった。
【０００８】
この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる遊技機を提供することにある。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために、請求項１に記載の発明は、遊技者に大当り状態を付与するか否かを決定するための大当り判定用乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り判定用乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、前記制御手段の動作を停止させるリセット信号を出力するリセット出力回路と、を備え、前記制御手段は、前記リセット信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移することによって動作を開始する構成とされ、前記動作の開始時に前記記憶手段の記憶内容を初期化した場合には前記大当り判定用乱数の値として予め定めた初期値を前記記憶手段に設定し、前記大当り判定用乱数の更新を前記初期値から開始させる遊技機において、前記制御手段と前記リセット出力回路の間には、前記リセット出力回路が出力する前記リセット信号を入力し、前記制御手段に対して開始信号を用いて制御の開始を指示する指示手段が接続されており、前記指示手段は、所定の出力状態が繰り返し示される反復信号を出力する信号出力回路と、前記リセット出力回路が出力する前記リセット信号及び前記信号出力回路が出力する前記反復信号を入力し、前記リセット信号及び前記反復信号の各入力状態から前記制御手段に対する前記開始信号の出力状態を演算する演算回路から構成され、前記反復信号は、第１状態と第２状態を取り得る信号であって、前記演算回路は、前記リセット信号及び前記反復信号の各入力状態が第１状態である場合に前記開始信号の出力状態を第１状態とし、前記リセット信号及び前記反復信号のうち少なくとも何れか一方の信号の入力状態が第２状態である場合に前記開始信号の出力状態を第２状態とし、遊技機への電源投入がなされると、前記指示手段は、前記リセット出力回路における前記リセット信号の出力状態と前記信号出力回路における前記反復信号の出力状態が所定時間の間、前記第１状態となることで、前記演算回路の出力状態を前記第１状態にして前記制御手段の動作を停止させ、前記所定時間の経過後に前記リセット信号の出力状態と前記反復信号の出力状態が前記第１状態から前記第２状態へ遷移することで、前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の動作を開始させ、前記制御手段の動作中において前記指示手段は、前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移した場合、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になる迄の間、前記演算回路の出力状態を前記第２状態として前記制御手段の動作を継続させ、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になることを契機として前記演算回路の出力状態を前記第２状態から前記第１状態へ遷移させて前記制御手段の動作を停止させ、その後に前記演算回路における前記リセット信号と前記反復信号の各入力状態のうち何れか一方の信号の入力状態が前記第１状態から前記第２状態へ遷移したことを契機として前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の制御を開始させ、前記制御手段の動作中に前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移したことによって前記制御を開始した前記制御手段は前記記憶手段の記憶内容を初期化した状態で制御を開始することを要旨とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、遊技機への電源投入がなされると、前記クロック発生回路は前記クロックの発生を開始し、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において最初のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とすることを要旨とする。
【００１１】
請求項３に記載の発明は、請求項１に記載の遊技機において、前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において所定の周期目のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とし、遊技機への電源投入がなされると、前記反復信号発生回路は前記所定時間の間、セット信号が入力されることによって前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とし、前記所定時間の経過後の前記反復信号発生回路は前記所定時間の経過に伴って前記クロックの発生を開始する前記クロック発生回路からのクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とすることを要旨とする。
【００１２】
請求項４に記載の発明は、請求項１〜請求項３のうちいずれか一項に記載の遊技機において、前記指示手段は、前記制御基板に設けられていることを要旨とする。
【００１３】
請求項５に記載の発明は、請求項１〜請求項４のうちいずれか一項に記載の遊技機において、前記リセット出力回路は、遊技場の電源が供給されるとともにその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを要旨とする。
【００１４】
請求項６に記載の発明は、請求項１〜請求項５のうちいずれか一項に記載の遊技機において、前記制御基板は遊技機全体を制御する主制御基板であって、前記主制御基板には当該主制御基板からの制御信号を入力し、当該制御信号に基づき所定の制御を実行する制御手段を備えた副制御基板が接続されており、前記副制御基板の制御手段は前記リセット出力回路に接続されており、前記リセット信号の出力状態が前記第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から前記第２状態へ遷移することによって動作を開始し、前記リセット出力回路と前記指示手段との間には、前記主制御基板の制御手段による制御の開始を、前記副制御基板の制御手段による制御の開始よりも遅延させる遅延回路が接続されており、前記リセット出力回路は、予め定めた出力時間の間、前記リセット信号の出力状態を前記第１状態とし、前記出力時間の経過によって前記リセット信号の出力状態を前記第１状態から前記第２状態へ遷移させ、前記遅延回路は、前記リセット信号の入力状態が前記第１状態である場合、前記出力時間に予め定めた遅延時間を加算した前記所定時間の間、前記指示手段に対する前記リセット信号の出力状態を前記第１状態とすることにより、前記主制御基板の制御手段による制御の開始を前記副制御基板の制御手段による制御の開始よりも遅延させることを要旨とする。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」という。）に具体化した第１の実施形態を図１〜図４及び図７に基づき説明する。
【００１６】
図１にはパチンコ機１０の機表側が略示されており、パチンコ機１０において機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部の遊技盤１３を透視保護するためのガラス枠を有した前枠１４と上球皿１５が共に横開き状態で開閉可能に組付け整合されている。さらに、中枠１２の下部には下球皿１６、打球発射装置１７などが装着されている。また、遊技盤１３の遊技領域１３ａの略中央には、図柄を可変（変動）させて図柄組み合わせゲームを行う図柄表示装置１８が配設されている。そして、図柄表示装置１８で行われる図柄組み合わせゲームの結果、全列の図柄が同一の図柄からなる組み合わせになると、遊技者は、その組み合わせから大当り状態を認識することができる。
【００１７】
また、図柄表示装置１８の下方には、始動入賞口１９が配設されており、該始動入賞口１９の奥方には始動入賞口１９に入賞した遊技球を検知するための入賞検知センサＳ１（図２に示す。）が配設されている。また、始動入賞口１９の下方には、図示しないソレノイドにより開閉動作を行う大入賞口２０が配設されている。そして、打球発射装置１７の操作により遊技盤１３の遊技領域１３ａに発射された遊技球が始動入賞口１９へ入賞すると、図柄表示装置１８では図柄組み合わせゲームが行われるようになっている。この図柄組み合わせゲームの結果、全列の図柄が同一種類の図柄からなる組み合わせとして形成された場合、大入賞口２０の開閉により、多数の遊技球（賞球）を獲得できる大当りのチャンスが遊技者に付与されるようになっている。
【００１８】
一方、パチンコ機１０の機裏側には、該パチンコ機１０の主電源となる遊技場の電源ＡＣ（例えば、２４Ｖ）が供給される電源基板２１（図２に示す。）が装着されている。また、電源基板２１には、パチンコ機１０の遊技全体を制御するために各種制御信号を出力する制御基板としての主制御基板（以下、「主基板」という。）２２（図２に示す。）が接続されている。この主基板２２は、例えば、該主基板２２を保護する保護ケースなどに収容され、外部から主基板２２に対して不正行為を施せないようになっている。また、電源基板２１には、主基板２２とも接続され、該主基板２２が出力した前記各種制御信号を入力し、該制御信号に基づき所定の制御を実行するサブ制御基板（以下、「サブ基板」という。）２３（図２に示す。）が接続されている。このサブ基板２３は、図柄表示装置１８に対して図柄制御を実行する図柄制御基板、各種ランプ４０（図１に示す。）に対してランプ制御を実行するランプ制御基板及びスピーカ４１（図１に示す。）に対して音声制御を実行する音声制御基板などから構成されている。
【００１９】
以下、電源基板２１、主基板２２及びサブ基板２３の具体的な構成及び接続態様を図２に基づき説明する。
前記電源基板２１は、遊技場の電源ＡＣをパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する電源回路２４を備えている。また、電源回路２４には、主基板２２及びサブ基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を前記各基板２２，２３に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を前記各基板２２，２３に供給するようになっている。
【００２０】
また、電源回路２４には電源断監視回路２５が接続されており、該電源断監視回路２５は電源回路２４から供給された電源電圧Ｖ１の電圧値を監視するようになっている。即ち、電源断監視回路２５は、電源電圧Ｖ１が予め定められた所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされている。
【００２１】
また、電源断監視回路２５にはリセット信号回路２６が接続されている。前記電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主基板２２及びリセット信号回路２６に対して電源電圧Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、主基板２２及びサブ基板２３に対してリセット信号Ｒｅを出力するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。そして、リセット信号回路２６は、電源供給の開始時（電源投入時）、主基板２２及びサブ基板２３に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させるようになっている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００２２】
前記主基板２２は、パチンコ機１０の遊技全体を統括的に制御する制御手段としてのメインＣＰＵ２２ａを備えており、該メインＣＰＵ２２ａにはＲＯＭ２２ｂ及びＲＡＭ２２ｃが接続されている。また、メインＣＰＵ２２ａは、大当り判定用乱数（以下、「大当り乱数」という。）などの各種乱数の値を所定時間毎（例えば２ｍｓ毎）に更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数に基づき遊技者に大当り状態を付与するか否かを判定（決定）している。また、ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン処理プログラム、割込み処理プログラムなど）が記憶保持されている。また、ＲＡＭ２２ｃには、パチンコ機１０の稼動中に適宜書き換えられる各種制御情報（大当り乱数の値など）が記憶保持されるようになっている。
【００２３】
ここで、前記大当り乱数について説明する。
前記大当り乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが割込み処理プログラムを実行する毎（２ｍｓ毎）に数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り乱数の値を書き換えることで大当り乱数の値を順次更新するようになっている。
【００２４】
より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→・・・→「６２９」→「６３０」というように数値を＋１ずつ更新するようになっている。そして、メインＣＰＵ２２ａは、大当り乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を＋１ずつ更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り乱数の値を「０」〜「６３０」に更新するまでを大当り乱数の１周期として大当り乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
【００２５】
また、メインＣＰＵ２２ａには、入賞検知センサＳ１が接続されている。そして、メインＣＰＵ２２ａは、入賞検知センサＳ１からの入賞検知信号を入力すると、そのタイミングでＲＡＭ２２ｃに記憶されている大当り乱数の値を読み出すようになっている。また、メインＣＰＵ２２ａは、読み出した大当り乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り値（例えば、「７」と「５１１」）と一致するか否かを判定するようになっている。そして、メインＣＰＵ２２ａは、該判定結果が肯定（一致）の場合に大当り状態を付与するようになっている。なお、大当り乱数の数値が「０」〜「６３０」（全６３１通り）であって、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
【００２６】
また、図２に示すように、メインＣＰＵ２２ａには、電源基板２１の電源断監視回路２５が接続されており、該電源断監視回路２５の判定結果が肯定（電源電圧Ｖ１≦電圧Ｖ）である場合に電源断信号Ｓが入力されるようになっている。そして、電源断信号Ｓを入力したメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持した各種制御情報を電源ＡＣの遮断後に記憶保持させるためのバックアップ処理を実行するようになっている。
【００２７】
また、メインＣＰＵ２２ａにはリセット入力回路２２ｄが接続されている。このリセット入力回路２２ｄは、電源基板２１のリセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号ＲｅをメインＣＰＵ２２ａ側に出力するようになっている。このとき、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２（一定の時間）を加えた時間Ｔ１＋Ｔ２の間、メインＣＰＵ２２ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００２８】
前記サブ基板２３は、パチンコ機１０の各種構成部材（図柄表示装置１８、各種ランプ４０、スピーカ４１）に対して所定の制御（図柄制御、ランプ制御、音声制御）を実行するＣＰＵ２３ａを備えており、該ＣＰＵ２３ａにはＲＯＭ２３ｂ及びＲＡＭ２３ｃが接続されている。そして、ＲＯＭ２３ｂには前述した所定の制御を実行するための制御プログラムなどが記憶保持されていると共に、ＲＡＭ２３ｃにはパチンコ機１０の稼動中に適宜書き換えられる各種情報が記憶保持されるようになっている。
【００２９】
また、ＣＰＵ２３ａには、リセット入力回路２３ｄが接続されている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６から出力されるリセット信号Ｒｅを入力し、該リセット信号ＲｅをＣＰＵ２３ａに対して出力するようになっている。このとき、リセット入力回路２３ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１の間、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２３ｄは、時間Ｔ１の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
【００３０】
そして、本実施形態のパチンコ機１０では、主基板２２のメインＣＰＵ２２ａとリセット入力回路２２ｄとの間に、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示手段としての指示回路Ｉが接続されている。前記指示回路Ｉは、複数の条件信号（本実施形態では、２つの条件信号）の入力が可能であって、該複数の条件信号の入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するように構成されている。なお、本実施形態では、メインＣＰＵ２２ａの起動を指示するか否かを判定するための条件となる条件信号は、リセット信号Ｒｅ（第１の条件信号となる）と所定の出力状態が繰り返し示される反復信号Ｐａ（第２の条件信号となる）となっている。そして、指示回路Ｉは、前記判定結果が肯定の場合、開始信号Ｓｔを用いてメインＣＰＵ２２ａに対して起動を指示するように構成されている。前記反復信号Ｐａ及び開始信号Ｓｔは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。
【００３１】
以下、指示回路Ｉの具体的な構成について図２〜図４に基づき説明する。
前記指示回路Ｉは、主基板２２に設けられており（図２参照）、該指示回路Ｉは、図３に示すように、パルス波出力回路２７とＡＮＤ回路（ＡＮＤ ＩＣ）２８を備えている。前記ＡＮＤ回路２８の入力端子には、主基板２２のリセット入力回路２２ｄとパルス波出力回路２７が接続されている一方で、出力端子には、主基板２２のメインＣＰＵ２２ａが接続されている。このＡＮＤ回路２８には、リセット入力回路２２ｄからのリセット信号Ｒｅとパルス波出力回路２７からの反復信号Ｐａの入力が可能となっている。そして、ＡＮＤ回路２８は、リセット信号Ｒｅと反復信号Ｐａに基づき論理積演算し、その演算結果を開始信号ＳｔとしてメインＣＰＵ２２ａに出力するようになっている。
【００３２】
また、パルス波出力回路２７は、図３に示すように、クロックを出力するクロック発生回路２９と、該クロック発生回路２９から入力するクロックに基づきＡＮＤ回路２８に反復信号Ｐａを出力する反復信号発生回路（例えば、リングカウンタ）３０を備えている。このクロック発生回路２９は、パチンコ機１０に電源ＡＣが投入されると、図４に示すクロック（信号レベルがハイレベル状態とローレベル状態を交互に繰り返す信号）を生成して反復信号発生回路３０へ出力するようになっている。また、反復信号発生回路３０には、複数の出力端子（例えば、第１〜第１０となる１０個の出力端子）が設けられている。この反復信号発生回路３０は、各出力端子から、その信号レベルがハイレベル状態又はローレベル状態となる出力信号を出力するようになっている。そして、反復信号発生回路３０は、クロックを入力する毎に、順次、出力端子からの出力信号の出力状態を、前記クロックの周期に相当する時間だけハイレベル状態とするようになっている。なお、クロックの周期に相当する時間Ｔ６は、リセット信号回路２６から出力されるリセット信号Ｒｅの出力状態がハイレベル状態を継続する時間Ｔ１と遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２と略等しく設定されている。
【００３３】
前記反復信号発生回路３０についてより詳しく説明する。
前記反復信号発生回路３０は、まず、第１の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。その後、反復信号発生回路３０は、クロックパルスの次の立ち上がり（ローレベル状態からハイレベル状態に遷移した）時、第１の出力端子とは異なる第２の出力端子からの出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。以下、同様に、反復信号発生回路３０は、第３→第４→第５→・・→第１０の出力端子というように、クロックパルスの立ち上がり時毎に、順次異なる出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とするようになっている。また、反復信号発生回路３０は、第１０の出力端子からの出力信号の出力状態を、時間Ｔ６の間、ハイレベル状態とし、再び、第１の出力端子から前述同様に、第１〜第１０の出力端子の順に出力信号の出力状態を時間Ｔ６の間、ハイレベル状態とする。
【００３４】
そして、本実施形態では、電源投入時から時間Ｔ１＋Ｔ２（＝時間Ｔ６）の経過後迄の間、出力信号の出力状態がハイレベル状態となる反復信号発生回路３０の第１の出力端子にＡＮＤ回路２８が接続されている。即ち、反復信号発生回路３０の第１の出力端子からの出力信号を、該反復信号発生回路３０からＡＮＤ回路２８へ出力される反復信号Ｐａとしている。そして、該反復信号Ｐａの出力状態は、クロックの１０周期毎に、時間Ｔ６の間ハイレベル状態となる。そのため、本実施形態では、クロックの１０周期が反復信号Ｐａの１周期に相当し、ＡＮＤ回路２８に対する反復信号Ｐａの１周期の入力状態は、時間Ｔ６の間、ハイレベル状態になると共に、時間Ｔ６×９（周期）の間、ローレベル状態となる。即ち、ＡＮＤ回路２８では、パルス波出力回路２７（反復信号発生回路３０）からの反復信号Ｐａの入力状態において、ハイレベル状態とローレベル状態が所定の間隔をあけて交互に現れることになる。このように、反復信号Ｐａは、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。
【００３５】
そして、ＡＮＤ回路２８は、入力される２組の信号の入力状態のうち少なくともいずれか一方の入力状態がローレベル状態である場合、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をローレベル状態とする。一方、ＡＮＤ回路２８は、入力される２組の信号の入力状態が共にハイレベル状態である場合、論理積演算の結果として開始信号Ｓｔの出力状態をハイレベル状態とする。
【００３６】
次に、指示回路Ｉが設けられたパチンコ機１０において、主基板２２（メインＣＰＵ２２ａ）及びサブ基板２３（ＣＰＵ２３ａ）が、電源投入時に起動（制御を開始）する態様について図２〜図４及び図７に基づき説明する。なお、図４に示す電源投入時におけるリセット信号Ｒｅのパルス波形図は、リセット入力回路２２ｄからのリセット信号Ｒｅの出力状態を示すものである。
【００３７】
前記電源基板２１のリセット信号回路２６は、パチンコ機１０に電源ＡＣが投入されると、前記各基板２２，２３のリセット入力回路２２ｄ，２３ｄに対して、リセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１の間、該ハイレベル状態を継続する。また、指示回路Ｉを構成するパルス波出力回路２７のクロック発生回路２９は、反復信号発生回路３０に対して、周期が時間Ｔ６のクロックの出力を開始する。そして、サブ基板２３のリセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態を時間Ｔ１の間、ハイレベル状態とし、ＣＰＵ２３ａは、起動動作に規制が掛けられた状態となる。
【００３８】
一方、主基板２２のリセット入力回路２２ｄは、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１に遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２の間、該ハイレベル状態を継続する。この状態において、ＡＮＤ回路２８は、リセット入力回路２２ｄからのリセット信号Ｒｅの入力状態が、ハイレベル状態となっている。また、反復信号発生回路３０は、電源ＡＣの投入後、時間Ｔ６が経過する迄の間、ＡＮＤ回路２８に対する反復信号Ｐａの出力状態をハイレベル状態とする。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態となり、起動動作に規制が掛けられた状態となる。即ち、この状態において、メインＣＰＵ２２ａは起動する前の状態である規制状態となる。また、この状態は、ＡＮＤ回路２８からの開始信号Ｓｔの出力状態が、時間Ｔ１＋Ｔ２（＝時間Ｔ６）の間、継続してハイレベル状態となるため、その間、維持される。
【００３９】
そして、時間Ｔ１の経過後、リセット信号回路２６は、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させ、この遷移に伴い、リセット入力回路２３ｄは、ＣＰＵ２３ａに対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。その結果、サブ基板２３のＣＰＵ２３ａは、リセット信号Ｒｅの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動し、所定の初期設定後、メインＣＰＵ２２ａからの制御信号を入力する迄の間、待機する。
【００４０】
一方、主基板２２のリセット入力回路２２ｄは、時間Ｔ１からさらに遅延時間Ｔ２が経過すると、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。また、時間Ｔ６（時間Ｔ１＋Ｔ２）が経過すると、反復信号発生回路３０は、第１の出力端子を通じてＡＮＤ回路２８に対する反復信号Ｐａの出力状態をハイレベル状態からローレベル状態に遷移させる。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がローレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、時間Ｔ６（時間Ｔ１＋Ｔ２）が経過すると、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動する。
【００４１】
このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。即ち、指示回路Ｉ（ＡＮＤ回路２８）は、リセット信号Ｒｅ及び反復信号Ｐａの入力状態が共にハイレベル状態から該入力状態が共にローレベル状態となった場合に、開始信号Ｓｔを用いてメインＣＰＵ２２ａの起動を指示している。
【００４２】
また、メインＣＰＵ２２ａが起動するタイミングは、サブ基板２３のＣＰＵ２３ａが起動するタイミングよりも所定の遅延時間Ｔ２だけ遅延されるようになっている。そのため、ＣＰＵ２３ａが通常処理を実行可能な状態となった後に、メインＣＰＵ２２ａは、起動することができる。また、何らかの原因により、サブ基板２３のＣＰＵ２３ａの起動時間が延長しても、メインＣＰＵ２２ａが制御信号を出力する前にＣＰＵ２３ａが通常処理を開始することができる。即ち、ＣＰＵ２３ａが起動するまでに遅延時間Ｔ２分だけ余裕を持たせることができる。従って、パチンコ機１０を正確に制御することができる。
【００４３】
そして、起動したメインＣＰＵ２２ａは、メイン処理プログラムに基づき初期設定を開始する。なお、この初期設定は、一定の時間Ｔ３の間に行われる。この初期設定においてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶されている各種制御情報を消去し、ＲＡＭ２２ｃの記憶内容を初期化（ＲＡＭ２２ｃの全作業領域をクリア）する。そのため、ＲＡＭ２２ｃに記憶されている大当り乱数の値などは、「０」クリアされる。そして、メインＣＰＵ２２ａは、初期化されたＲＡＭ２２ｃに対して遊技を開始させるための初期値を設定する。即ち、メインＣＰＵ２２ａは、大当り乱数の値として「０」をＲＡＭ２２ｃに設定する。
【００４４】
この初期設定後、メインＣＰＵ２２ａは、各種制御コマンドの演算処理などを行う通常処理に移行する。また、メインＣＰＵ２２ａは、通常処理に移行したタイミング（電源ＡＣが投入されてから時間Ｔ１＋Ｔ２＋Ｔ３経過後）で、大当り乱数の値の更新を「０」から開始する。そのため、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「７」に更新されるまでの時間Ｔ４は、２ｍｓ（更新周期）×７＝１４ｍｓとなる。また、同様に、メインＣＰＵ２２ａが大当り乱数の値の更新を開始してから、該大当り乱数の値が大当り値である「５１１」に更新されるまでの時間Ｔ５は、２ｍｓ（更新周期）×５１１＝１０２２ｍｓとなる。従って、電源投入後、大当り乱数の値が大当り値である「７」に更新されるまでの時間は、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４となり、この時間は常に一定とされている。また、同様に、電源投入後、大当り乱数の値が大当り値である「５１１」に更新されるまでの時間は、Ｔ１＋Ｔ２＋Ｔ３＋Ｔ５となり、この時間は常に一定とされている。
【００４５】
そして、パチンコ機１０の起動後、リセット信号回路２６は、リセット入力回路２２ｄに対するリセット信号Ｒｅの出力状態をローレベル状態とするため、ＡＮＤ回路２８は、リセット信号Ｒｅの入力状態がローレベル状態となる。そのため、ＡＮＤ回路２８は、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態又はハイレベル状態の何れの状態であっても、その論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をローレベル状態とする。従って、遊技中のメインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が継続してローレベル状態となり、再起動しないようになっている（再び、初期設定から制御を開始しないようになっている）。このように、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。従って、指示回路Ｉは、リセット信号Ｒｅ及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示するか否かを判定するようになっている。
【００４６】
次に、指示回路Ｉが設けられたパチンコ機１０において、該パチンコ機１０の動作中に、従来の技術で説明した不正行為が行われた場合の主基板２２（メインＣＰＵ２２ａ）の動作態様を図２〜図４に基づき説明する。なお、不正行為により出力される不正リセット信号Ｒｅ１（リセット信号Ｒｅと同様の機能（役割）を果たす類似のリセット信号）も、条件信号（第１の条件信号）に対応する。また、図４に示す電源投入後の不正リセット信号Ｒｅ１のパルス波形図は、リセット入力回路２２ｄからの不正リセット信号Ｒｅ１の出力状態を示すものである。
【００４７】
例えば、図４に示すタイミングＡで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、リセット入力回路２２ｄを介して入力される信号の入力状態がハイレベル状態となる。
【００４８】
また、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１が経過する迄の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動しない。
【００４９】
一方、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１が経過すると、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態からハイレベル状態に遷移する。そして、該ハイレベル状態が時間Ｔ６の間継続した後、反復信号Ｐａの入力状態が、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間Ｔ６の間、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となる。また、ＡＮＤ回路２８は、時間Ｔ６の経過後、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。
【００５０】
従って、メインＣＰＵ２２ａは、タイミングＡの時点から時間ＴＸ１が経過すると、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が、ローレベル状態からハイレベル状態に遷移し、時間Ｔ６の間、継続してハイレベル状態となり、該ハイレベル状態の間、起動が規制され、制御を停止した状態となる。また、メインＣＰＵ２２ａは、時間Ｔ６の経過後、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態が、ハイレベル状態からローレベル状態に遷移したことを契機に起動する。そして、メインＣＰＵ２２ａは、前述同様に、初期設定→通常処理の順に処理を実行する。このとき、メインＣＰＵ２２ａは、前述した不正行為を行った遊技者が想定する時間よりも時間ＴＸ２だけ早く再起動する。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、不正行為を行った遊技者が想定する時間よりも時間ＴＸ２だけ早まる。
【００５１】
このように、指示回路Ｉ（ＡＮＤ回路２８）における不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態である場合に、メインＣＰＵ２２ａが起動する前の状態である規制状態となる。そして、メインＣＰＵ２２ａは、この規制状態を経て起動することになる。前記指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となった場合に、メインＣＰＵ２２ａの起動（制御の開始）を指示するようになっている。そのため、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となったタイミングにより、指示回路Ｉが起動を指示するタイミングが決定する。
【００５２】
また、ＡＮＤ回路２８は、タイミングＡの時点から時間ＴＸ１＋Ｔ６が経過後、時間ＴＸ２の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となる。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、起動しているメインＣＰＵ２２ａは、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態であっても、該ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動することはない。
【００５３】
また、例えば、図４に示すタイミングＢで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合については、前述したタイミングＡで説明した時間ＴＸ１が時間ＴＹ１に、時間ＴＸ２が時間ＴＹ２に変更されるのみである。そのため、メインＣＰＵ２２ａは、不正行為を行った遊技者が想定する時間よりも時間ＴＹ２だけ早く再起動する。従って、メインＣＰＵ２２ａの再起動により、大当り乱数の値が大当り値「７」（又は「５１１」）に更新されるまでの時間も、不正行為を行った遊技者が想定する時間よりも時間ＴＹ２だけ早まる。
【００５４】
このように、タイミングＡ及びＢの場合、指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。そして、指示回路Ｉが起動を指示することを判定した場合、開始信号Ｓｔを用いて該起動を指示する。また、指示回路Ｉは、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを決定（判定）している。そのため、メインＣＰＵ２２ａは、開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動するので、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００５５】
次に、図４に示すタイミングＣで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。なお、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、リセット入力回路２２ｄを介して入力される信号の入力状態がハイレベル状態となる。また、ＡＮＤ回路２８は、不正リセット信号Ｒｅ１がハイレベル状態で出力される時間に遅延時間Ｔ２を加えた時間の間、反復信号発生回路３０からの反復信号Ｐａの入力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、入力される不正リセット信号Ｒｅ１の入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がローレベル状態となり、再起動しない。前記指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。
【００５６】
このように、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、メインＣＰＵ２２ａが再起動しないことがある。一方、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者は、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることが困難となる。
【００５７】
また、本実施形態において、指示回路Ｉは、反復信号発生回路３０を備えているので、該反復信号発生回路３０から出力される反復信号Ｐａの出力状態において、ハイレベル状態が、所定時間毎（クロックの１０周期毎）に示されるようになっている。そのため、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＡ及びＢの場合のように、反復信号Ｐａの入力状態がハイレベル状態となるタイミングが一定となるのを抑制している。従って、メインＣＰＵ２２ａが起動するタイミングを効果的にずらすことができる。また、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＣの場合のように、反復信号Ｐａの入力状態がローレベル状態となり、メインＣＰＵ２２ａが再起動しない。
【００５８】
従って、本実施形態によれば、以下に示す効果を得ることができる。
（１） 指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示するか否かを判定している。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、メインＣＰＵ２２ａが再起動しないことがある。一方、メインＣＰＵ２２ａが再起動する場合、指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動を指示することを判定しているので、該起動するタイミングは一義的には決定しない。そのため、遊技者は、メインＣＰＵ２２ａにおいて、何時、大当り乱数の値を大当り値と一致する値に更新しているのか知ることが困難となる。その結果、遊技者が意図的に大当りを狙うことは困難となり、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【００５９】
（２） 指示回路Ｉは、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となった場合に、起動（制御の開始）を指示するようになっている。そのため、不正基板からの不正リセット信号Ｒｅ１の出力状態がローレベル状態からハイレベル状態に遷移した場合でも、指示回路Ｉにおける反復信号Ｐａの入力状態がローレベル状態となっている場合には、該指示回路Ｉは、起動を指示しない。また、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態が共にハイレベル状態から少なくともいずれか一方の信号の入力状態がローレベル状態となったタイミングにより、指示回路Ｉが起動を指示するタイミングが決定する。従って、メインＣＰＵ２２ａの起動を指示するために、反復信号Ｐａの入力状態という条件を付加しているので、遊技者の意図するようにメインＣＰＵ２２ａが起動することを抑制することができる。
【００６０】
（３） 指示回路Ｉは、メインＣＰＵ２２ａが備えられた主基板２２に設けられている。そのため、遊技者が、電源基板２１（リセット信号回路２６）と主基板２２（メインＣＰＵ２２ａ）との接続部に不正基板を取り付けたとしても、該不正基板から出力される不正リセット信号Ｒｅ１は確実に指示回路Ｉに入力される。従って、指示回路Ｉの機能を十分に発揮させることができる。また、主基板２２は、不正行為対策が十分に施されているので、遊技者は、指示回路ＩとメインＣＰＵ２２ａとの間に不正基板を取り付けることが困難となる。
【００６１】
（４） ＡＮＤ回路２８は、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）と反復信号Ｐａの入力状態に基づき論理積演算し、その演算結果を開始信号ＳｔとしてメインＣＰＵ２２ａに出力している。そのため、ＡＮＤ回路２８は、所定の論理が成立した場合に、メインＣＰＵ２２ａの起動（制御の開始）を指示することになる。従って、不正行為を行う遊技者に悟られにくい不正行為対策とすることができる。
【００６２】
（５） 指示回路Ｉは、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを決定している。そのため、メインＣＰＵ２２ａは、開始信号Ｓｔの入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動（制御を開始）するので、遊技者が不正基板を用いて不正行為を行った場合でも、遊技者の意図するようにメインＣＰＵ２２ａが起動するのを抑制することができる。
【００６３】
（６） 指示回路Ｉは、反復信号発生回路３０を備えているので、該反復信号発生回路３０から出力される反復信号Ｐａの出力状態において、ハイレベル状態が、所定時間毎（クロックの１０周期毎）に示されるようになっている。そのため、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＡ及びＢの場合のように、反復信号Ｐａの入力状態がハイレベル状態となるタイミングが一定となるのを抑制している。従って、メインＣＰＵ２２ａが起動（制御を開始）するタイミングを効果的にずらすことができる。また、ＡＮＤ回路２８における不正リセット信号Ｒｅ１の入力状態がハイレベル状態となっていても、前記タイミングＣの場合のように、反復信号Ｐａの入力状態がローレベル状態となり、メインＣＰＵ２２ａが再起動しない。その結果、遊技者が意図的に大当りを狙うことは困難となる。
【００６４】
（第２の実施形態）
以下、本発明をその一種であるパチンコ遊技機（以下、「遊技機」という。）に具体化した第２の実施形態を図５及び図６に基づき説明する。なお、以下に説明する実施形態では、既に説明した実施形態と同一構成（又は同一制御内容）には同一符号を付すなどして、その重複した説明を省略又は簡略する。
【００６５】
本実施形態の指示回路Ｉは、前記第１の実施形態の指示回路Ｉのパルス波出力回路２７に代えて該パルス波出力回路２７とは反復信号Ｐａの出力状態が異なるパルス波出力回路３１を備えている。このパルス波出力回路３１は、図５に示すように、クロックを出力するクロック発生回路３２を備えている。そして、クロック発生回路３２には、該クロック発生回路３２から入力するクロックに基づきＡＮＤ回路２８に反復信号Ｐａを出力する反復信号発生回路３３が接続されている。
【００６６】
前記クロック発生回路３２は、図６に示すように、その周期が時間Ｔ７となるクロックを生成して反復信号発生回路３３へ出力するようになっている。また、図５に示すように、反復信号発生回路３３は、Ｍ系列を利用した回路であって、Ｄフリップフロップ（以下、「Ｄ−ＦＦ」と示す）３４〜３６及び排他的論理和回路（以下、「Ｅｘ−ＯＲ回路」と示す。）３７を備えている。そして、各Ｄ−ＦＦ３４〜３６のＣ入力端子には、クロック発生回路３２が接続されており、該クロック発生回路３２からのクロックが入力されるようになっている。なお、各Ｄ−ＦＦ３４〜３６は、入力するクロックの立ち上がりのタイミングで動作するポジティブエッジトリガ形である。
【００６７】
また、図５に示すように、パチンコ機１０に電源ＡＣが投入されると、Ｄ−ＦＦ３６のＳ入力端子には、セット信号が入力されるようになっている。そして、このセット信号は、電源ＡＣの投入後、時間Ｔ８が経過する迄の間入力され、該セット信号の入力が停止すると同時に、クロック発生回路３２はクロックの出力を開始するようになっている。また、Ｄ−ＦＦ３４，３５には、パチンコ機１０に電源ＡＣが投入されると、リセット信号が入力されるようになっている（図示しない）。なお、前記時間Ｔ８は、リセット信号回路２６から出力されるリセット信号Ｒｅの出力状態がハイレベル状態を継続する時間Ｔ１と遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２と略等しく設定されている。
【００６８】
そして、出力信号ＯＵＴ１を出力するＤ−ＦＦ３４のＱ出力端子は、Ｄ−ＦＦ３５のＤ入力端子及びＥｘ−ＯＲ回路３７の入力端子に接続され、該Ｅｘ−ＯＲ回路３７の出力端子は、Ｄ−ＦＦ３４のＤ入力端子に接続されている。また、出力信号ＯＵＴ２を出力するＤ−ＦＦ３５のＱ出力端子は、Ｄ−ＦＦ３６のＤ入力端子に接続されている。さらに、出力信号ＯＵＴ３を出力するＤ−ＦＦ３６のＱ出力端子は、Ｅｘ−ＯＲ回路３７の入力端子に接続されており、Ｅｘ−ＯＲ回路３７は、出力信号ＯＵＴ１と出力信号ＯＵＴ３を排他的論理和演算し、その演算結果が入力信号ＩＮ１としてＤ−ＦＦ３４のＤ入力端子に入力されるようになっている。
【００６９】
そして、Ｄ−ＦＦ３６のＱ出力端子は、さらに指示回路Ｉを構成するＡＮＤ回路２８の入力端子に接続されており、該ＡＮＤ回路２８には、反復信号発生回路３３から出力信号ＯＵＴ３として反復信号Ｐａが出力されるようになっている。この反復信号Ｐａは、図６に示すように、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号となっている。具体的には、Ｄ−ＦＦ３４〜３６を接続した回路では、反復信号Ｐａの出力状態が、クロックの７周期毎に、ローレベル状態（時間Ｔ７×２周期）→ハイレベル状態（時間Ｔ７×３周期）→ローレベル状態（時間Ｔ７×１周期）→ハイレベル状態（時間Ｔ７×１周期）となっている。即ち、このクロックの７周期毎に示される反復信号Ｐａの出力状態が、反復信号Ｐａの１周期の出力状態となる。このように、本実施形態の反復信号Ｐａも、所定の出力状態である反復信号Ｐａの１周期の出力状態が繰り返し示される信号である。換言すれば、反復信号Ｐａは、同じ出力状態（反復信号Ｐａの１周期の出力状態）が周期的に示される信号である。そして、Ｍ系列を利用した反復信号発生回路３３では、前述のような反復信号Ｐａの出力状態が、反復信号発生回路３３を構成するＤ−ＦＦの個数ｎに対してクロックの（２n−１）周期毎に現れるようになっている。
【００７０】
次に、このような指示回路Ｉが設けられたパチンコ機１０において、主基板２２（メインＣＰＵ２２ａ）が電源投入時に起動（制御を開始）する態様を説明する。なお、図６に示す電源投入時におけるリセット信号Ｒｅのパルス波形図は、リセット入力回路２２ｄからのリセット信号Ｒｅの出力状態を示すものである。
【００７１】
前記電源基板２１のリセット信号回路２６は、パチンコ機１０に電源ＡＣが投入されると、主基板２２のリセット入力回路２２ｄに対して、リセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１の間、該ハイレベル状態を継続する。そして、リセット入力回路２２ｄは、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させ、時間Ｔ１＋Ｔ２の間、該ハイレベル状態を継続する。また、反復信号発生回路３３は、Ｄ−ＦＦ３６にセット信号が入力されている時間Ｔ８の間、ＡＮＤ回路２８に対する反復信号Ｐａ（出力信号ＯＵＴ３）の出力状態をハイレベル状態とする。そのため、ＡＮＤ回路２８は、入力されるリセット信号Ｒｅの入力状態がハイレベル状態であり、且つ反復信号Ｐａの入力状態がハイレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態をハイレベル状態とする。従って、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号Ｓｔの入力状態がハイレベル状態となり、起動動作に規制が掛けられ、起動しない。また、この状態は、ＡＮＤ回路２８からの開始信号Ｓｔの出力状態が、時間Ｔ１＋Ｔ２（＝時間Ｔ８）の間、継続してハイレベル状態となるため、その間、維持される。
【００７２】
そして、時間Ｔ１の経過後、リセット信号回路２６は、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。それに伴い、リセット入力回路２２ｄは、時間Ｔ１からさらに遅延時間Ｔ２が経過すると、ＡＮＤ回路２８に対するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。また、時間Ｔ８の経過後、クロック発生回路３２は、反復信号発生回路３３に対して、周期が時間Ｔ７であるクロックの出力を開始する。また、該クロックを入力した反復信号発生回路３３は、ＡＮＤ回路２８に対する反復信号Ｐａの出力状態を、時間Ｔ７×２（周期）の間、ローレベル状態とする。そのため、ＡＮＤ回路２８は、時間Ｔ１＋Ｔ２の経過後、入力されるリセット信号Ｒｅの入力状態がローレベル状態であり、且つ反復信号Ｐａの入力状態がローレベル状態であるので、論理積演算の結果としてメインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がローレベル状態となる。従って、時間Ｔ８（時間Ｔ１＋Ｔ２）が経過すると、メインＣＰＵ２２ａは、ＡＮＤ回路２８からの開始信号の入力状態がハイレベル状態からローレベル状態に遷移したことを契機に起動する。
【００７３】
このように、本実施形態の指示回路Ｉは、第１の実施形態と同様に、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示手段として機能する。
次に、本実施形態の指示回路Ｉが設けられたパチンコ機１０において、該パチンコ機１０の動作中に、従来の技術で説明した不正行為が行われた場合の主基板２２（メインＣＰＵ２２ａ）の動作態様を図５，６に基づき説明する。なお、図６に示す電源投入後の不正リセット信号Ｒｅ１のパルス波形図は、リセット入力回路２２ｄからの不正リセット信号Ｒｅ１の出力状態を示すものである。
【００７４】
例えば、図６に示すタイミングＤで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、タイミングＤの時点から時間ＴＸ３の経過後、反復信号発生回路３３からの反復信号Ｐａの出力状態がローレベル状態からハイレベル状態に遷移する。そして、反復信号発生回路３３は、時間Ｔ７の間、反復信号Ｐａの出力状態が継続してハイレベル状態となり、時間Ｔ７の経過後、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間Ｔ７の間、メインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となり、メインＣＰＵ２２ａは、起動が規制され、制御を停止した状態となる。また、ＡＮＤ回路２８は、時間Ｔ７の経過後、開始信号Ｓｔの出力状態がハイレベル状態からローレベル状態に遷移し、メインＣＰＵ２２ａは、起動する。この場合、不正行為を行った遊技者が想定する時間よりも時間ＴＸ４だけ早く起動する。
【００７５】
また、例えば、図６に示すタイミングＥで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、タイミングＥの時点で、反復信号発生回路３３からの反復信号Ｐａの出力状態がハイレベル状態となっている。そして、反復信号発生回路３３は、時間ＴＹ３の間、反復信号Ｐａの出力状態が継続してハイレベル状態となり、時間ＴＹ３の経過後、ハイレベル状態からローレベル状態に遷移する。そのため、ＡＮＤ回路２８は、時間ＴＹ３の間、メインＣＰＵ２２ａに対する開始信号Ｓｔの出力状態がハイレベル状態となり、メインＣＰＵ２２ａは、起動が規制され、制御を停止した状態となる。また、ＡＮＤ回路２８は、時間ＴＹ３の経過後、開始信号Ｓｔの出力状態がハイレベル状態からローレベル状態に遷移し、メインＣＰＵ２２ａは起動する。この場合、不正行為を行った遊技者が想定する時間よりも時間ＴＹ４だけ早く起動する。
【００７６】
このように、タイミングＤ及びＥの場合、指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示することを判定している。そして、指示回路Ｉが、起動を指示することを判定した場合、開始信号Ｓｔを用いて該起動を指示する。
【００７７】
また、例えば、図６に示すタイミングＦで、不正行為が行われると、リセット入力回路２２ｄを介してＡＮＤ回路２８に入力される信号の入力状態は、不正リセット信号Ｒｅ１に基づき、ローレベル状態からハイレベル状態に遷移する。この場合、該ハイレベル状態が継続する間、反復信号発生回路３３からの反復信号Ｐａの出力状態がローレベル状態となっている。そのため、ＡＮＤ回路２８は、開始信号Ｓｔの出力状態がローレベル状態となり、メインＣＰＵ２２ａは、再起動しない。前記指示回路Ｉ（ＡＮＤ回路２８）は、不正リセット信号Ｒｅ１及び反復信号Ｐａの入力状態からメインＣＰＵ２２ａの起動（制御の開始）を指示しないことを判定している。
【００７８】
従って、本実施形態によれば、前記第１の実施形態の効果（１）〜（６）に加えてさらに以下の効果を得ることができる。
（７） パルス波出力回路３１（反復信号発生回路３３）から出力される反復信号Ｐａ（出力信号ＯＵＴ３）の出力状態は、ハイレベル状態とローレベル状態がランダムに示されるようになっている。即ち、反復信号発生回路３３からの反復信号Ｐａの出力状態は、ハイレベル状態とローレベル状態が交互に示され、該ハイレベル状態及びローレベル状態が示されるタイミングが複雑になっている。従って、ＡＮＤ回路２８が、開始信号Ｓｔの出力状態をハイレベル状態からローレベル状態に遷移させるタイミングを一定にすることが困難となる。従って、不正行為を行う遊技者に悟られにくい不正行為対策とすることができる。
【００７９】
なお、上記各実施形態は以下のように変更してもよい。
・ 前記各実施形態において、メインＣＰＵ２２ａが行う大当り乱数の１周期の更新処理は、常に、初期値を「０」として更新が開始されていても良い。また、メインＣＰＵ２２ａは、パチンコ機１０の電源投入後、１周期目の更新処理の終了後、次の周期（２周期目）以降、大当り乱数の１周期の更新処理における初期値を初期値乱数を用いて不規則に変化させるようにしても良い。この初期値乱数は、大当り乱数と同一の数値範囲内（各実施形態では「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎に数値を＋１ずつ更新する。そして、メインＣＰＵ２２ａは、大当り乱数の１周期の更新処理を終了する毎に、初期値乱数の値を読み出し、該読み出した初期値乱数の値を初期値として、次の周期の更新処理を実行する。
【００８０】
・ 前記各実施形態において、指示回路Ｉは、リセット信号Ｒｅ（不正リセット信号Ｒｅ１）及び反復信号Ｐａの入力状態が共にローレベル状態を示し、該状態から少なくともいずれか一方の信号の入力状態がハイレベル状態となった場合に、メインＣＰＵ２２ａの起動を指示するようにしても良い。この場合、指示回路Ｉに備えられたＡＮＤ回路２８をＯＲ回路（ＯＲ ＩＣ）やＮＯＲ回路（ＮＯＲ ＩＣ）に変更する。例えば、ＯＲ回路を用いた場合、メインＣＰＵ２２ａは、ＯＲ回路から出力される開始信号Ｓｔの信号レベルが、ローレベル状態からハイレベル状態に遷移した場合に起動するようにする。また、ＮＯＲ回路を用いた場合、メインＣＰＵ２２ａは、ＮＯＲ回路から出力される開始信号Ｓｔの信号レベルが、ハイレベル状態からローレベル状態に遷移した場合に起動するようにする。このような構成としても、前記各実施形態と同様の効果を得ることができる。
【００８１】
・ 前記各実施形態においてメインＣＰＵ２２ａは、開始信号Ｓｔの信号レベルが、ハイレベル状態からローレベル状態に遷移した場合に起動するようになっていたが、ローレベル状態からハイレベル状態に遷移した場合に起動するようにしても良い。この場合、前記各実施形態のＡＮＤ回路２８に代えてＮＡＮＤ回路（ＮＡＮＤ ＩＣ）を設ける。このような構成としても、前記各実施形態と同様の効果を得ることができる。
【００８２】
・ 前記各実施形態では、メインＣＰＵ２２ａとリセット信号回路２６との間に、リセット入力回路２２ｄが接続されていたが、該リセット入力回路２２ｄを省略しても良い。
【００８３】
・ 前記各実施形態において、反復信号発生回路３０，３３が出力する反復信号Ｐａの出力状態は、適宜変更しても良い。即ち、反復信号Ｐａは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号であれば良い。例えば、反復信号Ｐａとしては、出力状態がハイレベル状態とローレベル状態を交互に繰り返すクロックを用いても良い。さらに、反復信号Ｐａの出力状態は、ハイレベル状態とローレベル状態とが複雑に組み合わされて示されるようになっていればなお良い。
【００８４】
・ 前記各実施形態では、指示回路Ｉが主基板２２に設けられているが、リセット信号回路２６とメインＣＰＵ２２ａとの間に指示回路Ｉを接続し、主基板２２に設けられていなくても良い。
【００８５】
・ 前記各実施形態では、主基板２２とサブ基板２３が、別基板構成となっていたが、各基板２２，２３が同一基板構成で、単一のＣＰＵを用いて、遊技の制御を行う基板であっても、前記指示回路Ｉは同様に適用できる。この場合、ＣＰＵが制御手段として機能する。
【００８６】
次に上記各実施形態及び別例から把握できる技術的思想について、以下に追記する。
（イ） 前記指示手段は、前記制御手段が備えられた制御基板上に設けられている請求項１〜請求項６のうちいずれか一項に記載の遊技機。
【００８７】
【発明の効果】
本発明によれば、遊技者の不正行為によって遊技店側が不利益を得ることを抑制することができる。
【図面の簡単な説明】
【図１】パチンコ機の機表側を示す正面図。
【図２】パチンコ機の各種基板の接続態様を示すブロック図。
【図３】第１の実施形態の指示回路の具体的な構成を示す回路図。
【図４】同じく、メインＣＰＵが制御を開始するタイミングを示す説明図。
【図５】第２の実施形態のパルス波出力回路の具体的な構成を示す回路図。
【図６】同じく、メインＣＰＵが制御を開始するタイミングを示す説明図。
【図７】電源投入後、主基板が制御を開始するタイミングを示す説明図。
【符号の説明】
Ｉ…指示手段としての指示回路、Ｒｅ…条件信号（第１の条件信号）としてのリセット信号、Ｒｅ１…条件信号（第１の条件信号）としての不正リセット信号、Ｐａ…条件信号（第２の条件信号）としての反復信号、Ｓｔ…開始信号、１０…遊技機としてのパチンコ遊技機、２２ａ…制御手段としてのメインＣＰＵ。
Claims (6)
- 遊技者に大当り状態を付与するか否かを決定するための大当り判定用乱数の値を予め定めた一定の周期毎に更新する乱数更新処理を含む各種処理を実行する制御手段、及び前記乱数更新処理により前記制御手段が更新した更新後の前記大当り判定用乱数の値を含み、遊技機の動作中に適宜書き換えられる各種制御情報を記憶する記憶手段を有する制御基板と、
前記制御手段の動作を停止させるリセット信号を出力するリセット出力回路と、を備え、
前記制御手段は、前記リセット信号の出力状態が動作の停止を示す第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から動作の開始を示す第２状態へ遷移することによって動作を開始する構成とされ、前記動作の開始時に前記記憶手段の記憶内容を初期化した場合には前記大当り判定用乱数の値として予め定めた初期値を前記記憶手段に設定し、前記大当り判定用乱数の更新を前記初期値から開始させる遊技機において、
前記制御手段と前記リセット出力回路の間には、前記リセット出力回路が出力する前記リセット信号を入力し、前記制御手段に対して開始信号を用いて制御の開始を指示する指示手段が接続されており、
前記指示手段は、所定の出力状態が繰り返し示される反復信号を出力する信号出力回路と、前記リセット出力回路が出力する前記リセット信号及び前記信号出力回路が出力する前記反復信号を入力し、前記リセット信号及び前記反復信号の各入力状態から前記制御手段に対する前記開始信号の出力状態を演算する演算回路から構成され、
前記反復信号は、第１状態と第２状態を取り得る信号であって、前記演算回路は、前記リセット信号及び前記反復信号の各入力状態が第１状態である場合に前記開始信号の出力状態を第１状態とし、前記リセット信号及び前記反復信号のうち少なくとも何れか一方の信号の入力状態が第２状態である場合に前記開始信号の出力状態を第２状態とし、
遊技機への電源投入がなされると、前記指示手段は、前記リセット出力回路における前記リセット信号の出力状態と前記信号出力回路における前記反復信号の出力状態が所定時間の間、前記第１状態となることで、前記演算回路の出力状態を前記第１状態にして前記制御手段の動作を停止させ、前記所定時間の経過後に前記リセット信号の出力状態と前記反復信号の出力状態が前記第１状態から前記第２状態へ遷移することで、前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の動作を開始させ、
前記制御手段の動作中において前記指示手段は、前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移した場合、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になる迄の間、前記演算回路の出力状態を前記第２状態として前記制御手段の動作を継続させ、前記演算回路における前記リセット信号と前記反復信号の各入力状態が前記第１状態になることを契機として前記演算回路の出力状態を前記第２状態から前記第１状態へ遷移させて前記制御手段の動作を停止させ、その後に前記演算回路における前記リセット信号と前記反復信号の各入力状態のうち何れか一方の信号の入力状態が前記第１状態から前記第２状態へ遷移したことを契機として前記演算回路の出力状態を前記第１状態から前記第２状態へ遷移させて前記制御手段の制御を開始させ、前記制御手段の動作中に前記リセット信号の入力状態が前記第２状態から前記第１状態へ遷移したことによって前記制御を開始した前記制御手段は前記記憶手段の記憶内容を初期化した状態で制御を開始することを特徴とする遊技機。 - 前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、
遊技機への電源投入がなされると、前記クロック発生回路は前記クロックの発生を開始し、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において最初のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とすることを特徴とする請求項１に記載の遊技機。 - 前記信号出力回路には、前記所定時間毎にクロックを発生するクロック発生回路と、前記クロック発生回路で発生したクロックに基づき前記反復信号を発生させる反復信号発生回路と、を含み、前記反復信号発生回路は前記クロックの複数周期を前記反復信号の１周期とし、当該反復信号の１周期において所定の周期目のクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とし、
遊技機への電源投入がなされると、前記反復信号発生回路は前記所定時間の間、セット信号が入力されることによって前記演算回路に対する前記反復信号の出力状態を前記所定時間の間、前記第１状態とし、前記所定時間の経過後の前記反復信号発生回路は前記所定時間の経過に伴って前記クロックの発生を開始する前記クロック発生回路からのクロックの発生に基づいて前記演算回路に対する前記反復信号の出力状態を前記第１状態とすることを特徴とする請求項１に記載の遊技機。 - 前記指示手段は、前記制御基板に設けられていることを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。
- 前記リセット出力回路は、遊技場の電源が供給されるとともにその電源を遊技機への供給電圧に変換処理し、変換後の電源電圧を前記制御基板に供給する電源基板に設けられていることを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。
- 前記制御基板は遊技機全体を制御する主制御基板であって、前記主制御基板には当該主制御基板からの制御信号を入力し、当該制御信号に基づき所定の制御を実行する制御手段を備えた副制御基板が接続されており、
前記副制御基板の制御手段は前記リセット出力回路に接続されており、前記リセット信号の出力状態が前記第１状態になることによって動作を停止し、前記リセット信号の出力状態が前記第１状態から前記第２状態へ遷移することによって動作を開始し、
前記リセット出力回路と前記指示手段との間には、前記主制御基板の制御手段による制御の開始を、前記副制御基板の制御手段による制御の開始よりも遅延させる遅延回路が接続されており、
前記リセット出力回路は、予め定めた出力時間の間、前記リセット信号の出力状態を前記第１状態とし、前記出力時間の経過によって前記リセット信号の出力状態を前記第１状態から前記第２状態へ遷移させ、
前記遅延回路は、前記リセット信号の入力状態が前記第１状態である場合、前記出力時間に予め定めた遅延時間を加算した前記所定時間の間、前記指示手段に対する前記リセット信号の出力状態を前記第１状態とすることにより、前記主制御基板の制御手段による制御の開始を前記副制御基板の制御手段による制御の開始よりも遅延させることを特徴とする請求項１〜請求項５のうちいずれか一項に記載の遊技機。
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