JP5738114B2 - 遊技機 - Google Patents

Description

本発明は、不正な大当りを防止する不正防止手段を備えた遊技機に関するものである。

従来、遊技機の一種であるパチンコ機は、その機内に不正基板（ぶら下げ基板とも言われる。）が取り付けられて、不正行為が行われる場合があった。具体的には、電源投入後、主制御基板から出力される電源投入初期時コマンドのＩＮＴ信号の立ち上がりから大当り判定用乱数が大当り判定値となるまでの時間が一定となっている。このことから、当該ＩＮＴ信号の立ち上がりを不正基板が読み取ることを契機に大当り判定値に至るまでの時間（大当り発生タイミング）を特定して、不正に大当りを発生させる不正基板が取り付けられる虞があった。その結果、遊技店では、不正行為を行った遊技者に大当りを付与することになり、不利益を得る虞があった。

そこで、主制御基板から周辺基板に出力される制御信号に基づき、不正な大当りを生起させる不正基板による不正を防止することができるパチンコ機が提案された（例えば、特許文献１）。特許文献１に記載されたパチンコ機では、電源投入後、主制御基板から出力される電源投入初期時コマンドのＩＮＴ信号の立ち上がりから大当り判定用乱数が大当り判定値となるまでの時間が一定としないようにしている。これにより、当該ＩＮＴ信号の立ち上がりを不正基板が読み取ることを契機に大当り判定値に至るまでの時間（大当り発生タイミング）を特定して、不正に大当りを発生させることを防止できる。

ところで、特許文献１において、ＩＮＴ信号は、電源投入初期時コマンドに係わらず制御信号の出力開始時に毎回出力されるようになっている。その一方で、電源投入後、最初のＩＮＴ信号の出力時以外、主制御基板の不正防止回路は、出力タイミングを遅らせることがなかった。なぜならば、すべてのＩＮＴ信号及びそれに続く制御信号の出力を遅延させた場合、プログラムによっては制御信号の遅延によりバグが生じる可能性があるからである。

このため、バックアップ電源から大当り判定用乱数が記憶されるＲＡＭ（記憶手段）への電源供給を停止させる不正基板が取り付けられ、不正が行われる可能性があった。具体的には、当該不正基板がバックアップ電源からＲＡＭへの電源供給を停止させることにより、強制的にＲＡＭの記憶内容（大当り判定用乱数）を初期化させることができる。そして、記憶内容が初期化されると、主制御基板のＣＰＵは、ＩＮＴ信号を出力してから遊技が可能であることを示す制御信号を演出制御基板に出力することとなる。このとき、ＲＡＭ以外に電源電圧を供給する動作電源からの電源電圧は、遮断されていないため、不正防止回路は、電源投入後、最初のＩＮＴ信号でないと判断して、当該ＩＮＴ信号の出力タイミングを遅延させることがない。このため、当該ＩＮＴ信号の立ち上がりを不正基板が読み取ることを契機に大当り判定値に至るまでの時間（大当り発生タイミング）を特定することができる虞があった。

そこで、近年では、ＲＡＭに、バックアップ用電源以外からも電源電圧が供給されるものが考えられた。これによれば、バックアップ用電源からの電源電圧の供給が停止した場合であっても、ＲＡＭは、バックアップ用電源以外から電源電圧を供給することができる。これにより、ＲＡＭへの電源電圧の供給停止に伴い、大当り判定用乱数を初期化して、ＩＮＴ信号及びそれに続く遊技開始信号を出力させることがなくなる。すなわち、バックアップ用電源からの電源電圧を遮断してからＩＮＴ信号の出力時までの時間（大当りとなるタイミング）を計測することができなくなり、不正な大当りを発生させるタイミングを特定することができなくなり、不正を防止できるようになっていた。

特開２００９−１８３５３９号公報

ところで、主制御基板は、電源電圧が所定値以下となったことを知らせる電源断信号を入力すると、ＲＡＭへのアクセスを禁止して、ＲＡＭの制御情報についてバックアップを行う。その後、主制御基板は、電源電圧が所定値以下となったときに出力されるリセット信号を入力するまで待機し、リセット信号の入力により動作が規制される。これにより、主制御基板は、電源遮断時にバックアップを行うことができる。

しかしながら、不正基板が、リセット信号を出力することなく電源断信号だけを主制御基板に出力した場合、主制御基板は、バックアップを行った後、待機状態のままとなる。そして、主制御基板は、待機状態のままでいると、ウォッチドックタイマの機能により一定時間経過後、自らリセットを行う。リセットが行われるときを狙って、不正基板が、ＲＡＭクリア信号を出力すると、ＲＡＭの記憶内容が初期化される。その後、主制御基板のＣＰＵは、ＲＡＭの記憶内容が初期化された状態から大当り判定用乱数の更新を開始すると共に、ＩＮＴ信号を出力して遊技が可能であることを示す制御信号を演出制御基板に出力することとなる。このとき、ＲＡＭ以外に電源電圧を供給する動作電源からの電源電圧は、遮断されていないため、不正防止回路は、電源投入後、最初のＩＮＴ信号でないと判断して、当該ＩＮＴ信号の出力タイミングを遅延させることがない。このため、当該ＩＮＴ信号の立ち上がりを不正基板が読み取ることを契機に大当り判定値に至るまでの時間（大当り発生タイミング）を特定することができる虞があった。

この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、主制御基板から出力される制御信号に基づいて大当りを発生させる不正を防止する不正防止手段を備えた遊技機を提供することにある。

上記目的を達成するために、請求項１に記載の発明は、制御信号を出力する主制御基板と、前記主制御基板からの制御信号に基づき演出実行手段を制御する演出制御手段と、前記主制御基板と前記演出制御手段に電源電圧を供給する電源基板を備えた遊技機において、前記電源基板は、前記主制御基板と前記演出制御手段に供給する電源電圧を監視する電源断監視回路と、起動を指示する第１起動指示信号を出力することができる起動指示信号回路と、を備え、前記主制御基板は、前記演出制御手段に対して制御信号を出力可能に構成されており、始動入賞手段への遊技球の入賞を契機に記憶手段から取得した大当り判定用乱数の値を用いて大当りか否かを判定する大当り判定を行い、前記大当り判定の判定結果が肯定である場合に大当り遊技状態を付与する制御装置と、前記制御装置の起動を指示する第１起動指示信号を入力することができると共に、第２起動指示信号を前記制御装置に出力可能な入出力手段と、を備え、各起動指示信号は、その信号レベルとして第１状態及び第２状態を示す２値信号であり、前記制御装置は、入力した第２起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、前記電源断監視回路は、前記電源電圧が所定の電圧値以下となったと判定した場合、前記電源電圧が遮断されたことを指示する電源断信号を前記制御装置及び前記起動指示信号回路に出力するように構成され、前記起動指示信号回路は、前記電源断監視回路から電源断信号を入力した場合又は電源電圧の供給が開始された場合、第１状態の第１起動指示信号を前記入出力手段に出力するように構成され、前記入出力手段は、前記起動指示信号回路が出力可能な第１状態の第１起動指示信号を入力した場合、予め決められた規制時間、第１状態の第２起動指示信号を前記制御装置に出力してその動作を規制した後、第２状態の第２起動指示信号を前記制御装置に出力して起動させ、前記制御装置は、前記電源断監視回路が出力可能な前記電源断信号を入力した後、待機状態となり、前記入出力手段は、前記制御装置が前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から前記制御装置に第１状態の第２起動指示信号が入力されない場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを要旨とする。

請求項２に記載の発明は、請求項１に記載の発明において、前記制御装置が、前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から前記制御装置に第１状態の第２起動指示信号が入力されない場合、第１状態の第１起動指示信号と同等の機能を有する第１状態の再起動指示信号を前記入出力手段に出力する再起動指示信号出力手段を備え、前記入出力手段は、前記再起動指示信号出力手段から出力された第１状態の再起動指示信号を入力した場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを要旨とする。

請求項３に記載の発明は、請求項１に記載の発明において、前記制御装置は、前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から第１状態の第２起動指示信号が入力されない場合、第１状態の第１起動指示信号と同等の機能を有する第１状態の再起動指示信号を前記入出力手段に出力するように構成され、前記入出力手段は、前記制御装置から出力された第１状態の再起動指示信号を入力した場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを要旨とする。

請求項４に記載の発明は、請求項１〜請求項３のうちいずれか一項に記載の発明において、前記主制御基板に備えられている記憶手段に電源電圧を供給する専用電源と、前記主制御基板を構成する各種素子に電源電圧を供給する動作電源と、を備え、前記記憶手段は、電源電圧が供給されている間、前記大当り判定用乱数の値を記憶しているように構成され、前記動作電源は、前記専用電源とは別に前記記憶手段にも電源電圧を供給するように構成されていることを要旨とする。

本発明によれば、主制御基板から出力される制御信号に基づいて大当りを発生させる不正を防止することができる。

パチンコ遊技機の機表側を示す正面図。 パチンコ遊技機の構成を示すブロック図。 メイン処理の流れを示すフローチャート。 タイマ割込み処理の流れを示すフローチャート。 待機処理の流れを示すフローチャート。 遊技開始信号生成回路の構成を示すブロック図。 指示回路の構成を示すブロック図。 リセット信号及び遊技開始信号の遅延タイミングを示すタイミングチャート。 リセット信号及び遊技開始信号の遅延タイミングを示すタイミングチャート。

以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」と示す）に具体化した第一実施形態を図１〜図９に基づき説明する。
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。また、前枠１４の前面側及び遊技盤１３の遊技領域１３ａには、点灯（点滅）又は消灯し、発光装飾に基づく発光演出を行う演出実行手段としての装飾ランプ４０が設けられている。また、上球皿１５の前面側には、各種音声（効果音）を出力し、音声出力に基づく音声演出を行う演出実行手段としてのスピーカ４１が設けられている。中枠１２の下部には、下球皿１６及び発射装置１７が装着されている。

遊技盤１３の遊技領域１３ａの略中央には、液晶ディスプレイ型の可変表示器Ｈを備えた演出実行手段としての表示装置１８が配設されている。表示装置１８の可変表示器Ｈでは、変動画像（又は画像表示）に基づく遊技演出（表示演出）が行われるようになっている。そして、表示装置１８の可変表示器Ｈでは、複数種類の図柄を複数列で変動させて表示する図柄組み合わせゲーム（図柄変動ゲーム）が行われるようになっている。本実施形態では、図柄組み合わせゲームで３列の図柄による組み合わせを導出し、該組み合わせを形成する各列の図柄の種類を１〜８の８種類としている。

そして、遊技者は、図柄組み合わせゲームにおいて最終的に表示された図柄組み合わせから大当り又ははずれを認識できる。可変表示器Ｈに表示された全列の図柄が同一種類の場合には、その図柄組み合わせ（［２２２］［７７７］など）から大当りを認識できる。この大当りを認識できる図柄組み合わせが大当りの図柄組み合わせとなる。大当りの図柄組み合わせが表示されると、遊技者には、大当り遊技状態が付与される。一方、表示装置１８の可変表示器Ｈに表示された全列の図柄が同一種類でない場合には、その図柄組み合わせ（［１２３］［１２２］［７６７］など）からはずれを認識できる。このはずれを認識できる図柄組み合わせがはずれの図柄組み合わせとなる。

また、表示装置１８の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う開閉羽根を備えた始動入賞手段としての始動入賞口１９が配設されている。始動入賞口１９の奥方には、入賞した遊技球を検知する入賞検知センサＳＥ（図２に示す）が設けられている。始動入賞口１９は、遊技球の入賞検知を契機に、図柄組み合わせゲームの始動条件を付与し得る。また、始動入賞口１９の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う大入賞口扉を備えた大入賞口２０が配設されている。そして、大当り遊技状態が付与されると、大入賞口扉の開動作によって大入賞口２０が開放されて遊技球が入賞可能となるため、遊技者は、多数の賞球が獲得できるチャンスを得ることができる。

次に、パチンコ機１０の制御構成を図２に基づき説明する。
パチンコ機１０の機裏側には、遊技場の電源（例えば、ＡＣ２４Ｖ）を、パチンコ機１０を構成する各種構成部材に供給する電源基板２１が装着されている。また、パチンコ機１０の機裏側には、パチンコ機１０全体を制御する主制御基板２２が装着されている。主制御基板２２は、パチンコ機１０全体を制御するための各種処理を実行し、該処理結果に応じて遊技を制御するための各種の制御信号（制御コマンド）を演算処理し、該制御信号（制御コマンド）を出力する。また、機裏側には、演出制御手段としてのサブ制御基板２３が装着されている。サブ制御基板２３は、主制御基板２２が出力した制御信号（制御コマンド）に基づき、表示装置１８の可変表示器Ｈの表示態様（図柄、背景、文字などの表示画像）、装飾ランプ４０の発光態様（点灯（点滅）／消灯のタイミングなど）、及びスピーカ４１の音声出力態様（音声出力のタイミングなど）を制御する。なお、主制御基板２２は、主制御基板２２自体に不正基板を装着できないようにするために、ケースカバーに収容されて機裏側に装着されている。

以下、電源基板２１、主制御基板２２、サブ制御基板２３の具体的な構成を説明する。
電源基板２１には、遊技場の電源をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する動作電源としての電源回路２４が設けられている。電源回路２４には、主制御基板２２及び演出制御手段としてのサブ制御基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を主制御基板２２及びサブ制御基板２３に対応する供給すべき所定の電源電圧Ｖ２（５Ｖ），Ｖ３（５Ｖ）にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を主制御基板２２及びサブ制御基板２３にそれぞれ供給するようになっている。

また、電源基板２１には、電源断監視回路２５が設けられており、電源断監視回路２５が電源回路２４に接続されている。電源断監視回路２５は、電源回路２４から供給される電源電圧Ｖ１の電圧値を監視するようになっている。すなわち、電源断監視回路２５は、電源電圧Ｖ１が所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされる。ここで、電源電圧Ｖ１の電圧値が電圧Ｖ以下に降下するのは、例えば、電源断（電源ＯＦＦ）時や停電時の場合である。この場合、パチンコ機１０に電源が供給されなくなってしまうため、電源電圧Ｖ１の電圧値が電圧Ｖ以下に降下する。これとは逆に、電源投入（電源ＯＮ）時や復電（復旧電源）時の場合は、パチンコ機１０に電源が供給されるので、電圧が上昇して電源電圧Ｖ１の電圧値が電圧Ｖ以上となる。

また、電源基板２１には、リセット信号回路２６が設けられており、リセット信号回路２６は電源断監視回路２５に接続されている。電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主制御基板２２及びリセット信号回路２６に対して電源電圧Ｖ１の電圧値が電圧Ｖ以下に降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力し、主制御基板２２及びサブ制御基板２３の動作を規制するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。なお、本実施形態では、リセット信号Ｒｅを入力（出力）する場合には、リセット信号Ｒｅの信号レベルをハイレベル状態にし、リセット信号Ｒｅの入力（出力）を停止する場合には、リセット信号Ｒｅの信号レベルをローレベル状態にすることとしている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１（例えば、４００ｍｓ〜１８００ｍｓ程度）の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。

また、電源基板２１は、例えば、電気二重層コンデンサからなるバックアップ用電源（専用電源）２７を備えている。そして、バックアップ用電源２７は、電源回路２４に接続されており、該電源回路２４から電源電圧が当該バックアップ用電源２７に供給されるようになっている。また、電源基板２１は、主制御基板２２（ＲＡＭ２２ｃ）に記憶保持され、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（記憶内容）を消去したい場合に操作されるＲＡＭクリアスイッチ３６を備えている。そして、ＲＡＭクリアスイッチ３６には、該ＲＡＭクリアスイッチ３６の操作を受けて、記憶保持された記憶内容の消去（初期化処理）を指示する初期化指示信号を、主制御基板２２に出力するためのＲＡＭクリアスイッチ回路３７が接続されている。本実施形態では、ＲＡＭクリアスイッチ３６は、遊技店の店員のみの操作が許容されるように機裏側に設けられており、該ＲＡＭクリアスイッチ３６を操作すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されるようになっている。そして、該ＲＡＭクリアスイッチ３６を操作しながら（操作と同時に）電源を投入すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されて、初期化処理が実行されるようになっている。従って、本実施形態のＲＡＭクリアスイッチ３６とＲＡＭクリアスイッチ回路３７は、遊技機の電源投入時に初期化処理の実行を指示する初期化指示手段となる。

次に、主制御基板２２の構成を説明する。
主制御基板２２には、制御装置としてのメインＣＰＵ２２ａと、ＲＯＭ２２ｂと、記憶手段としてのＲＡＭ２２ｃとが設けられている。メインＣＰＵ２２ａには、ＲＯＭ２２ｂと、ＲＡＭ２２ｃと、入賞検知センサＳＥが接続されている。メインＣＰＵ２２ａは、起動後、大当り判定に使用する大当り判定用乱数などの各種乱数の値を所定の周期（例えば、４ｍｓ）毎に順次更新し、更新後の値をＲＡＭ２２ｃの設定領域に設定して更新前の値を書き換えている。ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン制御プログラム、割込み処理プログラム、電源断処理プログラムなど）や、複数種類の変動パターンなどが記憶されている。ＲＡＭ２２ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（大当り判定用乱数の値など）が記憶（設定）されるようになっている。なお、本実施形態のメインＣＰＵ２２ａには、外部クロック信号を生成し、出力する外部発振回路７０が接続されており、当該外部発振回路７０が出力する外部クロック信号の周期に基づき、各種乱数を更新するようになっている。

前記変動パターンは、図柄が変動を開始（図柄組み合わせゲームの開始）してから全列の図柄が表示（図柄組み合わせゲームの終了）される迄の間の遊技演出（表示演出、発光演出、音声演出）のベースとなるパターンを示すものである。また、複数種類の変動パターンは、大当り演出用の変動パターンと、はずれ演出用の変動パターンとに分類されている。大当り演出は、図柄組み合わせゲームが、最終的に大当りの図柄組み合わせを表示するように展開される演出である。はずれ演出は、図柄組み合わせゲームが、最終的にはずれの図柄組み合わせを表示するように展開される演出である。

また、前記大当り判定用乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎（４ｍｓ毎）に数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り判定用乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り判定用乱数の値を書き換えることで大当り判定用乱数の値を順次更新するようになっている。より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「６２９」→「６３０」というように数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、大当り判定用乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を１加算して更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り判定用乱数の値を「０」〜「６３０」に更新するまでを大当り判定用乱数の１周期として大当り判定用乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。

ＲＡＭ２２ｃは、電源基板２１のバックアップ用電源２７が接続されており、電源電圧Ｖ１（電源）の遮断時（電圧Ｖ以下に降下した時）において、バックアップ用電源２７から供給された電源電圧ＶＢ（例えば、ＤＣ５Ｖ）に基づき各種制御情報を記憶保持可能に構成されている。これにより、電源遮断時における遊技状態（遊技内容）をバックアップすることが可能となる。また、ＲＡＭ２２ｃは、バックアップ用電源２７とは別に電源回路２４とも接続されており、電源電圧Ｖ２が供給されるようになっている。なお、電源回路２４から電源電圧Ｖ２が供給されなくなったときに、バックアップ用電源２７から電源電圧が逆流しないように、ＲＡＭ２２ｃは、ダイオード（整流素子）を介して電源回路２４と接続される。なお、ＲＡＭ２２ｃは、供給される電源電圧が所定の電圧Ｖ１０（例えば、２Ｖ）以下となった場合、記憶内容が読み出せなくなる、又は記憶内容を正常に維持できなくなる等の不都合が生じる。その一方で、ＲＡＭ２２ｃは、所定の電圧Ｖ１０よりも大きい電圧が供給されている場合には、記憶内容を正常に維持することができるようになっている。

また、主制御基板２２には、リセット入力回路（入力手段）２２ｄが設けられている。リセット入力回路２２ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。また、リセット入力回路２２ｄは、メインＣＰＵ２２ａに接続されており、メインＣＰＵ２２ａが待機状態のまま予め決められた時間経過したときに出力する再リセット信号Ｒｅ１を入力可能に構成されている。

そして、リセット入力回路２２ｄは、リセット信号回路２６からリセット信号Ｒｅを入力した場合、又はメインＣＰＵ２２ａから再リセット信号Ｒｅ１を入力した場合、リセット信号ＲｅをメインＣＰＵ２２ａ側（より詳しくは後述する指示回路Ｉ）に出力するようになっている。なお、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め決められた遅延時間Ｔ２を加えた時間Ｔ１＋Ｔ２の間、（メインＣＰＵ２２ａに対する）リセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。

一方、リセット入力回路２２ｄは、メインＣＰＵ２２ａからの再リセット信号Ｒｅ１の入力状態がハイレベル状態となった場合、それ以降、（メインＣＰＵ２２ａに対する）リセット信号Ｒｅの出力状態をハイレベル状態に維持し続けるようになっている。なお、メインＣＰＵ２２ａは、リセット信号回路２６を介して入力したリセット信号Ｒｅの入力状態が、ハイレベル状態となった場合には、動作（制御処理）が規制されるようになっている。従って、本実施形態では、リセット信号Ｒｅが起動指示信号となる。また、再リセット信号Ｒｅ１が再起動指示信号となる。

このリセット入力回路２２ｄは、後述する指示回路Ｉを介してメインＣＰＵ２２ａと接続されており、当該指示回路Ｉを介してメインＣＰＵ２２ａにリセット信号Ｒｅを出力するようになっている。この指示回路Ｉは、リセット入力回路２２ｄから入力したリセット信号Ｒｅの入力状態がローレベル状態からハイレベル状態に遷移した場合、ランダムな遅延時間の間、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの出力状態をローレベル状態で維持する。そして、指示回路Ｉは、当該遅延時間の経過後、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの出力状態をローレベル状態からハイレベル状態に遷移させる。同様に、指示回路Ｉは、リセット入力回路２２ｄから入力したリセット信号Ｒｅの入力状態がハイレベル状態からローレベル状態に遷移した場合、ランダムな遅延時間の間、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの出力状態をハイレベル状態で維持する。そして、指示回路Ｉは、当該遅延時間の経過後、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させる。

また、主制御基板２２には、遊技開始信号生成回路２２ｅが設けられている。遊技開始信号生成回路２２ｅは、図示しないＤ−フリップフロップ（Ｄ−ＦＦ）を介してメインＣＰＵ２２ａが出力する遊技可能状態信号Ｋ１を入力可能に接続されている。また、遊技開始信号生成回路２２ｅは、メインＣＰＵ２２ａに対して遊技開始信号Ｋ２を出力可能に接続されている。遊技開始信号生成回路２２ｅは、起動開始から最初に入力された遊技可能状態信号Ｋ１の入力状態がローレベル状態からハイレベル状態に遷移した場合、ランダムな遅延時間の間、遊技開始信号Ｋ２の出力状態をローレベル状態で維持する。そして、遊技開始信号生成回路２２ｅは、当該遅延時間の経過後、遊技開始信号Ｋ２の出力状態をローレベル状態からハイレベル状態に遷移させる。遊技開始信号生成回路２２ｅは、起動開始から最初に入力された遊技可能状態信号Ｋ１の入力状態がハイレベル状態からローレベル状態に遷移した場合、ランダムな遅延時間の間、遊技開始信号Ｋ２の出力状態をハイレベル状態で維持する。そして、遊技開始信号生成回路２２ｅは、当該遅延時間の経過後、遊技開始信号Ｋ２の出力状態をハイレベル状態からローレベル状態に遷移させる。

また、遊技開始信号生成回路２２ｅは、リセット入力回路２２ｄが出力するリセット信号Ｒｅを入力することができるように、リセット入力回路２２ｄと接続されている。なお、リセット入力回路２２ｄは、主制御基板２２の外部からリセット信号Ｒｅを入力したとき（不正基板が出力するリセット信号Ｒｅと同様の機能（役割）を果たす類似の信号（以下、この信号を「不正リセット信号Ｒｅ２」と示す）を含む）及び再リセット信号Ｒｅ１を入力したときに、遊技開始信号生成回路２２ｅにリセット信号Ｒｅを出力する。そして、遊技開始信号生成回路２２ｅは、リセット入力回路２２ｄからリセット信号Ｒｅを入力してから（ハイレベル状態となってから）最初に入力した遊技可能状態信号Ｋ１以外の制御信号を入力した場合には、遅延することなく制御信号を出力するようになっている。すなわち、遊技開始信号生成回路２２ｅは、リセット信号Ｒｅを入力してから最初に入力した遊技可能状態信号Ｋ１以外の制御信号の入力状態がローレベル状態からハイレベル状態に遷移した場合、遅延することなく、メインＣＰＵ２２ａに出力する制御信号の出力状態をローベル状態からハイレベル状態に遷移させる。同様に、遊技開始信号生成回路２２ｅは、リセット信号Ｒｅを入力してから最初に入力した遊技可能状態信号Ｋ１以外の制御信号の入力状態がハイレベル状態からローレベル状態に遷移した場合、遅延することなく、メインＣＰＵ２２ａに出力する制御信号の出力状態をハイレベル状態からローレベル状態に遷移させる。

なお、メインＣＰＵ２２ａは、初期化処理を終了し、少なくとも大当り判定用乱数の更新を開始して、遊技が可能となった状態となったとき、遊技可能状態信号Ｋ１の出力状態をローレベル状態からハイレベル状態に遷移するようになっている。また、遊技開始信号Ｋ２がローレベル状態からハイレベル状態に遷移すると、メインＣＰＵ２２ａは、サブ制御基板２３に対して制御信号の出力を開始するようになっている。

次に、主制御基板２２のメインＣＰＵ２２ａが実行する各種処理について説明する。
まず、電源断処理プログラムに基づく処理について説明する。主制御基板２２（メインＣＰＵ２２ａ）は、電源断信号Ｓを入力すると、電源断処理プログラムに基づき、バックアップ処理を実行する。即ち、メインＣＰＵ２２ａは、電源断信号Ｓの入力を契機に電源断処理プログラムを実行し、電源断信号Ｓを入力していない場合には電源断処理プログラムを実行しない（バックアップ処理を実行しない）。バックアップ処理にてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されている大当り判定用乱数の値などの各種制御情報に加えて、レジスタ及びスタックポインタなどの制御情報をＲＡＭ２２ｃに記憶保持させる。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃのチェックサムを算出して保存する。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃにバックアップフラグ（電源投入時にＲＡＭ２２ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。その後、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへのアクセスを禁止し、リセット入力回路２２ｄ（リセット信号回路２６）から出力されたリセット信号Ｒｅが入力される（ハイレベル状態になる）まで待機する。そして、リセット信号Ｒｅを入力すると、メインＣＰＵ２２ａの動作は規制される。電源断後は、電源基板２１のバックアップ用電源（コンデンサ）２７からＲＡＭ２２ｃへ電源が供給され、電源断時におけるＲＡＭ２２ｃの記憶内容がバックアップデータとして保持される。

なお、メインＣＰＵ２２ａは、待機状態となった場合、ウオッチドッグタイマにて待機状態となってからの時間を計測する。そして、メインＣＰＵ２２ａは、待機状態となってから予め決められた時間が経過すると自らリセットを行う。すなわち、メインＣＰＵ２２ａは、起動し、メイン制御プログラムに基づくメイン処理（図３参照）を実行する。これは、メインＣＰＵ２２ａが待機状態のままでいる場合には、電源断信号Ｓの誤入力でないかと判断して、待機状態を解除するためである。このため、不正基板が電源断信号Ｓを出力して、メインＣＰＵ２２ａを待機状態にさせた場合であっても、リセット信号Ｒｅが入力されなければ、メインＣＰＵ２２ａは、待機状態を解除して、メイン処理を実行することとなる。

そして、メインＣＰＵ２２ａは、待機状態中に、予め決められた時間が経過したことにより、自らリセットを行った場合、再リセット信号Ｒｅ１をリセット入力回路２２ｄに出力するように構成されている。より詳しくは、メインＣＰＵ２２ａは、待機状態中に、予め決められた時間が経過したことにより、自らリセットを行った場合、時間Ｔ１が経過するまでの間、再リセット信号Ｒｅ１の出力状態がハイレベル状態となるように維持する。なお、再リセット信号Ｒｅ１の出力により、再びリセットされて、メイン処理が実行されるため、本実施形態では、待機状態中に、予め決められた時間が経過したことにより、自らリセットを行ってメイン処理を実行しなくても良い。

次に、メイン制御プログラムに基づく電源投入時のメイン処理について説明する。
主制御基板２２のリセット入力回路２２ｄは、電源供給の開始に伴いリセット信号回路２６から出力されたリセット信号Ｒｅを入力する（ハイレベル状態となる）と、指示回路Ｉを介してメインＣＰＵ２２ａに対して所定の規制時間の間、リセット信号Ｒｅを継続出力する（ハイレベル状態に維持する）。なお、リセット入力回路２２ｄは、リセット信号回路２６から出力されたリセット信号Ｒｅと同等の機能を有する不正基板が出力した不正リセット信号Ｒｅ２を入力した場合にも同様にリセット信号ＲｅをメインＣＰＵ２２ａに対して出力する。メインＣＰＵ２２ａは、指示回路Ｉを介してリセット信号Ｒｅを入力すると（ハイレベル状態になると）、動作が規制される。そして、リセット入力回路２２ｄからのリセット信号Ｒｅの出力が停止され（ローレベル状態に遷移され）、メインＣＰＵ２２ａへのリセット信号Ｒｅの入力が停止すると（ローレベル状態に遷移すると）、メインＣＰＵ２２ａは起動し、メイン制御プログラムに基づくメイン処理（図３参照）を実行する。

その一方で、リセット入力回路２２ｄは、メインＣＰＵ２２ａから出力された再リセット信号Ｒｅ１を入力した場合には、指示回路Ｉに出力するリセット信号Ｒｅの出力状態をハイレベル状態に維持し続ける。このため、メインＣＰＵ２２ａは、入力するリセット信号Ｒｅの入力状態がハイレベル状態に維持されるため、ずっと動作が規制され続けることとなる。

メインＣＰＵ２２ａは、メイン制御プログラムに基づき、メイン処理を実行すると、まず、タイマ割込み処理の割込みを禁止するとともに（ステップＭＡ１）、ＣＰＵ内蔵のＲＡＭのアクセスを許可する（ステップＭＡ２）。そして、メインＣＰＵ２２ａは、さらにＣＰＵ周辺デバイスとウオッチドッグタイマの初期設定を行い（ステップＭＡ３，ＭＡ４）、電源投入時に必要な各種設定を行う。次に、メインＣＰＵ２２ａは、ＲＡＭクリアスイッチ３６がオンされているか否かを確認する（ステップＭＡ５）。すなわち、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報（大当り判定用乱数の値、バックアップフラグなど）の消去を指示する初期化指示信号を入力したか否かを判定する。

ステップＭＡ５の判定結果が否定の場合、メインＣＰＵ２２ａは、パチンコ機１０の電源断時にＲＡＭ２２ｃに設定されるバックアップフラグを確認し、該バックアップフラグが正常か否かを判定する（ステップＭＡ６）。すなわち、正常にバックアップの処理が行われているか否かを判定する。そして、メインＣＰＵ２２ａは、ステップＭＡ６の判定結果が肯定の場合にはステップＭＡ７に移行し、ステップＭＡ６の判定結果が否定の場合にはステップＭＡ１６に移行する。

ステップＭＡ７に移行したメインＣＰＵ２２ａは、ＲＡＭ２２ｃのチェックサムを算出し、続いてステップＭＡ７で算出したチェックサムが電源断時に算出したチェックサムの値と一致するか否かを判定する（ステップＭＡ８）。このように、ステップＭＡ６及びステップＭＡ８の処理により、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された制御情報（記憶内容）があるか否か、また記憶保持された制御情報がある場合には記憶保持された制御情報に異常があるか否かを判定する。そして、これらの判定結果が肯定、即ち、ＲＡＭ２２ｃに記憶保持された制御情報に異常がある場合、メインＣＰＵ２２ａはステップＭＡ１６に移行してＲＡＭ２２ｃを初期化する。

なお、ステップＭＡ６又はステップＭＡ８の判定結果が肯定となる場合としては、電源断時に電源断処理プログラムを実行したものの、バックアップ処理が正常に行われなかった場合やバックアップ処理後にノイズ等によって、記憶内容に異常が発生した場合がある。このような場合にはバックアップフラグやチェックサムが異常（異常値）を示すことになる。また、電源が遮断されていない時（電源断信号Ｓを入力せず）に、メインＣＰＵ２２ａがリセット信号Ｒｅを入力し、メイン制御プログラムを最初から実行した場合（即ち、メインＣＰＵ２２ａが再起動した場合）がある。この場合にはバックアップ処理を実行していないことから、バックアップフラグは設定されない。メインＣＰＵ２２ａが再起動する要因としては、電源基板２１のリセット信号回路２６の誤動作か、又はリセット信号Ｒｅと同様の機能（役割）を果たす類似の信号（不正リセット信号Ｒｅ２）が不正に取り付けられた不正基板から出力されたことが考えられる。従って、本実施形態では、不正リセット信号Ｒｅ２は、起動指示信号となる。なお、電源断信号Ｓが入力されないにもかかわらず、電源電圧Ｖ２が所定の電圧Ｖ１０以下となるのは、不正基板により意図的に主制御基板２２への電源が遮断されることが考えられる。

メイン制御プログラムの説明に戻り、メインＣＰＵ２２ａは、ステップＭＡ８の判定結果が肯定の場合にはステップＭＡ９に移行し、ステップＭＡ８の判定結果が否定の場合にはステップＭＡ１６に移行する。メインＣＰＵ２２ａは、ステップＭＡ５の判定結果が肯定、ステップＭＡ６の判定結果が否定、又はステップＭＡ８の判定結果が否定の場合にはＲＡＭ２２ｃに記憶されているバックアップデータを消去し、初期値に基づきパチンコ機１０を起動させる（ステップＭＡ１６以降の処理）。その一方で、メインＣＰＵ２２ａは、ステップＭＡ８の判定結果が肯定の場合には前記バックアップデータの設定値に基づきパチンコ機１０を起動させる（ステップＭＡ９以降の処理）。

ステップＭＡ８の判定結果が肯定の場合、メインＣＰＵ２２ａは、ＲＡＭクリアスイッチ３６がオンされておらず、かつ正常にバックアップが行われていることから、ステップＭＡ９以降で復電時の処理を行う。ステップＭＡ９にてメインＣＰＵ２２ａは、電源断前のスタックポインタを復帰させる。次に、メインＣＰＵ２２ａは、サブ制御基板２３に対して電源断時の遊技状態（確率変動状態や変動時間短縮状態などを含む）に復帰させるための復帰コマンドを送信する（ステップＭＡ１０）。この復帰コマンドによりサブ制御基板２３は、電源断時の遊技状態を報知させる。次に、メインＣＰＵ２２ａは、割込みのインターバルタイマを設定（例えば、４ｍｓ）するとともに（ステップＭＡ１１）、電源断前のレジスタを復帰する（ステップＭＡ１２）。次に、メインＣＰＵ２２ａは、電源断前に割込みが許可されていたか否かを判定する（ステップＭＡ１３）。メインＣＰＵ２２ａは、ステップＭＡ１３の判定結果が肯定の場合には割込み許可を設定するとともに（ステップＭＡ１４）、前記判定結果が否定の場合には割込みを許可せずにステップＭＡ１５に移行し、割込みの許可／不許可（禁止）を電源断前の状態に復帰させる。そして、メインＣＰＵ２２ａは、ステップＭＡ１５にて電源断前のアドレスを設定し、その設定したアドレスへ戻る。

一方、ステップＭＡ１６に移行したメインＣＰＵ２２ａは、ＲＡＭ２２ｃの初期化処理を行う。この処理は、出荷状態からの最初の電源投入時、ＲＡＭクリアスイッチ３６がオンされた時（初期化指示信号を入力した場合）、及びバックアップが異常である時に行う。また、初期化処理は、電源断信号Ｓの入力後、所定時間待機状態が継続して、メインＣＰＵ２２ａが自らリセット（再起動）してメイン処理を実行した際、不正に初期化指示信号が入力されていれば、実行される場合もある。ステップＭＡ１６にてメインＣＰＵ２２ａは、ＲＡＭ２２ｃを全てクリアする。すなわち、ＲＡＭ２２ｃの全記憶領域を０（零）クリアする。このステップＭＡ１６の処理により、大当り判定用乱数の値には、初期値として「０（零）」が設定されることとなる。次に、メインＣＰＵ２２ａは、スタックポインタに８０００Ｈを設定する（スタックポインタを初期設定する）とともに（ステップＭＡ１７）、ＲＡＭ２２ｃに初期値を設定する（ステップＭＡ１８）。このステップＭＡ１６〜ＭＡ１８の処理は初期化処理となる。

次に、メインＣＰＵ２２ａは、割込みのインターバルタイマ（例えば、４ｍｓ）を設定する（ステップＭＡ１９）。そして、メインＣＰＵ２２ａは、ステップＭＡ２０で割込みを禁止に設定するとともに、ステップＭＡ２１で待機時間乱数更新処理を実行し、インターバルタイマ経過後、ステップＭＡ２２で割込みを許可に設定する。ステップＭＡ２１で実行される待機時間乱数更新処理は、次の割込み時間が経過する迄の待機時間中に乱数値を更新するための処理である。この待機時間乱数更新処理にて、変動パターンを決定するために用いる変動パターン振分け用乱数や大当り図柄用乱数の初期値を決定するために用いられる大当り図柄初期値用乱数などの乱数を更新するようになっている。

ステップＭＡ２２の終了後、メインＣＰＵ２２ａは、遊技開始信号生成回路２２ｅに対して遊技可能状態信号Ｋ１を出力すると共に（ステップＭＡ２３）、メイン処理を終了し、続いて所定周期毎にタイマ割込み処理を実行する。このタイマ割込み処理にてメインＣＰＵ２２ａは、大当り判定用乱数を更新し、遊技に関する処理を実行するようになっている。つまり、メインＣＰＵ２２ａが遊技可能状態信号Ｋ１を出力すると同時に、主制御基板においては大当り判定用乱数が更新されて遊技可能な状態となるようになっている。

次に、タイマ割込み処理を図４にしたがって説明する。
タイマ割込み処理は、パチンコ遊技機１０の起動後、所定の制御周期（例えば、４ｍｓ）毎に繰り返し実行する処理であり、このタイマ割込み処理にて各種遊技に係る処理を実行する。

メインＣＰＵ２２ａは、タイマ割込み処理を実行すると、まず、ウオッチドッグタイマをクリアする（ステップＭＢ１）。次に、メインＣＰＵ２２ａは、遊技開始信号生成回路２２ｅから遊技開始信号Ｋ２が既に入力されたか（遊技開始信号Ｋ２の入力状態が既にハイレベル状態となったか）否かを判定する（ステップＭＢ２）。この判定結果が否定の場合、メインＣＰＵ２２ａは、現在の遊技開始信号Ｋ２の入力状態がハイレベル状態であるか否かを判定する（ステップＭＢ３）。すなわち、メインＣＰＵ２２ａは、今回のタイマ割込み処理において、遊技開始信号Ｋ２の入力状態がローレベル状態からハイレベル状態に遷移したか否かを判定する。この判定結果が肯定の場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃを初期化したことに基づく各種制御信号をサブ制御基板２３に対して出力する（ステップＭＢ４）。メインＣＰＵ２２ａは、ステップＭＢ４の処理で、例えば、サブ制御基板２３に対して初期図柄を表示させるための制御コマンド（出力開始信号）を出力する。

ステップＭＢ２の判定結果が肯定の場合、又はステップＭＢ４の処理が終了すると、メインＣＰＵ２２ａは、各種センサからの信号の入力状態を読み込む（ステップＭＢ５）。そして、メインＣＰＵ２２ａは、読み込んだ入力状態を各種センサ別に保存する（ステップＭＢ６）。次に、メインＣＰＵ２２ａは、各種センサのうち入賞口の入賞検知センサから入賞検知信号を入力したか否かを判定する（ステップＭＢ７）。この判定結果が肯定の場合、メインＣＰＵ２２ａは、賞球払出指示コマンドを図示しない払出制御基板に出力する（ステップＭＢ８）。払出制御基板は、当該賞球払出指示コマンドを入力すると、賞球払出指示コマンドに基づき賞球を払い出させるように球払出装置を制御する。

ステップＭＢ７の判定結果が否定の場合、及びステップＭＢ８の処理が終了すると、メインＣＰＵ２２ａは、図柄変動ゲームに係る特別図柄ゲーム処理など各種遊技に関する処理を実行する（ステップＭＢ９）。メインＣＰＵ２２ａは、このステップＭＢ９の処理において、大当り判定、最終的に表示させる最終停止図柄の決定、変動パターンの決定及び大当り遊技状態の付与などの各種遊技に関する処理を実行するようになっている。

例えば、メインＣＰＵ２２ａは、始動入賞口１９の入賞検知センサＳＥからの遊技球が入賞検知されたことを示す入賞検知信号を入力していた場合、そのタイミングでＲＡＭ２２ｃに記憶されている大当り判定用乱数の値を取得する。そして、メインＣＰＵ２２ａは、図柄組み合わせゲームを開始する際、遊技球の入賞検知時に取得した大当り判定用乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り判定値（例えば、「７」と「５１１」）と一致するか否かを判定することにより、大当り判定を行う。メインＣＰＵ２２ａは、大当り判定の判定結果が肯定（一致）の場合に大当り遊技状態を付与するようになっている。また、大当り判定用乱数の数値が「０」〜「６３０」（全６３１通り）であるので、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。

そして、大当り判定の判定結果が肯定の場合（大当りの場合）、メインＣＰＵ２２ａは、全列が同一種類となるように大当り図柄用乱数に基づき、最終停止図柄を決定すると共に、大当り演出用の変動パターンの中から変動パターンを決定する。一方、大当り判定の判定結果が否定の場合（はずれの場合）、メインＣＰＵ２２ａは、全列の図柄が同一種類とならないように最終停止図柄を決定すると共に、はずれ演出用の変動パターンの中から変動パターンを決定する。

変動パターン及び最終停止図柄を決定したメインＣＰＵ２２ａは、サブ制御基板２３（サブＣＰＵ２３ａ）に対し、所定の制御コマンドを所定のタイミングで出力する。具体的に言えば、メインＣＰＵ２２ａは、変動パターンを指定すると共に図柄変動の開始を指示する変動パターン指定コマンドを最初に出力する。次に、メインＣＰＵ２２ａは、各列毎の最終停止図柄を指定するための図柄指定コマンドを出力する。その後に、メインＣＰＵ２２ａは、前記指定した変動パターンに定められている変動時間に基づいて変動停止を指示し、図柄組み合わせゲームを終了するための全図柄停止コマンドを出力する。このように、メインＣＰＵ２２ａは、ステップＭＢ９にて遊技に関する各種処理を実行する。

そして、メインＣＰＵ２２ａは、ステップＭＢ３の判定結果が否定の場合、又はステップＭＢ９の処理を終了すると、乱数更新処理を実行する（ステップＭＢ１０）。この乱数更新処理にて、メインＣＰＵ２２ａは、少なくとも大当り判定用乱数の更新を行う。本実施形態では、大当り判定用乱数及び大当りの図柄組み合わせを決定するための大当り図柄用乱数を更新するようになっている。メインＣＰＵ２２ａは、ステップＭＢ１０の処理が終了すると、図５に示す待機処理を実行し（ステップＭＢ１１）、タイマ割込み処理を終了する。

このように、メインＣＰＵ２２ａは、タイマ割込み処理において、遊技開始信号Ｋ２を入力する前から大当り判定用乱数の更新を開始する一方、遊技開始信号Ｋ２を入力する前は、入賞検知信号を入力しないようになっている。すなわち、遊技可能となっている状態ながら、遊技に関する処理の実行を規制している。従って、メインＣＰＵ２２ａは、タイマ割込み処理において、遊技開始信号Ｋ２を入力する前、大当り判定用乱数の更新を開始して遊技可能な状態とする一方で、遊技の開始を規制している。

そして、メインＣＰＵ２２ａは、図５に示す待機処理を実行すると、まず、割込みを禁止に設定する（ステップＭＣ１）とともに、待機時間乱数更新処理を実行する（ステップＭＣ２）。待機処理中に実行される待機時間乱数更新処理は、タイマ割込み処理のステップＭＢ１０の実行後、次の割込み時間が経過する迄の待機時間中に乱数値を更新するための処理であり、この処理に係る時間は図柄変動ゲームの遊技演出に係わる処理（ステップＭＢ１０迄の処理）の終了時点に応じて可変する可変時間となっている。すなわち、例えば遊技が行われていない時など遊技演出に係わる処理（ステップＭＢ１０までの処理）が早く終了する場合には待機時間乱数更新処理の処理時間が長くなり、図柄変動ゲームの開始時など処理量が多く遊技演出に係わる処理（ステップＭＢ１０までの処理）に時間を要する場合には待機時間乱数更新処理の処理時間が短くなる。この待機時間乱数更新処理にて、変動パターンを決定するために用いる変動パターン振分け用乱数や大当り図柄用乱数の初期値を決定するために用いられる大当り図柄初期値用乱数などの乱数を更新するようになっている。その後、メインＣＰＵ２２ａは、割込みを許可に設定する（ステップＭＣ３）。そして、メインＣＰＵ２２ａはウオッチドッグタイマをクリアしてから所定時間（本実施形態では、４ｍｓ）経過したか否かを判定する（ステップＭＣ４）。この判定結果が否定の場合、メインＣＰＵ２２ａは、再びステップＭＣ１の処理に戻り、ステップＭＣ１〜ＭＣ４を繰り返し実行する。一方、ステップＭＣ４の判定結果が肯定の場合、メインＣＰＵ２２ａは、待機処理を終了し、タイマ割込み処理を終了する。

また、タイマ割込処理実行中に、ＲＡＭ２２ｃへの電源電圧の供給が停止して、ウオッチドッグタイマの値が予め決められた所定値（例えば、４ｍｓ）を経過すると、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへの電源電圧の供給が再開するのを待って、ＲＡＭ２２ｃの記憶内容を初期化するようになっている。詳しく説明すると、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへの電源電圧の供給が停止して、ＲＡＭ２２ｃから乱数などの制御情報を読み出せなくなると、処理を進行できなくなる。その状態でいると、ウオッチドッグタイマの値が予め決められた所定値を経過することとなる。ウオッチドッグタイマの値が予め決められた所定値を経過すると、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへ供給される電源電圧が所定の電圧Ｖ１０よりも大きくなったとき、メイン処理を実行して、ＲＡＭ２２ｃの初期化処理を実行する。すなわち、メインＣＰＵ２２ａは、メイン処理のステップＭＡ１〜ＭＡ６，ＭＡ１６〜ＭＡ２３を実行するようになっている。なお、本実施形態では、メインＣＰＵ２２ａは、待機状態から所定時間経過することによりリセットしてメイン処理を実行する場合には、再リセット信号Ｒｅ１をリセット入力回路２２ｄに出力するようになっている。このため、リセット入力回路２２ｄは、ハイレベル状態のリセット信号ＲｅをメインＣＰＵ２２ａに対して出力し続けることとなる。つまり、初期化されたとしても、メインＣＰＵ２２ａの動作が規制されて動かなくなるようになっている。

次に、サブ制御基板２３の構成を説明する。
サブ制御基板２３には、サブＣＰＵ２３ａと、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが設けられている。サブＣＰＵ２３ａには、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが接続されている。ＲＯＭ２３ｂには、遊技演出（表示演出、発光演出、音声演出）を制御するための遊技演出制御プログラムなどが記憶されている。また、ＲＡＭ２３ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（各種制御フラグ、各種タイマの値など）が記憶（設定）されるようになっている。

また、サブ制御基板２３には、リセット入力回路２３ｄが設けられている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。また、リセット入力回路２３ｄは、サブＣＰＵ２３ａに接続されており、リセット信号Ｒｅを入力すると、該リセット信号Ｒｅを予め定めた時間Ｔ１の間、サブＣＰＵ２３ａに継続出力するようになっている。サブＣＰＵ２３ａは、リセット信号Ｒｅの信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制され、信号レベルがローレベル状態になると、起動を開始する。本実施形態では、リセット入力回路２３ｄにおけるリセット信号Ｒｅの出力時間Ｔ１が、主制御基板２２のリセット入力回路２２ｄにおけるリセット信号Ｒｅの出力時間（出力時間Ｔ１＋遅延時間Ｔ２）よりも短くなるように設定されている。このため、サブＣＰＵ２３ａは、メインＣＰＵ２２ａよりも早く起動を開始することとなる。そして、サブ制御基板２３のサブＣＰＵ２３ａは、起動を開始すると、初期設定を行う。この初期設定において、サブＣＰＵ２３ａは、ＲＡＭ２３ｃの記憶内容の初期化などの処理を行う。

そして、サブＣＰＵ２３ａは、初期設定終了後、通常処理に移行する。この通常処理において、サブＣＰＵ２３ａは、主制御基板２２（メインＣＰＵ２２ａ）から制御コマンドを入力すると、遊技演出制御プログラムに基づき、入力した制御コマンドに応じた制御を行う。例えば、サブＣＰＵ２３ａは、変動パターン指定コマンドを入力すると、変動パターン指定コマンドにて指定された変動パターンに基づき、図柄組み合わせゲームを開始させるように表示装置１８、装飾ランプ４０及びスピーカ４１を制御する。そして、サブＣＰＵ２３ａは、全図柄停止コマンドを入力すると、入力した図柄指定コマンドで指定された図柄組み合わせを表示装置１８の可変表示器Ｈに表示させるように表示装置１８の可変表示器Ｈの表示内容を制御する。なお、サブＣＰＵ２３ａは、メインＣＰＵ２２ａが起動するよりも早く起動して、通常処理に移行するため、メインＣＰＵ２２ａの起動直後に制御コマンドを入力しても、制御コマンドに応じた処理を確実に実行することができる。

次に、遊技開始信号生成回路２２ｅについて説明する。以下、遊技開始信号生成回路２２ｅについて図６に基づき詳しく説明する。
遊技開始信号生成回路２２ｅは、主制御基板２２に設けられており、主制御基板２２のメインＣＰＵ２２ａに接続されている。そして、遊技開始信号生成回路２２ｅは、当該メインＣＰＵ２２ａから図示しないＤ−ＦＦを介して遊技可能状態信号Ｋ１が入力されるようになっている。遊技開始信号生成回路２２ｅには、タイミングジェネレータ５１（Timing Generator）と遅延回路５２が設けられており、当該タイミングジェネレータ５１及び遅延回路５２にメインＣＰＵ２２ａからの遊技可能状態信号Ｋ１が入力されるようになっている。

遅延回路５２は、タイミングジェネレータ５１と接続されている。そして、遅延回路５２は、メインＣＰＵ２２ａから入力した遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移した場合、タイミングジェネレータ５１からの指示（信号）を受けた後にメインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルを異なる状態に遷移させる。すなわち、遅延回路５２は、遊技可能状態信号Ｋ１の入力時から遅延してメインＣＰＵ２２ａ側に遊技開始信号Ｋ２として出力するようになっている。なお、遊技可能状態信号Ｋ１及び遊技開始信号Ｋ２の信号レベルが異なる状態に遷移するとは、ハイレベル状態からローレベル状態へ遷移すること又はローレベル状態からハイレベル状態へ遷移することである。

そして、タイミングジェネレータ５１は、遊技開始信号生成回路２２ｅ内に設けられた発振回路５３（oscillator）に接続されている。発振回路５３は、内部クロック信号を生成し、当該内部クロック信号を所定の周期毎に出力している。タイミングジェネレータ５１は、この内部クロック信号を入力し、この内部クロック信号に基づき遊技開始信号生成回路２２ｅにおいて同期を取っている。また、発振回路５３は、遊技開始信号生成回路２２ｅに設けられた第１カウンタ５４（10bit binary counter１）に接続されており、第１カウンタ５４は、発振回路５３から内部クロック信号を入力する。そして、第１カウンタ５４は、当該内部クロック信号を入力する毎に（内部クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）でカウンタ値を１加算して更新する。すなわち、第１カウンタ５４は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というようにカウンタ値を１加算して更新する。そして、第１カウンタ５４は、カウンタ値が最後に更新される数値（終期値）である「１０２３（最大値）」に達すると、再び「０」〜「１０２３」までの数値を１加算して更新する。つまり、本実施形態では、「０」〜「１０２３」までを１周期としてカウンタ値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行する。なお、カウンタ値の更新周期（すなわち、内部クロック信号の周期）は、大当り判定用乱数の更新周期（本実施形態では、４ｍｓ）と異なるようになっている。具体的には、カウンタ値の更新周期の方が遙かに早くなっている。

また、タイミングジェネレータ５１は、遊技開始信号生成回路２２ｅに設けられたレジスタ５５（10bit register）と接続されている。レジスタ５５は、カウンタ値を入力可能に第１カウンタ５４に接続されている。そして、タイミングジェネレータ５１は、遊技開始信号生成回路２２ｅに入力される遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移すると、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示（信号）を送るようになっている。このレジスタ５５は、タイミングジェネレータ５１からの当該指示を受けると、第１カウンタ５４のカウンタ値を記憶するようになっている。すなわち、レジスタ５５は、遊技開始信号生成回路２２ｅに入力される遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したときにおける第１カウンタ５４のカウンタ値を記憶するようになっている。

また、タイミングジェネレータ５１は、遊技開始信号生成回路２２ｅに設けられた第２カウンタ５６（10bit binary counter２）と接続されている。第２カウンタ５６は、遊技開始信号生成回路２２ｅに設けられた分周回路６０から所定の周期を有する更新用クロック信号を入力するようになっている。そして、第２カウンタ５６は、当該更新用クロック信号を入力する毎に（更新用クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）で判定値を１加算して更新するようになっている。すなわち、第２カウンタ５６は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というように判定値を１加算して更新するようになっている。なお、本実施形態では、判定値の更新周期（更新用クロック信号の周期）は、大当り判定用乱数の更新周期（本実施形態では、４ｍｓ）と異なるように設定されている。具体的には、判定値の更新周期（本実施形態では、１ｍｓ）の方が早くなっている。

そして、タイミングジェネレータ５１は、遊技開始信号生成回路２２ｅに入力される遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移すると、第２カウンタ５６に対して、初期値「０」から判定値を更新するように指示（信号）を送るようになっている。すなわち、第２カウンタ５６は、レジスタ５５にカウンタ値が記憶された後から判定値の更新を開始するようになっている。そして、第２カウンタ５６は、判定値を更新する毎に、判定値がカウンタ値と一致するか否か判定し、判定値がカウンタ値と一致すると判定すると、タイミングジェネレータ５１にその旨の通知（信号）を送る。

そして、タイミングジェネレータ５１は、第２カウンタ５６から判定値とカウンタ値と一致したとの通知を受け取ると、遅延回路５２に対してメインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルを異なる状態に遷移するように指示する。これにより、遅延回路５２は、メインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルを異なる状態に遷移する。

以上のことから、本実施形態の遊技開始信号生成回路２２ｅは、不正防止手段となる。また、遊技開始信号生成回路２２ｅの第１カウンタ５４がカウンタ値を更新する第１更新手段（不正防止手段用更新手段）となる。また、遊技開始信号生成回路２２ｅのレジスタ５５がカウンタ値を取得する取得手段（不正防止手段用取得手段）となる。また、遊技開始信号生成回路２２ｅの第２カウンタ５６が判定値を更新する第２更新手段（不正防止手段用第２更新手段）となる。また、遊技開始信号生成回路２２ｅの遅延回路５２が、遊技開始信号Ｋ２を出力する遷移手段（不正防止手段用遷移手段）となる。また、遊技開始信号生成回路２２ｅの発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１信号生成手段（不正防止手段用第１信号生成手段）となり、遊技開始信号生成回路２２ｅに接続されている外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２信号生成手段（不正防止手段用第２信号生成手段）となる。また、遊技開始信号生成回路２２ｅのタイミングジェネレータ５１が、遅延回路５２に対して遊技開始信号Ｋ２の信号レベルを異なる状態に遷移させることを指示するタイミング指示手段（不正防止手段用タイミング指示手段）となる。

このように、遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したとき、レジスタ５５に第１カウンタ５４のカウンタ値を記憶させると共に、第２カウンタ５６に判定値を更新させる。タイミングジェネレータ５１は、判定値とカウンタ値が一致したとき、遅延回路５２に遊技開始信号Ｋ２の信号レベルを異なる状態に遷移させるように指示する。このため、遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したときにおけるカウンタ値によって遊技開始信号Ｋ２の遅延時間が左右される。

そして、第１カウンタ５４は、遊技開始信号生成回路２２ｅ、すなわち、主制御基板２２に電源が供給されてから、カウンタ値を更新し続ける。このため、遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したときのカウンタ値は、遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移するときが一定でないので、結果的に乱数となり、遊技開始信号Ｋ２の遅延時間が一定でなくなる。すなわち、遊技開始信号生成回路２２ｅに入力された遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したときから、遊技開始信号生成回路２２ｅがメインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。

このため、メインＣＰＵ２２ａが遊技可能状態信号Ｋ１を出力してから遊技開始信号Ｋ２を入力するまでの時間が一定でなくなり、サブ制御基板２３に出力する開始信号の出力開始時期が一定でなくなる。その一方、メインＣＰＵ２２ａは、遊技可能状態信号Ｋ１を出力した後から遊技開始信号Ｋ２を入力する前であっても大当り判定用乱数の更新を開始するため、サブ制御基板２３への開始信号の出力時期から大当り判定値を取得するまでの時間は一定でなくなり、大当りとなるタイミングを把握できなくなる。従って、不正基板が、不正に開始信号（例えば、電源投入初期時コマンドのＩＮＴ信号等）の出力時期を読み取って出力時期からの時間を計測しても大当りとなるタイミングを把握することができなくなり、不正を防止できる。

また、本実施形態の発振回路５３は、コンデンサ、キャパシタ、抵抗などから構成されており、これらの性能には通常ばらつきがあり、また、電源が供給されていないときにおいてコンデンサの残留電荷などにも通常ばらつきがある。このため、電源投入直後において、発振回路５３が生成する内部クロック信号の周期は、一定でない場合が多い。また、電源投入から遊技開始信号生成回路２２ｅに遊技可能状態信号Ｋ１が入力されるまでの間に、第１カウンタ５４のカウンタ値は、少なくとも複数回更新されるようになっている。すなわち、発振回路５３は、電源投入から遊技開始信号生成回路２２ｅに遊技可能状態信号Ｋ１が入力されるまでの間に、複数回内部クロック信号を入力する程度の速さの周期を有する内部クロック信号を生成するようになっている。以上のことから、電源投入後から最初に遊技可能状態信号Ｋ１の信号レベルが異なる状態に遷移したときに取得するカウンタ値にばらつきが生じる可能性が高い。このため、遅延時間も異なり、電源投入後から最初の大当りとなるタイミングを把握することができにくくなる。

また、本実施形態において、カウンタ値は遊技開始信号生成回路２２ｅ内部で更新されており、また、カウンタ値の更新周期は、環境変化やＩＣの個体差により変化することがあるため、カウンタ値を把握することは困難である。また、発振回路５３が出力する内部クロック信号の周期、すなわち、カウンタ値の更新周期と、大当り判定用乱数の更新周期は同期していないため、大当り判定用乱数を把握しつつ、カウンタ値を把握することは極めて困難となる。同様に、カウンタ値の更新周期と、判定値の更新周期も異なるため（非同期であるため）、判定値を把握しつつ、カウンタ値を把握することは極めて困難となる。

なお、本実施形態では、図示はしないが、遊技開始信号生成回路２２ｅの遅延回路５２は、リセット入力回路２２ｄからリセット信号Ｒｅを入力可能に構成されている。そして、遅延回路５２は、リセット信号Ｒｅを入力してから最初の遊技可能状態信号Ｋ１の入力のみ遅延させるようになっている。すなわち、遅延回路５２は、リセット信号Ｒｅを入力してから最初に遊技可能状態信号Ｋ１がローレベル状態からハイレベル状態となったときのみ遅延させるようになっている。

なお、遊技開始信号生成回路２２ｅに設けられた分周回路６０は、遊技開始信号生成回路２２ｅの外部であって、主制御基板２２に設けられた外部発振回路７０から入力した外部クロック信号の周波数が高い場合に、当該外部クロック信号の周波数を分周して周波数を低くして更新用クロック信号とすることができるように構成されている。具体的には、分周回路６０には、データ線Ｓ１，Ｓ２が設けられており、このデータ線Ｓ１，Ｓ２への信号の入力状況に応じて外部クロック信号の周波数を１６０００分の１又は２００００分の１に分周した信号を更新用クロック信号として出力する、若しくはそのまま更新用クロック信号として出力するようになっている。

より詳しくは、分周回路６０は、第３カウンタ６１（15bit binary counter３）、データセレクタ６３（ＳＥＬ）、分割器６２（Divide 20000/Divide16000）、及び選択切替器６４（ＭＵＸ：Multiplexer ）から構成されている。そして、データセレクタ６３は、データ線Ｓ１，Ｓ２から入力された信号に基づき、分割器６２に対して外部から入力した外部クロック信号の周波数を、そのままにして出力するか、若しくは１６０００分の１又は２００００分の１に分周して出力するかを設定する。そのままの周期で更新用クロック信号として出力すると設定された場合、データセレクタ６３は、選択切替器６４に対して、外部から入力した外部クロック信号をそのまま更新用クロック信号として第２カウンタ５６に出力するように指示する。これにより、外部から入力された外部クロック信号は、そのまま更新用クロック信号として第２カウンタ５６に出力される。例えば、分周回路６０は、１ＫＨｚ（キロヘルツ）の外部クロック信号を入力した場合には、分周せずに、１ＫＨｚの更新用クロック信号として第２カウンタ５６に出力する。

一方、１６０００分の１に分周すると設定された場合は、データセレクタ６３は、分割器６２に対してその旨を指示する。この指示を受けた分割器６２は、第３カウンタ６１が１６０００回外部クロック信号を入力すると計測する毎に、選択切替器６４に対して１回更新用クロック信号を出力させる。すなわち、外部から入力された外部クロック信号を１６０００回入力する毎に、選択切替器６４に１回更新用クロック信号を出力する。選択切替器６４は、当該更新用クロック信号を第２カウンタ５６に出力する。なお、２００００分の１に分周する場合も同様の処理を行うので詳細な説明は省略する。例えば、分周回路６０は、１６ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を１６０００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。同様に、分周回路６０は、２０ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を２００００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。

このように、外部から入力した外部クロック信号を分周することにより、様々な周波数を有する外部クロック信号を入力しても、判定値を更新するのに適切な周期を有する（例えば、１ＫＨｚの）更新用クロック信号に変換することができる。また、外部クロック信号を分周した場合、大当り判定用乱数と判定値の更新周期が異なるため、判定値の更新周期を把握しにくくなり、大当りとなるタイミングの把握を一層困難なものとすることができる。

次に、指示回路Ｉについて図７に基づき説明する。なお、本実施形態では、指示回路Ｉと遊技開始信号生成回路２２ｅと同一の回路構成としているため、遊技開始信号生成回路２２ｅと同様の構成は、遊技開始信号生成回路２２ｅと同じ符号を付してその詳細な説明は省略又は簡略する。

指示回路Ｉは、主制御基板２２に設けられており、主制御基板２２のリセット入力回路２２ｄに接続されている。そして、指示回路Ｉのタイミングジェネレータ５１及び遅延回路５２には、リセット入力回路２２ｄからのリセット信号Ｒｅが入力されるようになっている。そして、遅延回路５２は、リセット入力回路２２ｄから入力したリセット信号Ｒｅの信号レベルが異なる状態に遷移した場合、タイミングジェネレータ５１からの指示（信号）を受けた後にメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させる。すなわち、遅延回路５２は、入力したリセット信号Ｒｅを遅延してメインＣＰＵ２２ａ側に出力するようになっている。

また、タイミングジェネレータ５１は、指示回路Ｉに設けられた発振回路５３に接続されている。発振回路５３は、内部クロック信号を生成し、当該内部クロック信号を所定の周期毎に出力している。タイミングジェネレータ５１は、この内部クロック信号を入力し、この内部クロック信号に基づき指示回路Ｉにおいて同期を取っている。また、発振回路５３は、指示回路Ｉに設けられた第１カウンタ５４に接続されており、第１カウンタ５４は、発振回路５３から内部クロック信号を入力する。そして、第１カウンタ５４は、当該内部クロック信号を入力する毎に（内部クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）でカウンタ値を１加算して更新する。

また、タイミングジェネレータ５１は、指示回路Ｉに設けられたレジスタ５５と接続されている。レジスタ５５は、カウンタ値を入力可能に第１カウンタ５４に接続されている。そして、タイミングジェネレータ５１は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移すると、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示（信号）を送るようになっている。このレジスタ５５は、タイミングジェネレータ５１からの当該指示を受けると、第１カウンタ５４のカウンタ値を記憶するようになっている。すなわち、レジスタ５５は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移したときにおける第１カウンタ５４のカウンタ値を記憶するようになっている。

また、タイミングジェネレータ５１は、指示回路Ｉに設けられた第２カウンタ５６と接続されている。第２カウンタ５６は、指示回路Ｉに設けられた分周回路６０から所定の周期を有する更新用クロック信号を入力するようになっている。そして、第２カウンタ５６は、当該更新用クロック信号を入力する毎に（更新用クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）で判定値を１加算して更新するようになっている。

そして、タイミングジェネレータ５１は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移すると、第２カウンタ５６に対して、初期値「０」から判定値を更新するように指示（信号）を送るようになっている。すなわち、第２カウンタ５６は、レジスタ５５にカウンタ値が記憶された後から判定値の更新を開始するようになっている。そして、第２カウンタ５６は、判定値を更新する毎に、判定値がカウンタ値と一致するか否か判定し、判定値がカウンタ値と一致すると判定すると、タイミングジェネレータ５１にその旨の通知（信号）を送る。

そして、タイミングジェネレータ５１は、第２カウンタ５６から判定値とカウンタ値と一致したとの通知を受け取ると、遅延回路５２に対してメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移するように指示する。これにより、遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移する。

以上のことから、本実施形態の指示回路Ｉの第１カウンタ５４がカウンタ値を更新する指示回路用第１更新手段となる。また、指示回路Ｉのレジスタ５５がカウンタ値を取得する指示回路用取得手段となる。また、指示回路Ｉの第２カウンタ５６が判定値を更新する指示回路用第２更新手段となる。また、指示回路Ｉの遅延回路５２が、リセット信号Ｒｅを出力する指示回路用遷移手段となる。また、指示回路Ｉの発振回路５３が、第１カウンタ５４に内部クロック信号を出力する指示回路用第１信号生成手段となり、指示回路Ｉに接続されている外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する指示回路用第２信号生成手段となる。また、指示回路Ｉのタイミングジェネレータ５１が、遅延回路５２に対してリセット信号Ｒｅの信号レベルを異なる状態に遷移させることを指示する指示回路用タイミング指示手段となる。

このように、遊技開始信号生成回路２２ｅと同一回路を指示回路Ｉとして使用するため、遊技開始信号生成回路２２ｅを使用した場合と同様の理由で、入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移したときにおけるカウンタ値によって出力されるリセット信号Ｒｅの遅延時間が左右される。すなわち、指示回路Ｉに入力されたリセット信号Ｒｅの信号レベルが異なる状態に遷移したときから、指示回路ＩがメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。

このため、リセット信号Ｒｅを主制御基板２２に入力してからメインＣＰＵ２２ａが起動を開始し、大当り判定用乱数の更新を開始するまでの時間が一定でなくなり、リセット信号Ｒｅを主制御基板２２に入力してから時間を計測しても、大当りとなるタイミングを把握できなくなる。従って、不正リセット信号Ｒｅ２を主制御基板２２に入力してからの時間を計測しても大当りとなるタイミングを把握することができにくくなり、不正を防止できる。

また、本実施形態の発振回路５３が生成する内部クロック信号の周期は、一定でない場合が多い。また、電源投入毎に同一タイミングでリセット信号回路２６がリセット信号Ｒｅを出力した場合であっても、電源投入からリセット信号Ｒｅが指示回路Ｉに入力されるまでの時間は一定でない可能性が高い。また、電源投入から指示回路Ｉにリセット信号Ｒｅが入力されるまでの間に、第１カウンタ５４のカウンタ値は、少なくとも複数回更新されるようになっている。以上のことから、電源投入後から最初にリセット信号Ｒｅの信号レベルが異なる状態に遷移したときに取得するカウンタ値にばらつきが生じる可能性が高い。このため、遅延時間も異なり、電源投入後から最初の大当りとなるタイミングを把握することができにくくなる。

また、指示回路Ｉは、リセット信号Ｒｅの信号レベルが異なる状態に遷移するたびに、当該遷移するタイミングを遅延させる。このため、リセット信号Ｒｅの入力時間が短すぎた場合、指示回路Ｉからリセット信号Ｒｅが正常に出力されない場合がある。具体的には、指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態に遷移したときからローレベル状態に遷移するまでの時間が、指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態に遷移してから遅延回路５２が出力するリセット信号Ｒｅをハイレベル状態に遷移するまでの時間よりも短い場合、正常に出力されない場合がある。また、同様に、指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態に遷移したときからハイレベル状態に遷移するまでの時間が、指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態に遷移してから遅延回路５２が出力するリセット信号Ｒｅをローレベル状態に遷移するまでの時間よりも短い場合も、正常に出力されない場合がある。このため、リセット信号Ｒｅの最大遅延時間を予め把握しておかなければ、正確なリセット信号Ｒｅの入力時間を設定することができなくなる。従って、入力時間が短い不正リセット信号Ｒｅ２の入力を防止できる。また、同様にして、瞬間的にハイレベル状態に遷移した後、ローレベル状態に遷移するようなノイズを除去することが可能となる。

また、本実施形態において、カウンタ値は指示回路Ｉ内部で更新されており、また、カウンタ値の更新周期は、環境変化やＩＣの個体差により変化することがあるため、カウンタ値を把握することは困難である。また、発振回路５３が出力する内部クロック信号の周期、すなわち、カウンタ値の更新周期と、大当り判定用乱数の更新周期は同期していないため、大当り判定用乱数を把握しつつ、カウンタ値を把握することは極めて困難となる。同様に、カウンタ値の更新周期と、判定値の更新周期も異なるため（非同期であるため）、判定値を把握しつつ、カウンタ値を把握することは極めて困難となる。

なお、指示回路Ｉに設けられた分周回路６０は、遊技開始信号生成回路２２ｅの分周回路６０と同一の構成であるため、同じ番号を付して詳細な説明は省略する。
次に、指示回路Ｉによるリセット信号Ｒｅの遅延タイミングと、遊技開始信号生成回路２２ｅによる遊技開始信号Ｋ２の遅延タイミングについて図８に基づき説明する。

パチンコ機１０へ電源投入がされると（時点Ａ１）、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルは、ローレベル状態からハイレベル状態に遷移する。これにより、指示回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けて指示回路Ｉのレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、指示回路Ｉのタイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて指示回路Ｉの第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、指示回路Ｉの第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けた指示回路Ｉのタイミングジェネレータ５１は、遅延回路５２に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた指示回路Ｉの遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ２）。すなわち、指示回路Ｉの遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α１だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態となると、メインＣＰＵ２２ａの起動が規制される。

そして、電源投入後から時間Ｔ１＋Ｔ２経過後、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態からローレベル状態に遷移する（時点Ａ３）。これにより、指示回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けて指示回路Ｉのレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、指示回路Ｉのタイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて指示回路Ｉの第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、指示回路Ｉの第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けた指示回路Ｉのタイミングジェネレータ５１は、遅延回路５２に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた指示回路Ｉの遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ４）。すなわち、指示回路Ｉの遅延回路５２は、ローレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α２だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをローレベル状態に遷移させるタイミングを遅延させる。

メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがローレベル状態に遷移すると、メインＣＰＵ２２ａの規制が解除され、起動を開始する。その際、メインＣＰＵ２２ａは、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行う。これにより、メインＣＰＵ２２ａは、タイマ割込み処理を実行すると、大当り判定用乱数を初期値「０」から更新する。なお、以降では、初期化処理を行うものとして説明する。このため、リセット入力回路２２ｄの出力時間Ｔ１＋Ｔ２に、指示回路Ｉの遅延時間α２と、初期化処理に要する時間と、大当り判定用乱数の値が初期値「０」から大当り判定値（「７」又は「５１１」）に到達するまでの時間を加算した時間が電源投入から経過した時に、大当り判定用乱数を取得すれば、大当りとなる。しかしながら、遅延時間α２は一定でないために、電源投入から大当りとなるタイミングは一定でなくなり、電源投入から時間を計測しても大当りとなるタイミングを把握することができず、不正を防止できる。

なお、初期化指示信号を入力せず、かつ、ＲＡＭ２２ｃの記憶内容が正常である場合、メインＣＰＵ２２ａは、バックアップされた記憶内容を復旧して通常処理に移行する。これにより、メインＣＰＵ２２ａは、大当り判定用乱数をバックアップされていた値から更新し続ける。この場合、さらにバックアップ内容を知らなくては大当りとなるタイミングを把握することができないので、一層不正ができにくくなる。

そして、メインＣＰＵ２２ａは、メイン処理において遊技可能状態信号Ｋ１を出力すると共に（時点Ａ５）、タイマ割込み処理を実行し、大当り判定用乱数を更新しつつ、遊技開始信号Ｋ２が入力されるまで待機する。すなわち、メインＣＰＵ２２ａは、遊技開始信号Ｋ２が入力されるまで大当り判定用乱数を更新する一方で、遊技に関する各種処理を実行しないようにする。

遊技可能状態信号Ｋ１がＤ−ＦＦを介して遊技開始信号生成回路２２ｅに入力されると、遊技開始信号生成回路２２ｅに入力される遊技可能状態信号Ｋ１の信号レベルがローレベル状態からハイレベル状態に遷移する。これにより、遊技開始信号生成回路２２ｅのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けて遊技開始信号生成回路２２ｅのレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、遊技開始信号生成回路２２ｅのタイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて遊技開始信号生成回路２２ｅの第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、遊技開始信号生成回路２２ｅの第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けた遊技開始信号生成回路２２ｅのタイミングジェネレータ５１は、遅延回路５２に遊技開始信号Ｋ２の信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた遊技開始信号生成回路２２ｅの遅延回路５２は、メインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ６）。すなわち、遊技開始信号Ｋ２の遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α３だけメインＣＰＵ２２ａ側に出力する遊技開始信号Ｋ２の信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力される遊技開始信号Ｋ２の信号レベルがハイレベル状態となると、タイマ割込み処理において、サブ制御基板２３に出力開始信号を出力し（時点Ａ７）、以降、遊技に関する各種処理を実行する。すなわち、遊技者が遊技をすることが可能な状態となる。

このため、メインＣＰＵ２２ａが遊技可能状態信号Ｋ１を出力したときから大当り判定用乱数の値が初期値「０」から大当り判定値（「７」又は「５１１」）に到達するまでの時間を計測すれば、大当りとなるタイミングを特定することができる。しかしながら、遊技可能状態信号Ｋ１は主制御基板２２の外部に出力されず、外部のサブ制御基板２３には、遊技可能状態信号Ｋ１の出力から遅延時間α３経過後に出力開始信号が出力されるだけである。そして、当該遅延時間α３は一定でないために、サブ制御基板２３が出力開始信号を入力してから大当りとなるタイミングは一定でない。従って、メインＣＰＵ２２ａからサブ制御基板２３への出力開始信号の入力時から時間を計測しても大当りとなるタイミングを把握することができず、主制御基板２２から出力される制御信号を読み取る不正基板による不正を防止できる。

次に、パチンコ機１０の動作中に、不正基板から不正リセット信号Ｒｅ２が主制御基板２２に入力された場合について説明する。
不正基板から入力された不正リセット信号Ｒｅ２の信号レベルが、ローレベル状態からハイレベル状態に遷移すると（時点Ａ７）、指示回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けて指示回路Ｉのレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、指示回路Ｉのタイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて指示回路Ｉの第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、指示回路Ｉの第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けた指示回路Ｉのタイミングジェネレータ５１は、遅延回路５２にメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた指示回路Ｉの遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ８）。すなわち、指示回路Ｉの遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α４だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態となると、メインＣＰＵ２２ａの起動が規制される。

そして、不正基板から入力された不正リセット信号Ｒｅ２の信号レベルが、ハイレベル状態からローレベル状態に遷移すると（時点Ａ９）、指示回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けて指示回路Ｉのレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、指示回路Ｉのタイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて指示回路Ｉの第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、指示回路Ｉの第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、指示回路Ｉのタイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けた指示回路Ｉのタイミングジェネレータ５１は、遅延回路５２にメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルを異なる状態に遷移させるように指示する。

この指示を受けた指示回路Ｉの遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ１０）。すなわち、指示回路Ｉの遅延回路５２は、ローレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α５だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルをローレベル状態に遷移させるタイミングを遅延させる。

メインＣＰＵ２２ａに入力されるリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の信号レベルがローレベル状態に遷移すると、メインＣＰＵ２２ａの規制が解除され、起動を開始する。その際、動作中にリセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）を入力しため、メインＣＰＵ２２ａは、初期化指示信号を入力しておらず、またＲＡＭ２２ｃの記憶内容が異常であるので、初期化処理を行っている。これにより、メインＣＰＵ２２ａは、大当り判定用乱数を初期値「０」から更新し続ける。このため、主制御基板２２へ不正リセット信号Ｒｅ２を入力してから、リセット入力回路２２ｄの出力時間Ｔ１＋Ｔ２に、指示回路Ｉの遅延時間α５と、初期化処理にかかる時間と、大当り判定用乱数の値が初期値「０」から大当り判定値（「７」又は「５１１」）に到達するまでの時間を加算した時間が経過した時に、大当り判定用乱数を取得すれば大当りとなる。しかしながら、遅延時間α５は不明であるため、不正リセット信号Ｒｅ２の入力から大当りとなるタイミングは不明となり、電源投入から時間を計測しても大当りとなるタイミングを把握することができず、不正を防止できる。

なお、不正リセット信号Ｒｅ２を入力した場合であっても、遊技可能状態信号Ｋ１は主制御基板２２の外部に出力されず、外部のサブ制御基板２３には、遊技可能状態信号Ｋ１の出力から遊技開始信号生成回路２２ｅによるランダムな遅延時間の経過後に出力開始信号が出力されるだけである。そして、当該遅延時間は遊技開始信号生成回路２２ｅの動作により一定でないために、サブ制御基板２３が出力開始信号を入力してから大当りとなるタイミングは一定でない。従って、メインＣＰＵ２２ａからサブ制御基板２３への出力開始信号の入力時から時間を計測しても大当りとなるタイミングを把握することができず、主制御基板２２から出力される制御信号を読み取る不正基板による不正を防止できる。

次に、バックアップ用電源２７からＲＡＭ２２ｃへの電源電圧を遮断する不正基板が取り付けられたときにおける対処について説明する。
不正基板がバックアップ用電源２７からＲＡＭ２２ｃへの電源電圧を遮断した場合であっても、バックアップ用電源２７の代わりに電源回路２４から電源電圧が供給される。このため、不正基板は、バックアップ用電源２７からＲＡＭ２２ｃへの電源電圧ＶＢを遮断しても、ＲＡＭ２２ｃを強制的に初期化することができない。従って、ＲＡＭ２２ｃを強制的に初期化してサブ制御基板２３への最初のＩＮＴ信号（出力開始信号）を読み出すことにより、大当り判定用乱数の更新開始時を特定して、大当りタイミングを推測することができなくなる。以上により、バックアップ用電源２７からＲＡＭ２２ｃへの電源電圧を遮断する不正基板が取り付けられたときにおける不正を防止できる。

次に、バックアップ用電源２７及び電源回路２４からＲＡＭ２２ｃへの電源電圧を共に遮断する不正基板が取り付けられたときにおける対処について説明する。
不正基板が、電源回路２４及びバックアップ用電源２７からＲＡＭ２２ｃへの電源電圧を共に遮断した場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃから乱数などの制御情報を読み出せなくなると、処理を進行できなくなる。その状態でいると、ウオッチドッグタイマの値が予め決められた所定値を経過することとなる。ウオッチドッグタイマの値が予め決められた所定値を経過すると、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへ供給される電源電圧が所定の電圧Ｖ１０よりも大きくなったとき、自動的に再起動（リセット）してメイン処理を実行して、ＲＡＭ２２ｃの初期化処理を実行する。

そして、メインＣＰＵ２２ａは、待機時間を所定時間過ぎてから再起動するため、再リセット信号Ｒｅ１をリセット入力回路２２ｄに出力することとなる。このため、リセット入力回路２２ｄは、指示回路Ｉを介してメインＣＰＵ２２ａに再リセット信号Ｒｅ１に基づくリセット信号Ｒｅを出力し続ける。これにより、メインＣＰＵ２２ａは、その動作が規制され続けられる。このため、遊技を継続することができなくなり、不正な大当りを防止できる。なお、この規制状態を解除するために、パチンコ機１０への電源電圧の供給を停止して、改めて起動させる必要がある。そして、電源電圧の供給を停止して起動させた場合、図８にて前述したように不正な大当りを防止できる。従って、本実施形態では、リセット入力回路２２ｄが、再起動指示信号出力手段となる。

次に、不正基板により不正な電源断信号Ｓが出力されたときにおける対処について図９に基づき説明する。
不正基板により不正な電源断信号Ｓが主制御基板２２に出力されると、メインＣＰＵ２２ａは、電源断処理プログラムに基づく処理を実行する（図９の時点Ｂ１参照）。これにより、メインＣＰＵ２２ａは、バックアップ処理を実行して、待機状態となる。このまま、主制御基板２２にリセット信号Ｒｅが入力されないと、待機状態となって予め決められた時間が経過する。予め決められた時間が経過すると、メインＣＰＵ２２ａは、自らリセットを行い、メイン処理を実行する（時点Ｂ２参照）。このとき、メインＣＰＵ２２ａは、自らリセットを行うので、再リセット信号Ｒｅ１をリセット入力回路２２ｄに出力する（時点Ｂ２参照）。すなわち、再リセット信号Ｒｅ１の信号レベルを時間Ｔ１の間、ハイレベル状態とする。

リセット入力回路２２ｄは、再リセット信号Ｒｅ１を入力すると、指示回路Ｉにリセット信号Ｒｅを出力しつづける（時点Ｂ２）。すなわち、指示回路Ｉに出力するリセット信号Ｒｅの信号レベルを、ハイレベル状態とした後（時点Ｂ２）、その状態を維持し続ける。

指示回路Ｉは、入力されるリセット信号Ｒｅの信号レベルがローレベル状態からハイレベル状態に遷移すると（時点Ｂ２）、ランダムに遅延させた後、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの信号レベルをローレベル状態からハイレベル状態とする（時点Ｂ３）。これにより、メインＣＰＵ２２ａは、動作が規制される。そして、指示回路Ｉには、リセット入力回路２２ｄからのリセット信号Ｒｅが入力され続ける（ハイレベル状態のリセット信号Ｒｅが入力され続ける）ので、指示回路Ｉは、メインＣＰＵ２２ａに対してハイレベル状態のリセット信号Ｒｅを出力し続ける。これにより、メインＣＰＵ２２ａは、ハイレベル状態のリセット信号Ｒｅが入力され続けられ、その動作の規制が継続される。

このため、遊技を継続することができなくなり、不正な大当りを防止できる。なお、この規制状態を解除するために、パチンコ機１０への電源電圧の供給を停止して、改めて起動させる必要がある。そして、電源電圧の供給を停止して起動させた場合、図８にて前述したように不正な大当りを防止できる。

以上詳述したように、本実施形態は、以下の効果を有する。
（１）メインＣＰＵ２２ａは、リセット入力回路２２ｄにリセット信号Ｒｅが入力されるまで待機状態とする電源断信号Ｓを入力した後、待機状態となる。そして、リセット入力回路２２ｄは、メインＣＰＵ２２ａが予め決められた時間を越えて待機状態となった場合、ハイレベル状態のリセット信号ＲｅをメインＣＰＵ２２ａ側に出力し続けるようになっている。すなわち、メインＣＰＵ２２ａの動作を規制し続けるようにした。これにより、不正基板が、リセット入力回路２２ｄに不正リセット信号Ｒｅ２を入力させることなく、メインＣＰＵ２２ａに電源断信号Ｓを出力して待機状態にさせ、リセットさせたとしても、遊技を継続して大当りを発生させることができなくなる。

（２）メインＣＰＵ２２ａが再リセット信号Ｒｅ１を出力し、当該再リセット信号Ｒｅ１の入力を契機にリセット入力回路２２ｄは、リセット信号Ｒｅを出力し続ける。このため、電源断信号Ｓ及びリセット信号Ｒｅの入出力状態を監視する装置や、再リセット信号Ｒｅ１を出力するための手段を設ける必要がない。このため、回路構成を簡単とすることができる。

（３）遊技開始信号生成回路２２ｅは、リセット入力回路２２ｄへリセット信号Ｒｅが入力されていないときに、遊技可能状態信号Ｋ１を入力した場合には、遅延させることなく、遊技開始信号Ｋ２をメインＣＰＵ２２ａに対して出力する。これにより、すべての制御信号の出力を遅延させることがなくなり、プログラムを変更しなくても、制御信号の遅延によるバグを防止できる。

（４）ＲＡＭ２２ｃには、バックアップ用電源２７（専用電源）以外に、電源回路２４（動作電源）からも電源電圧が供給されるようになっている。このため、バックアップ用電源２７からの電源電圧の供給が停止した場合であっても、ＲＡＭ２２ｃは、電源回路２４から電源電圧を供給することができる。これにより、メインＣＰＵ２２ａが、ＲＡＭ２２ｃへの電源電圧の供給停止に伴い、大当り判定用乱数を初期化して、ＩＮＴ信号（出力開始信号）及びそれに続く遊技開始信号を出力させることがなくなる。すなわち、バックアップ用電源２７からの電源電圧を遮断してからＩＮＴ信号の出力時までの時間（大当りとなるタイミング）を計測することができなくなる。このため、バックアップ用電源２７からの電源電圧を遮断することにより、不正な大当りを発生させるタイミングを特定することができなくなり、不正を防止できる。

（５）メインＣＰＵ２２ａは、大当り判定用乱数の更新を開始すると共に、遊技可能状態信号Ｋ１を出力し、その後、遊技開始信号Ｋ２を入力するまで、大当り判定用乱数を更新すると共にサブ制御基板２３に最初の制御信号（出力開始信号）を出力しないようにして待機した。そして、遊技開始信号生成回路２２ｅは、遊技可能状態信号Ｋ１を入力すると、入力時（ハイレベル状態に遷移したとき）からランダムな遅延時間経過後、遊技開始信号Ｋ２をメインＣＰＵ２２ａに出力する（ハイレベル状態に遷移させる）ようにした。このため、メインＣＰＵ２２ａからサブ制御基板２３に最初に出力される制御信号（出力開始信号）の入力時は、大当り判定用乱数の更新開始時からランダムな遅延時間経過後にしか入力することができなくなり、当該開始信号入力時から大当りとなるタイミングを把握することができなくなる。従って、メインＣＰＵ２２ａからサブ制御基板２３に最初に出力される制御信号（出力開始信号）に基づき、不正な大当りを生起させる不正基板による不正を防止できる。

（６）指示回路Ｉの動作により、メインＣＰＵ２２ａにリセット信号Ｒｅが入力するタイミングがランダムになることから、不正にリセット信号Ｒｅを入力して大当り判定用乱数の値を初期化し、リセット信号Ｒｅの出力時から大当りとなるタイミングを特定することも困難となる。

（７）また、電源回路２４及びバックアップ用電源２７からの電源電圧の供給が停止されて予め決められた時間が経過するまで待機状態となった場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへ供給される電源電圧が所定の電圧Ｖ１０よりも大きくなったとき、再リセット信号Ｒｅ１をリセット入力回路２２ｄに出力する。そして、リセット入力回路２２ｄは、再リセット信号Ｒｅ１を入力すると、指示回路Ｉを介してメインＣＰＵ２２ａにリセット信号Ｒｅを出力し続ける。これにより、メインＣＰＵ２２ａは、その動作が規制され続けられる。これにより、遊技の継続が不可能となり、大当り遊技を発生させることができなくなる。以上により、電源回路２４及びバックアップ用電源２７を遮断することによる不正を防止することができるようになっている。

（８）遊技開始信号生成回路２２ｅは、主制御基板２２内においてメインＣＰＵ２２ａとは別体で設けた。このため、メインＣＰＵ２２ａの制御プログラムを変更する必要が無くなる。また、遊技開始信号生成回路２２ｅと、指示回路Ｉは、同一の回路構成を有しているため、別々に回路を設計する必要が無くなり、設計の手間を少なくすることができる。

（９）遊技開始信号生成回路２２ｅは、遊技可能状態信号Ｋ１の入力が開始（又は終了）したときにレジスタ５５が取得したカウンタ値と、レジスタ５５がカウンタ値を取得した後から第２カウンタ５６が更新する判定値とが一致した場合に、メインＣＰＵ２２ａに出力する遊技開始信号Ｋ２の信号レベルを異なる状態に遷移する。すなわち、メインＣＰＵ２２ａから遊技可能状態信号Ｋ１の入力が開始（又は終了）されたときからカウンタ値に基づく時間遅延して、遊技開始信号Ｋ２は、メインＣＰＵ２２ａへ入力が開始（又は終了）される。そして、遅延する時間は、カウンタ値に基づくため、一定でない。以上のことから、遊技可能状態信号Ｋ１を入力してから遊技開始信号Ｋ２を出力するまでの時間が一定でなくなり、メインＣＰＵ２２ａからサブ制御基板２３へ出力された制御信号に基づき計測する大当りとなるタイミングも一定でなくなる。従って、大当りの発生タイミングの把握を困難にすることができ、不正を防止できる。

（１０）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の入力状態が遷移したときにレジスタ５５が取得したカウンタ値と、レジスタ５５がカウンタ値を取得した後から第２カウンタ５６が更新する判定値とが一致した場合に、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移する。すなわち、リセット信号回路２６又は不正基板からリセット信号Ｒｅの入力状態が遷移したときからカウンタ値に基づく時間遅延して、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの出力状態が遷移する。そして、遅延する時間は、カウンタ値に基づくため、一定でない。以上のことから、主制御基板２２へのリセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の入力状態が遷移してからメインＣＰＵ２２ａが起動するタイミングが一定でなくなり、大当りとなるタイミングも一定でなくなる。従って、大当りの発生タイミングの把握を困難にすることができ、不正を防止できる。

（１１）指示回路Ｉのカウンタ値は、大当り判定用乱数の更新周期とは異なる所定の更新周期毎に更新されるので、リセット信号回路２６（又は不正基板）が、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）を出力してから一定の更新周期で大当りとなるタイミングを計測しようとしても、大当りとなるタイミングを把握することは困難となる。従って、大当りの発生タイミングの把握を困難にすることができ、不正を防止できる。

（１２）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させてリセット信号ＲｅをメインＣＰＵ２２ａ側に出力する。このため、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の入力時間が短すぎると、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅがハイレベル状態となる前に指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態となる場合がある。また、同様に、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅがローレベル状態となる前に指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態となる場合がある。これらの場合、指示回路Ｉは、正常にリセット信号ＲｅをメインＣＰＵ２２ａ側に出力することができなくなり、メインＣＰＵ２２ａの規制や起動を正常に行えなくなる。従って、入力時間の短い不正リセット信号Ｒｅ２の入力を防止できる。

（１３）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させてリセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）をメインＣＰＵ２２ａ側に出力する。このため、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合にメインＣＰＵ２２ａを起動するようにしても、ハイレベル状態からローレベル状態に遷移した場合にメインＣＰＵ２２ａを起動するようにしてもメインＣＰＵ２２ａに対応することができる。

（１４）指示回路Ｉ及び遊技開始信号生成回路２２ｅの発振回路５３に使用されているコンデンサや抵抗には、通常、性能のばらつきがあり、また、電源投入時においてコンデンサに蓄えられている残留電荷も通常ばらつきがあるため、電源投入後において、発振回路５３が出力するクロック信号の周期にはばらつきが生じる。このため、電源投入毎に、電源投入後最初のリセット信号Ｒｅ及び遊技開始信号Ｋ２の遅延時間が異なる可能性が高い。すなわち、電源投入毎に、電源投入後最初の大当りとなるタイミングが異なる可能性が高い。また、カウンタ値は、電源投入からリセット信号Ｒｅ又は遊技可能状態信号Ｋ１が入力されるまでの時間に複数回更新される、すなわち、カウンタ値の更新周期は極めて早いため、電源投入毎に取得するカウンタ値が異なる可能性が高い。このため、電源投入毎に、遅延時間が異なり、大当りとなるタイミングも異なる可能性が高い。従って、電源投入した時点から時間を計測して大当りタイミングを把握することが困難となる。

（１５）主制御基板２２は、ケースカバー内に収容されており、当該ケースカバーには、外部から主制御基板２２に直接不正回路などを装着できないように不正防止対策がなされている。このため、主制御基板２２に指示回路Ｉ及び遊技開始信号生成回路２２ｅを取り付けることにより、メインＣＰＵ２２ａと指示回路Ｉとの間に、又はメインＣＰＵ２２ａと遊技開始信号生成回路２２ｅの間に、不正基板が取り付けられることを防止できる。従って、指示回路Ｉを介してリセット信号Ｒｅを入力することが確実にできる。すなわち、確実にリセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）を遅延させてメインＣＰＵ２２ａに入力することができる。また、遊技開始信号生成回路２２ｅから遊技開始信号を入力することが確実にできる。すなわち、確実に遊技開始信号Ｋ２を遅延させてメインＣＰＵ２２ａに入力することができる。

（１６）指示回路Ｉ及び遊技開始信号生成回路２２ｅにそれぞれ分周回路６０を設け、外部に備えられた外部発振回路７０から入力した外部クロック信号の周期を遅くしたものを更新用クロック信号として出力するようにした。このため、高周波数の外部クロック信号を入力しても、リセット信号Ｒｅを十分に遅延させることができる。

（１７）更新用クロック信号の周期毎に、第２カウンタ５６は判定値を更新する。このため、更新用クロック信号の周期と大当り判定用乱数の更新周期を異ならせれば、リセット信号Ｒｅが異なる状態に遷移してから一定周期でタイミングを計った場合、大当りとなるタイミングがずれることとなる。また、計測する周期を途中で切り替えるには、指示回路Ｉのレジスタ５５に記憶されたカウンタ値を知る必要があるため、困難である。従って、大当りとなるタイミングを把握しにくくすることができ、不正リセット信号Ｒｅ２の入力による不正を防止できる。

（１８）カウンタ値の更新周期を定める内部クロック信号を生成、出力する発振回路５３を指示回路Ｉ及び遊技開始信号生成回路２２ｅ内に設けた。このため、内部クロック信号の周期を指示回路Ｉの外部から認識することは困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。

（１９）指示回路Ｉ及び遊技開始信号生成回路２２ｅの外部に設けた外部発振回路７０から入力した外部クロック信号の周波数を分周回路６０により１６０００分の１又は２００００分の１に分周することができるようにした。このため、外部発振回路７０から入力した外部クロック信号がどれだけ分周されているか指示回路Ｉ及び遊技開始信号生成回路２２ｅの外部からは認識しにくくなり、判定値の更新周期を認識することが困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。

なお、上記実施形態は以下のように変更してもよい。
・上記実施形態では、リセット入力回路２２ｄが、再リセット信号Ｒｅ１を入力した際、リセット信号Ｒｅを出力し続けていたが、メインＣＰＵ２２ａがリセット入力回路２２ｄに対して再リセット信号Ｒｅ１を出力し続けるようにしても良い。

・上記実施形態では、メインＣＰＵ２２ａは、再リセット信号Ｒｅ１を時間Ｔ１の間、出力するように構成したが、出力時間を任意に変更しても良い。この場合、再リセット信号Ｒｅ１を入力するリセット入力回路２２ｄは、再リセット信号Ｒｅ１を入力した場合には、指示回路Ｉに対して継続してリセット信号Ｒｅを出力する必要がある。

・上記実施形態では、メインＣＰＵ２２ａが、再リセット信号Ｒｅ１をリセット入力回路２２ｄに入力したが、メインＣＰＵ２２ａの状態を監視して、再リセット信号Ｒｅ１を出力する回路を主制御基板２２に設けても良い。

・上記実施形態では、電源回路２４もＲＡＭ２２ｃに電源電圧を供給していたが、供給しなくても良い。
・上記実施形態では、指示回路Ｉを設けたが、設けなくてもよい。

・上記実施形態では、遊技開始信号生成回路２２ｅと、指示回路Ｉは、同一の回路構成を有している。また、指示回路Ｉにリセット信号Ｒｅが入力されるタイミングは、遊技開始信号生成回路２２ｅに遊技可能状態信号Ｋ１が入力されるタイミング及び遊技開始信号生成回路２２ｅが遊技開始信号Ｋ２を出力するタイミングと全く異なる。また、指示回路Ｉからリセット信号Ｒｅを出力するタイミングは、遊技開始信号生成回路２２ｅに遊技可能状態信号Ｋ１が入力されるタイミング及び遊技開始信号生成回路２２ｅが遊技開始信号Ｋ２を出力するタイミングとも全く異なる。このため、遊技開始信号生成回路２２ｅと、指示回路Ｉを１つの回路としてもよい。このようにすれば、部品を少なくすることができ、また、主制御基板２２内における回路の設置スペースが少なくても不正防止回路を設置することができる。

・上記実施形態では、指示回路Ｉを設けたが設けなくても良い。すなわち、リセット入力回路２２ｄとメインＣＰＵ２２ａが直接接続されていてもよい。
・上記実施形態では、遊技開始信号生成回路２２ｅと、指示回路Ｉは同一の回路構成としたが、異なる回路構成としても良い。

・上記実施形態において、遊技開始信号生成回路２２ｅが、遊技可能状態信号Ｋ１の入力時からランダムな遅延時間経過後、遊技開始信号Ｋ２を出力することができるならば、その回路構成を任意に変更しても良い。同様に、指示回路Ｉが、リセット信号Ｒｅの入力時からランダムな遅延時間経過後、メインＣＰＵ２２ａ側にリセット信号Ｒｅを出力することができるならば、その回路構成を任意に変更しても良い。

・上記実施形態において、判定値の更新周期が遅延時間を設けるために適切な周期になるならば、外部発振回路７０が出力する外部クロック信号を分周する分周回路６０を設けなくても良い。すなわち、第２カウンタ５６は、外部発振回路７０が出力する外部クロック信号の周期毎に判定値を更新するようにしても良い。

・上記実施形態において、メインＣＰＵ２２ａは、リセット信号Ｒｅがハイレベル状態からローレベル状態に遷移したときに起動するようになっていたが、ローレベル状態からハイレベル状態に遷移したときに起動するようにしても良い。この場合、指示回路Ｉから出力されるリセット信号Ｒｅを反転する必要がある。

・上記実施形態において、指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ２）の信号レベルが異なる状態に遷移するたびに、その遷移するタイミングを遅延させていた。この別例として、メインＣＰＵ２２ａの起動開始がハイレベル状態からローレベル状態に遷移するタイミングで行われるのであれば、リセット信号Ｒｅがハイレベル状態からローレベル状態に遷移するときだけ遅延させるようにしてもよい。また、メインＣＰＵ２２ａの起動開始がローレベル状態からハイレベル状態に遷移するタイミングで行われるのであれば、リセット信号Ｒｅがローレベル状態からハイレベル状態に遷移するときだけ遅延させるようにしてもよい。

・上記実施形態において、大当り判定用乱数は、最大値まで更新されると、最小値から継続して更新するようにしていたが、必ずしも最小値から継続して更新しなくても良い。例えば、「０」→「１」→…「６３０」→「１００」→「１０１」→…といように、最大値の次に、最小値でない値から継続して更新しても良い。このようにすれば、大当りとなるタイミングを把握しにくくすることができ、不正を防止できる。

・上記実施形態では、指示回路Ｉが出力するリセット信号Ｒｅの信号レベルを遷移させるタイミングを決定するために、判定値を１ずつ加算していき、カウンタ値に達するか否か判定していたが、カウンタ値を１ずつ減算していき、カウンタ値が０になったか否かを判定するようにしても良い。

・上記実施形態では、外部クロック信号を出力する外部発振回路７０を指示回路Ｉの外部に設けていたが、指示回路Ｉ及び遊技開始信号生成回路２２ｅにそれぞれ設けても良い。このようにすれば、判定値の更新周期がより判別しにくくなり、不正を防止できる。

・上記実施形態では、内部クロック信号を生成、出力する発振回路５３を指示回路Ｉ及び遊技開始信号生成回路２２ｅに設けたが、指示回路Ｉ及び遊技開始信号生成回路２２ｅの外部に発振回路５３を設けても良い。

・上記実施形態では、バックアップ処理が実行可能に構成されていたが、バックアップ処理ができなくてもよい。この場合、電源遮断時には、必ず初期化処理がなされることとなる。

・上記実施形態では、ＲＡＭクリアスイッチ３６及びＲＡＭクリアスイッチ回路３７を設けたが、設けなくても良い。
・上記実施形態では、メインＣＰＵ２２ａと、指示回路Ｉと、遊技開始信号生成回路２２ｅは、外部発振回路７０から同じ周期の外部クロック信号を入力していたが、メインＣＰＵ２２ａと、指示回路Ｉと、遊技開始信号生成回路２２ｅは、異なる周期の信号をそれぞれ入力しても良い。このようにすれば、大当たり判定用乱数の更新周期と、判定値の更新周期とが非同期となる。そして、主制御基板２２の外部からこれらの３つの異なる周期を把握することは、困難であるため、効果的に不正を防止できる。

・上記実施形態では、リセット信号Ｒｅの信号レベルがハイレベル状態のとき、リセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）が入力（出力）されたとし、ローレベル状態のとき、リセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の入力（出力）が終了したとしていた。この別例として、リセット信号Ｒｅの信号レベルがローレベル状態のとき、リセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）が入力（出力）されたとし、ハイレベル状態のとき、リセット信号Ｒｅ（不正リセット信号Ｒｅ２に基づく信号）の入力（出力）が終了したとしてもよい。同様に、遊技可能状態信号の信号レベルがローレベル状態のとき、遊技可能状態信が入力（出力）されたとし、ハイレベル状態のとき、遊技可能状態信号の入力（出力）が終了したとしてもよい。同様に、遊技開始の信号レベルがローレベル状態のとき、遊技開始信号が入力（出力）されたとし、ハイレベル状態のとき、遊技開始信号の入力（出力）が終了したとしてもよい。

・上記実施形態のタイマ割込み処理において、メインＣＰＵ２２ａは、遊技者の利益に直接かかわる乱数を更新するようにしても良い。例えば、大当り判定の当選確率が高確率となる確率変動状態が付与されるか否かを決定するための乱数（例えば、大当り図柄用乱数）や、開閉羽根を開放させるか否かを決定するための乱数や、大入賞口を開放させるための小当り遊技を付与するか否かを決定するための乱数などを更新しても良い。

・上記実施形態の待機時間乱数更新処理において、メインＣＰＵ２２ａは、リーチ演出を実行させるか否かを決定するためのリーチ判定用乱数などの乱数を更新するようにしても良い。

・上記実施形態では、パチンコ機にて採用したが、遊技機の一種であるパチンコ式スロットマシン（回胴式遊技機、以下、「パチスロ」と示す）に具体化してもよい。なお、パチスロは、遊技者がベット数（賭数）を設定した後、スタートレバーを操作して遊技（変動ゲーム）を開始させるとともにストップボタンの操作により図柄を停止させ、その停止した図柄の組み合わせが遊技媒体の払出条件を充足させる賞態様を形成した場合に遊技媒体であるメダルを遊技者に付与するゲーム性を有する。また、パチスロは、遊技（変動ゲーム）が開始してから賞として付与される遊技媒体の払い出しが完了するまでを一遊技単位として遊技（変動ゲーム）が行われる。

より詳しく説明すると、パチスロは、遊技機全体を制御する主制御基板と、前記主制御基板からの制御信号に基づき演出実行手段を制御する演出制御手段を備える。また、パチスロは、複数の図柄を表示する図柄表示手段（演出実行手段）を備える。また、パチスロは、遊技者が遊技媒体としてのコインのベット数（賭数）を選択手段にて予め定めた最小ベット数から最大ベット数の範囲で設定した後、図柄表示手段において図柄を変動させて行う１回の遊技を開始する際に、遊技者により操作され、１回の遊技の開始を指示する開始信号を出力する開始信号出力手段としてのスタートレバーを備える。

また、パチスロの主制御基板は、前記開始信号を入力したことに基づき当選役決定乱数の値を取得し、当該当選役決定乱数の値に基づき、予め定めた複数の当選役の中から抽選により当選役を決定する制御装置を備える。また、この制御装置は、前記開始信号を入力したことに基づき前記図柄の変動を開始させる図柄変動手段としての機能を備える。また、この制御装置は、遊技者による停止操作が行われることに基づいて、図柄表示手段で変動している図柄の変動の停止を指示する停止信号を出力する停止信号出力手段と、前記停止信号を入力したことに基づき変動している図柄を停止させる停止制御手段としての機能を備えている。

また、パチスロの制御装置は、予め定められた図柄表示手段の入賞ライン上に停止表示された図柄の組み合わせが当選役決定手段の決定した当選役に対応する図柄の組み合わせである場合に賞を付与するようになっている。さらに、パチスロの制御装置は、開始信号の入力を契機に取得した当選役決定乱数に基づき、予め定めた複数の当選役の中から抽選により当選役を決定する。そして、当該制御装置は、決定した当選役が予め決められた当選役（ボーナス役）であるときに、予め定められた図柄表示手段の入賞ライン上に停止表示された図柄の組み合わせが決定した当選役に対応する図柄の組み合わせとなった場合、遊技者に有利な大当り遊技（ボーナス遊技）を付与するようになっている。

次に、上記実施形態及び別例から把握できる技術的思想を以下に追記する。
（イ）前記制御装置は、前記入力手段に起動指示信号が入力されるまで待機状態とする待機指示信号を入力した後、予め決められた時間が経過するまで待機状態となった場合、リセットを行うと共に、当該リセットにおいて初期化指示信号を入力していた場合には、少なくとも大当り判定用乱数の値を記憶する記憶手段の記憶内容を初期化し、前記演出制御手段に対して制御が開始したことを示す出力開始信号の出力を開始すると共に、遊技演出に関する制御を開始することを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。

（ロ）前記遊技開始信号を前記制御装置に対して出力する不正防止手段を備え、前記制御装置は、起動してから大当り判定用乱数の値を所定の周期毎に更新し、更新した大当り判定用乱数の値を記憶手段に記憶すると共に、遊技が可能である場合、前記大当り判定用乱数の更新を開始して遊技が可能であることを知らせる遊技可能状態信号を出力するように構成され、前記不正防止手段は、前記入力手段へ前記起動指示信号が入力された場合であって、前記遊技可能状態信号を入力した場合に、ランダム化された遅延時間を経過した後、前記遊技開始信号を前記制御装置に対して出力することを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。

（ハ）前記制御装置は、前記大当り判定用乱数が記憶されている記憶手段の記憶内容を消去した後、前記大当り判定用乱数の更新を開始して遊技が可能となった場合に、大当り判定用乱数の更新を開始して遊技が可能であることを知らせる遊技可能状態信号を前記不正防止手段に出力するようになっていることを特徴とする技術的思想（ロ）に記載の遊技機。

（ニ）前記不正防止手段は、前記入力手段へ前記起動指示信号が入力されていないときに、前記遊技可能状態信号を入力した場合には、遅延させることなく、前記遊技開始信号を制御装置に対して出力することを特徴とする技術的思想（ロ）又は（ハ）に記載の遊技機。

（ホ）前記不正防止手段は、第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する第１更新手段と、前記遊技可能状態信号を入力した場合に前記カウンタ値を取得する取得手段と、大当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する第２信号生成手段と、前記取得手段が前記カウンタ値を取得した後から前記第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する第２更新手段と、前記取得手段が取得したカウンタ値と前記第２更新手段が更新している判定値が一致したときに、前記制御装置に前記遊技開始信号を出力する遷移手段とを備えたことを特徴とする技術的思想（ロ）〜（ニ）のうちいずれか一項に記載の遊技機。

（ヘ）電源投入時に前記主制御基板及び前記演出制御基板に電源を供給する電源基板と、前記電源基板が前記主制御基板及び前記演出制御基板に電源を供給する場合に、前記起動指示信号を出力する起動指示信号出力手段を備え、前記制御装置は、指示回路を介して起動指示信号を入力するようになっており、前記起動指示信号は、その信号レベルとして第１状態及び第２状態を示す２値信号であり、前記制御装置は、入力した起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、前記指示回路は、電源投入から前記指示回路に起動指示信号が入力されるまでの間に複数回出力することができる程度の周期を有する内部クロック信号を生成して出力する指示回路用第１信号生成手段と、前記指示回路用第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する指示回路用第１更新手段と、入力した前記起動指示信号の信号レベルが異なる状態に遷移した場合に前記カウンタ値を取得する指示回路用取得手段と、大当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する指示回路用第２信号生成手段と、前記指示回路用取得手段が前記カウンタ値を取得した後から前記指示回路用第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する指示回路用第２更新手段と、前記指示回路用取得手段が取得したカウンタ値と前記指示回路用第２更新手段が更新している判定値が一致したときに、前記制御装置に出力する前記起動指示信号の信号レベルを異なる状態に遷移させることを指示する指示回路用タイミング指示手段と、前記指示回路用タイミング指示手段の指示に従って、前記制御装置に出力する起動指示信号の信号レベルを異なる状態に遷移させる指示回路用遷移手段を備えたことを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。

（ト）前記制御装置は、前記記憶手段への電源電圧の供給が停止された場合、前記記憶手段への電源供給が再開されたときに、前記記憶手段に記憶されている大当り判定用乱数の値として初期値を設定してから、前記大当り判定用乱数の更新を開始し、その後、前記遊技可能状態信号を出力させるように構成されていることを特徴とする請求項４に記載の遊技機。

（チ）前記制御装置は、前記入力手段に起動指示信号が入力され、当該入力を契機に起動した場合、記憶手段に記憶されている大当り判定用乱数の値に初期値又は電源停止時に記憶されたバックアップデータを設定してから、大当り判定用乱数の値を所定の周期毎に更新するように構成されることを特徴とする請求項１〜請求項４のうちいずれか一項に記載の遊技機。

１０…パチンコ遊技機（遊技機）、１８…表示装置、２１…電源基板、２２…主制御基板、２２ａ…メインＣＰＵ（制御装置）、２２ｃ…ＲＡＭ（記憶手段）、２２ｄ…リセット入力回路（入力手段）、２２ｅ…遊技開始信号生成回路（不正防止手段）、２３…サブ制御基板、２３ａ…サブＣＰＵ、２４…電源回路（動作電源）、２５…電源断監視回路、２６…リセット信号回路、２７…バックアップ用電源（専用電源）、３６…ＲＡＭクリアスイッチ、３７…ＲＡＭクリアスイッチ回路、５１…タイミングジェネレータ（タイミング指示手段、指示回路用タイミング指示手段）、５２…遅延回路（遷移手段、指示回路用遷移手段）、５３…発振回路（第１信号生成手段、指示回路用第１信号生成手段）、５４…第１カウンタ（第１更新手段、指示回路用第１更新手段）、５５…レジスタ（取得手段、指示回路用取得手段）、５６…第２カウンタ（第２更新手段、指示回路用第２更新手段）、６０…分周回路、６１…第３カウンタ、６２…分割器、６３…データセレクタ、６４…選択切替器、７０…外部発振回路（第２信号生成手段、第２発振回路）、Ｋ１…遊技可能状態信号、Ｋ２…遊技開始信号、Ｉ…指示回路（不正防止手段、第２の不正防止手段）、Ｒｅ…リセット信号（起動指示信号）、Ｒｅ１…再リセット信号（再起動指示信号）、Ｒｅ２…不正リセット信号（起動指示信号）、Ｓ…電源断信号（待機指示信号）、ＳＥ…入賞検知センサ（始動入賞手段）。

Claims (4)

1. 制御信号を出力する主制御基板と、前記主制御基板からの制御信号に基づき演出実行手段を制御する演出制御手段と、前記主制御基板と前記演出制御手段に電源電圧を供給する電源基板を備えた遊技機において、
   前記電源基板は、
   前記主制御基板と前記演出制御手段に供給する電源電圧を監視する電源断監視回路と、
   起動を指示する第１起動指示信号を出力することができる起動指示信号回路と、を備え、
   前記主制御基板は、
   前記演出制御手段に対して制御信号を出力可能に構成されており、始動入賞手段への遊技球の入賞を契機に記憶手段から取得した大当り判定用乱数の値を用いて大当りか否かを判定する大当り判定を行い、前記大当り判定の判定結果が肯定である場合に大当り遊技状態を付与する制御装置と、
   前記制御装置の起動を指示する第１起動指示信号を入力することができると共に、第２起動指示信号を前記制御装置に出力可能な入出力手段と、を備え、
   各起動指示信号は、その信号レベルとして第１状態及び第２状態を示す２値信号であり、
   前記制御装置は、入力した第２起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、
   前記電源断監視回路は、前記電源電圧が所定の電圧値以下となったと判定した場合、前記電源電圧が遮断されたことを指示する電源断信号を前記制御装置及び前記起動指示信号回路に出力するように構成され、
   前記起動指示信号回路は、前記電源断監視回路から電源断信号を入力した場合又は電源電圧の供給が開始された場合、第１状態の第１起動指示信号を前記入出力手段に出力するように構成され、
   前記入出力手段は、前記起動指示信号回路が出力可能な第１状態の第１起動指示信号を入力した場合、予め決められた規制時間、第１状態の第２起動指示信号を前記制御装置に出力してその動作を規制した後、第２状態の第２起動指示信号を前記制御装置に出力して起動させ、
   前記制御装置は、前記電源断監視回路が出力可能な前記電源断信号を入力した後、待機状態となり、
   前記入出力手段は、前記制御装置が前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から前記制御装置に第１状態の第２起動指示信号が入力されない場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを特徴とする遊技機。
2. 前記制御装置が、前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から前記制御装置に第１状態の第２起動指示信号が入力されない場合、第１状態の第１起動指示信号と同等の機能を有する第１状態の再起動指示信号を前記入出力手段に出力する再起動指示信号出力手段を備え、
   前記入出力手段は、前記再起動指示信号出力手段から出力された第１状態の再起動指示信号を入力した場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを特徴とする請求項１に記載の遊技機。
3. 前記制御装置は、前記待機状態となった後、予め決められた時間が経過しても前記入出力手段から第１状態の第２起動指示信号が入力されない場合、第１状態の第１起動指示信号と同等の機能を有する第１状態の再起動指示信号を前記入出力手段に出力するように構成され、
   前記入出力手段は、前記制御装置から出力された第１状態の再起動指示信号を入力した場合、第１状態の第２起動指示信号を前記制御装置に出力しつづけることにより、その動作を規制しつづけることを特徴とする請求項１に記載の遊技機。
4. 前記主制御基板に備えられている記憶手段に電源電圧を供給する専用電源と、
   前記主制御基板を構成する各種素子に電源電圧を供給する動作電源と、を備え、
   前記記憶手段は、電源電圧が供給されている間、前記大当り判定用乱数の値を記憶しているように構成され、
   前記動作電源は、前記専用電源とは別に前記記憶手段にも電源電圧を供給するように構成されていることを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。

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