JP3112223U - 弾球遊技機 - Google Patents

Abstract

【課題】ノイズや不正行為による賞球制御基板のデータクリアを防止する。
【解決手段】賞球制御基板は、電源基板の電源スイッチをオンすることによるリセットから予め定められた設定時間Ｔ１内に、データクリアコマンドを入力した場合には記憶保持手段により記憶されたデータをクリアし、予め定められた設定時間Ｔ１経過後にデータクリアコマンドを入力してもデータをクリアすることを禁止する。電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ２経過後から設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合のみバックアップＲＡＭ６９に記憶保持により記憶されたデータをクリアする。
【選択図】図２２

Description

本考案は弾球遊技機に関し、特に賞球制御基板の電源投入時の賞球に係るデータのクリアに関する。

近年の弾球遊技機は、停電時にも遊技状態及び賞球データ等の遊技データを記憶保持し、停電復帰後には停電発生時のゲームから再開することが行われている。停電時に記憶保持された遊技データは、製造メーカから出荷時やパチンコホールでの営業開始時にはクリアする必要が生じる場合もあり、遊技データをクリアするデータクリアスイッチも備えられている。

この遊技データは、パチンコ店の営業中はクリアされるべきデータではなく、また誤操作によりクリアされるべきデータでもない。
このための発明が種々が為されている。例えば、特許文献１と特許文献２に開示される発明では、電源基板にクリアスイッチが設けられているが、遊技データをクリアするという観点にたてば、遊技制御基板にデータクリアスイッチを設けるのが好適である。また、電源基板からのノイズや不正防止の観点からも遊技制御基板にデータクリアスイッチを設けるのが好適である。遊技制御基板にデータクリアスイッチを設けた発明は、特許文献１に開示されている（同文献１の図１４、図２３、図１９）

ここで、遊技データは１回の操作で遊技制御基板及び賞球制御基板に記憶保持されたデータをクリアするほうが操作性の面で好適である（同文献１の図１４、図２３（ａ）及び（ｂ））。

電源投入時に遊技制御基板のデータクリアスイッチを押下し、遊技制御基板及び賞球制御基板に記憶保持されたデータを共にクリアする場合には、データクリアスイッチが押下されると遊技制御基板から賞球制御基板にデータクリアコマンドを出力する必要がある（同文献１の図２３（ａ））。

一方、データクリアスイッチと、電源スイッチの誤操作防止の観点から、特許文献２に開示される発明がなされている。即ち、この発明は、弾球遊技機において、制御基板のＲＡＭをクリアするＲＡＭクリアスイッチの誤操作による不用意なＲＡＭクリアを防止するため、クリア許容スイッチ６７１と、クリア許容スイッチ６７１のオンに応じて出力され、当該出力時期に予めＲＡＭクリアスイッチ６６６がオン状態のときＲＡＭをクリアすることを許容するクリア許容信号を一時的に出力するクリア許容信号出力手段６７４とを備えることで、ＲＡＭクリアスイッチ６６１が有効に働く時期がクリア許容スイッチ６７１をオンする際に制限するものである。
特開２００１−２３２００２号公報 特開２００１−３４６９４５号公報

ここで、特許文献２に開示される考案を利用して、遊技制御基板のデータクリアスイッチを押下した状態で電源基板の電源スイッチをオンさせることによりデータをクリアする構成が望まれる。しかしながら、こうした構成を採用したとしても、ノイズや不正行為により賞球制御基板にデータクリアコマンドに対応したデータが入力されれば、賞球制御基板に記憶保持されたデータがクリアされてしまう可能性が残り不都合である。また、特許文献１、２では、１つの基板からデータクリアコマンドとリセットコマンドを入力する構成であるので、不正がされ易いおそれがある。

請求項１記載の弾球遊技機では、図１を参照すると、遊技の進行を司り、電源投入時にＲＯＭに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた遊技制御基板と、遊技者に賞球を払い出す賞球制御基板と、前記遊技御基板及び賞球制御基板に電源を供給するＣＰＵを搭載しない電源基板と、前記遊技制御基板及び賞球制御基板に記憶されるデータを停電時に記憶保持する記憶保持手段と、該記憶保持手段により記憶保持されるデータをクリアするためのクリアスイッチと、を備え、前記電源基板に設けられた電源スイッチをオンするときに、前記クリアスイッチがオン状態であれば前記記憶保持されたデータをクリアする弾球遊技機において、前記クリアスイッチを前記遊技制御基板に設け、前記遊技制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされる場合に前記クリアスイッチがオン状態であれば前記セキュリティチェック手段によるチェック後に前記記憶保持により記憶保持されたデータをクリアすると共に、前記賞球制御基板に記憶保持されたデータをクリアするためのデータクリアコマンドを出力し、前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ１内に、前記データクリアコマンドを入力した場合には前記記憶保持手段により記憶されたデータをクリアし、前記予め定められた設定時間Ｔ１経過後に前記データクリアコマンドが出力されてもクリアすることを禁止する、よう構成したことを特徴とする（図２２参照）。

請求項２記載の弾球遊技機では、請求項１に記載の弾球遊技機において、前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによるリセットから予め定められた設定時間Ｔ２経過後、前記設定時間Ｔ１が経過するまでの間に、前記データクリアコマンドを入力した場合には前記記憶保持手段により記憶されたデータをクリアし、前記設定時間Ｔ２を経過しない間に前記データクリアコマンドが出力されてもクリアすることを禁止する、よう構成したことを特徴とする（図２２参照）。ここで、設定時間Ｔ２が経過しない間にデータクリアコマンドが出力されてもクリアすることを禁止するとは、賞球制御基板がデータクリアコマンドを入力してもクリアすることを禁止することは言うに及ばず、設定時間Ｔ２が経過する迄は入力できない、又は入力しない状態とすることも含む。

請求項３記載の弾球遊技機では、請求項２に記載の弾球遊技機において、前記設定時間Ｔ２を、前記セキュリティチェック手段によるチェック時間に対応させたことを特徴とする。

請求項２及び３において、設定時間Ｔ２以内に賞球制御基板がセキュリティチェックを終了する構成を付加しても何ら問題ない。

請求項４記載の弾球遊技機では、遊技の進行を司り、電源投入時にROMに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた遊技制御基板と、遊技者に賞球を払い出し、電源投入時にＲＯＭに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた賞球制御基板と、前記遊技制御基板及び賞球制御基板に電源を供給する電源基板と、前記遊技制御基板及び賞球制御基板に記憶されるデータを停電時に記憶保持する記憶保持手段と、該記憶保持手段により記憶保持されるデータをクリアするためのクリアスイッチと、を備え、前記電源基板に設けられた電源スイッチをオンするときに、前記クリアスイッチがオン状態であれば前記記憶保持されたデータをクリアする弾球遊技機において、前記クリアスイッチを前記遊技制御基板に設け、電源投入時に行われる前記遊技制御基板のセキュリティチェック手段によるチェックが前記前記賞球制御基板のセキュリティチェック手段によるチェックより早く終了するよう構成し、前記遊技制御基板は、前記セキュリティチェック手段によるチェック終了後に前記クリアスイッチがオン状態であれば、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ３が経過するまで待機した後に前記記憶保持手段により記憶保持されたデータをクリアすると共に、前記賞球制御基板に記憶保持されたデータをクリアするためのデータクリアコマンドを出力し、前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ３を経過するまで待機した後から予め定められた設定時間Ｔ１迄に、前記データクリアコマンドを入力した場合には、前記記憶保持手段により記憶されたデータをクリアし、前記設定時間Ｔ３が経過する迄、及び、前記予め定められた設定時間Ｔ１経過後は、前記データクリアコマンドが出力されても前記記憶保持手段により記憶保持されたデータをクリアすることを禁止する、よう構成したことを特徴とする（図１、図２６参照）。

請求項４において、設定時間Ｔ３以内に、賞球制御基板のセキュリティチェック手段によるチェック時間Ｔｅを設定することが好ましい。例えば、設定時間Ｔ３をチェック時間Ｔｅと同じ時間に設定する、或いは、所定時間を加えた時間に設定することが挙げられる。

尚、賞球制御基板は、セキュリティチェックを行っても良いし、行わない構成でも良い。但し、賞球制御基板も電源投入時にセキュリティチェックを行う構成では、設定時間Ｔ２が経過する以前にセキュリティチェックを終了させる構成とすることが好ましい。

請求項１の弾球遊技機によれば、賞球制御基板は、電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ１内に、データクリアコマンドを入力した場合には記憶保持手段により記憶されたデータをクリアし、予め定められた設定時間Ｔ１経過後に前記データクリアコマンドを入力してもクリアすることを禁止するので、設定時間Ｔ１経過後には記憶保持されたデータはクリアされることなく好適に保護される。しかも、設定時間Ｔ１は、電源基板の電源スイッチをオンすることによるリセット時に基づき計測され、データクリアコマンドは遊技技制御基板から入力する構成なので、換言すれば異なる基板からの信号によりデータクリアコマンドの有効無効を判断するのでノイズや不正防止の対策に効果を発揮する。
また、電源基板はＣＰＵを搭載しないので、電源基板からの不正防止対策に効果的である。何故ならば、電源基板にＣＰＵを搭載しないので、電源基板を介しての不正行為は発覚し易いからである。
さらに、別々の基板からデータクリアコマンドとリセットコマンドを入力する構成であるので、不正がされ難い。

請求項２の弾球遊技機によれば、賞球制御基板は、電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ２経過後から設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合のみ記憶保持手段により記憶されたデータをクリアする構成なので、ノイズや不正防止対策の効果が一層顕著である。即ち、電源投入直後などに不正行為により賞球制御基板にデータクリアコマンドを入力させても、賞球制御基板は記憶保持されたデータをクリアしないので、記憶保持されたデータは好適に保護される。

請求項３の弾球遊技機によれば、設定時間Ｔ２を、遊技制御基板のセキュリティチェック手段によるチェック時間Ｔｄに対応させたので、請求項２に記載の効果が一層顕著である。即ち、遊技制御基板がセキュリティチェックを行っている間は、遊技制御基板からデータクリアコマンドが送信されることはないので、この期間に入力されたデータクリアコマンドは正規のデータでないと判断することができるからである。

請求項４の弾球遊技機によれば、請求項１〜２と同様の効果を奏する弾球遊技機を提供できる上に、遊技制御基板において設定時間Ｔ３経過後までデータクリアを待機するので、一層効果がある。さらに遊技制御基板のセキュリティチェック手段によるセキュリティチェックを賞球制御基板のセキュリティチェック手段によるセキュリティチェックより早く終了させることができるので、性能のよいＣＰＵ、例えばクロック時間の短いものを搭載した遊技制御基板を採用した弾球遊技機にも適用することができる。

以下に、本考案の好適な実施形態１を図面に基づいて説明する。
図２に示すように、本実施形態１のパチンコ機１０は、大きくは長方形の外枠１１と前面枠１２とからなり、外枠１１の左隣に公知のカードリーダ（プリペイドカードユニット）１３が設けられている。前面枠１２は、左端上下のヒンジ１４により外枠１１に対し回動可能に取り付けられている。
前面枠１２の下方には上皿１５が設けられ、この上皿１５に貸出釦１６、精算釦１７及び残高表示部１８が設けられている。カードリーダ１３のカード口１９にプリペイドカードを挿入すると、記憶された残高が残高表示部１８に表示され、貸出釦１６を押下すると遊技球の貸出しが実行され上皿１５の払い出し口より遊技球が排出される。

前面枠１２には、窓状の金枠２０が前面枠１２に対して解放可能に取り付けられている。この金枠２０には板ガラス２１が二重にはめ込まれている。板ガラス２１の奥には遊技盤２２が収納されている。
上皿１５の前面枠１２下部には、下皿２３が設けられ、下皿２３の右側には発射ハンドル２４が取り付けられている。この発射ハンドル２４の外周には、図示しない回動リングが擁され、時計方向に回動すれば遊技球を遊技盤２２上に発射することができる。
上皿１５と下皿２３とは連結されていて、上皿１５が遊技球で満杯状態になれば下皿２３に遊技球を誘導するよう構成されている。

図３はパチンコ機１０の裏面図である。図示するように、前述した遊技盤２２を脱着可能に取り付ける機構盤２６が前述した外枠１１に収納されている。この機構盤２６には、上方から、球タンク２７，誘導樋２８及び賞球払出装置２９が設けられている。この構成により、遊技盤２２上の入賞口に遊技球の入賞があれば球タンク２７から誘導樋２８を介して所定個数の遊技球を賞球払出装置２９により前述した上皿１５に排出することができる。
また、機構盤２６には遊技制御基板３０及び賞球制御基板３１が脱着可能に、遊技盤２２には特別図柄表示装置３２が、前面枠左下部には発射制御基板３３が、特別図柄表示装置３２の左側に外部接続端子基板５０が、各々取り付けられている。

次に図４を用いて遊技盤２２について説明する。
図４に示すように遊技盤２２には、中央に特別図柄表示装置３２を構成するＬＣＤパネルユニット（以下、「ＬＣＤ」という。）３２ａ、その下部に第１種始動口としての普通電動役物３６、ＬＣＤ３２ａ上部の普通図柄表示装置３７、普通図柄表示装置３７に表示される図柄の変動開始に用いられるＬＣＤ３２ａの左右の普通図柄作動ゲート３８及び３９、普通電動役物３６下部の大入賞口４０、盤面最下部のアウト口４１、その他の各種入賞口、風車及び図示しない遊技釘等が備えられている。
この構成により、前述した発射ハンドル２４を回動すれば発射制御基板３３により駆動される発射モータ３３ａが駆動されて上皿１５上の遊技球がガイドレールを介して遊技盤２２上に発射される。発射された遊技球が各入賞口に入賞すれば遊技球は盤面裏面にセーフ球として取り込まれ、入賞しなければアウト口４１を介してアウト球として同様に盤面裏面に取り込まれる。

続いて前述したパチンコ機１０の電気的構成を図５のブロック図を用いて説明する。
パチンコ機１０の電気回路は、図示するように、前述した遊技制御基板３０、賞球制御基板３１、特別図柄表示装置３２、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等から構成されている。尚、この回路図には、信号の受け渡しを行うために所謂中継基板等は記載していない。

遊技制御基板３０は、遊技制御プログラムを記憶したＲＯＭ及び演算等の作業領域として働くＲＡＭ６８，６９を内蔵した８ビットワンチップマイコンを中心とした論理演算回路として構成され、この他各基板又は各種スイッチ類及び各種アクチェータ類との入出力を行うための外部入出力回路も設けられている。
遊技制御基板３０の入力側には、第１種始動口スイッチ３６ａ、普通図柄作動スイッチ３８ａ及び３９ａ、役物連続作動スイッチ（以下、単に「Ｖスイッチ」と呼ぶ）４０ａ、カウントスイッチ４０ｂ、満タンスイッチ４３、補給スイッチ４４、複数のその他入賞口スイッチ４５、玉抜スイッチ４６等が接続されている。また、出力側には、大入賞口ソレノイド４０ｃ、Ｖソレノイド４０ｂ、普通役物ソレノイド３６ｂ及び外部接続端子基板５０等が接続されている。

第１種始動スイッチ３６ａは前述した遊技盤２２上の普通電動役物３６内、普通図柄作動スイッチ３８ａ及び３９ａは各々普通図柄作動ゲート３８及び３９内、Ｖスイッチ４０ａは大入賞口４０内の特定領域内、同じくカウントスイッチ４０ｂは大入賞口４０内、満タンスイッチ４３は下皿１６内、補給スイッチ４４は球タンク２７内、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口、玉抜スイッチ４６は賞球払出装置２９の近傍に各々取り付けられている。ここで、Ｖスイッチ４０ａは大入賞口４０内に入賞した遊技球が特別装置作動領域（以下、「特別領域」という。）を通過したことを、カウントスイッチ４０ｂは大入賞口４０内に入賞する全ての遊技球を、満タンスイッチ４３は下皿１６内に遊技球が満タン状態になったことを、補給スイッチ４４は球タンク２７内に遊技球が存在することを、その他入賞口スイッチ４５は普通電動役物３６及び大入賞口４０以外の盤面上の各々の入賞口に遊技球が入賞したことを、玉抜スイッチ４６は玉抜操作ボタンが押下されたことを各々検出するものである。
また、出力側に接続された大入賞口ソレノイド４０ｃは大入賞口４０、Ｖソレノイドは大入賞口４０内の特別領域、普通役物ソレノイド３６ｂは普通電動役物３６の開閉に各々使用されるものである。

特別図柄表示装置３２は、前述したＬＣＤ３２ａと、このＬＣＤ３２ａを駆動制御する図柄表示装置制御基板（以下、単に「図柄制御基板」（「画像制御基板」ともいう。）という。）３２ｂ及びバックライト及びインバータ基板等の付属ユニットから構成されている。図柄制御基板３２ｂは、前述した遊技制御基板３０と同様８ビットワンチップマイコンを中心とした論理演算回路として構成されている。

賞球制御基板３１は、遊技制御基板３０と同様マイクロコンピュータを用いた論理演算回路として構成され、その入力回路には賞球払出スイッチ３１ａ及び貸玉払出スイッチ３１ｂが接続され、出力回路には玉切モータ３１ｃ及び玉貸モータ３１ｄが接続されている。また、賞球制御基板３１には、前述したカードリーダ１３が双方向に接続され、カードリーダ１３にはＣＲ精算表示基板４７が接続されている。賞球払出スイッチ３１ａは、遊技制御基板３０にも接続されている。
玉切モータ３１ｃ及び玉貸モータ３１ｄは、前述した賞球払出装置２９に設けられ、誘導樋２８から供給される遊技球を下方に所定個数流下させるものである。玉切モータ３１ｃから払い出される遊技球は賞球払出スイッチ３１ａにより検出され、玉貸モータ３１ｄから払い出される遊技球は貸玉払出スイッチ３１ｂにより検出される。
ＣＲ精算表示基板４７は、前述した上皿１５の貸出釦１６、精算釦１７及び残高表示部１８等から構成されている。尚、ＣＲ精算表示基板４７を賞球制御基板３１に直接に接続する構成としても良い。

前記構成により遊技制御基板３０から賞球払い出し指令のデータが送信されると、このデータを受信した賞球制御基板３１は、未払の賞球データに送信されたデータが示す賞球個数を加算して新たな賞球データとして記憶し、所定個数の遊技球を賞球として払い出した後に賞球払出スイッチ３１ａにより検出された遊技球を記憶した賞球データから減算処理を実行して新たな賞球データとし、この賞球データの値が零になるまで払い出し処理を実行する。
一方、ＣＲ精算表示基板４７の貸出釦１６を押下すると、１００円の場合はカードリーダ１３から賞球制御基板３１に１パルスの信号が送信され、５００円の場合には５パルスの信号が送信される。賞球制御基板３１は、１パルスの信号に対して２５個の遊技球が貸玉払出スイッチ３１ｂにより検出されるまで玉貸モータ３１ｄを駆動制御して貸し玉を払い出す処理を実行する。

発射制御基板３３は、遊技者が操作する発射ハンドル２４の回動量に応じて発射モータ３３ａを駆動制御するものであり、その他遊技者が発射停止スイッチ２４ｂを押下したとき発射を停止させたり、発射ハンドル２４に内蔵された前記タッチスッチ２４ａがオン状態のときタッチランプ４８を点灯させるものである。
タッチスイッチ２４ａは発射ハンドル２４に内蔵され遊技者が発射ハンドル２４に触れていることを検出する。

ランプ制御基板３４は主としてトランジスタ等の駆動素子から構成されており、遊技制御基板３０からの指令を受けて普通図柄表示装置３７、大当たりランプやエラーランプ等のランプ類及びＬＥＤ等の各種ランプ類を点灯表示させるものである。

音制御基板３５は音源ＩＣ及びアンプ等から構成されており、遊技制御基板３０の指令を受けてスピーカ４９を駆動制御するものである。

前述した特別図柄表示装置３２、賞球制御基板３１、発射制御基板３３、ランプ制御基板３４及び音制御基板３５への送信は、遊技制御基板３０からのみ送信することができるよう一方向通信の回路として構成されている。この一方向通信の回路は、インバータ回路又はラッチ回路を用いて具現化することができる。一方向通信の回路に代えて、双方向通信の回路としてもよい。

前記遊技制御基板３０、賞球制御基板３１、図柄制御基板３２ｂ、発射制御基板３３、ランプ制御基板３４及び音制御基板３５等へは、図６に示すように、電源基板５１から各種電源が供給されている。
電源基板５１は、２４Ｖ交流電源からＤＣ３２Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ、更にコンデンサによりＤＣ５Ｖのバックアップ電源を生成し、各制御基に必要な電源を供給するよう構成されている。
ＤＣ５Ｖのバックアップ電源は、遊技制御基板３０と賞球制御基板３１に供給されている。

図７に示す通り、電源基板５１と、遊技制御基板３０、賞球払出制御基板３１を含む遊技機各部との間の給電および信号系を示す。各パチンコ遊技機１０の電源基板５１は、パチンコ店側に設けられたＡＣ２４Ｖ電源を電源スイッチ５２を介して電源生成回路５３が受けており、電源生成回路５３が、図示の遊技制御基板３０、賞球払出制御基板３１を含む遊技機各部に給電する。電源スイッチ５２はオンまたはオフの操作をするとその状態を保持するタイプが用いられる。

電源生成回路５３における全波２４Ｖ出力は電源電圧監視回路５４に入力し、電源電圧監視回路５４による全波２４Ｖ出力の有無の検出結果に基づいてリセット信号発生回路５５がリセット信号を出力もしくは解除する。すなわち、電源電圧監視回路５４は所定の基準電圧以上の非出力状態が所定の時間、維持すれば全波２４Ｖ出力停止と判断し、リセット信号発生回路５５は全波２４Ｖ出力停止との判断に応じてリセット信号を出力する。一方、全波２４Ｖ出力が開始されるとリセット信号は解除される。ここで、リセット信号の出力とはロウレベルの信号を出力することであり、解除とはロウレベルからハイレベルに変化することをいう。なお、リセット信号の解除は、全波２４Ｖ出力の検出時点から遅延時間Ｔaの後になされる（図１３参照）。

リセット信号発生回路５５の出力は遊技制御基板３０、賞球払出制御基板３１それぞれの遅延回路５６，５７を介して各制御基板３０、３１のＣＰＵ６０、６１のリセット端子に出力される。遊技制御基板３０の遅延回路５６ではリセット信号の解除に所定の遅延時間Ｔcが与えられ、賞球払出制御基板３１の遅延回路５７ではリセット信号の解除に所定の遅延時間Ｔbが与えられる（図１３参照）。図８に示す通り、図柄制御基板３２ｂのＣＰＵについても同様である。

電源電圧監視回路５４の出力と接続する入力を備える停電信号発生回路６４が設けてあり、停電等の電源遮断時に停電信号を各制御基板ＣＰＵ６０、６１のＮＭＩ端子に出力するようになっている。停電信号は電源遮断に伴ってハイレベルからロウレベルに変化する信号であり、リセット信号が出力するに先立って出力するように出力タイミングが設定されている。

また、電源基板５１は、コンデンサを含み構成されたバックアップ電源生成回路６５によりＤＣ５Ｖのバックアップ電源（ＶＢＢ）を生成する構成となっており、バックアップ電源（ＶＢＢ）出力は各制御基板ＣＰＵ６０、６１のバックアップ端子（ＶＢＢ）に出力され、停電時には後述するように各制御基板３０、３１のバッテリバックアップＲＡＭ６８，６９の記憶内容をそれぞれ保持する。

遊技制御基板３０は、ＲＡＭクリアスイッチ６６を備えている。ＲＡＭクリアスイッチ６６は制御基板ＣＰＵ６０、６１のバッテリバックアップＲＡＭ６８，６９に記憶されている内容をクリアするために設けられる。ＲＡＭクリアスイッチ６６の出力信号はＲＡＭクリア信号発生回路６７に入力される。またリセット信号発生回路５５のリセット出力は、ＲＡＭクリア信号発生回路６７に入力される。

ＲＡＭクリアスイッチ６６には押下時のみオンする押し釦タイプのものが用いられ、上記リセット信号の立ち上がり時にＲＡＭクリアスイッチ６６がオンであれば、遊技制御基板３０に設けたＲＡＭクリア信号発生回路６７が、ハイレベルの信号であるＲＡＭクリア信号を遊技制御基板３０、賞球制御基板３１それぞれの入力ポート７１、７２に一定時間Ｔgの間、出力する（図１３参照）。すなわち、ＲＡＭクリア信号はリセット信号が解除される電源投入時のみ出力される。ここで電源スイッチ５２のオンからリセット信号立ち上がりまでの遅延時間Ｔaは例えば１００ｍｓに設定され、ＲＡＭクリア信号を発生させるにはＲＡＭクリアスイッチ６６を押下しながら電源スイッチ５２をオンすることになる。なお、各制御基板ＣＰＵ６０、６１は入力ポート７１、７２におけるＲＡＭクリア信号の有無をデータバスを介して監視する。

次に、図８に示すように、電源基板５１の電源電圧監視回路５４には、リセット１回路７４及びリセット２回路７５、バックアップ１電圧監視回路７６およびバックアップ２電圧監視回路７７が備えられている。
リセット１回路７４は、遊技制御基板３０のＣＰＵ６０のリセット端子ＲＥＳに接続されている。
リセット２回路７５は、賞球制御基板３１のＣＰＵ６１のリセット端子ＲＥＳ、図柄制御基板３２ｂのＣＰＵ６２のリセット端子ＲＥＳ等に接続されている。
バックアップ１電圧監視回路７６は、遊技制御基板３０のＣＰＵ６０の強制割り込み端子ＮＭＩに接続されている。
バックアップ２電圧監視回路７７は、賞球制御基板３１のＣＰＵ６１の強制割り込み端子ＮＭＩに接続されている。
尚、前述したように、５Ｖバックアップ電源は、遊技制御基板３０のＣＰＵ６０のバックアップ端子ＶＢＢ、及び賞球制御基板３１のＣＰＵ６１のバックアップ端子ＶＢＢに接続されている。

リセット１回路７４は、図９に示すように、電圧監視ＩＣ１１、抵抗器Ｒ１７、Ｒ１８及びＲ１９、バイバスコンデンサＣ１０等から構成されている。電圧監視ＩＣ１１の入力端子であるＶＳＢ端子には、抵抗器Ｒ１７とＲ１８とで分圧したＤＣ１２Ｖの電源が供給され、出力端子であるＲＥＳＥＴ端子は、抵抗器Ｒ１９でＤＣ５Ｖにプルアップされている。
前記構成により電圧監視ＩＣ１１の出力端子であるＲＥＳＥＴ端子は、ＤＣ１２Ｖ電源の電圧が９．３９〜１０．２１Ｖ以下に低下すると、出力するリセット信号１を、ハイレベルからロウレベルに変化させる。

リセット２回路７５は、図１０に示すように、電圧監視ＩＣ８、抵抗器Ｒ３８、Ｒ３９及び４０、バイパスコンデンサＣ２２及びＣ２３等から構成されている。電圧監視ＩＣ８の入力端子であるＶＳ端子には、抵抗器Ｒ３９とＲ４０とで分圧したＤＣ１２Ｖの電源が供給され、出力端子であるＲＥＳＥＴ端子は、抵抗器Ｒ３８でＤＣ５Ｖにプルアップされている。
前記構成により電圧監視ＩＣ８の出力端子であるＲＥＳＥＴ端子は、ＤＣ１２Ｖ電源の電圧が７．２０〜７．７５Ｖ以下に低下すると、出力するリセット信号２を、ハイレベルからロウレベルに変化させる。

バックアップ１電圧監視回路７６は、図１１に示すように、コンパレータＩＣ１Ａ、抵抗器Ｒ４１〜４５等から構成されている。コンパレータＩＣ１Ａのマイナス入力端子には、抵抗器Ｒ４３とＲ４４とで分圧したＤＣ５Ｖの電源が供給され、プラス入力端子には、抵抗器Ｒ４１とＲ４２とで分圧したＤＣ１２Ｖの電源が供給され、出力端子は抵抗器Ｒ４５でＤＣ５Ｖにプルアップされている。
前記構成によりコンパレータＩＣ１Ａの出力端子は、ＤＣ１２Ｖ電源の電圧が１０．２５〜１０．７０Ｖ以下に低下すると、出力するバックアップ信号１を、ハイレベルからロウレベルに変化させる。

バックアップ２電圧監視回路７７は、図１２に示すように、コンパレータＩＣ２Ａ、抵抗器Ｒ５１〜Ｒ５５等から構成されている。コンパレータＩＣ２Ａのマイナス入力端子には、抵抗器Ｒ５３とＲ５４とで分圧したＤＣ５Ｖの電源が供給され、プラス入力端子には、抵抗器Ｒ５１とＲ５２とで分圧したＤＣ１２Ｖの電源が供給され、出力端子は抵抗器Ｒ５５でＤＣ５Ｖにプルアップされている。
前記構成によりコンパレータＩＣ２Ａの出力端子は、ＤＣ１２Ｖ電源の電圧が８．００〜９．２３Ｖ以下に低下すると、出力するバックアップ信号２を、ハイレベルからロウレベルに変化させる。

本パチンコ遊技機１０の電源投入時の処理の流れについて図１３を参照して説明する。ＲＡＭクリアスイッチ６６を押下しながら電源スイッチ５２をオンし電源基板５１から給電を開始した時の電源基板５１、遊技制御基板３０および賞球制御基板３１各部の作動状態を示す。

電源スイッチ５２のオンから時間Ｔa経過後にリセット信号が解除され、このリセット信号解除が遊技制御基板ＣＰＵ６０においては時間Ｔc経過後に、賞球制御基板ＣＰＵ６１においては時間Ｔb経過後に有効になると、有効になった時点から各制御基板ＣＰＵ６０、６１がセキュリティチェックを開始する。ここで、遊技制御基板ＣＰＵ６０の遅延時間Ｔcが賞球制御基板ＣＰＵ６１の遅延時間Ｔbよりも長く設定されている。セキュリティチェック時間Ｔｄ,ＴｅはＣＰＵの種類、システムクロック周波数等にもよるが、本具体例において遊技制御基板ＣＰＵ６０、賞球制御基板ＣＰＵ６１両方に使用したLE2080A-PA（システムクロック周波数６ＭＨｚ）では、それぞれ、４３９ｍｓ、２００ｍｓとした。Ｔｄ，Ｔｅは同一値（例えば、１８５ｍｓ）でもよい。なお、セキュリティチェックとは、周知のごとくワンチップマイコンである各ＣＰＵ６０、６１等が遊技の進行内容を書き込んだＲＯＭの内容が正規の内容であるか否かをチェックすることである。

遊技制御基板ＣＰＵ６０のセキュリティチェック時間Ｔdが賞球制御基板ＣＰＵ６１のセキュリティチェック時間Ｔｅと同等以上で、かつ、遊技制御基板ＣＰＵ６０のセキュリティチェック開始時期が賞球制御基板ＣＰＵ６１のセキュリティチェック開始時期よりも遅く実行されるようになっていれば（Ｔb＜Ｔc）、遊技制御基板ＣＰＵ６０のセキュリティチェック完了時には賞球制御基板ＣＰＵ６１はセキュリティチェックが完了し、遊技制御基板ＣＰＵ６０がＲＯＭに書き込まれたプログラムにしたがって遊技の制御を開始する時には、賞球制御基板ＣＰＵ６１は既に遊技の制御を実行している。この結果、電源投入後、遊技制御基板ＣＰＵ６０が直ちに賞球制御基板ＣＰＵ６１にデータを送信しても、賞球制御基板ＣＰＵ６１はセキュリティチェックを終え自身の制御を実行しているので確実にデータを受信することができる。なお、遊技制御基板ＣＰＵ６０のセキュリティチェック時間Ｔdが賞球制御基板ＣＰＵ６１のセキュリティチェック時間Ｔｅと同一或いは短くてしてもよい。

一方、ＲＡＭクリアスイッチ６６を押しながら電源スイッチ５２をオンしているので、遊技制御基板３０からは、リセット信号が立ち上がった時点からＲＡＭクリア信号が時間Ｔgの間、各基板６０，６１の入力ポート７１，７２に出力されることになる。ここで、ＲＡＭクリア信号の出力時間Ｔgを、セキュリティチェックの遅く完了する遊技制御基板ＣＰＵ６０についてのリセット信号解除からセキュリティチェック完了までの時間（リセット信号遅延時間Ｔc＋セキュリティチェック時間Ｔd）を考慮して、賞球制御基板ＣＰＵ６１がセキュリティチェック完了後にＲＡＭクリア信号を確実に受信できるようにする。

パチンコ機１０に電源が投入されたときの遊技制御基板３０と、遊技制御基板３０以外のサブ制御基板である、賞球制御基板３１及び図柄制御基板３２ｂ等との各々のＣＰＵの動作又は制御動作の立ち上がり状態を、図１４に示すタイミングチャートに従って説明する。
パチンコ機１０に電源が投入されると、電源基板５１によりＤＣ３２Ｖ、ＤＣ１２Ｖ、バッテリバックアップ電源（ＶＢＢ）であるＤＣ５Ｖが生成される。この生成された各電源は各制御基板に供給されるが、リセット１回路７４及びリセット２回路７５の働きにより賞球制御基板３１等の各サブ制御基板及び遊技制御基板３０は次のように動作の立ち上げ処理を行う。

図１４に示すように、電源基板５１に電源が投入されると（ポイントＰ１）、ＤＣ１２Ｖ電源の電圧は放物線を描いて漸次０Ｖから１２Ｖに立ち上がる。この漸次立ち上がるＤＣ１２Ｖ電源の電圧が、基準値ＬＶ２（本具体例では、７．２０〜７．７５Ｖ）になるとリセット２回路６０の出力信号であるリセット信号２がロウレベルからハイレベルとなる。これにより、サブ制御基板の各ＣＰＵのリセットが解除され、賞球制御基板３１のＣＰＵ６１がセキュリティチェック動作を開始する（ポイントＰ２）。このとき、本具体例では、賞球制御基板３１を除く図柄制御基板３２ｂ等の各サブ制御基板は、セキュリティチェック動作は実行せずに本来の制御を実行するよう構成されている。
ＤＣ１２Ｖの電源電圧が基準値ＬＶ２のときには、リセット１回路７４の出力信号であるリセット信号１は、まだロウレベルの状態を維持している。従って、遊技制御基板３０のＣＰＵ６０は、まだ立ち上がっていない。

ＤＣ１２Ｖの電源電圧が基準値ＬＶ２から基準値ＬＶ１（本具体例では、９．３９〜１０．２１Ｖ）に上昇すると、リセット１回路７４のリセット信号１は、ロウレベルからハイレベルとなる。これにより、遊技制御基板３０のＣＰＵ６０のリセットが解除され、ＣＰＵ６０がセキュリティチェック動作を開始する（ポイントＰ３）。
遊技制御基板３０のＣＰＵ６０のセキュリティチェック設定時間Ｔｄは、賞球制御基板３１のＣＰＵ６１のセキュリティチェック設定時間Ｔｅと同等かそれ以上長くなるように設計されている。
尚、セキュリティチェックとは、周知の如く、ワンチップマイコンであるＣＰＵ６３及び６４が遊技の進行内容を書き込んだＲＯＭの内容が正規の内容であるか否かをチェックする機能のことである。

遊技制御基板３０のセキュリティチェック設定時間Ｔｄが賞球制御基板３１のセキュリティチェック設定時間Ｔｅ以上であり、且つ遊技制御基板３０のＣＰＵ６０のリセット解除時点が各サブ制御基板のＣＰＵのリセット解除時点より遅い。これにより、遊技制御基板３０のＣＰＵ６０がＲＯＭに書き込まれたプログラムに従って遊技の制御を実行開始するときには、各サブ制御基板は既に遊技の制御を実行している。この結果、電源投入後直ちに、遊技制御基板３０のＣＰＵ６０が各サブ制御基板にデータを送信しても、各サブ制御基板は本来の制御を実行しているので確実にデータを受信することができる。
尚、本具体例では、セキュリティチェック設定時間Ｔｄは約４３９msであり、遊技制御基板３０のＣＰＵ６０が電源の投入から遊技の制御を実行するまでの時間は、約５２９ms〜５４９msである。また、セキュリティチェック設定時間Ｔｅは約２００msであり、サブ制御基板の１つである賞球制御基板３１のＣＰＵ６１が電源の投入から遊技の制御を実行するまでの時間は、約２０２ms〜２０３msである。

なお、パチンコ遊技機１０への電源投入が遮断されるときの動作については、説明は省略する。これについては特許第３４４４４８５号の段落第００４１〜００４４及び図１２、図１３を参照されたい。バックアップＲＡＭ６８，６９に記憶されるデータは電源遮断時の賞球払い出し状態及び／又は玉貸しの貸し出し状態を示すデータである（以下、単にデータという）。なお、ステップを単にＳと略記する。

図１５に主制御基板ＣＰＵ６０の電源投入時処理のフローチャートを示す。セキュリティチェックが完了しバッテリバックアップＲＡＭ６８へのアクセスが許可されると（Ｓ１０１）、ＲＡＭクリア信号がオンか否か（Ｓ１０２）、バックアップフラグ（非停電復旧時又は停電復旧時かのいずれかを「０」「１」で示す）がオンか否か（Ｓ１０３）に基づいてパチンコ遊技機１０を初期状態から起動する（Ｓ１０４〜Ｓ１０９）か、パチンコ遊技機１０を電源遮断前の状態から起動する（Ｓ１１０〜Ｓ１１１）かを判断する。

Ｓ１０２が肯定判断された場合、Ｓ１０３が否定判断された場合には、スタックの設定処理（Ｓ１０４）、ＲＡＭ６８の作業領域のクリア処理（Ｓ１０５）を実行し、作業領域を初期化する（Ｓ１０６）。次いで、特別図柄表示装置３２へ、初期画面を表示する旨のコマンドデータを送信し（Ｓ１０７）、ランプ制御基板３４へ、初期装飾を表示すべき旨のコマンドデータを送信する（Ｓ１０８）。以降、通常時の処理となる（Ｓ１０９）。

Ｓ１０３が否定判断された場合には、電源遮断前の記憶内容をＲＡＭ６８が保持しているということであり、電源復帰時処理が実行され（Ｓ１１０）、バックアップされたパチンコ遊技機１０の状態を示す情報に基づいて停電発生により中断された遊技進行プログラムが再開される（Ｓ１１１）。電源復帰時処理では各サブ制御基板３１〜３５に停電から復旧したことを報知するコマンドコードを送信する。このコマンドコードを受信した特別図柄表示装置３２はＬＣＤ３２ａの画面上に「停電復旧処理中」、「停電前のゲーム内容から続行しています」等のメッセージを表示する処理を行う。あるいは音制御基板３５が音声により上記メッセージと同等の内容で停電があったことを報知する。

このルーチンにより、停電復旧時か否か判断されるが、本具体例では、ＤＣ５Ｖのバックアップ電源は、前述したように、コンデンサにより約１時間２０分〜約３時間３０分間ＣＰＵ６０及びＣＰＵ６１のＲＡＭ６８，６９に記憶されたデータを記憶保持するよう構成されている。このため、停電ではなく、営業が終了してから翌朝に電源を投入する通常状態では、ＲＡＭ６８，６９のデータは記憶保持されていない。これにより、停電時にＲＡＭ６８，６９の所定領域に書き込まれた所定値は、記憶保持されることなく所定値とは異なった値となっている。一方、瞬停を含む一般的な停電は、１時間もあれば復旧する。斯かる停電時には、ＲＡＭ６８，６９の所定領域に書き込まれた所定値は、変化することなく記憶保持されている。従って、ＲＡＭ６８，６９の所定領域に書き込まれた値を比較することにより、停電復旧時か否かが判定される。

また、ＲＡＭクリア信号がオンの時にパチンコ遊技機１０を初期状態に戻すことができるが、ＲＡＭクリア信号は上記のごとくＲＡＭクリアスイッチ６６を押下しながら電源スイッチ５２をオンした時にのみ生成されるから、ＲＡＭクリアスイッチ６６を電源スイッチ５２をオンする時以外で押下してもＲＡＭクリアがなされることがなく不用意にパチンコ遊技機１０が初期状態に戻されることを防止できる。

本パチンコ遊技機１０は、電源スイッチ５２と、電源スイッチ５２のオンに応じてリセット信号は出力するリセット信号発生回路５５と、ＲＡＭクリアスイッチ６６と、ＲＡＭクリア信号発生回路６７と、を具備している。ここで電源スイッチ５２の投入に伴うリセット信号はロウレベルからハイレベルへの変化であり、この変化は、電源スイッチ５２のオンに際して一度だけ生じる。そして、遊技の進行を制御する遊技制御基板ＣＰＵ６０、賞球・貸球の制御を行う賞球制御基板ＣＰＵ６１は、電源スイッチ５２の投入によるリセット信号の出力時期に予めクリアスイッチがオン状態のとき、メモリであるＲＡＭ６８，６９をクリアする構成として、クリアスイッチのオン時期を、電源スイッチ５２をオンする際に制限したから、誤操作を防止することができる。

従って、クリア許容信号が電源投入の際以外では生成されず、メモリクリアの機会がさらに限定され、誤操作の回避を図ることができる。

また、電源スイッチ５２とＲＡＭクリアスイッチ６６とを別基板に形成しているので、ＲＡＭクリアが不用意になされない。しかも、電源制御基板５１及び遊技制御基板３０において、それぞれ、電源スイッチ５２およびＲＡＭクリアスイッチ６６を脱着可能なカバー（図示略）で覆い、ＲＡＭクリア時にはスイッチ５２、６６操作に先立ってカバー（図示略）を外すことを作業者に要求することになるので、より、誤操作の回避を図ることができる。

次に遊技制御基板ＣＰＵ６０は、バックアップＲＡＭ６８のデータクリア及び賞球制御基板３１へ送信するデータクリアコマンドの発生について、図１６のデータクリア制限１の処理を行う。不正防止及びノイズによる賞球制御基板３１側でのデータの変化による弊害を防止するためである。電源スイッチ５２によるリセットか否かを判定し（Ｓ２１０）、肯定判定ならクリアスイッチ６７がオンか否かを判定し（Ｓ２２０）、肯定判定ならセキュリティチェックを行い（Ｓ２３０）、バックアップ（記憶保持）されたデータをクリアし（Ｓ２４０）、データクリアコマンドを賞球制御基板３１に送信し（Ｓ２５０）、リターンに抜ける。Ｓ２１０及びＳ２２０で否定判定なら、リターンに抜ける。

図１７に示す通り、遊技制御基板３０は、電源基板５１の電源スイッチ５２をオンすることによりリセットされる場合、クリアスイッチ６７がオン状態であればセキュリティチェックによるチェック時間Ｔｄの経過後に、バックアップＲＡＭ６８に記憶保持により記憶保持されたデータをクリアすると共に、賞球制御基板３１に記憶保持されたデータをクリアするためのデータクリアコマンドを出力する。

図１５及び図１６の処理の後、ＣＰＵ６０は、図１８に示す周知の「通常処理」を２ｍｓ毎のハード割り込みにより定期的に実行する。即ち、このメインルーチンは、本処理と残余処理とからなり、詳細は略すが、正常割り込みか否かの判定（Ｓ３００）、初期設定処理（Ｓ３１０）、乱数更新処理（Ｓ３２０）、各入力処理（Ｓ３３０）、当否判定処理（Ｓ３４０）、画像出力処理（Ｓ３５０）、各出力処理（Ｓ３６０）、外れ図柄更新処理（Ｓ３７０）の各処理を行う。これにより、遊技制御基板３０のＣＰＵ６０は、停電発生時には、停電前のゲームの進行状態から続行してゲームの制御を司ることができ、遊技者に不測の不利益や違和感を与えることがない。

図１９に賞球制御基板３１の電源投入時処理のフローチャートを示す。電源が投入され、セキュリティチェックが終了すると、賞球制御基板３１は、図１９に示す「電源投入時ルーチン」を実行する。このルーチンは、リセット端子ＲＥＳがローレベルからハイレベルに変化する信号の立ち上げ時に１回だけ実行される。まず、セキュリティチェックが完了しＲＡＭ６９へのアクセスが許可されると（Ｓ４０１）、Ｓ４０２、Ｓ４０３でＲＡＭ６９をクリアすべきか否かを判断し、ＲＡＭ６９をクリアすべきであればＳ４０４以降の手順を実行してパチンコ遊技機１０を初期状態から起動せしめ、クリアすべきでなければＳ４０８以降の手順を実行し、電源遮断前の状態から各部の作動を開始する。

Ｓ４０２ではＲＡＭクリア信号がオンか否かを判断し、肯定判断されるとＳ４０４に進み、スタックの設定処理（Ｓ４０４）、ＲＡＭ６９の作業領域のクリア処理（Ｓ４０５）を実行し、作業領域を初期化する（Ｓ４０６）。以降、通常時の処理となる（Ｓ４０７）。

Ｓ４０２が否定判断された場合にはＳ４０３でバックアップフラグがオンか否かを判断し、否定判断されると、ＲＡＭクリア信号入力の場合と同様にＳ４０４以降の手順を実行する。

Ｓ４０３が肯定判断されると、電源遮断前の記憶内容をＲＡＭ６９が保持しているということであり、電源復帰時処理が実行され（Ｓ４０８）、バックアップされたパチンコ遊技機１０の状態を示す情報に基づいて停電発生により中断された遊技進行プログラムが再開される（Ｓ４０９）。

図２０に示す通り、バックアップＲＡＭ６９のデータクリアに関連して、賞球制御基板３１はデータクリア制限２の処理を行う。まず、電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ１が経過したか否かを判定し（Ｓ５１０）、否定判定、即ち設定時間Ｔ１が経過しないと判定した場合、遊技制御基板３０からデータクリアコマンドを入力したか否かを判定し、肯定判定の場合には、バッテリバックアップＲＡＭ６９に記憶されたデータをクリアし（Ｓ５３０）、リターンに抜ける。Ｓ５１０で肯定判定の場合、即ち、予め定められた設定時間Ｔ１経過後に前記データクリアコマンドを入力したか否かを判定し（Ｓ５４０）、肯定判定の場合、前記データをクリアすることを禁止し（Ｓ５５０）、リターンに抜ける。

これにより、賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ１内に、遊技制御基板３０からデータクリアコマンドを入力した場合にはバッテリバックアップＲＡＭ６９により記憶されたデータをクリアし（図２２のデータクリア（１）参照）、予め定められた設定時間Ｔ１経過後にデータクリアコマンドを入力してもクリアすることを禁止する（図２２のデータクリア（２）参照）。

図２０に追加して、図２１に示す通り、賞球制御基板３１はデータクリア制限３を行うこともある。即ち、設定時間Ｔ２（ここでは、設定時間Ｔ１より小さく設定されている。）を経過したか否かを判定し（Ｓ６１０）、肯定判定なら設定時間Ｔ１が経過したか否かを判定し（Ｓ６２０）、否定判定ならデータクリアコマンドが入力されたか否かを判定し（Ｓ６３０）、肯定判定なら、バックアップＲＡＭ６９に記憶されたデータをクリアし、リターンに抜ける。Ｓ６１０で否定判定なら、遊技制御基板３０からデータクリアコマンドを入力したか否かを判定し（Ｓ６５０）、肯定判定なら前記データのクリアを禁止し（Ｓ６６０）、リターンに抜ける。Ｓ６２０で肯定判定、Ｓ６３０で否定判定、Ｓ６５０で否定判定ならリターンに抜ける。

これにより、賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ２経過後から設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合にはバッテリバックアップＲＡＭ６９により記憶されたデータをクリアし（図２２のデータクリア（１）参照）、設定時間Ｔ２経過しない間にデータクリアコマンドを入力してもクリアすることを禁止する（図２２のデータクリア（３）参照）。

図１９〜図２２の動作が終了すると、賞球制御基板３１のＣＰＵ６１は、図２３に示す「通常処理」を実行する。このルーチンでは、初期化されたデータ又は記憶保持されたデータに基づき玉切モータ３１ｃを駆動制御して賞球の払い出しを実行し（Ｓ７１０）、玉貸モータ３１ｄを駆動制御して貸し玉の払い出しを実行する（Ｓ７２０）。これにより、停電発生時に未払の賞球データがあれば、停電復旧後に記憶保持されたデータに基づき賞球の払い出しが実行される。同様に、停電発生時に未払の玉貸データがあれば、停電復旧後に記憶保持されたデータに基づき玉貸しの払い出しが実行される。これにより、停電が発生しても遊技者に不利益を与えることはない。

以上、詳細に説明した本実施形態１による効果を説明する。まず、図１９及び図２０によれば、賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによるリセットから予め定められた設定時間Ｔ１内に、データクリアコマンドを入力した場合には記憶保持手段により記憶されたデータをクリアし、予め定められた設定時間Ｔ１経過後にデータクリアコマンドを入力してもデータをクリアすることを禁止するので、設定時間Ｔ１経過後には記憶保持されたデータはクリアされることなく好適に保護される。しかも、設定時間Ｔ１は、電源基板５１の電源スイッチ５２をオンすることによるリセット時に基づき計測され、データクリアコマンドは遊技技制御基板３０から入力する構成である。換言すれば、賞球制御基板３１は、異なる基板である遊技制御基板３０からの信号によりデータクリアコマンドの有効無効を判断するのでノイズや不正防止の対策に効果を発揮する。
また、電源基板５１はＣＰＵを搭載しないので、電源基板５１からの不正防止対策に効果的である。電源基板５１にＣＰＵを搭載しないので、電源基板５１を介しての不正行為は発覚し易いからである。

また、図２１によれば、賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ２経過後から設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合のみバックアップＲＡＭ６９に記憶保持により記憶されたデータをクリアする構成なので、ノイズや不正防止対策の効果が一層顕著である。即ち、電源スイッチ５２による電源投入直後に不正行為により賞球制御基板３１にデータクリアコマンドを入力させデータをクリアしようとしても、賞球制御基板３１は記憶保持されたデータをクリアしないので、記憶保持されたデータは好適に保護される。

さらに、別々の基板である遊技制御基板３０、電源基板５１から、それぞれ、データクリアコマンドとリセットコマンドを賞球制御基板３１に入力する構成であるので、賞球制御基板３１への不正がされ難い効果がある。

遊技制御基板３０及び賞球制御基板３１も電源投入時にセキュリティチェックを行う構成である場合、設定時間Ｔ２が経過する以前に該セキュリティチェックを終了させる構成とすることが好ましい。また、設定時間Ｔ２を、遊技制御基板３０のセキュリティチェックによるチェック時間Ｔｄに対応させることにすれば、データの保護効果が一層顕著である。即ち、遊技制御基板３０がセキュリティチェックを行っている間は、遊技制御基板３０からデータクリアコマンドが送信されることはないので、この期間Ｔ２に入力されたデータクリアコマンドは正規のデータでないと判断することができる効果がある。なお、賞球制御基板３１は、セキュリティチェックを行う構成を例示したが、行わない構成でも良い。

次に実施形態２の弾球遊技機を説明すると、電源投入時に行われる遊技制御基板３０のセキュリティチェック手段によるチェック時間Ｔｄが賞球制御基板３１のセキュリティチェック手段によるチェック時間Ｔｅより早く終了するよう構成した実施形態である。遊技制御基板３０は、セキュリティチェック手段によるチェック時間Ｔｄが終了後にクリアスイッチ６６がオン状態であれば、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ３が経過するまで待機した後に記憶保持手段によりＲＡＭ６８に記憶保持されたデータをクリアすると共に、賞球制御基板３１のＲＡＭ６９に記憶保持されたデータをクリアするためのデータクリアコマンドを出力する。賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ３を経過するまで待機した後から予め定められた設定時間Ｔ１迄に、データクリアコマンドを入力した場合には、記憶保持手段によりＲＡＭ６９に記憶されたデータをクリアし、設定時間Ｔ３が経過する迄、及び、予め定められた設定時間Ｔ１経過後は、データクリアコマンドが出力されても記憶保持手段によりＲＡＭ６９に記憶保持されたデータをクリアすることを禁止するよう構成したものである。実施形態１の説明を援用し、図２０〜図２２に代えて、図２４〜図２６を採用する。

実施形態２では図２４のデータクリア制限４の処理を行う。遊技制御基板ＣＰＵ６０は、バックアップＲＡＭ６８のデータクリア及び賞球制御基板３１へ送信するデータクリアコマンドの発生に処理を行い、不正防止及びノイズによる賞球制御基板３１側でのデータの変化による弊害を防止する。電源スイッチ５２によるリセットか否かを判定し（Ｓ８１０）、肯定判定ならクリアスイッチ６７がオンか否かを判定し（Ｓ８２０）、肯定判定ならセキュリティチェックを行い（Ｓ８３０）、設定時間Ｔ３が経過したか否かを判定する（Ｓ８４０）。ここで否定判定なら処理をＳ８４０の処理を繰り返し、ここで肯定判定ならバックアップ（記憶保持）されたデータをクリアし（Ｓ８５０）、データクリアコマンドを賞球制御基板３１に送信し（Ｓ８６０）、リターンに抜ける。Ｓ８１０及びＳ８２０で否定判定なら、リターンに抜ける。

これにより遊技制御基板３０は、クリアスイッチ６６がオンでも、設定時間Ｔ３経過後まで待機した後、ＲＡＭ６８に記憶されたデータをクリアする（図２６データクリア（１）（２）参照）。これによりデータクリア時期が遅延されデータの保護が確実になる。

図２５に示す通り、賞球制御基板３１はデータクリア制限５を行う。即ち、設定時間Ｔ３（設定時間Ｔ１より小さく設定され、チェック時間Ｔｅと同等な時間に設定される。）を経過したか否かを判定し（Ｓ９１０）、肯定判定なら設定時間Ｔ１が経過したか否かを判定し（Ｓ９２０）、否定判定ならデータクリアコマンドが入力されたか否かを判定し（Ｓ９３０）、肯定判定なら、バックアップＲＡＭ６９に記憶されたデータをクリアし、リターンに抜ける。Ｓ９１０で否定判定なら、遊技制御基板３０からデータクリアコマンドを入力したか否かを判定し（Ｓ９５０）、肯定判定なら前記データのクリアを禁止し（Ｓ９６０）、リターンに抜ける。Ｓ９２０で肯定判定、Ｓ９３０で否定判定、Ｓ９５０で否定判定ならリターンに抜ける。賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合にはバッテリバックアップＲＡＭ６９により記憶されたデータをクリアする（図２６のデータクリア（３）参照）。設定時間Ｔ１を経過した後にデータクリアコマンドを入力してもクリアすることを禁止する（図２６のデータクリア（４）参照）。設定時間Ｔ３経過しない間にデータクリアコマンドを入力してもクリアすることを禁止する（図２６のデータクリア（５）参照）。

これにより実施形態１と同様の効果を奏する。即ち、賞球制御基板３１は、異なる基板である遊技制御基板３０からの信号によりデータクリアコマンドの有効無効を判断するのでノイズや不正防止の対策に効果を発揮する。賞球制御基板３１は、電源基板５１の電源スイッチ５２をオンすることによりリセットされたときから予め定められた設定時間Ｔ３経過後から設定時間Ｔ１が経過するまでの間に、データクリアコマンドを入力した場合のみバックアップＲＡＭ６９に記憶保持により記憶されたデータをクリアする構成なので、ノイズや不正防止対策の効果が一層顕著である。即ち、電源スイッチ５２による電源投入直後に不正行為により賞球制御基板３１にデータクリアコマンドを入力させデータをクリアしようとしても、賞球制御基板３１は記憶保持されたデータをクリアしないので、記憶保持されたデータは好適に保護される。別々の基板である遊技制御基板３０、電源基板５１から、それぞれ、データクリアコマンドとリセットコマンドを賞球制御基板３１に入力する構成であるので、賞球制御基板３１への不正がされ難い効果がある。遊技制御基板３０及び賞球制御基板３１も電源投入時にセキュリティチェックを行う構成であるので、設定時間Ｔ３が経過する以前にセキュリティチェック時間Ｔｅを終了させる構成である。賞球制御基板３１がセキュリティチェックを行っている間は、遊技制御基板３０からデータクリアコマンドが送信されることはないので、この設定期間Ｔ３内に入力されたデータクリアコマンドは正規のデータでないと判断することができる効果がある。

さらに、遊技制御基板３０のセキュリティチェック手段によるセキュリティチェック時間Ｔｄを賞球制御基板３１のセキュリティチェック手段によるセキュリティチェックＴｅより早く終了させることができるので、性能の高いＣＰＵ（クロック時間が短い）を搭載した遊技制御基板３０を採用する弾球遊技機に適用することができ、遊技制御基板３０に幅広い制御を行わせることができ、実用性が極めて高い。なお、電源基板５１はＣＰＵの搭載の有無は問わない。

尚、本考案の実施の形態は、下記の実施形態に何ら限定されるものではなく、本考案の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。

また、本具体例では、プリペードカードを使用して遊技球の貸し出しを行うパチンコ遊技機１０について説明したが、本考案は現金の投入により遊技球の貸し出しを行うパチンコ遊技機についても適用することができる。

本考案のクレーム対応図である。 本考案実施形態１を採用した遊技機１０を示す外観斜視図である。 遊技機１０の裏面図である。 遊技機１０の遊技盤２２の構成を示す正面図である。 遊技機１０の電気的構成を示すブロック図である。 電源基板５１から各基板へ電源を供給する構成を示すブロック図である。 電源基板５１と、遊技制御基板３０、賞球制御基板３１との信号授受等を示すブロック図である。 電源基板５１と遊技制御基板３０及び各サブ制御基板との関係を示すブロック図である。 リセット１回路７４の構成を示す回路図である。 リセット２回路７５の構成を示す回路図である。 バックアップ１電圧監視回路７６の構成を示す回路図である。 バックアップ２電圧監視回路７７の構成を示す回路図である。 遊技機１０の電源投入時の状態を示すタイミングチャートである。 遊技制御基板ＣＰＵとサブＣＰＵの電源投入時の状態を示すタイミングチャートである。 遊技制御基板３０の電源投入時処理を示すフローチャートである。 遊技制御基板３０のデータクリア制限１の処理を示すフローチャートである。 遊技制御基板３０のデータクリア動作及びデータクリアコマンド出力処理を示すタイミングチャートである。 遊技制御基板３０の通常処理を示すフローチャートである。 賞球制御基板３１の電源投入時処理のフローチャートである。 賞球制御基板３１のデータクリア制限２の処理を示すフローチャートである。 賞球制御基板３１のデータクリア制限３の処理を示すフローチャートである。 賞球制御基板３１のデータクリア動作（１）〜（３）を示すタイミングチャートである。 賞球制御基板３１の通常処理で行われる処理を示すフローチャートである。 実施形態２の遊技制御基板３０のデータクリア制限４の処理を示すフローチャートである。 実施形態２の賞球制御基板３１のデータクリア制限５の処理を示すフローチャートである。 実施形態２の遊技制御基板３０のデータクリア動作（１）〜（２）及び賞球制御基板３１のデータクリア動作（３）〜（５）を示すタイミングチャートである。

符号の説明

１０・・・パチンコ機 ２９・・・賞球払出装置 ３０・・・主制御基板
３１・・・賞球制御基板 ３２・・・特別図柄表示装置 ３３・・・発射制御基板
５０・・・外部接続端子基板 ３２ａ・・・ＬＣＤパネルユニット（以下、「ＬＣＤ」という。） ３６・・・普通電動役物 ３７・・・普通図柄表示装置
３８及び３９・・・普通図柄作動ゲート ４０・・・大入賞口
３４・・・ランプ制御基板 ３５・・・音制御基板
３２ｂ・・・図柄表示装置制御基板（以下、単に「図柄制御基板」（「画像制御基板」ともいう。） ５１・・・電源基板 ５２・・・電源スイッチ ５３・・・電源生成回路
５４・・・電源電圧監視回路 ５５・・・リセット信号発生回路
５６，５７・・・遅延回路 ６０，６１，６２・・・ＣＰＵ
６４・・・停電信号発生回路 ６５・・・バックアップ電源生成回路
６６・・・クリアスイッチ ６７・・・ＲＡＭクリア信号発生回路
７１，７２・・・入力ポート ７４・・・リセット１回路 ７５・・・リセット２回路
７６・・・バックアップ１電圧監視回路 ７７・・・バックアップ２電圧監視回路
ＮＭＩ・・・強制割り込み端子 Ｔｄ、Ｔｅ・・・セキュリティチェック時間
Ｔ１，Ｔ２・・・設定時間

Claims (4)

1. 遊技の進行を司り、電源投入時にＲＯＭに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた遊技制御基板と、
   遊技者に賞球を払い出す賞球制御基板と、
   前記遊技御基板及び賞球制御基板に電源を供給するＣＰＵを搭載しない電源基板と、
   前記遊技制御基板及び賞球制御基板に記憶されるデータを停電時に記憶保持する記憶保持手段と、
   該記憶保持手段により記憶保持されるデータをクリアするためのクリアスイッチと、を備え、前記電源基板に設けられた電源スイッチをオンするときに、前記クリアスイッチがオン状態であれば前記記憶保持されたデータをクリアする弾球遊技機において、
   前記クリアスイッチを前記遊技制御基板に設け、
   前記遊技制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされる場合に前記クリアスイッチがオン状態であれば前記セキュリティチェック手段によるチェック後に前記記憶保持手段により前記遊技制御基板に記憶保持されたデータをクリアすると共に、前記賞球制御基板に記憶保持されたデータをクリアするためのデータクリアコマンドを出力し、
   前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ１内に、前記データクリアコマンドを入力した場合には前記記憶保持手段により記憶保持されたデータをクリアし、前記予め定められた設定時間Ｔ１経過後に前記データクリアコマンドが出力されてもクリアすることを禁止する、
   よう構成したことを特徴とする弾球遊技機。
2. 請求項１に記載の弾球遊技機において、
   前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによるリセットから予め定められた設定時間Ｔ２経過後、前記設定時間Ｔ１が経過するまでの間に、前記データクリアコマンドを入力した場合には前記記憶保持手段により記憶されたデータをクリアし、前記設定時間Ｔ２を経過しない間に前記データクリアコマンドが出力されてもクリアすることを禁止する、
   よう構成したことを特徴とする弾球遊技機。
3. 請求項２に記載の弾球遊技機において、
   前記設定時間Ｔ２を、前記セキュリティチェック手段によるチェック時間に対応させたことを特徴とする弾球遊技機。
4. 遊技の進行を司り、電源投入時にＲＯＭに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた遊技制御基板と、
   遊技者に賞球を払い出し、電源投入時にＲＯＭに記憶されたプログラムが正規なプログラムであるか否かをチェックするセキュリティチェック手段を設けた賞球制御基板と、
   前記遊技制御基板及び賞球制御基板に電源を供給する電源基板と、
   前記遊技制御基板及び賞球制御基板に記憶されるデータを停電時に記憶保持する記憶保持手段と、
   該記憶保持手段により記憶保持されるデータをクリアするためのクリアスイッチと、
   を備え、前記電源基板に設けられた電源スイッチをオンするときに、前記クリアスイッチがオン状態であれば前記記憶保持されたデータをクリアする弾球遊技機において、
   前記クリアスイッチを前記遊技制御基板に設け、
   電源投入時に行われる前記遊技制御基板のセキュリティチェック手段によるチェックが前記前記賞球制御基板のセキュリティチェック手段によるチェックより早く終了するよう構成し、
   前記遊技制御基板は、前記セキュリティチェック手段によるチェック終了後に前記クリアスイッチがオン状態であれば、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ３が経過するまで待機した後に前記記憶保持手段により前記遊技制御基板に記憶保持されたデータをクリアすると共に、前記賞球制御基板に記憶保持されたデータをクリアするためのデータクリアコマンドを出力し、
   前記賞球制御基板は、前記電源基板の電源スイッチをオンすることによりリセットされたときから予め定められた設定時間Ｔ３を経過するまで待機した後から予め定められた設定時間Ｔ１迄に、前記データクリアコマンドを入力した場合には、前記記憶保持手段により記憶されたデータをクリアし、前記設定時間Ｔ３が経過する迄、及び、前記予め定められた設定時間Ｔ１経過後は、前記データクリアコマンドが出力されても前記記憶保持手段により記憶保持されたデータをクリアすることを禁止する、
   よう構成したことを特徴とする弾球遊技機。

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