JP4056496B2 - 遊技機 - Google Patents

Description

本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。

パチンコ遊技機等の遊技機においては、液晶表示装置（以下、ＬＣＤ：Liquid Crystal Display）等の表示装置上に所定の識別情報（以下、表示図柄）を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。

可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの（以下、特図ゲーム）がある。特図ゲームは、始動入賞口を通過する遊技球の検出（可変表示の始動条件が成立したこと）に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。

現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数（大当り判定用乱数）は、ＣＰＵが所定のアプリケーションプログラムを実行することにより生成されている。しかしながらこのような乱数生成方法は、生成の際におけるＣＰＵの処理負担が増大してしまうといった問題点を有している。

かかる問題点を解消するものとして、乱数回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている（例えば、特許文献１参照）。
特開平７−１２４２９６号公報（第３−４頁、第１図）。

その他、クロックパルス（又はこのクロックパルスを反転させた反転クロックパルス）の立ち上がりエッジに応答して更新したカウント値を、反転クロックパルス（又はクロックパルス）の立ち上がりエッジに同期したラッチ信号に基づいて、乱数値として記憶する遊技機等も開示されている（例えば、特許文献２参照）。
特開２００３−１９０４８３号公報（第５−１２頁、第２図）。

しかしながら、特許文献１に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。

また、特許文献２に記載された遊技機では、クロックパルスの立ち下がりエッジが緩やかな場合、反転クロックパルスの立ち上がりエッジも緩やかになるため、この反転クロックパルスの立ち上がりエッジに同期するラッチ信号の出力タイミングが不安定になり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。

さらに、特許文献１及び特許文献２のいずれに記載された遊技機も、例えば電源電圧の低下を検知したことなどによりリセットが発生した場合の動作については、何ら考慮されていない。従って、遊技機においてリセットが発生したときでも、ラッチ信号の出力動作や乱数値の取得動作は、リセットが発生していないときと同様にして行われることになる。このため、例えば電源電圧の低下などに起因するノイズの影響等により、誤ったカウント値が乱数値として記憶されたり、記憶されている乱数値が誤って読み出されたりするなどの誤動作が発生することがあった。

この発明は上記実状に鑑みてなされたものであり、乱数値の取得を確実且つ安定的に行うとともに、リセットが発生した場合の乱数値の生成や取得における誤動作を防止できる遊技機を提供することを目的とする。

上記目的を達成するため、本願の請求項１に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御手段（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生手段（例えば乱数発生回路１７など）と、システムリセット信号（例えばシステムリセット信号ＳＲＳＴ）を前記遊技制御手段に出力するシステムリセット信号出力手段（例えば電源監視用ＩＣ３０１が電源断の発生の検出したことを示す電源低下信号（電源断信号）をシステムリセット信号ＳＲＳＴとして出力端子ＲＥＳＴから出力して主基板１１に供給する部分）と、を備え、前記乱数発生手段は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号に基づき、第１のクロック信号と第２のクロック信号とを生成するクロック信号生成手段（例えばクロック信号生成回路１７２）と、を含み、前記クロック信号生成手段は、前記第１のクロック信号として、前記基準クロック信号が前記所定の周期毎に変化するタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）に同期して、信号状態が変化する信号を出力する第１の出力端子（例えばクロック信号生成回路１７２の正相出力端子Ｑ）と、前記第２のクロック信号として、前記第１のクロック信号と周期が同一で位相が１８０度異なる信号を出力する第２の出力端子（例えばクロック信号生成回路１７２の逆相出力端子Ｑ（バー））と、を含み、前記乱数発生手段は、前記第１のクロック信号における信号状態が所定の態様で変化する第１のタイミング（例えばカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データの出力値を更新する数値データ更新手段（例えばカウンタ１７３）と、前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミング（例えばラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データの出力値を乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記遊技制御手段は、前記実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データ（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、該可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ１０２の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ１３１及びステップＳ１３４の処理を実行する部分）と、前記システムリセット信号出力手段から入力されるシステムリセット信号に応答して、乱数値記憶リセット信号（例えばリセット信号ＲＳＴ）を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う乱数値記憶リセット手段（例えばリセット制御回路１０５にてシステムリセット延長回路３１１の出力信号及びＡＮＤ回路３１４を介して出力されるリセット制御信号ＲＣがハイレベルからローレベルへと立ち下がるときに、ＣＰＵ１０３がステップＳ５３の処理を実行したことに応じて乱数値記憶回路１７５へとリセット信号ＲＳＴが送出される部分など）と、を含み、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持するラッチ優先手段（例えばＡＮＤ回路２０３など）を含む。

請求項２に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御手段（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生手段（例えば乱数発生回路１７など）と、システムリセット信号（例えばシステムリセット信号ＳＲＳＴ）を前記遊技制御手段に出力するシステムリセット信号出力手段（例えば電源監視用ＩＣ３０１が電源断の発生の検出したことを示す電源低下信号（電源断信号）をシステムリセット信号ＳＲＳＴとして出力端子ＲＥＳＴから出力して主基板１１に供給する部分）と、を備え、前記乱数発生手段は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号に基づき、第１のクロック信号と第２のクロック信号とを生成するクロック信号生成手段（例えばクロック信号生成回路１７２）と、を含み、前記クロック信号生成手段は、前記第１のクロック信号として、前記基準クロック信号が前記所定の周期毎に変化するタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）に同期して、信号状態が変化する信号を出力する第１の出力端子（例えばクロック信号生成回路１７２の正相出力端子Ｑ）と、前記第２のクロック信号として、前記第１のクロック信号と周期が同一で位相が１８０度異なる信号を出力する第２の出力端子（例えばクロック信号生成回路１７２の逆相出力端子Ｑ（バー））と、を含み、前記乱数発生手段は、前記第１のクロック信号における信号状態が所定の態様で変化する第１のタイミング（例えばカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データの出力値を更新する数値データ更新手段（例えばカウンタ１７３）と、前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミング（例えばラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データの出力値を乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記遊技制御手段は、前記実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データ（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、該可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ１０２の入賞処理及びステップＳ１１１の大当り判定処理を実行する部分）と、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ１３１及びステップＳ１３４の処理を実行する部分）と、前記システムリセット信号出力手段から入力されるシステムリセット信号に応答して、乱数値記憶リセット信号（例えばリセット信号ＲＳＴ）を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う乱数値記憶リセット手段（例えばリセット制御回路１０５にてシステムリセット延長回路３１１の出力信号及びＡＮＤ回路３１４を介して出力されるリセット制御信号ＲＣがハイレベルからローレベルへと立ち下がるときに、ＣＰＵ１０３がステップＳ５３の処理を実行したことに応じて乱数値記憶回路１７５へとリセット信号ＲＳＴが送出される部分など）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路２０１など）を含む。

請求項３に記載の遊技機において、前記クロック信号生成手段は、前記基準クロック信号が入力されるクロック端子（例えばクロック信号生成回路１７２のクロック端子ＣＫ）と、前記第２の出力端子と接続された入力端子（例えばクロック信号生成回路１７２の入
力端子Ｄ）とを含む。

請求項４に記載の遊技機において、前記遊技制御手段は、遊技制御処理を実行する遊技制御用マイクロコンピュータ（例えば遊技制御用マイクロコンピュータ１００）と、前記遊技制御用マイクロコンピュータが所定の異常処理を行ったこと（例えばリセットスイッチの押圧、指定エリア外におけるユーザプログラムの実行、ウォッチドッグタイマ（ＷＤＴ）におけるタイムアウトなどによるユーザリセット信号ＵＲＳＴの立ち下がり、ＩＷＴ信号の立ち上がり、ＷＤＴタイムアウト信号の立ち上がりなど）を検知する異常処理検知手段（例えばリセット制御回路１０５におけるＡＮＤ回路３１３，３１４及びユーザリセット延長回路３１２など）と、を含み、前記乱数値記憶リセット手段は、前記異常処理検知手段によって前記所定の異常処理が行われたことを検知したときに、乱数値記憶リセット信号を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う異常処理時乱数値記憶リセット手段（例えばリセット制御回路１０５にてユーザリセット延長回路３１２及びＡＮＤ回路３１３，３１４を介して出力されるリセット制御信号ＲＣがハイレベルからローレベルへと立下がるときに、ＣＰＵ１０３がステップＳ５３の処理を実行したことに応じて乱数値記憶回路１７５にリセット信号ＲＳＴが出力される部分など）を含む。

請求項５に記載の遊技機においては、前記実行条件が成立したことに基づいて、始動信号（例えば始動入賞信号ＳＳ）を前記乱数発生手段に出力する始動信号出力手段（例えば始動入賞口スイッチ７０）を備え、前記ラッチ信号出力手段は、前記始動信号出力手段から入力される始動信号を前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて前記ラッチ信号として出力する。

請求項６に記載の遊技機において、前記乱数発生手段は、前記始動信号出力手段から始動信号が入力されている時間を計測し、該計測した時間が前記第１のクロック信号と前記第２のクロック信号の周期より長い所定の時間（例えば３ｍｓ）になったとき、該始動信号を前記ラッチ信号出力手段に出力するタイマ手段（例えばタイマ回路１７６）を含む。

請求項７に記載の遊技機において、前記始動信号出力手段は、始動信号を前記遊技制御手段に出力し、前記遊技制御手段は、定期的（例えば２ｍｓ毎）に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段（例えばＣＰＵ１０３が遊技制御割込処理を実行する部分）を含み、前記表示結果決定手段は、前記タイマ割込処理実行手段により所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、前記始動信号出力手段から始動信号が継続して入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、前記タイマ手段は、前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行される時間よりも短い時間を前記所定の時間として設定する設定手段（例えばタイマ回路１７６が２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間として３ｍｓを設定する部分など）を含み、前記計測した時間が前記設定手段により所定の時間として設定された時間になったとき、前記始動信号を前記ラッチ信号出力手段に出力する。

請求項８に記載の遊技機においては、前記実行条件が成立したことに基づいて、始動信号を前記遊技制御手段に出力する始動信号出力手段（例えば始動入賞口スイッチ７０）を備え、前記遊技制御手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号（例えばラッチ用始動入賞信号ＳＮ）を生成して前記乱数発生手段に出力するラッチ用始動信号出力手段（例えばＣＰＵ１０３がステップＳ１０３の入賞処理を実行する部分など）を含み、前記ラッチ信号出力手段は、前記ラッチ用始動信号出力手段から入力されるラッチ用始動信号を前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて前記ラッチ信号を出力する。

請求項９に記載の遊技機において、前記遊技制御手段は、定期的（例えば２ｍｓ毎）に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段（例えばＣＰＵ１０３が遊技制御割込処理を実行する部分）と、前記タイマ割込処理実行手段により所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、前記始動信号出力手段から始動信号が継続して入力されたか否かを判定する始動信号判定手段（例えばＣＰＵ１０３がステップＳ１０２の処理を実行する部分）と、を含み、前記ラッチ用始動信号出力手段は、前記始動信号判定手段によって前記始動信号が継続して入力された旨の判定がされたとき（例えばＣＰＵ１０３がステップＳ１０２の処理にてＹｅｓと判別したとき）、前記乱数発生手段にラッチ用始動信号を出力し、前記表示結果決定手段は、前記ラッチ用始動信号出力手段によって前記ラッチ用始動信号を出力した後、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出す。

本発明は、以下に示す効果を有する。

請求項１に記載の構成によれば、前記乱数発生手段は、前記基準クロック信号出力手段から出力される基準クロック信号を反転させることなく、周期が同一で位相が１８０度異なる第１のクロック信号と第２のクロック信号とを生成し、該第１のクロック信号が所定の態様で変化する第１のタイミングにおいて、前記数値データの出力値を更新し、該第２のクロック信号が所定の態様と同一態様で変化する第２のタイミングにおいて、ラッチ信号を出力する。このように、前記乱数発生手段は、前記数値データの出力値の更新タイミングと、該数値データの出力値のラッチタイミングと、を確実に異ならせることができるため、前記遊技制御手段は、前記乱数値の取得を確実且つ安定的に行うことができる。また、この構成によれば、前記遊技制御手段は、前記実行条件が成立したときのみ、前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記乱数値記憶リセット手段は、システムリセット信号出力手段から入力されたシステムリセット信号に応答して、乱数値記憶リセット信号を前記乱数値記憶手段に出力して前記乱数値記憶手段のリセットを行うので、例えばノイズの影響等によって誤って前記乱数値記憶手段に記憶された乱数値を前記表示結果決定手段が読み出してしまうなどの誤動作を防ぐことができる。加えて、前記遊技制御手段は、前記表示結果決定手段が乱数値を読み出すときのみ、前記乱数値記憶手段を読出可能状態にすることができるため、前記乱数値の取得を確実且つ安定的に行うことができる。前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されることで記憶されている乱数値が更新されるときに、出力制御信号が出力されてもラッチ優先手段によって読出不能状態に維持されることで、前記表示結果決定手段により前記乱数値記憶手段から乱数値が読み出されることを防止することができるため、前記乱数値の更新を確実且つ安定的に行うことができる。

請求項２に記載の構成によれば、前記乱数発生手段は、前記基準クロック信号出力手段から出力される基準クロック信号を反転させることなく、周期が同一で位相が１８０度異なる第１のクロック信号と第２のクロック信号とを生成し、該第１のクロック信号が所定の態様で変化する第１のタイミングにおいて、前記数値データの出力値を更新し、該第２のクロック信号が所定の態様と同一態様で変化する第２のタイミングにおいて、ラッチ信号を出力する。このように、前記乱数発生手段は、前記数値データの出力値の更新タイミングと、該数値データの出力値のラッチタイミングと、を確実に異ならせることができるため、前記遊技制御手段は、前記乱数値の取得を確実且つ安定的に行うことができる。また、この構成によれば、前記遊技制御手段は、前記実行条件が成立したときのみ、前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記乱数値記憶リセット手段は、システムリセット信号出力手段から入力されたシステムリセット信号に応答して、乱数値記憶リセット信号を前記乱数値記憶手段に出力して前記乱数値記憶手段のリセットを行うので、例えばノイズの影響等によって誤って前記乱数値記憶手段に記憶された乱数値を前記表示結果決定手段が読み出してしまうなどの誤動作を防ぐことができる。加えて、前記遊技制御手段は、前記表示結果決定手段が乱数値を読み出すときのみ、前記乱数値記憶手段を読出可能状態にすることができるため、前記乱数値の取得を確実且つ安定的に行うことができる。前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されることで前記表示結果決定手段により前記乱数値記憶手段から乱数値が読み出されるときに、ラッチ信号が出力されても記憶している乱数値の更新が読出優先手段によって禁止されることで、前記乱数値の取得を確実且つ安定的に行うことができる。

請求項３に記載の構成によれば、前記クロック信号生成手段は、前記基準クロック信号が入力されるクロック端子と、前記第２の出力端子と接続された入力端子とを含むことで、基準クロック信号を反転させることなく、周期が同一で位相が１８０度異なる第１のクロック信号と第２のクロック信号とを生成して、前記数値データの出力値の更新タイミングと、該数値データの出力値のラッチタイミングと、を確実に異ならせることができ、前記乱数値の取得を確実且つ安定的に行うことができる。

請求項４に記載の構成によれば、前記異常処理時乱数値記憶リセット手段は、異常処理検知手段によって前記遊技制御用マイクロコンピュータが所定の異常処理を行ったことを検知したときに、乱数値記憶リセット信号を前記乱数値記憶手段に出力して前記乱数値記憶手段のリセットを行うので、前記遊技制御用マイクロコンピュータが所定の異常処理を行ったときにも、例えばノイズの影響等によって誤って前記乱数値記憶手段に記憶された乱数値を前記表示結果決定手段が読み出してしまうなどの誤動作を防ぐことができる。

請求項５に記載の構成によれば、前記ラッチ信号出力手段は、第２のタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号として出力することができる。このため、前記乱数値の取得を確実且つ安定的に行うことができる。また、前記始動信号出力手段からの始動信号がそのまま前記ラッチ信号出力手段に入力されるので、始動入賞信号の出力タイミングとラッチ信号の出力タイミングとの差異を小さくすることができ、遊技者に不信感を与えることがない。

請求項６に記載の構成によれば、前記乱数発生手段は、前記始動信号出力手段から入力される始動信号を前記ラッチ信号出力手段に直接出力するのではなく、該始動信号の入力時間を前記タイマ手段により計測し、該計測時間が第１のクロック信号や第２のクロック信号の周期より長い所定の時間になったときに、該始動信号を該ラッチ信号出力手段に出力する。このため、前記ラッチ信号出力手段がノイズの影響等により誤って前記乱数値記憶手段にラッチ信号を出力することを防止することができる。

請求項７に記載の構成によれば、前記タイマ手段には、前記タイマ割込処理実行手段による所定回のタイマ割込処理の実行時間よりも短い時間が前記所定の時間として設定されているため、前記表示結果決定手段が前記乱数値記憶手段から読み出した乱数値が前回読み出した乱数値と同じ値になることを防止することができる。

請求項８に記載の構成によれば、前記ラッチ信号出力手段は、第２のタイミングにおいて、前記遊技制御手段から入力されるラッチ用始動信号をラッチ信号として出力することができる。このため、前記乱数値の取得を確実且つ安定的に行うことができる。また、前記ラッチ用始動信号出力手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にラッチ用始動信号を出力するため、該始動信号出力手段から前記乱数発生手段へ該始動信号を供給するための経路を設ける必要が無い。このため、遊技機のハードウェア構成を簡素化することができる。

請求項９に記載の構成によれば、前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号が継続して入力された旨の判定が、前記始動信号判定手段によってなされたとき、前記乱数発生手段にラッチ用始動信号を出力する。このため、前記ラッチ用始動信号出力手段がノイズの影響等により誤って前記乱数発生手段にラッチ用始動信号を出力することを防止することができる。また、前記表示結果決定手段は、前記ラッチ用始動信号出力手段によって前記ラッチ用始動信号を出力した後、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出すため、該乱数値記憶手段から読み出した乱数値が前回読み出した乱数値と同じ値になることを防止することができる。

以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄（リーチ図柄という）が大当り図柄の一部を構成しているときに未だ導出表示していない図柄（リーチ可変図柄という）については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態（例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる（例えば「７」）が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態）、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態（例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態）である。

本実施例における遊技機は、ＬＣＤ等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ（ＣＲ：Card Reader）式のパチンコ遊技機や、ＬＣＤを搭載したスロットマシン等の遊技機である。

図１は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機（遊技機）１は、大別して、遊技盤面を構成する遊技盤（ゲージ盤）２と、遊技盤２を支持固定する遊技機用枠（台枠）３と、から構成されている。遊技盤２にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置４が設けられている。この可変表示装置４の下側には、普通可変入賞球装置（始動入賞口）６が配置されている。普通可変入賞球装置６の下側には、特別可変入賞球装置（大入賞口）７が配置されている。また、特別可変入賞球装置７の右側には、普通図柄表示器４０が設けられている。

可変表示装置４は、複数の変動表示部により識別情報としての図柄を変動表示するＬＣＤ（Liquid Crystal Display）モジュール等を備えて構成され、例えば、普通可変入賞球装置６に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される３つの表示図柄（特別図柄）の変動表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置４には、普通可変入賞球装置６に入った有効入賞球数すなわち始動記憶数を表示する４つの始動記憶表示エリアが設けられていてもよい。

この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は、大当り遊技状態となる。また、可変表示装置４による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機１は大当り遊技状態の終了に続いて特別遊技状態（確率向上状態）となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置６の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。

普通図柄表示器４０は、発光ダイオード（ＬＥＤ）等を備えて構成され、遊技領域に設けられた通過ゲートを遊技球が通過することを始動条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置６を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。

普通可変入賞球装置６は、ソレノイド２１（図４）によって垂直（通常開放）位置と傾動（拡大開放）位置との間で可動制御される一対の可動翼片を有するチューリップ型役物（普通電動役物）を備えて構成される。普通可変入賞球装置６への遊技球の入賞に基づく特別図柄の可変表示は、所定回数（本実施形態では、４回）まで後述する特図保留メモリ１１０（図４）に記憶される。

特別可変入賞球装置７は、ソレノイド２２（図４）によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置６への遊技球の入賞に基づいて可変表示装置４による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド２２によって入賞領域を所定期間（例えば、２９秒）あるいは所定個数（例えば、１０個）の入賞球が発生するまで開成（開成サイクル）する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高１６回繰り返すことができるようになっている。特別可変入賞球装置７に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板１１と払出制御基板１５（図２）とにより、所定数の賞球の払い出しが行われる。

また、遊技盤２の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機１には、点灯又は点滅する遊技効果ランプ９や効果音を発生するスピーカ８Ｌ、８Ｒが設けられている。

図２は、パチンコ遊技機１の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機１は、主として、電源基板１０と、主基板１１と、表示制御基板１２と、音声制御基板１３と、ランプ制御基板１４と、払出制御基板１５と、情報端子基板１６と、を備え、それぞれ適所に配設されている。なお、表示制御基板１２、音声制御基板１３及びランプ制御基板１４は、それぞれ独立した基板として、例えば、パチンコ遊技機１の裏面において、１つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板１２、音声制御基板１３及びランプ制御基板１４を、まとめて１つの基板として構成してもよい。

電源基板１０は、主基板１１、表示制御基板１２、音声制御基板１３、ランプ制御基板１４、払出制御基板１５及び情報端子基板１６等の制御基板（電気部品制御基板）と独立して設置され、パチンコ遊技機１内の各制御基板及び構成部品に所定の電源電圧を供給するものである。電源基板１０は、例えば交流電源からの交流電圧を所定の電圧値（例えばＡＣ２４Ｖ）に変換するトランスや、交流電圧から直流電圧を生成する整流回路、整流回路からの出力電圧を受けて複数種類の直流電圧を生成するＤＣ−ＤＣコンバータ等を備えている。また、電源基板１０は、整流回路にて生成された電源電圧を監視する電源電圧監視回路１８を備えている。図３は、電源電圧監視回路１８の一構成例を示す回路図である。

電源電圧監視回路１８には、例えば図３に示すように配線接続された電源監視用ＩＣ３０１が搭載されている。電源監視用ＩＣ３０１は、電源基板１０内の整流回路にて、例えば整流素子でＡＣ２４Ｖを整流昇圧することによって生成されたＶＳＬ電源電圧（例えばＤＣ＋３０Ｖ）を導入し、ＶＳＬ電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶＳＬ電源電圧が所定値（例えば＋２２Ｖ）以下になったら、電源断が発生するとして電圧低下信号（電源断信号）を出力端子ＲＳＥＴから出力する。なお、監視対象の電源電圧は、各制御基板に搭載されている回路素子の電源電圧（例えば＋５Ｖ）よりも高い電圧であることが好ましい。図３に示す例では、整流回路等を用いて交流から直流に変換された直後の電圧であるＶＳＬ電源電圧が用いられている。電源監視用ＩＣからの電源断信号は、システムリセット信号ＳＲＳＴとして主基板１１等に供給される。

電源監視用ＩＣ３０１が電源断を検知するための所定値は、通常時の電圧より低いが、各制御基板上のＣＰＵ（例えば主基板１１上のＣＰＵ１０３など）が暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ３０１が、ＣＰＵ等の回路素子を駆動するための電圧（例えば＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成することで、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。さらに、監視電圧としてＶＳＬ（＋３０Ｖ）を用いる場合には、パチンコ遊技機１における始動入賞口スイッチ７０等の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖを作成した以後に生成される＋１２Ｖが落ち始める以前の段階で電圧の低下を検出できる。

よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。

また、電源監視用ＩＣ３０１は、主基板１１等の制御基板とは別個の電源基板１０に搭載されている。このため、電源監視用ＩＣ３０１から複数の制御基板に電源断信号を供給することができる。電源断信号を必要とする制御基板が複数あるときでも電源監視用の構成が１つ設けられていればよいので、各制御基板が復帰制御を行うようにしても、パチンコ遊技機１のコストはさほど上昇しない。

なお、電源監視用ＩＣ３０１からの検出出力となる電源断信号は、所定のバッファ回路を介して各制御基板に伝達されてもよい。あるいは、１つの検出出力を中継基板に伝達し、中継基板から各制御基板に同じ信号を分配する構成でもよい。さらに、電源断信号を必要とする基板数に応じたバッファ回路を設けてもよい。

主基板１１は、メイン側の制御基板であり、パチンコ遊技機１における遊技の進行を制御するための各種回路が搭載されている。主基板１１は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板１２と音声制御基板１３とランプ制御基板１４と払出制御基板１５となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。

図４は、主基板１１における回路構成等を示すブロック図である。主基板１１には、図４に示すように、表示制御基板１２と、乱数発生回路１７と、から配線が接続されている。また、主基板１１には、電源基板１０に搭載された電源電圧監視回路１８からの配線も接続されている。

始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号（ハイレベルの信号）ＳＳを主基板１１と乱数発生回路１７とに出力するものである。

また、主基板１１には、大入賞口である特別可変入賞球装置７、その他の入賞口への遊技球の入賞等を検出するための所定の入賞口スイッチからの配線も接続されている。さらに、主基板１１には、普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開成・閉成制御を行うためのソレノイド２１、２２への配線が接続されている。

主基板１１は、遊技制御用マイクロコンピュータ１００、スイッチ回路１０７と、ソレノイド回路１０８と、などを搭載して構成される。遊技制御用マイクロコンピュータ１００は、例えば１チップマイクロコンピュータであり、ゲーム制御用のプログラム等を記憶するＲＯＭ（Read Only Memory）１０１と、ワークメモリとして使用されるＲＡＭ（Random Access Memory）１０２と、制御動作を行うＣＰＵ（Central Processing Unit）１０３と、Ｉ／Ｏ（Input/Output）ポート１０４と、リセット制御回路１０５と、を内蔵している。

図５は、リセット制御回路１０５の一構成例を示す回路図である。図５に示すリセット制御回路１０５は、システムリセット延長回路３１１と、ユーザリセット延長回路３１２と、２個のＡＮＤ回路３１３，３１４と、から構成されている。リセット制御回路１０５のシステムリセット端子ＸＳＲＳＴは、電源基板１０に搭載された電源電圧監視回路１８からの配線に接続に接続され、システムリセット信号ＳＲＳＴの供給を受ける。また、リセット制御回路１０５のユーザリセット端子ＸＵＲＳＴは、例えばパチンコ遊技機１内に設置されたリセットスイッチ（図示せず）に接続されるなどして、ユーザリセット信号ＵＲＳＴの供給を受ける。

システムリセット延長回路３１１は、リセット制御回路１０５のシステムリセット端子ＸＳＲＳＴに供給されるシステムリセット信号ＳＲＳＴを、所定時間延長してＡＮＤ回路３１４の入力端子に供給する。ユーザリセット延長回路３１２は、ＡＮＤ回路３１３の出力端子から供給されるリセット信号を所定時間延長してＡＮＤ回路３１４の入力端子に供給する。

ＡＮＤ回路３１３の入力端子には、リセット制御回路１０５のユーザリセット端子ＸＵＲＳＴに供給されるユーザリセット信号ＵＲＳＴと、遊技制御用マイクロコンピュータ１００に内蔵された指定エリア外走行禁止（ＩＡＴ）回路からの指定エリア外走行禁止（ＩＡＴ）信号の反転信号と、遊技制御用マイクロコンピュータ１００に内蔵されたウォッチドッグタイマ（ＷＤＴ）からのタイムアウト信号の反転信号と、が供給される。こうした構成により、ＡＮＤ回路３１３の出力は、ユーザリセット信号ＵＲＳＴがハイレベルであり、指定エリア外走行禁止（ＩＡＴ）信号がローレベルであり、ウォッチドッグタイマ（ＷＤＴ）からのタイムアウト信号がローレベルであるときに、ハイレベルとなり、それ以外のときには、ローレベルとなる。

リセット制御回路１０５のユーザリセット端子ＸＵＲＳＴに供給されるユーザリセット信号ＵＲＳＴは、例えばパチンコ遊技機１内に設置されたリセットスイッチが押圧されるなどしてリセット操作が検出されたときに、ハイレベルからローレベルに立ち下がる。指定エリア外走行禁止（ＩＡＴ）信号は、プログラム管理エリアに設定したアドレス範囲内でユーザプログラムが実行されているときにはローレベルとなっており、指定エリア外におけるユーザプログラムの実行が検出されると、ローレベルからハイレベルに立ち上がる。ウォッチドッグタイマ（ＷＤＴ）からのタイムアウト信号は、予め定めたウォッチドッグタイマ（ＷＤＴ）におけるタイムアウト時間が経過したときに、ローレベルからハイレベルに立ち上がる。このように、ユーザリセット信号ＵＲＳＴがハイレベルからローレベルに立ち下がったとき、または、指定エリア外走行禁止（ＩＡＴ）信号がローレベルからハイレベルに立ち上がったとき、または、ウォッチドッグタイマ（ＷＤＴ）からのタイムアウト信号がローレベルからハイレベルに立ち上がったときに、ＡＮＤ回路３１３の出力がハイレベルからローレベルに立ち下がることで、ＶＳＬ電源電圧の低下とは異なる要因によるユーザリセットを発生させる。

ＡＮＤ回路３１４の入力端子は、システムリセット延長回路３１１の出力端子と、ユーザリセット延長回路３１２の出力端子とに接続されている。従って、ＡＮＤ回路３１４の出力は、システムリセット延長回路３１１の出力と、ユーザリセット延長回路３１２の出力が共にハイレベルであるときに、ハイレベルとなり、それ以外のときには、ローレベルとなる。これにより、システムリセット及びユーザリセットのいずれかが発生したときには、リセット制御回路１０５から出力されるリセット制御信号ＲＣがハイレベルからローレベルに立ち下がる。リセット制御回路１０５から出力されるリセット制御信号ＲＣは、ＣＰＵ１０３に供給される。

また、遊技制御用マイクロコンピュータ１００は、図６に示すように、特図保留メモリ１１０と、大当り判定用テーブルメモリ１１１と、フラグメモリ１１２と、始動入賞口スイッチタイマメモリ１１３と、を備えている。

特図保留メモリ１１０は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件（開始条件）が成立していない保留状態を記憶するためのメモリである。特図保留メモリ１１０は、４つのエントリを備え、各エントリには、普通可変入賞球装置６への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路１７５から読み出した乱数値Ｒとが対応付けて格納される。主基板１１から表示制御基板１２へ特別図柄確定コマンドが送出されて特別図柄の可変表示が１回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第２位以下の登録情報が１位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置６に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路１７５から読み出された乱数値Ｒが最上位の空エントリに登録される。

大当り判定用テーブルメモリ１１１は、ＣＰＵ１０３が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ１１１は、図７（Ａ）に示す通常時大当り判定用テーブル１２１と、図７（Ｂ）に示す確変時大当り判定用テーブル１２２と、を格納する。

図７（Ａ）に示す通常時大当り判定用テーブル１２１と、図７（Ｂ）に示す確変時大当り判定用テーブル１２２と、は、可変表示装置４による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル１２１及び１２２では、乱数値Ｒと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル１２２では、通常時大当り判定用テーブル１２１に比べてより多くの乱数値Ｒが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル１２２を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。

この実施の形態において、図７（Ａ）に示す通常時大当り判定用テーブル１２１には、乱数発生回路１７から発生する大当り判定用乱数Ｒ「０〜６５３３５」のうち「２００１〜２１８４」が「大当り」の表示結果と対応付けられている。一方、図７（Ｂ）に示す確変時大当り判定用テーブル１２１には、乱数発生回路１７から発生する大当り判定用乱数Ｒ「０〜６５３３５」のうち「２００１〜３１０４」が「大当り」の表示結果と対応付けられている。

図６に示すフラグメモリ１１２は、パチンコ遊技機１において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ１１２には、特別図柄プロセスフラグと、普通図柄プロセスフラグと、大当り状態フラグと、入力状態フラグと、タイマ割込フラグと、などが設けられている。

特別図柄プロセスフラグは、後述する特別図柄プロセス処理（図１６）において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器４０の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置４による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。

入力状態フラグは、Ｉ／Ｏポート１０４に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。

始動入賞口スイッチタイマメモリ１１３は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳに応じて加算あるいはクリアされるタイマ値を記憶するためのものである。

図４に示すスイッチ回路１０７は、始動入賞口スイッチ７０からの始動入賞信号ＳＳを取り込んで、遊技制御用マイクロコンピュータ１００に伝達する。ソレノイド回路１０８は、遊技制御用マイクロコンピュータ１００からの指令に従って各ソレノイド２１、２２を駆動する。ソレノイド２１は、リンク機構を介して普通可変入賞球装置６の可動翼片に連結されている。ソレノイド２２は、リンク機構を介して特別可変入賞球装置７の開閉板に連結されている。

表示制御基板１２は、主基板１１とは独立して可変表示ゲームにおける画像処理のための表示制御を行うものである。表示制御基板１２は、主基板１１から出力される表示制御コマンドに基づいて、可変表示ゲームに用いられる画像を可変表示装置４上に表示させるとともに、普通図柄表示器４０の点灯／消灯制御を行う。すなわち、表示制御基板１２は、主基板１１からの制御コマンドに基づいて可変表示装置４の表示動作を制御することによって、遊技の進行に関わる画像表示による演出を制御する。

音声制御基板１３とランプ制御基板１４とは、主基板１１から送信される制御コマンドに基づいて、音声出力制御とランプ出力制御とを、それぞれ主基板１１とは独立して実行するサブ側の制御基板である。すなわち、音声制御基板１３は、主基板１１からの制御コマンドに基づいてスピーカ８Ｌ、８Ｒによる音声出力動作を制御することによって、遊技の進行に関わる音声による演出を制御する。また、ランプ制御基板１４は、主基板１１からの制御コマンドに基づいて遊技効果ランプ９の点灯／消灯動作を制御することによって、遊技の進行に関わるランプの点灯、点滅あるいは消灯による演出を制御する。払出制御基板１５は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板１６は、各種の遊技関連情報を外部に出力するためのものである。

図８は、乱数発生回路１７の構成を示すブロック図である。乱数発生回路１７は、図８に示すように、基準クロック信号出力回路１７１と、クロック信号生成回路１７２と、カウンタ１７３と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、タイマ回路１７６と、から構成されている。乱数発生回路１７は、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数を発生する。

基準クロック信号出力回路１７１は、所定の周波数（例えば２０ＭＨｚ）の基準クロック信号Ｓ０を生成して、この生成した基準クロック信号Ｓ０をクロック信号生成回路１７２とタイマ回路１７６とに出力する。

クロック信号生成回路１７２は、Ｄ型フィリップフロップ回路などによって構成されている。クロック信号生成回路１７２のクロック端子ＣＫは、基準クロック信号出力回路１７１の出力端子に接続され、正相出力端子Ｑは、カウンタ１７３に接続されている。また、クロック信号生成回路１７２の逆相出力端子（反転出力端子）Ｑ（バー）は、その入力端子Ｄとラッチ信号出力回路１７４のクロック端子ＣＫとに接続されている。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされる信号を、基準クロック信号出力回路１７１からクロック端子ＣＫへと入力される基準クロック信号Ｓ０が立ち上がるタイミングに同期させて、正相出力端子Ｑから出力すると共に、この正相出力端子Ｑから出力される信号の逆相信号（反転信号）を逆相出力端子Ｑ（バー）から出力する。このようにして、クロック信号生成回路１７２は、周期が同一で位相が異なる２つのクロック信号（カウント用クロック信号Ｓ１及びラッチ用クロック信号Ｓ２）を生成して、カウント用クロック信号Ｓ１を正相出力端子Ｑから、ラッチ用クロック信号Ｓ２を逆相出力信号Ｓ２を逆相出力端子Ｑ（バー）から出力することができる。

具体的には、正相出力端子Ｑからは、周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力され、逆相出力端子Ｑ（バー）からは、このカウント用クロック信号Ｓ１の逆相信号、即ち、カウント用クロック信号Ｓ１と同じく周波数が１０ＭＨｚで、カウント用クロック信号Ｓ１とは位相がπ（＝１８０°）だけ異なるラッチ用クロック信号Ｓ２が出力される。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、出力するカウント値Ｃを所定の初期値から所定の最終値まで循環的に更新する。

この実施の形態において、カウンタ１７３は、１６ビットのバイナリカウンタであり、カウント用クロック信号Ｓ１の立ち上がりエッジが入力される毎に、カウント値Ｃを「０」から「６５５３５」まで１ずつカウントアップして行く。そして、カウント値Ｃを「６５５３５」までカウントアップすると、「０」に戻して、再び「６５５３５」までカウントアップして行く。即ち、カウント値Ｃは、カウンタ１７３にカウント用クロック信号Ｓ１の立ち上がりエッジが入力される毎に、「０」→「１」→…→「６５５３５」→「０」→…と循環的に更新される。

ラッチ信号出力回路１７４は、Ｄ型フィリップフロップ回路などによって構成されている。ラッチ信号出力回路１７４の入力端子Ｄは、タイマ回路１７６の出力端子に接続され、クロック端子ＣＫは、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）に接続されている。また、ラッチ信号出力回路１７４の出力端子Ｑは、乱数値記憶回路１７５に接続されている。さらに、ラッチ信号出力回路１７４の直接リセット（Direct Reset）端子ＤＲは、遊技制御用マイクロコンピュータ１００に内蔵されたＣＰＵ１０３に接続され、リセット信号ＲＳＴの供給を受ける。

ラッチ信号出力回路１７４は、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。また、ラッチ信号出力回路１７４は、直接リセット端子ＤＲから入力されるリセット信号ＲＳＴがハイレベルからローレベルに立ち下がると、クロック端子ＣＫからの入力に非同期でクリアされる。

図８に示す乱数値記憶回路１７５は、１６ビットレジスタであり、後述するステップＳ１０２の入賞処理において読み出される乱数値Ｒを記憶する。乱数値記憶回路１７５は、ラッチ信号出力回路１７４の出力端子Ｑから入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、カウンタ１７３から入力されるカウント値Ｃを、乱数値Ｒとしてラッチして記憶することにより、乱数発生回路１７に始動入賞信号ＳＳが入力される毎に、記憶する乱数値Ｒを順次更新する。

図９は、乱数値記憶回路１７５の構成例を示す回路図である。乱数値記憶回路１７５は、図９に示すように、２個のＡＮＤ回路２０１，２０３と、２個のＮＯＴ回路２０２，２０４と、１６個のフィリップフロップ回路２１０〜２２５と、１６個のＯＲ回路２３０〜２４５と、から構成されている。

ＡＮＤ回路２０１の入力端子は、ラッチ信号出力回路１７４の出力端子ＱとＮＯＴ回路２０４の出力端子とに接続され、出力端子は、ＮＯＴ回路２０２の入力端子とフィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５とに接続されている。ＮＯＴ回路２０２の入力端子は、ＡＮＤ回路２０１の出力端子に接続され、出力端子は、ＡＮＤ回路２０３の一方の入力端子に接続されている。

ＡＮＤ回路２０３の入力端子は、ＮＯＴ回路２０２の出力端子と遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４とに接続され、出力端子は、ＮＯＴ回路２０４の入力端子に接続されている。ＮＯＴ回路２０４の入力端子は、ＡＮＤ回路２０３の出力端子に接続され、出力端子は、ＡＮＤ回路２０１の一方の入力端子とＯＲ回路２３０〜２４５の各々の一方の入力端子とに接続されている。

フィリップフロップ回路２１０〜２２５の入力端子Ｄ０〜Ｄ１５は、カウンタ１７３の出力端子に接続されている。フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５は、ＡＮＤ回路２０１の出力端子に接続され、出力端子Ｑ０〜Ｑ１５は、ＯＲ回路２３０〜２４５の各々の他方の入力端子に接続されている。また、フィリップフロップ回路２１０〜２２５の直接リセット端子ＤＲは、遊技制御用マイクロコンピュータ１００に内蔵されたＣＰＵ１０３に接続され、リセット信号ＲＳＴの供給を受ける。

ＯＲ回路２３０〜２４５の入力端子は、ＮＯＴ回路２０４の出力端子とフィリップフロップ回路２１０〜２２５の出力端子の各々とに接続され、出力端子は、遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４に接続されている。

図１０は、ＯＲ回路２３０〜２４５の出力端子と遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４との接続の詳細を説明するための図である。この実施の形態において、ＯＲ回路２３０〜２４５の出力端子と、Ｉ／Ｏポート１０４に含まれる大当り判定用乱数の入力ポートの各ビットと、は、図１０に示すように、入れ替えて接続されている。これにより、遊技制御用マイクロコンピュータ１００に入力される乱数のランダム性を高めることができる。

上記構成を備える乱数値記憶回路１７５の動作を図１１に示すタイミングチャートを参照して説明する。

遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣ（ハイレベルの信号）が入力されていない場合に（ＡＮＤ回路２０３の一方の入力がローレベルの場合に）、ラッチ信号出力回路１７４の出力端子Ｑから入力されるラッチ信号ＳＬがローレベルからハイレベルに立ち上がるタイミング（図１１に示す例では、タイミングＴ１，Ｔ２，Ｔ７）に、ＡＮＤ回路２０１の入力は、共にハイレベルとなり、その出力端子から出力される信号ＳＲは、ハイレベルとなる。そして、ＡＮＤ回路２０１から出力された信号ＳＲは、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される。

フィリップフロップ回路２１０〜２２５は、クロック端子ＣＫ０〜ＣＫ１５から入力される信号ＳＲの立ち上がりエッジに応答して、カウンタ１７３から入力端子Ｄ０〜Ｄ１５を介して入力されるカウント値ＣのビットデータＣ０〜Ｃ１５を乱数値のビットデータＲ０〜Ｒ１５としてラッチして格納し、格納した乱数値ＲのビットデータＲ０〜Ｒ１５を出力端子Ｑ０〜Ｑ１５から出力する。

出力制御信号ＳＣが入力されていない場合（図１１に示す例では、タイミングＴ３までの期間、タイミングＴ６以降の期間）、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その出力端子から出力される信号ＳＧは、ローレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。

このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値が「０」であるか「１」であるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベル（「１」）となる。これにより、乱数値記憶回路１７５から出力される値は、常に「６３５５３５（＝１１１１ｈ）」となるため、乱数値記憶回路１７５から乱数値Ｒを読み出すことはできなくなる。即ち、出力制御信号ＳＣが入力されていない場合、乱数値記憶回路１７５は、読出不能（ディセイブル）状態となる。

そして、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬがローレベルのときに、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されると（図１１に示す例では、タイミングＴ４からタイミングＴ６までの期間）、ＡＮＤ回路２０３の入力が共にハイレベルとなるため、その出力端子から出力される信号ＳＧは、ハイレベルとなる。信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ローレベルの信号が入力される。

このようにＯＲ回路２３０〜２４５の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、ＯＲ回路２３０〜２４５の他方の入力端子に入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値は、ＯＲ回路２３０〜２４５の出力端子からそのまま（ビットデータＲ０〜Ｒ１５の値が「１」のときは「１」が、「０」のときは「０」が、）出力される。これにより、乱数値記憶回路１７５からの乱数値Ｒの読出が可能となる。即ち、出力制御信号ＳＣが入力されている場合、乱数値記憶回路１７５は、読出可能（イネイブル）状態となる。

但し、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力される前に、ラッチ信号出力回路１７４からラッチ信号ＳＬが入力されている場合、ＡＮＤ回路２０３の一方の入力がローレベルとなるため、その後、ラッチ信号ＳＬが入力されている状態のままの状態で、出力制御信号ＳＣが入力されても（図１１に示す例では、タイミングＴ３からタイミングＴ４の期間）、その出力端子から出力される信号ＳＧは、ローレベルのままとなる。そして、信号ＳＧは、ＮＯＴ回路２０４において反転され、ＯＲ回路２３０〜２４５の一方の入力端子には、ハイレベルの信号が入力される。

このようにＯＲ回路２３０〜２４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、ＯＲ回路２３０〜２４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベルとなり、出力制御信号ＳＣが入力されているにも関わらず、乱数値記憶回路１７５から乱数値Ｒを読み出すことができない状態のままとなる。即ち、ラッチ信号ＳＬが入力されているとき、乱数値記憶回路１７５は、出力制御信号ＳＣに対して受信不能状態となる。

また、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬがハイレベルになる前に、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されている場合、ＡＮＤ回路２０１の一方の入力がローレベルとなるため、その後、出力制御信号ＳＣが入力されているままの状態で、入力されるラッチ信号ＳＬがハイレベルになっても（図１１に示す例では、タイミングＴ５）、その出力端子から出力される信号ＳＲは、ローレベルのままとなる。このため、フィリップフロップ回路２１０〜２２５のクロック端子ＣＫ０〜ＣＫ１５に入力される信号ＳＲは、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路２１０〜２２５に格納されている乱数値ＲのビットデータＲ０〜Ｒ１５は、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬが立ち上がっても、更新されない。即ち、出力制御信号ＳＣが入力されているとき、乱数値記憶回路１７５は、ラッチ信号ＳＬに対して受信不能状態となる。

さらに、フィリップフロップ回路２１０〜２２５はそれぞれ、ＣＰＵ１０３から直接リセット端子ＤＲ０〜ＤＲ１５に入力されるリセット信号ＲＳＴがハイレベルからローレベルに立ち下がると、クロック端子ＣＫ０〜ＣＫ１５に入力される信号ＳＲに非同期でクリアされる。従って、ＣＰＵ１０３から出力されたリセット信号ＲＳＴがハイレベルからローレベルに立ち下がることによって、乱数値記憶回路１７５のリセットが行われ、記憶されている乱数値Ｒが消去される。

図８に示すタイマ回路１７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力する。

この実施の形態において、タイマ回路１７６は、例えばアップカウンタ又はダウンカウンタによって構成され、ハイレベルの信号が入力されたことに応答して、起動する。タイマ回路１７６は、入力がハイレベルとなっている間、基準クロック信号出力回路１７１から基準クロック信号Ｓ０が入力される毎に、所定のタイマ値をアップカウント又はダウンカウントして行く。そして、アップカウント又はダウンカウントしたタイマ値が、３ｍｓに対応する値となったとき、タイマ回路１７６は、入力された信号を始動入賞信号ＳＳであると判定して、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力する。

図１２は、乱数発生回路１７の動作を説明するためのタイミングチャートである。

図１２（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０をクロック信号生成回路１７２のクロック端子ＣＫに出力する。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力する。これにより、正相出力端子Ｑからは、図１２（Ｂ）に示すように、タイミングＴ１０，Ｔ１２，Ｔ１４，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力される。

また、クロック信号生成回路１７２は、正相出力端子Ｑから出力するカウント用クロック信号Ｓ１を反転して逆相出力端子Ｑ（バー）から出力する。これにより、逆相出力端子Ｑ（バー）からは、図１２（Ｄ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのラッチ用クロック信号Ｓ２が出力される。

そして、カウンタ１７３は、図１２（Ｃ）に示すように、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路１７４は、入力端子Ｄから入力される図１２（Ｅ）に示す始動入賞信号ＳＳを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、図１２（Ｆ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図１２（Ｇ）に示すように、記憶する乱数値Ｒを更新する。

このようにして、乱数発生回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。

次に、本実施例におけるパチンコ遊技機１の動作（作用）を説明する。図１３は、主基板１１に搭載された遊技制御用マイクロコンピュータ１００が実行する遊技制御メイン処理を示すフローチャートである。主基板１１では、電源基板１０からの電源電圧が供給されると、遊技制御用マイクロコンピュータ１００が起動し、ＣＰＵ１０３が、まず、図１３のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、ＣＰＵ１０３は、割込禁止に設定した後（ステップＳ１）、必要な初期設定を行う（ステップＳ２）。この初期設定では、例えば、ＲＡＭ１０２がクリアされる。また、遊技制御用マイクロコンピュータ１００に内蔵されたＣＴＣ（カウンタ／タイマ回路）のレジスタ設定を行う。これにより、以後、所定時間（例えば、２ミリ秒ごと）ごとにＣＴＣから割込要求信号がＣＰＵ１０３へ送出され、ＣＰＵ１０３は定期的にタイマ割込処理を実行することができる。初期設定が終了すると、割込を許可した後（ステップＳ３）、ループ処理に入る。

図１３に示す遊技制御メイン処理を実行したＣＰＵ１０３は、ＣＴＣからの割込要求信号を受信して割込要求を受け付けると、図１４のフローチャートに示す遊技制御割込処理を実行する。

遊技制御割込処理を開始すると、ＣＰＵ１０３は、まず、所定のリセット処理を実行する（ステップＳ１１）。リセット処理では、システムリセットやユーザリセットの発生を検知したことに応じて、主基板１１により制御される各電気部品を適切な動作停止状態とするための各種設定が行われる。

リセット処理を実行した後には、所定のスイッチ処理を実行する（ステップＳ１２）。スイッチ処理では、スイッチ回路１０７を介して始動入賞口スイッチ７０から入力される始動入賞信号ＳＳがオン状態となっているか否かを判別する。始動入賞信号ＳＳがオン状態である場合には、タイマ値を「１」加算して始動入賞口スイッチタイマメモリ１１３に格納する。一方、始動入賞信号ＳＳがオフ状態である場合には、タイマ値をクリアする。

続いて、所定のエラー処理を実行することにより、パチンコ遊技機１の異常診断を行い、その診断結果に応じて必要ならば警告を発生可能とする（ステップＳ１３）。この後、所定の判定用乱数を更新する判定用乱数更新処理（ステップＳ１４）と、所定の表示用乱数を更新する表示用乱数更新処理（ステップＳ１５）と、を順次実行する。

次に、ＣＰＵ１０３は、特別図柄プロセス処理を実行する（ステップＳ１６）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するために、フラグメモリ１１２に設けられた特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセス処理に続いて、ＣＰＵ１０３は、普通図柄プロセス処理を実行する（ステップＳ１７）。普通図柄プロセス処理では、普通図柄表示器４０を所定の順序で制御するために、フラグメモリ１１２に設けられた普通図柄プロセスフラグに従って該当する処理が選択されて実行される。

さらに、ＣＰＵ１０３は、所定のコマンド制御処理を実行することにより、主基板１１から表示制御基板１２等のサブ側の制御基板に対して制御コマンドを送出し、遊技状態に合わせた演出動作等の動作制御を指示する（ステップＳ１８）。例えば、ＣＰＵ１０３が所定のコマンド送信テーブルに設定された制御データに基づいてＩ／Ｏポート１０４からの信号出力動作を制御することなどにより、表示制御基板１２等のサブ側の制御基板に対して、遊技の進行を制御する制御信号を送信させる。このコマンド制御処理により主基板１１から送出された表示制御コマンドを表示制御基板１２のＣＰＵが受け取り、その表示制御コマンドに従って可変表示装置４の表示制御や普通図柄表示器４０の点灯制御などが行われる。

また、ＣＰＵ１０３は、所定の情報出力処理を実行することにより、各種出力データの格納領域の内容をＩ／Ｏポート１０４に含まれる各出力ポートに出力する（ステップＳ１９）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率変動情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。

続いて、ＣＰＵ１０３は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ２０）。この後、所定の賞球処理を実行することにより、始動入賞口スイッチ７０から入力された始動入賞信号ＳＳに基づく賞球数の設定などを行い、払出制御基板１５に対して払出制御コマンドを出力可能とする（ステップＳ２１）。

図１５は、ステップＳ１１にて実行されるリセット処理の一例を示すフローチャートである。リセット処理を開始すると、ＣＰＵ１０３は、まず、パチンコ遊技機１にてシステムリセット及びユーザリセットのうちでいずれかのリセットが発生したか否かを、リセット制御回路１０５から入力されるリセット制御信号ＲＣにおける信号レベルをチェックすることにより、判別する（ステップＳ５１）。ステップＳ５１において、ＣＰＵ１０３は、リセット制御回路１０５から供給されているリセット信号がハイレベルとなっているときには、リセットが発生していないと判断して（ステップＳ５１；Ｎｏ）、そのままリセット処理を終了する。

これに対して、リセット制御回路１０５からのリセット信号がハイレベルからローレベルへと立ち下がったときには、リセットが発生したと判断して（ステップＳ５１；Ｙｅｓ）、例えばバックアップＲＡＭ領域のデータについてパリティデータを生成してＲＡＭ１０２に格納したり、ＲＡＭ１０２をアクセス禁止状態にしたりするなど、リセットの発生に応じた所定のリセット用設定処理を実行する（ステップＳ５２）。この際、ＣＰＵ１０３は、乱数発生回路１７に搭載されたラッチ信号出力回路１７４及び乱数値記憶回路１７５に対して、ハイレベルからローレベルへと立ち下がるリセット信号ＲＳＴを送出する（ステップＳ５３）。このリセット信号ＲＳＴに応答して、乱数発生回路１７では、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットが行われる。

図１６は、ステップＳ１６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１３に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１０１）。ステップＳ１０１において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１３に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。

そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１０１；Ｙｅｓ）、入賞処理を実行する（ステップＳ１０２）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１０１；Ｎｏ）、入賞処理をスキップする。

図１７は、ステップＳ１０２の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ１２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。

始動入賞記憶数が「４」であるときには（ステップＳ１２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ１２１；Ｎｏ）、乱数値記憶回路１７５に出力制御信号ＳＣを送出して、乱数値記憶回路１７５を読出可能（イネイブル）状態に制御する（ステップＳ１２２）。

続いて、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し（ステップＳ１２３）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ１２４）、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御する（ステップＳ１２５）。そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ１２６）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ１２７）。

この後、ＣＰＵ１０３は、フラグメモリ１１２に格納されている特別図柄プロセスフラグの値に基づいて、図１６に示すステップＳ１１０〜Ｓ１１８の９個の処理のいずれかを選択する。以下に、ステップＳ１１０〜Ｓ１１８の各処理について説明する。

ステップＳ１１０の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「０」のときに実行される処理である。この処理において、ＣＰＵ１０３は、特図保留メモリ１１０が記憶している保留記憶数が「０」であるか否かを判別する。ここで、特図保留メモリ１１０において、保留番号「１」に対応した乱数値Ｒ等の各種データが記憶されていない場合には、保留記憶数が「０」であると判別される。保留記憶数が「０」であれば、表示制御基板１２を介して可変表示装置４上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「０」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「１」に更新する。

ステップＳ１１１の大当り判定処理は、特別図柄プロセスフラグの値が「１」のときに実行される処理である。この処理において、ＣＰＵ１０３は、図１８に示すように、まず、特図保留メモリ１１０から保留番号「１」に対応して格納されている乱数値Ｒを読み出す（ステップＳ１３１）。この際、保留記憶数を「１」減算し、且つ、特図保留メモリ１１０の第２〜第４エントリ（保留番号「２」〜「４」）に格納された乱数値Ｒを１エントリずつ上位にシフトする（ステップＳ１３２）。

続いて、ＣＰＵ１０３は、確率向上状態（確変中）であるか否かを判別し（ステップＳ１３３）、確変中ではなければ（ステップＳ１３３；Ｎｏ）、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図７（Ａ）に示すような通常時大当り判定用テーブル１２１を設定する（ステップＳ１３４）。これに対して、確変中であれば（ステップＳ１３３；Ｙｅｓ）、図７（Ｂ）に示すような確変時大当り判定用テーブル１２２を設定する（ステップＳ１３５）。

ＣＰＵ１０３は、ステップＳ１３１にて読み出した乱数値Ｒに基づき、ステップＳ１３４又はＳ１３５にて設定した大当り判定用テーブル１２１又は１２２を用いて特図ゲームの表示結果を大当りとするか否かを判定する（ステップＳ１３６）。そして、大当りとすることに決定した場合には（ステップＳ１３６；Ｙｅｓ）、フラグメモリ１１２に設けられた大当り状態フラグをオン状態にセットし（ステップＳ１３７）、ハズレとすることに決定した場合には（ステップＳ１３６；Ｎｏ）、大当り状態フラグをクリアしてオフ状態とする（ステップＳ１３８）。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「２」に更新する（ステップＳ１３９）。

図１６に示すステップＳ１１２の確定図柄決定処理は、特別図柄プロセスフラグの値が「２」のときに実行される処理である。この処理において、ＣＰＵ１０３は、フラグメモリ１１２に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置４による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「３」に更新する。

ステップＳ１１３の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「３」のときに実行される処理である。この処理において、ＣＰＵ１０３は、まず、フラグメモリ１１２に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップＳ１１２の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、ＣＰＵ１０３は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「４」に更新する。

ステップＳ１１４の可変表示指令処理は、特別図柄プロセスフラグの値が「４」のときに実行される処理である。この処理において、ＣＰＵ１０３は、可変表示装置４において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップＳ１１２の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップＳ１１３の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板１２に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「５」に更新する。

ステップＳ１１５の可変表示停止時処理は、特別図柄プロセスフラグの値が「５」のときに実行される処理である。この処理において、ＣＰＵ１０３は、主基板１１から表示制御基板１２に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板１２に対して送出可能に設定する。また、パチンコ遊技機１が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機１における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「６」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「０」に更新する。

ステップＳ１１６の大入賞口開放前処理は、特別図柄プロセスフラグの値が「６」のときに実行される処理である。この処理において、ＣＰＵ１０３は、大入賞口としての特別可変入賞球装置７を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置７を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「７」に更新する。

ステップＳ１１７の大入賞口開放中処理は、特別図柄プロセスフラグの値が「７」のときに実行される処理である。この処理において、ＣＰＵ１０３は、開成された特別可変入賞球装置７への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、１回の大当りについて、特別可変入賞球装置７の開成回数をカウントし、開成回数が例えば１６回に達していれば、特定遊技状態（大当り遊技状態）を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「８」に更新する。一方、開成回数が１６回に達していなければ、特別可変入賞球装置７を一旦閉成した後、所定時間が経過するのを待って再度開成する。

ステップＳ１１８の大当り終了処理は、特別図柄プロセスフラグの値が「８」のときに実行される処理である。この処理において、ＣＰＵ１０３は、表示制御基板１２に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、ＣＰＵ１０３は、フラグメモリ１１２に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「０」に更新する。

以上説明したように、この実施の形態によれば、クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチすることにより、カウント用クロック信号Ｓ１を生成して正相出力端子Ｑから出力する。また、クロック信号生成回路１７２は、生成したカウント用クロック信号Ｓ１を反転してラッチ用クロック信号Ｓ２を逆相出力端子Ｑ（バー）から出力する。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。

そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１と乱数発生回路１７とに対して送出し、乱数発生回路１７に対して送出された始動入賞信号ＳＳは、タイマ回路１７６を介してラッチ信号出力回路１７４の入力端子Ｄへと入力される。ラッチ信号出力回路１７４は、この入力端子Ｄに入力される始動入賞信号ＳＳを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…において、ラッチ信号ＳＬとして出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶する。

このようにして、乱数発生回路１７は、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができる。また、乱数発生回路１７は、基準クロック信号Ｓ０を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、基準クロック信号Ｓ０の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

一方、主基板１１の側では、ＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことを検出すると、入賞処理を実行する。

この入賞処理において、ＣＰＵ１０３は、乱数値記憶回路１７５に出力制御信号ＳＣを送出して乱数値記憶回路１７５を読出可能（イネイブル）状態に制御した後、乱数値記憶回路１７５から乱数値Ｒを読み出す。そして、ＣＰＵ１０３は、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御した後、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。

このように、ＣＰＵ１０３が乱数値Ｒを読み出すときのみ、乱数値記憶回路１７５を読出可能状態に制御することにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０３は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路１７５から乱数値Ｒを読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。

また、電源基板１０が備える電源電圧監視回路１８には、ＶＳＬ電源電圧が所定値（例えば＋２２Ｖ）以下になると電源断信号をシステムリセット信号ＳＲＳＴとして出力する電源監視用ＩＣ３０１が搭載されている。電源監視用ＩＣ３０１からのシステムリセット信号ＳＲＳＴは、主基板１１の遊技制御用マイクロコンピュータ１００に入力される。このシステムリセット信号ＳＲＳＴがハイレベルからローレベルへと立ち下がることに応答して、遊技制御用マイクロコンピュータ１００に搭載されたリセット制御回路１０５により生成されるリセット制御信号ＲＣが、ハイレベルからローレベルへと立ち下がる。遊技制御用マイクロコンピュータ１００のＣＰＵ１０３は、リセット制御信号ＲＣがハイレベルからローレベルへと立ち下がったときに、乱数発生回路１７のラッチ信号出力回路１７４及び乱数値記憶回路１７５に対してリセット信号ＲＳＴを出力する。

ここで、ＣＰＵ１０３からのリセット信号ＲＳＴを伝送する配線は、ラッチ信号出力回路１７４の直接リセット端子ＤＲ、及び乱数値記憶回路１７５が備えるフィリップフロップ回路２１０〜２２５の直接リセット端子ＤＲ０〜ＤＲ１５に接続されており、リセット信号ＲＳＴの信号レベルがハイレベルからローレベルへと立ち下がることによって、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットが行われる。

このように、システムリセットやユーザリセットが発生したときにラッチ信号出力回路１７４のリセットを行うようにしたことで、例えば電源電圧の低下に起因するノイズの影響等によってラッチ信号出力回路１７４から乱数値記憶回路１７５に誤ってラッチ信号ＳＬが出力されることにより乱数値記憶回路１７５が誤ったタイミングでカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶するのを防止し、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる。

また、システムリセットやユーザリセットが発生したときに乱数値記憶回路１７５のリセットを行うようにしたことで、例えばノイズの影響等によって乱数値記憶回路１７５が誤ってカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶した場合でも、記憶されている乱数値Ｒを消去することができるので、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる。

なお、乱数発生回路１７は、始動入賞口スイッチ７０から出力された始動入賞信号ＳＳをラッチ信号出力回路１７４に直接入力するのではなく、一旦タイマ回路１７６に入力して、始動入賞信号ＳＳの入力時間を計測し、計測した時間が予め設定された時間（３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に入力する。このため、パチンコ遊技機１は、ラッチ信号出力回路１７４がノイズの影響等により誤って乱数値記憶回路１７５にラッチ信号ＳＬを出力することを防止することができる。また、タイマ回路１７６には、２回のタイマ割込処理の実行間「４ｍｓ」よりも短い「３ｍｓ」が設定されているため、ＣＰＵ１０３が乱数値記憶回路１７５から読み出した乱数値Ｒが前回の入賞時に読み出した乱数値Ｒの値と同じ値となることを防止することができる。

また、乱数値記憶回路１７５は、ラッチ信号出力回路１７４からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロコンピュータ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路１７５に記憶されている乱数値Ｒが更新されているときに、ＣＰＵ１０３により乱数値記憶回路１７５から乱数値Ｒが読み出されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの更新を確実且つ安定的に行うことができる。

さらに、乱数値記憶回路１７５は、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号出力回路１７４から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ１００が乱数値記憶回路１７５から乱数値Ｒを読み出しているときに、乱数値記憶回路１７５に記憶されている乱数値Ｒが更新されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

なお、この発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。

上記実施の形態において、始動入賞口スイッチ７０は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号ＳＳを主基板１１と乱数発生回路１７とに出力し、そして、乱数発生回路１７は、タイマ回路１７６において、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力していた。

しかしながら、本発明は、これに限定されず、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ出力し、主基板１１に搭載されているＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたことに基づいて、ラッチ用始動入賞信号ＳＮをラッチ信号出力回路１７４に送出してもよい。

このような変形例に係る遊技機について、以下図面を参照して説明する。図１９は、この変形例に係る主基板１１における回路構成等を示すブロック図であり、図２０は、この変形例に係る乱数発生回路２７の構成を示すブロック図である。なお、乱数発生回路２７において、上記実施の形態に係る乱数発生回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。

乱数発生回路２７は、図２０に示すように、基準クロック信号出力回路１７１と、クロック信号生成回路１７２と、カウンタ１７３と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、から構成されている。

ラッチ信号出力回路１７４の入力端子Ｄは、Ｉ／Ｏポート１０４に接続され、クロック端子ＣＫは、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）に接続されている。また、ラッチ信号出力回路１７４の出力端子Ｑは、乱数値記憶回路１７５に接続されている。さらに、ラッチ信号出力回路１７４の直接リセット端子ＤＲは、遊技制御用マイクロコンピュータ１００に内蔵されたＣＰＵ１０３に接続され、リセット信号ＲＳＴの供給を受ける。ラッチ信号出力回路１７４は、入力端子Ｄから入力されるラッチ用始動入賞信号ＳＮを、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。また、ラッチ信号出力回路１７４は、直接リセット端子ＤＲから入力されるリセット信号ＲＳＴがハイレベルからローレベルに立ち下がると、クロック端子ＣＫからの入力に非同期でクリアされる。

図２１は、乱数発生回路２７の動作を説明するためのタイミングチャートである。

図２１（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０をクロック信号生成回路１７２のクロック端子ＣＫに出力する。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力する。これにより、正相出力端子Ｑからは、図２１（Ｂ）に示すように、タイミングＴ１０，Ｔ１２，Ｔ１４，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力される。

また、クロック信号生成回路１７２は、正相出力端子Ｑから出力するカウント用クロック信号Ｓ１を反転して逆相出力端子Ｑ（バー）から出力する。これにより、逆相出力端子Ｑ（バー）からは、図２１（Ｄ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのラッチ用クロック信号Ｓ２が出力される。

そして、カウンタ１７３は、図２１（Ｃ）に示すように、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路１７４は、入力端子Ｄから入力される図２１（Ｅ）に示すラッチ用始動入賞信号ＳＮを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、図２１（Ｆ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図２１（Ｇ）に示すように、記憶する乱数値Ｒを更新する。

このようにして、乱数発生回路２７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。

加えて、ＣＰＵ１０３からのリセット信号ＲＳＴは、ラッチ信号出力回路１７４の他に、乱数値記憶回路１７５にも供給されており、リセット制御信号ＲＣがハイレベルからローレベルに立ち下がることによって、乱数値記憶回路１７５のリセットが行われ、乱数値記憶回路１７５に記憶されている乱数値Ｒが消去される。

また、この変形例において、図６に示すフラグメモリ１１２には、上述したフラグに加えて、乱数値読出フラグが設けられている。この乱数値読出フラグは、ラッチ用始動入賞信号ＳＮがラッチ信号出力回路１７４へ送出されたときにオン状態にセットされ、乱数値記憶回路１７５から乱数値Ｒが読み出されるとクリアされてオフ状態となる。

図２２は、この変形例において、ステップＳ１６にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、フラグメモリ１１２に設けられた乱数値読出フラグがオンとなっているか否かを判別する（ステップＳ２０１）。

乱数値読出フラグがオフであるときには（ステップＳ２０１；Ｎｏ）、遊技球が普通可変入賞球装置６に入賞したか否かを、始動入賞口スイッチタイマメモリ１１３に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ２０２）。ステップＳ２０２において、ＣＰＵ１０３は、始動入賞口スイッチタイマメモリ１１３に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動入賞口スイッチ７０から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。

そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ２０２；Ｙｅｓ）、入賞処理を実行する（ステップＳ２０３）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ２０２；Ｎｏ）、入賞処理をスキップする。

図２３は、ステップＳ２０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ２２１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。

始動入賞記憶数が「４」であるときには（ステップＳ２２１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ２２１；Ｎｏ）、ラッチ用始動入賞信号ＳＮがラッチ信号出力回路１７４に送出し（ステップＳ２２２）、乱数値読出フラグをオン状態にセットする（ステップＳ２２３）。

また、ステップＳ２０１にて乱数値読出フラグがオンであるときには（ステップＳ２０１；Ｙｅｓ）、乱数値読出処理を実行する（ステップＳ２０４）。

図２４は、ステップＳ２０４の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、ＣＰＵ１０３は、まず、乱数値記憶回路１７５に出力制御信号ＳＣを送出して、乱数値記憶回路１７５を読出可能（イネイブル）状態に制御する（ステップＳ２３１）。続いて、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し（ステップＳ２３２）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ２３３）、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御する（ステップＳ２３４）。

そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ２３５）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ２３６）。この後、ＣＰＵ１０３は、乱数値読出フラグをクリアしてオフ状態とする（ステップＳ２３７）。

以上説明したように、この変形例によれば、クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチすることにより、カウント用クロック信号Ｓ１を生成して正相出力端子Ｑから出力する。また、クロック信号生成回路１７２は、生成したカウント用クロック信号Ｓ１を反転してラッチ用クロック信号Ｓ２を逆相出力端子Ｑ（バー）から出力する。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。

そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動入賞口スイッチ７０は、始動入賞信号ＳＳを主基板１１に対してのみ送出する。主基板１１のＣＰＵ１０３は、始動入賞口スイッチ７０から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別して、乱数発生回路２７に対してラッチ用始動入賞信号ＳＮを送出する。

乱数発生回路２７に対して送出されたラッチ用始動入賞信号ＳＮは、ラッチ信号出力回路１７４の入力端子Ｄへと入力される。ラッチ信号出力回路１７４は、この入力端子Ｄに入力されるラッチ用始動入賞信号ＳＮを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…において、ラッチ信号ＳＬとして出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶する。

この後、最初に行われるタイマ割込処理において、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。

このようにして、乱数発生回路２７は、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができる。また、乱数発生回路２７は、基準クロック信号Ｓ０を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、基準クロック信号Ｓ０の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、乱数発生回路２７のラッチ信号出力回路１７４にラッチ用始動入賞信号ＳＮを出力するため、パチンコ遊技機１は、始動入賞口スイッチ７０から乱数発生回路２７へ始動入賞信号ＳＳを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。

加えて、ＣＰＵ１０３からのリセット信号ＲＳＴを伝送する配線が、ラッチ信号出力回路１７４の直接リセット端子ＤＲに接続されており、乱数値記憶回路１７５にもＣＰＵ１０３からのリセット信号ＲＳＴが入力されるので、リセット信号ＲＳＴの信号レベルがハイレベルからローレベルへと立ち下がることによって、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットが行われる。これにより、システムリセットやユーザリセットが発生したときにラッチ信号出力回路１７４のリセットを行うことができるので、例えば電源電圧の低下に起因するノイズの影響等によってラッチ信号出力回路１７４から乱数値記憶回路１７５に誤ってラッチ信号ＳＬが出力されることにより乱数値記憶回路１７５が誤ったタイミングでカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶するのを防止し、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる。また、システムリセットやユーザリセットが発生したときに乱数値記憶回路１７５のリセットを行うことができるので、例えば電源電圧の低下に起因するノイズの影響等によって乱数値記憶回路１７５が誤ってカウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを乱数値Ｒとしてラッチして記憶した場合でも、記憶されている乱数値Ｒを消去することができるので、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる。

さらに、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別するため、パチンコ遊技機１は、ノイズの影響等により誤って乱数発生回路２７にラッチ用始動入賞信号ＳＮが出力されることを防止することができる。

また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路１７５から乱数値Ｒを読み出すため、この読み出した乱数値Ｒが前回読み出した乱数値Ｒと同じ値になることを防止することができる。

また、上記実施の形態において、クロック信号生成回路１７２の正相出力端子Ｑは、カウンタ１７３の入力端子に接続され、逆相出力端子Ｑ（バー）は、ラッチ信号出力回路１７４の入力端子Ｄに接続されていた。しかしながら、本発明は、これに限定されず、クロック信号生成回路１７２の正相出力端子Ｑをラッチ信号出力回路１７４の入力端子Ｑに、逆相出力端子Ｑ（バー）をカウンタ１７３の入力端子に、それぞれ接続してもよい。

上記実施の形態では、図１４に示す遊技制御割込処理のステップＳ１１にてリセット処理を実行することにより、システムリセットやユーザリセットのうちでいずれかのリセットが発生したか否かをＣＰＵ１０３が定期的に判別し、リセットが発生したときには、リセット信号ＲＳＴを送出するものとして説明した。しかしながら、本発明は、これに限定されず、リセット制御回路１０５から入力されるリセット制御信号ＲＣがハイレベルからローレベルへと立ち下がったことをＣＰＵ１０３が検知したときに、遊技制御割込処理とは別個に予め設定された割込処理を実行することによって、図１５に示すようなリセット処理を実行するようにしてもよい。これにより、システムリセットやユーザリセットなどのリセットが発生したときには、遊技制御割込処理が実行されるタイミングとは非同期にリセット信号ＲＳＴを生成して送出することができ、リセットの発生を検知して直ちにラッチ信号出力回路１７４や乱数値記憶回路１７５の記憶内容を消去することができる。

あるいは、図１４に示す遊技制御割込処理のステップＳ１１にて実行するリセット処理では、ユーザリセットが発生したか否かを判別してリセット信号ＲＳＴを送出可能とする一方で、ＶＳＬ電源電圧の低下によるシステムリセットの発生を検知したときには、遊技制御割込処理とは別個に予め設定された割込処理を実行することによって、遊技制御割込処理が実行されるタイミングとは非同期にリセット信号ＲＳＴを生成して送出できるようにしてもよい。ここで、ＶＳＬ電源電圧の低下によるシステムリセットの発生を検知したときに実行する割込処理の優先順位を、遊技制御割込処理の優先順位よりも高くなるように設定してもよい。例えば、ＣＰＵ１０３では、リセット制御回路１０５にてシステムリセット延長回路３１１を介して出力されるシステムリセットの発生を通知するリセット制御信号ＲＣを伝送する配線がマスク不能割込端子（ＮＭＩ端子）に接続され、このリセット制御信号ＲＣに応答したＣＰＵ１０３がマスク不能割込処理（ＮＭＩ処理）を実行する。これに対して、ＣＰＵ１０３は、遊技制御割込処理を、マスク可能な割込処理（ＩＮＴ処理）として実行するようにしてもよい。これにより、ＶＳＬ電源電圧の低下などによりパチンコ遊技機１の動作が不安定になる場合には、ＣＰＵ１０３が各電気部品等の動作を管理するために実行する遊技制御割込処理よりも優先的にラッチ信号出力回路１７４や乱数値記憶回路１７５のリセットを行うことができ、誤って乱数値記憶回路１７５に記憶されている乱数値Ｒが読み出されることを確実に防止できる。

上記実施の形態では、ＣＰＵ１０３によって生成したリセット信号ＲＳＴを、乱数発生回路１７が備えるラッチ信号出力回路１７４及び乱数値記憶回路１７５の双方に供給していたが、本発明は、これに限定されず、ＣＰＵ１０３からのリセット信号ＲＳＴを、乱数発生回路１７が備えるラッチ信号出力回路１７４及び乱数値記憶回路１７５のいずれか一方のみに供給してリセットを行うようにしてもよい。また、ラッチ信号出力回路１７４及び乱数値記憶回路１７５の他に、カウンタ１７３にもリセット信号ＲＳＴを供給して、カウンタ１７３におけるカウント値Ｃのカウント動作をリセットできるようにしてもよい。これにより、システムリセットやユーザリセットが発生したときにカウンタ１７３のカウント値Ｃが消去されるので、例えばノイズの影響等によってカウンタ１７３が誤ってカウントしたカウント値Ｃが乱数値記憶回路１７５の入力端子Ｄに入力されて乱数値Ｒとしてラッチして記憶されるのを防止し、誤って乱数値記憶回路１７５に記憶された乱数値Ｒが読み出されるなどの誤動作を防ぐことができる。

また、ＣＰＵ１０３が図１５に示すステップＳ５３にてリセット信号ＲＳＴを送出した後には、リセット処理を終了して遊技制御割込処理にリターンするのではなく、所定のループ処理を実行してループ状態に入るようにしてもよい。この場合には、リセットの発生がＣＰＵ１０３によって検知されたときに、ループ状態において、リセット状態に入ることになる。すなわち、ＣＰＵ１０３の動作が完全に停止する。これにより、ＣＰＵ１０３は、例えばＶＳＬ電源電圧の低下などにより正常な動作が担保できなくなる（すなわち、動作の管理ができない状態が発生する）までに、リセット信号ＲＳＴを送出してラッチ信号出力回路１７４及び乱数値記憶回路１７５のリセットを終えることができ、その以後は各電気部品等の動作を管理するための処理（図１４に示すステップＳ１２〜Ｓ２１の処理）を実行せずにリセット状態になるので、不定データに基づいて異常動作してしまうことを防止できる。

上記実施の形態では、電源電圧監視回路１８が電源基板１０に設置されるものとして説明したが、これに限定されず、主基板１１、表示制御基板１２、音声制御基板１３、ランプ制御基板１４、払出制御基板１５等の各制御基板に、それぞれ独立して設置されていてもよい。また、リセット制御回路１０５は、遊技制御用マイクロコンピュータ１００に内蔵されたものに限定されず、遊技制御用マイクロコンピュータ１００の外部から遊技制御用マイクロコンピュータ１００に内蔵されたＣＰＵ１０３に対してリセット制御信号ＲＣを出力するものであってもよい。

ＣＰＵ１０３からラッチ信号出力回路１７４及び乱数値記憶回路１７５にリセット信号ＲＳＴを伝送するための配線は、乱数発生回路１７における同一の入力端子からラッチ信号出力回路１７４及び乱数値記憶回路１７５へと分岐し、ＣＰＵ１０３と乱数発生回路１７との間は共通の配線を用いてリセット信号ＲＳＴを伝送するものであってもよい。あるいは、乱数発生回路１７における別個の入力端子がそれぞれ、ラッチ信号出力回路１７４及び乱数値記憶回路１７５のいずれかに対応して設置され、ＣＰＵ１０３と乱数発生回路１７との間は別個の配線を用いてリセット信号ＲＳＴを伝送するものであってもよい。

さらに、上記実施の形態において、カウンタ１７３は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ１７３に限定されず、疑似乱数発生回路であってもよい。また、カウンタ１７３のカウント値ＣのビットデータＣ０〜Ｃ１５の出力端子と、乱数値記憶回路１７５のカウント値ＣのビットデータＣ０〜Ｃ１５の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路１７５に入力されるカウント値Ｃのランダム性を高めることができる。

また、上記実施の形態において、乱数値記憶回路１７５は、ＡＮＤ回路２０１，２０３やＯＲ回路２３０〜２４５などの論理回路を用いてラッチ信号ＳＬ及び出力制御信号ＳＣの受信制御，乱数値Ｒの出力制御などのイネイブル／ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路１７５は、Ｉ／Ｏポート１０４やラッチ信号出力回路１７４との間にＦＥＴ（Field Effect Transistor）などのスイッチング素子を設け、ラッチ信号ＳＬや出力制御信号ＳＣの入力に応答して、Ｉ／Ｏポート１０４やラッチ信号出力回路１７４との経路を導通、遮断することにより、ラッチ信号ＳＬや出力制御信号ＳＣのイネイブル／ディセイブル制御を行ってもよい。

さらに、上記実施の形態において、タイマ回路１７６は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、基準クロック信号出力回路１７１からの基準クロック信号Ｓ０の入力に応答して、タイマ値をアップカウント又はダウンカウントして行き、タイマ値が所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定してラッチ信号出力回路１７４に出力するものであった。しかしながら、本発明は、これに限定されず、タイマ回路１７６は、始動入賞口スイッチ７０から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力するものであれば任意である。

また、上記実施の形態において、タイマ回路１７６は、基準クロック信号出力回路１７１から順次入力される基準クロック信号Ｓ０を用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路１７６は、基準クロック信号Ｓ０を分周したクロック信号や、基準クロック信号出力回路１７１とは異なるクロック信号出力回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路１７６には、所定の時間として３ｍｓが設定されていたが、本発明は、これに限定されず、２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間であれば任意に設定可能である。

さらに、上記実施の形態において、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、ＣＰＵ１０３は、３回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路１７６には、３回のタイマ割込処理の実行時間である６ｍｓよりも短い時間を設定すればよい。

また、上記実施の形態において、遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御するパチンコ遊技機であった。

しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段（例えば始動玉検出器）の検出により、遊技者にとって不利な第２の状態から遊技者にとって有利な第１の状態となる始動動作（例えば開放動作）を行う可変入賞装置（例えば可変入賞球装置）を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段（例えば特定玉検出器）の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第１の状態に制御する特定遊技状態（例えば大当り遊技状態）を発生させるパチンコ遊技機であってもよい。

また、本発明の遊技機は、特別領域（例えば特別装置作動領域）に設けられた特別検出手段（例えば特定球検出スイッチや特別領域スイッチ）で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域（例えば作動入賞口や始動入賞装置における始動口）に設けられた始動検出手段（例えば作動球検出スイッチや始動口スイッチ）により遊技球が検出されたことに基づいて、特別可変入賞装置（例えば大入賞口）を遊技者にとって不利な状態（例えば閉鎖状態）から遊技者にとって有利な状態（例えば開放状態）に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。

さらに、本発明の遊技機は、図２５に示す、１ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置（例えば可変表示装置１００２）の表示結果が導出表示されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン（例えばスロットマシン１０００）であってもよい。図２５に示すスロットマシン１０００は、本発明の始動入賞信号出力手段として、遊技者によりスタートレバー１０１１が操作されたことに基づいて所定の始動信号を遊技制御手段（例えば主基板）や乱数発生手段（例えば乱数発生回路）に出力する図示しないスタートスイッチを備えている。なお、図２５に示す液晶表示器１００１は、演出手段として機能するものである。

また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うＣＲ式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、ＬＣＤ等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。

さらに、図１，図２及び図２５に示した装置構成、図４，図６，図８，図１０，図１９及び図２０に示すブロック構成、図１１，図１２及び図２１に示すタイミングチャート構成、図３，図５及び図９に示す回路構成、図７に示すテーブル構成や、図１３〜図１８及び図２２〜図２４に示すフローチャート構成は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。

また、パチンコ遊技機１の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。

そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。

また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。

本発明の実施の形態におけるパチンコ遊技機の正面図である。 本発明の実施の形態におけるパチンコ遊技機の背面図である。 電源基板が備える電源電圧監視回路の一構成例を示す回路図である。 主基板における回路構成等を示すブロック図である。 遊技制御用マイクロコンピュータに内蔵されたリセット制御回路の一構成例を示す回路図である。 遊技制御用マイクロコンピュータの構成例を示すブロック図である。 大当り判定用テーブルの構成例を示す図である。 乱数発生回路の構成例を示すブロック図である。 乱数値記憶回路の構成例を示す回路図である。 乱数値記憶回路のＯＲ回路の出力端子とＩ／Ｏポートとの接続を説明するための図である。 乱数値記憶回路の動作を説明するためのタイミングチャートである。 乱数発生回路の動作を説明するためのタイミングチャートである。 遊技制御メイン処理を示すフローチャートである。 遊技制御割込処理を示すフローチャートである。 リセット処理を示すフローチャートである。 特別図柄プロセス処理を示すフローチャートである。 図１６における入賞処理の詳細を示すフローチャートである。 図１６における大当り判定処理の詳細を示すフローチャートである。 図４に示す主基板における回路構成等の変形例を示すブロック図である。 図８に示す乱数発生回路の構成の変形例を示すブロック図である。 図２０に示す乱数発生回路の動作を説明するためのタイミングチャートである。 図１６に示す特別図柄プロセス処理の変形例を示すフローチャートである。 図２２における入賞処理の詳細を示すフローチャートである。 図２２における乱数値読出処理の詳細を示すフローチャートである。 スロットマシンの正面図である。

符号の説明

１ … パチンコ遊技機
２ … 遊技盤
３ … 遊技機用枠
４ … 可変表示装置
６ … 普通可変入賞球装置
７ … 特別可変入賞球装置
８Ｌ，８Ｒ … スピーカ
９ … 遊技効果ランプ
１０ … 電源基板
１１ … 主基板
１２ … 表示制御基板
１３ … 音声制御基板
１４ … ランプ制御基板
１５ … 払出制御基板
１６ … 情報端子基板
１７，２７ … 乱数発生回路
１８ … 電源電圧監視回路
２１，２２ … ソレノイド
４０ … 普通図柄表示器
７０ … 始動入賞口スイッチ
１００ … 遊技制御用マイクロコンピュータ
１０１ … ＲＯＭ
１０２ … ＲＡＭ
１０３ … ＣＰＵ
１０４ … Ｉ／Ｏポート
１０５ … リセット制御回路
１０７ … スイッチ回路
１０８ … ソレノイド回路
１１０ … 特図保留メモリ
１１１ … 大当り判定用テーブルメモリ
１１２ … フラグメモリ
１１３ … 始動入賞口スイッチタイマメモリ
１２１ … 通常時大当り判定用テーブル
１２２ … 確変時大当り判定用テーブル
１７１ … 基準クロック信号出力回路
１７２ … クロック信号生成回路
１７３ … カウンタ
１７４ … ラッチ信号出力回路
１７５ … 乱数値記憶回路
１７６ … タイマ回路
２０１，２０３，３１３，３１４ … ＡＮＤ回路
２０２，２０４ … ＮＯＴ回路
２１０〜２２５ … フィリップフロップ回路
２３０〜２４５ … ＯＲ回路
３０１ … 電源監視用ＩＣ
３１１ … システムリセット延長回路
３１２ … ユーザリセット延長回路
１０００ … スロットマシン
１００１ … 液晶表示器
１００２ … 可変表示装置
１０１１ … スタートレバー

Claims (9)

1. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御手段と、
   乱数を発生する乱数発生手段と、
   システムリセット信号を前記遊技制御手段に出力するシステムリセット信号出力手段と、
   を備え、
   前記乱数発生手段は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号に基づき、第１のクロック信号と第２のクロック信号とを生成するクロック信号生成手段と、
   を含み、
   前記クロック信号生成手段は、
   前記第１のクロック信号として、前記基準クロック信号が前記所定の周期毎に変化するタイミングに同期して、信号状態が変化する信号を出力する第１の出力端子と、
   前記第２のクロック信号として、前記第１のクロック信号と周期が同一で位相が１８０度異なる信号を出力する第２の出力端子と、
   を含み、
   前記乱数発生手段は、
   前記第１のクロック信号における信号状態が所定の態様で変化する第１のタイミングにおいて、数値データの出力値を更新する数値データ更新手段と、
   前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データの出力値を乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記遊技制御手段は、
   前記実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、該可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   前記システムリセット信号出力手段から入力されるシステムリセット信号に応答して、乱数値記憶リセット信号を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う乱数値記憶リセット手段と、
   を含み、
   前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力制御信号が出力されても読出不能状態を維持するラッチ優先手段を含む、
   ことを特徴とする遊技機。
2. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御手段と、
   乱数を発生する乱数発生手段と、
   システムリセット信号を前記遊技制御手段に出力するシステムリセット信号出力手段と、
   を備え、
   前記乱数発生手段は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号に基づき、第１のクロック信号と第２のクロック信号とを生成するクロック信号生成手段と、
   を含み、
   前記クロック信号生成手段は、
   前記第１のクロック信号として、前記基準クロック信号が前記所定の周期毎に変化するタイミングに同期して、信号状態が変化する信号を出力する第１の出力端子と、
   前記第２のクロック信号として、前記第１のクロック信号と周期が同一で位相が１８０度異なる信号を出力する第２の出力端子と、
   を含み、
   前記乱数発生手段は、
   前記第１のクロック信号における信号状態が所定の態様で変化する第１のタイミングにおいて、数値データの出力値を更新する数値データ更新手段と、
   前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データの出力値を乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記遊技制御手段は、
   前記実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、該可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   前記システムリセット信号出力手段から入力されるシステムリセット信号に応答して、乱数値記憶リセット信号を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う乱数値記憶リセット手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
3. 前記クロック信号生成手段は、
   前記基準クロック信号が入力されるクロック端子と、
   前記第２の出力端子と接続された入力端子とを含む、
   ことを特徴とする請求項１又は２に記載の遊技機。
4. 前記遊技制御手段は、
   遊技制御処理を実行する遊技制御用マイクロコンピュータと、
   前記遊技制御用マイクロコンピュータが所定の異常処理を行ったことを検知する異常処理検知手段と、
   を含み、
   前記乱数値記憶リセット手段は、
   前記異常処理検知手段によって前記所定の異常処理が行われたことを検知したときに、乱数値記憶リセット信号を前記乱数値記憶手段に出力することにより、前記乱数値記憶手段のリセットを行う異常処理時乱数値記憶リセット手段を含む、
   ことを特徴とする請求項１，２又は３に記載の遊技機。
5. 前記実行条件が成立したことに基づいて、始動信号を前記乱数発生手段に出力する始動信号出力手段を備え、
   前記ラッチ信号出力手段は、前記始動信号出力手段から入力される始動信号を前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて前記ラッチ信号として出力する、
   ことを特徴とする請求項１から４のいずれか１項に記載の遊技機。
6. 前記乱数発生手段は、前記始動信号出力手段から始動信号が入力されている時間を計測し、該計測した時間が前記第１のクロック信号と前記第２のクロック信号の周期より長い所定の時間になったとき、該始動信号を前記ラッチ信号出力手段に出力するタイマ手段を含む、
   ことを特徴とする請求項５に記載の遊技機。
7. 前記始動信号出力手段は、始動信号を前記遊技制御手段に出力し、
   前記遊技制御手段は、定期的に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段を含み、
   前記表示結果決定手段は、前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号出力手段から始動信号が継続して入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、
   前記タイマ手段は、
   前記タイマ割込処理実行手段により前記所定回のタイマ割込処理が実行される時間よりも短い時間を前記所定の時間として設定する設定手段を含み、
   前記計測した時間が前記設定手段により前記所定の時間として設定された時間になったとき、前記始動信号を前記ラッチ信号出力手段に出力する、
   ことを特徴とする請求項６に記載の遊技機。
8. 前記実行条件が成立したことに基づいて、始動信号を前記遊技制御手段に出力する始動信号出力手段を備え、
   前記遊技制御手段は、
   前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号を生成して前記乱数発生手段に出力するラッチ用始動信号出力手段を含み、
   前記ラッチ信号出力手段は、前記ラッチ用始動信号出力手段から入力されるラッチ用始動信号を前記第２のクロック信号における信号状態が前記所定の態様と同一態様で変化する第２のタイミングにおいて前記ラッチ信号として出力する、
   ことを特徴とする請求項１から４のいずれか１項に記載の遊技機。
9. 前記遊技制御手段は、
   定期的に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段と、
   前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号出力手段から始動信号が継続して入力されたか否かを判定する始動信号判定手段と、
   を含み、
   前記ラッチ用始動信号出力手段は、前記始動信号判定手段によって前記始動信号が継続して入力された旨の判定がされたとき、前記乱数発生手段にラッチ用始動信号を出力し、
   前記表示結果決定手段は、前記ラッチ用始動信号出力手段によって前記ラッチ用始動信号を出力した後、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出す、
   ことを特徴とする請求項８に記載の遊技機。

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