JP2005192715A - 遊技機 - Google Patents
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Abstract
【課題】 乱数値の取得を確実且つ安定的に行う。
【解決手段】 遅延回路172は、クロック信号生成回路171から入力される基準クロック信号S1を遅延させて遅延クロック信号S2を生成してラッチ信号出力回路174のクロック端子Clkに出力する。カウンタ173は、基準クロック信号S1の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。ラッチ信号出力回路174は、入力端子Dから入力されるラッチ用始動入賞信号SNを、クロック端子Clkから入力される遅延クロック信号S2の立ち上がりエッヂに同期させ、ラッチ信号SLを出力する。これにより、乱数発生回路17は、カウンタ173によるカウント値Cの更新タイミングと、ラッチ信号出力回路174によるラッチ信号SLの出力タイミングと、を異ならせることができる。この結果、パチンコ遊技機は、乱数値の取得を確実且つ安定的に行うことができる。
【選択図】 図4
【解決手段】 遅延回路172は、クロック信号生成回路171から入力される基準クロック信号S1を遅延させて遅延クロック信号S2を生成してラッチ信号出力回路174のクロック端子Clkに出力する。カウンタ173は、基準クロック信号S1の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。ラッチ信号出力回路174は、入力端子Dから入力されるラッチ用始動入賞信号SNを、クロック端子Clkから入力される遅延クロック信号S2の立ち上がりエッヂに同期させ、ラッチ信号SLを出力する。これにより、乱数発生回路17は、カウンタ173によるカウント値Cの更新タイミングと、ラッチ信号出力回路174によるラッチ信号SLの出力タイミングと、を異ならせることができる。この結果、パチンコ遊技機は、乱数値の取得を確実且つ安定的に行うことができる。
【選択図】 図4
Description
本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。
パチンコ遊技機等の遊技機においては、液晶表示装置(以下、LCD:Liquid Crystal Display)等の表示装置上に所定の識別情報(以下、表示図柄)を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。
可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの(以下、特図ゲーム)がある。特図ゲームは、始動入賞口を通過する遊技球の検出(可変表示の始動条件が成立したこと)に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。
現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数(大当り判定用乱数)は、CPUが所定のアプリケーションプログラムを実行することにより生成されている。しかしながらこのような乱数生成方法は、生成の際におけるCPUの処理負担が増大してしまうといった問題点を有している。
かかる問題点を解消するものとして、乱数回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている(例えば、特許文献1参照)。
特開平7−124296号公報(第3−4頁、第1図)。
その他、クロックパルス(又はこのクロックパルスを反転させた反転クロックパルス)の立ち上がりエッヂに応答して更新したカウント値を、反転クロックパルス(又はクロックパルス)の立ち上がりエッヂに同期したラッチ信号に基づいて、乱数値として記憶する遊技機等も開示されている(例えば、特許文献2参照)。
特開2003−190483号公報(第5−12頁、第2図)。
しかしながら、特許文献1に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。
また、特許文献2に記載された遊技機では、クロックパルスの立ち下がりエッヂが緩やかな場合、反転クロックパルスの立ち上がりエッヂも緩やかになるため、この反転クロックパルスの立ち上がりエッヂに同期するラッチ信号の出力タイミングが不安定になり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。
この発明は上記実状に鑑みてなされたものであり、乱数値の取得を確実且つ安定的に行うことができる遊技機を提供することを目的とする。
上記目的を達成するため、本願の請求項1に記載の遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)とする遊技機(例えばパチンコ遊技機1)であって、遊技の進行を制御する遊技制御手段(例えば主基板11に搭載された遊技制御用マイクロコンピュータ100など)と、乱数を発生する乱数発生手段(例えば乱数発生回路17)と、前記実行条件が成立したことに基づいて、始動信号(例えば始動入賞信号SS)を前記遊技制御手段に出力する始動信号出力手段(例えば始動入賞口スイッチ70)と、を備え、前記遊技制御手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号(例えばラッチ用始動入賞信号SN)を生成して前記乱数発生手段に出力するラッチ用始動信号出力手段(例えばCPU103がステップS103の入賞処理を実行する部分など)と、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段(ステップS111の大当り判定処理とを実行する部分など)と、を含み、前記乱数発生手段は、所定の周期のクロック信号(例えば基準クロック信号S1など)を出力するクロック信号出力手段(例えばクロック信号生成回路171など)と、前記クロック信号出力手段から入力されるクロック信号を前記所定の周期及び該所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号(例えば遅延クロック信号S2)を生成し、該生成した遅延クロック信号を出力するクロック信号遅延手段(例えば遅延回路172)と、前記クロック信号出力手段から入力されるクロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミング(例えば基準クロック信号S1がローレベルからハイレベルへと立ち上がるタイミングT11,T12,…など)と前記クロック信号遅延手段から入力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第2のタイミング(例えば遅延クロック信号S2がローレベルからハイレベルへと立ち上がるタイミングT21,T22,…など)とのうちのいずれか一方のタイミングにおいて、数値データ(例えばカウント値C)を更新する数値更新手段(例えばカウンタ173)と、前記第1のタイミングと前記第2のタイミングとのうちの前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記遊技制御手段から入力されるラッチ用始動信号をラッチ信号(例えばラッチ信号SL)として出力するラッチ信号出力手段(例えばラッチ信号出力回路174)と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値更新手段により更新された数値データを乱数値(例えば乱数値R)として記憶する乱数値記憶手段(例えば乱数値記憶回路175)と、を含み、前記表示結果手段は、前記乱数値記憶手段から乱数値を読み出して(例えばCPU103がステップS104の乱数値読出処理を実行して)、該読み出した乱数値が所定の判定値データ(例えば「3」など)と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する、ことを特徴とする。
請求項2に記載の遊技機においては、前記遊技制御手段は、定期的(例えば2ms毎)に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段(例えばCPU103が遊技制御割込処理を実行する部分)と、前記タイマ割込処理実行手段により所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms間)、前記始動信号出力手段から始動信号が継続して入力されたか否かを判定する始動信号判定手段(例えばCPU103がステップ102の処理の処理を実行する部分)と、を含み、前記ラッチ用始動信号出力手段は、前記始動信号判定手段によって前記始動信号が継続して入力された旨の判定がされたとき(例えばCPU103がステップ102の処理にてYesと判別したとき)、前記乱数発生手段にラッチ用始動信号を出力し、前記ラッチ用始動信号出力手段によって前記ラッチ用始動信号を出力した後、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出す。
請求項3に記載の遊技機においては、前記遊技制御手段は、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号(例えば出力制御信号SC)を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段(例えばCPU103がステップS131及びステップS134の処理を実行する部分)を含む。
請求項4に記載の遊技機においては、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段を(例えばAND回路203など)を含む。
請求項5に記載の遊技機においては、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御するラッチ信号受信制御手段(例えばAND回路201など)を含む。
上記目的を達成するため、本願の請求項6に記載の遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)とする遊技機(例えばパチンコ遊技機1)であって、遊技の進行を制御する遊技制御手段(例えば主基板11に搭載された遊技制御用マイクロコンピュータ100など)と、乱数を発生する乱数発生手段(例えば乱数発生回路17)と、前記実行条件が成立したことに基づいて、始動信号(例えば始動入賞信号SS)を前記遊技制御手段に出力する始動信号出力手段(例えば始動入賞口スイッチ70)と、を備え、前記遊技制御手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号(例えばラッチ用始動入賞信号SN)を生成して前記乱数発生手段に出力するラッチ用始動信号出力手段(例えばCPU103がステップS103の入賞処理を実行する部分など)と、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段(ステップS111の大当り判定処理とを実行する部分など)と、を含み、前記乱数発生手段は、所定の周期のクロック信号(例えば基準クロック信号S1など)を出力するクロック信号出力手段(例えばクロック生成回路171など)と、前記クロック信号出力手段から入力されるクロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミング(例えば基準クロック信号S1がローレベルからハイレベルへと立ち上がるタイミングT11,T12,…など)において、数値データ(例えばカウント値C)を更新する数値更新手段(例えばカウンタ173)と、前記第1のタイミングにおいて、前記遊技制御手段から入力されるラッチ用始動信号をラッチ信号(例えばラッチ信号SL)として出力するラッチ信号出力手段(例えばラッチ信号出力回路174)と、前記ラッチ信号出力手段から入力されるラッチ信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延ラッチ信号(例えば遅延ラッチ信号SD)を生成し、該生成した遅延ラッチ信号を出力するラッチ信号遅延手段(例えば遅延回路272)と、前記ラッチ信号遅延手段から入力される遅延クロック信号が前記所定の態様で変化する第2のタイミング(例えば遅延ラッチ信号SDがローレベルからハイレベルへと立ち上がるタイミングT33など)において、前記数値更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段(例えば乱数値記憶回路175)と、を含み、前記表示結果手段は、前記乱数値記憶手段から乱数値を読み出して(例えばCPU103がステップS104の乱数値読出処理を実行して)、該読み出した乱数値が所定の判定値データ(例えば「3」など)と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する、ことを特徴とする。
本願の請求項1乃至6に記載の発明は、以下に示す効果を有する。
請求項1に記載の構成によれば、前記乱数発生手段は、前記クロック信号出力手段から出力されるクロック信号を反転させることなく、該クロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミングと前記クロック信号遅延手段から入力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第2のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新し、該第1のタイミングと該第2のタイミングとのうちの前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記始動信号出力手段から入力される始動信号をラッチ信号として出力する。これにより、前記数値データの更新タイミングと、前記ラッチ信号の出力タイミング(ラッチタイミング)と、を確実に異ならせることができるため、前記乱数値の取得を確実且つ安定的に行うことができる。また、この構成によれば、前記実行条件が成立したときのみ、前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記ラッチ用始動信号手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にラッチ用始動信号を出力するため、該始動信号出力手段から前記乱数発生手段へ該始動信号を供給するための経路を設ける必要が無い。このため、遊技機のハードウェア構成を簡素化することができる。
請求項2に記載の構成によれば、前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号が継続して入力された旨の判定が、前記始動信号判定手段によってなされたとき、前記乱数発生手段にラッチ用始動信号を出力する。このため、前記ラッチ用始動信号出力手段がノイズの影響等により誤って前記乱数発生手段にラッチ用始動信号を出力することを防止することができる。また、前記表示結果決定手段は、前記始動入賞判定手段によって前記始動入賞信号が継続して入力された旨の判定がされたとき、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出すため、該乱数値記憶手段から読み出した乱数値が前回読み出した乱数値と同じ値になることを防止することができる。
請求項3に記載の構成によれば、前記乱数発生手段は、前記表示結果決定手段が乱数値を読み出すときのみ、前記乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
請求項4に記載の構成によれば、前記乱数発生手段は、前記乱数値記憶手段に記憶されている乱数値が更新されているときに、前記表示結果決定手段により該乱数値記憶手段から乱数値が読み出されることを防止することができるため、乱数値の更新を確実且つ安定的に行うことができる。
請求項5に記載の構成によれば、前記乱数発生手段は、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出しているときに、該乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。
請求項6に記載の構成によれば、前記乱数発生手段は、前記クロック信号生成手段から出力される基準クロック信号を反転させることなく、該クロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミングにおいて、前記数値データを更新すると共に前記始動信号出力手段から入力される始動信号をラッチ信号として出力し、該ラッチ信号を該所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延ラッチ信号を生成して出力する。そして、前記乱数値記憶手段は、前記ラッチ信号遅延手段から入力される遅延ラッチ信号が前記所定の態様で変化する第2のタイミングにおいて、前記更新された数値データを乱数値として記憶する。これにより、前記数値データの更新タイミングと、前記ラッチ信号の出力タイミング(ラッチタイミング)と、を確実に異ならせることができるため、前記乱数値の取得を確実且つ安定的に行うことができる。また、この構成によれば、前記実行条件が成立したときのみ、前記乱数値記憶手段から乱数値を読み出すため、無駄な処理を省略することができる。さらに、前記ラッチ用始動信号手段は、前記始動信号出力手段から始動信号が入力されたことに基づいて、前記ラッチ信号出力手段にラッチ用始動信号を出力するため、該始動信号出力手段から前記乱数発生手段へ該始動信号を供給するための経路を設ける必要が無い。このため、遊技機のハードウェア構成を簡素化することができる。
以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄(リーチ図柄という)が大当り図柄の一部を構成しているときに未だ導出表示していない図柄(リーチ可変図柄という)については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態(例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる(例えば「7」)が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態)、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態(例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態)である。
本実施例における遊技機は、LCD等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ(CR:Card Reader)式のパチンコ遊技機や、LCDを搭載したスロットマシン等の遊技機である。
図1は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機(遊技機)1は、大別して、遊技盤面を構成する遊技盤(ゲージ盤)2と、遊技盤2を支持固定する遊技機用枠(台枠)3と、から構成されている。遊技盤2にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として特別図柄を可変表示可能に表示する可変表示装置4が設けられている。この可変表示装置4の下側には、普通可変入賞球装置(始動入賞口)6が配置されている。普通可変入賞球装置6の下側には、特別可変入賞球装置(大入賞口)7が配置されている。また、可変入賞球装置7の右側には、普通図柄表示器40が設けられている。
可変表示装置4は、複数の変動表示部により識別情報としての図柄を変動表示するLCD(Liquid Crystal Display)モジュール等を備えて構成され、例えば、普通可変入賞球装置6に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される3つの表示図柄(特別図柄)の変動表示を開始し、一定時間が経過すると、左、右、中の順で表示図柄を確定する。可変表示装置4には、普通可変入賞球装置6に入った有効入賞球数すなわち始動記憶数を表示する4つの始動記憶表示エリアが設けられていてもよい。
この実施の形態では、図柄番号が偶数である特別図柄を通常大当り図柄とし、図柄番号が奇数である特別図柄を確変大当り図柄とする。すなわち、可変表示装置4による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の特別図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機1は、大当り遊技状態となる。また、可変表示装置4による特図ゲームにおいて、特別図柄の可変表示を開始した後、左・中・右の表示領域にて同一の確変大当り図柄が表示結果として導出表示されて確定したときには、パチンコ遊技機1は大当り遊技状態の終了に続いて特別遊技状態(確率向上状態)となり、以後、所定条件が成立するまで特図ゲームにおける表示結果が大当り組合せとなる確率が向上する。また、確率向上状態では、普通可変入賞球装置6の開放時間が通常遊技状態よりも長くなるとともに、その開放回数が通常遊技状態のときよりも増加するなど、大当り遊技状態とは異なる遊技者にとって有利な状態となる。なお、通常遊技状態とは、大当り遊技状態や確率向上状態以外の遊技状態のことである。
普通図柄表示器40は、発光ダイオード(LED)等を備えて構成され、遊技領域に設けられた通過ゲートを遊技球が通過することを始動条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置6を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。
普通可変入賞球装置6は、ソレノイド21(図3)によって垂直(通常開放)位置と傾動(拡大開放)位置との間で可動制御される一対の可動翼片を有するチューリップ型役物(普通電動役物)を備えて構成される。普通可変入賞球装置6への遊技球の入賞に基づく特別図柄の可変表示は、所定回数(本実施形態では、4回)まで後述する特図保留メモリ110(図8)に記憶される。
特別可変入賞球装置7は、ソレノイド22(図3)によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置6への遊技球の入賞に基づいて可変表示装置4による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド22によって入賞領域を所定期間(例えば、29秒)あるいは所定個数(例えば、10個)の入賞球が発生するまで開成(開成サイクル)する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高16回繰り返すことができるようになっている。特別可変入賞球装置7に入賞した遊技球は、所定の検出部により検出される。入賞球の検出に応答し、後述する主基板11と払出制御基板15(図2)とにより、所定数の賞球の払い出しが行われる。
また、遊技盤2の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機1には、点灯又は点滅する遊技効果ランプ9や効果音を発生するスピーカ8L、8Rが設けられている。
図2は、パチンコ遊技機1の背面図であり、主要基板の配置レイアウトを示す。本実施例におけるパチンコ遊技機1は、主として、電源基板10と、主基板11と、表示制御基板12と、音声制御基板13と、ランプ制御基板14と、払出制御基板15と、情報端子基板16と、を備え、それぞれ適所に配設されている。なお、表示制御基板12、音声制御基板13及びランプ制御基板14は、それぞれ独立した基板として、例えば、パチンコ遊技機1の裏面において、1つのボックスに収容された状態で配置されてもよい。さらに、表示制御基板12、音声制御基板13及びランプ制御基板14を、まとめて1つの基板として構成してもよい。
電源基板10は、パチンコ遊技機1内の各回路に所定の電力を供給するものである。
主基板11は、メイン側の制御基板であり、パチンコ遊技機1における遊技の進行を制御するための各種回路が搭載されている。主基板11は、主として、所定位置に配設されたスイッチ等からの信号の入力を行う機能、表示制御基板12と音声制御基板13とランプ制御基板14と払出制御基板15となどからなるサブ側の制御基板に対して、それぞれ指令情報の一例となる制御データを出力して送信する機能、ホールの管理コンピュータに対して各種情報を出力する機能などを備えている。
図3は、主基板11における回路構成等を示すブロック図である。主基板11には、図3に示すように、表示制御基板12と、乱数発生回路17と、始動入賞口スイッチ70と、から配線が接続されている。
また、主基板11には、大入賞口である特別可変入賞球装置7、その他の入賞口への遊技球の入賞等を検出するための所定の入賞口スイッチからの配線も接続されている。さらに、主基板11には、普通可変入賞球装置6における可動翼片の可動制御や特別可変入賞球装置7における開成・閉成制御を行うためのソレノイド21、22への配線が接続されている。
始動入賞口スイッチ70は、始動入賞口である普通可変入賞球装置6への遊技球の入賞等を検出したことに基づいて、始動入賞信号(ハイレベルの信号)SSを主基板11に出力する。始動入賞口スイッチ70には、主基板11からの配線のみが接続されており、その他の基板及び回路、例えば表示制御基板12や乱数発生回路17などからの配線は接続されていない。このため、始動入賞口スイッチ70は、始動入賞信号SSを主基板11に対してのみ送出し、表示制御基板12や乱数発生回路17などには始動入賞信号SSを送出しない。
図4は、乱数発生回路17の構成を示すブロック図である。乱数発生回路17は、図4に示すように、クロック信号生成回路171と、遅延回路172と、カウンタ173と、ラッチ信号出力回路174と、乱数値記憶回路175と、から構成されている。乱数発生回路17は、大当りを発生させてパチンコ遊技機1を大当り遊技状態とするか否かを決定する大当り判定用の乱数を発生する。
クロック信号生成回路171は、所定の周期の基準クロック信号S1を生成し、この生成した基準クロック信号を遅延回路172とカウンタ173とに出力する。
遅延回路172は、クロック信号生成回路171から入力される基準クロック信号S1を、この基準クロック信号S1の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延クロック信号S2を生成する。遅延回路172は、生成した遅延クロック信号S2をラッチ信号出力回路174に出力する。
カウンタ173は、クロック信号生成回路171から入力される基準クロック信号S1の立ち上がりエッヂに応答して、カウント値Cを所定の初期値から所定の最終値まで循環的に更新する。
この実施の形態において、カウンタ173は、アップカウンタであり、基準クロック信号S1の立ち上がりエッヂが入力される毎に、カウント値Cを「0」から「249」まで1ずつカウントアップして行く。そして、カウンタ173は、カウント値Cを「249」までカウントアップすると、「0」に戻して、再び「249」までカウントアップして行く。即ち、カウント値Cは、カウンタ173に基準クロック信号S1の立ち上がりエッヂが入力される毎に、「0」→「1」→…→「249」→「0」→…と循環的に更新される。
ラッチ信号出力回路174は、フィリップフロップ回路などによって構成され、入力端子DがI/Oポート104に、クロック端子Clkが遅延回路172の出力端子に、それぞれ接続されている。ラッチ信号出力回路174は、入力端子Dから入力されるラッチ用始動入賞信号SNを、クロック端子Clkから入力される遅延クロック信号S2の立ち上がりエッヂに同期させ、ラッチ信号(ハイレベルの信号)SLとして出力端子Qから出力する。
図5は、乱数発生回路17の動作を説明するためのタイミングチャートである。
クロック信号生成回路171は、タイミングT11,T12,…においてローレベルからハイレベルに立ち上がる周期Tの、図5(A)に示す基準クロック信号S1を遅延回路172とカウンタ173とに出力する。
カウンタ173は、クロック信号生成回路171から入力される基準クロック信号S1の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。
一方、遅延回路172は、入力された基準クロック信号S1をΔT(≠nT:nは整数)だけ遅延させて、タイミングT21,T22,…においてローレベルからハイレベルに立ち上がる周期Tの、図5(B)に示す遅延クロック信号S2を生成してラッチ信号出力回路174のクロック端子Clkに出力する。
そして、ラッチ信号出力回路174は、入力端子Dから入力される図5(C)に示すラッチ用始動入賞信号SNを、クロック端子Clkから入力される遅延クロック信号S2の立ち上がりエッヂに同期させ、図5(D)に示すラッチ信号SLを出力する。
これにより、乱数発生回路17は、タイミングT11,T12,T13において、カウント値Cを更新し、タイミングT11,T12,T13とは異なるタイミングT22において、ラッチ信号SLを出力することができる。
図4に示す乱数値記憶回路175は、8ビットレジスタであり、後述するステップS103の入賞処理において読み出される乱数値Rを格納する。乱数値記憶回路175は、ラッチ信号出力回路174から入力されるラッチ信号SLに応答して、カウンタ173から入力されるカウント値Cを乱数値Rとして記憶する。
図6は、乱数値記憶回路175の構成例を示す回路図である。乱数値記憶回路175は、図6に示すように、2個のAND回路201,203と、2個のNOT回路202,204と、8個のフィリップフロップ回路211〜218と、8個のOR回路221〜228と、から構成されている。
AND回路201の入力端子は、ラッチ信号出力回路174の出力端子QとNOT回路204の出力端子とに接続され、出力端子は、NOT回路202の入力端子とフィリップフロップ回路211〜218のクロック端子Clk1〜Clk8とに接続されている。NOT回路202の入力端子は、AND回路201の出力端子に接続され、出力端子は、AND回路203の一方の入力端子に接続されている。
AND回路203の入力端子は、NOT回路202の出力端子と遊技制御用マイクロコンピュータ100のI/Oポート104とに接続され、出力端子は、NOT回路204の入力端子に接続されている。NOT回路204の入力端子は、AND回路203の出力端子に接続され、出力端子は、AND回路201の一方の入力端子とOR回路221〜228の各々の一方の入力端子とに接続されている。
フィリップフロップ回路211〜218の入力端子D1〜D8は、カウンタ173の出力端子に接続されている。フィリップフロップ回路211〜218のクロック端子Clk1〜Clk8は、AND回路201の出力端子に接続され、出力端子Q1〜Q8は、OR回路221〜228の各々の他方の入力端子に接続されている。
OR回路221〜228の入力端子は、NOT回路204の出力端子とフィリップフロップ回路211〜218の出力端子とに接続され、出力端子は、遊技制御用マイクロコンピュータ100のI/Oポート104に接続されている。
上記構成を備える乱数値記憶回路175の動作を図7に示すタイミングチャートを参照して説明する。
遊技制御用マイクロコンピュータ100から出力制御信号SC(ハイレベルの信号)が入力されていない場合に(AND回路203の一方の入力がローレベルの場合に)、ラッチ信号出力回路174からラッチ信号SLが入力されると(図7に示す例では、タイミングT1,T2,T7のとき)、AND回路201の入力は、共にハイレベルとなり、その出力端子から出力される信号SRは、ハイレベルとなる。そして、AND回路201から出力された信号SRは、フィリップフロップ回路211〜218のクロック端子Clk1〜Clk8に入力される。
フィリップフロップ回路211〜218は、クロック端子Clk1〜Clk8から入力される信号SRの立ち上がりエッヂに応答して、カウンタ173から入力端子D1〜D8を介して入力されるカウント値CのビットデータC1〜C8を乱数値のビットデータR1〜R8としてラッチして格納し、格納した乱数値RのビットデータR1〜R8を出力端子Q1〜Q8から出力する。
出力制御信号SCが入力されていない場合(図7に示す例では、タイミングT3までの期間、タイミングT6以降の期間)、AND回路203の一方の入力がローレベルとなるため、その出力端子から出力される信号SGは、ローレベルとなる。信号SGは、NOT回路204において反転され、OR回路221〜228の一方の入力端子には、ハイレベルの信号が入力される。
このようにOR回路221〜228の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値RのビットデータR1〜R8の値が「0」であるか「1」であるかに関わらず、OR回路221〜228から出力される信号SO1〜SO8は、全てハイレベル(「1」)となる。これにより、乱数値記憶回路175から出力される値は、常に「255(=11111111b)」となるため、乱数値記憶回路175から乱数値Rを読み出すことはできなくなる。即ち、出力制御信号SCが入力されていない場合、乱数値記憶回路175は、読出不能(ディセイブル)状態となる。
そして、ラッチ信号出力回路174からラッチ信号SLが入力されていないときに、遊技制御用マイクロコンピュータ100から出力制御信号SCが入力されると(図7に示す例では、タイミングT4からタイミングT6までの期間)、AND回路203の入力が共にハイレベルとなるため、その出力端子から出力される信号SGは、ハイレベルとなる。信号SGは、NOT回路204において反転され、OR回路221〜228の一方の入力端子には、ローレベルの信号が入力される。
このようにOR回路221〜228の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、OR回路221〜228の他方の入力端子に入力される乱数値RのビットデータR1〜R8の値は、OR回路221〜228の出力端子からそのまま(ビットデータR1〜R8の値が「1」のときは「1」が、「0」のときは「0」)出力される。これにより、乱数値記憶回路175からの乱数値Rの読出が可能となる。即ち、出力制御信号SCが入力されている場合、乱数値記憶回路175は、読出可能(イネイブル)状態となる。
但し、遊技制御用マイクロコンピュータ100から出力制御信号SCが入力される前に、ラッチ信号出力回路174からラッチ信号SLが入力されている場合、AND回路203の一方の入力がローレベルとなるため、その後、ラッチ信号SLが入力されている状態のままの状態で、出力制御信号SCが入力されても(図7に示す例では、タイミングT3からタイミングT4の期間)、その出力端子から出力される信号SGは、ローレベルのままとなる。そして、信号SGは、NOT回路204において反転され、OR回路221〜228の一方の入力端子には、ハイレベルの信号が入力される。
このようにOR回路221〜228の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、OR回路221〜228から出力される信号SO1〜SO8は、全てハイレベルとなり、出力制御信号SCが入力されているにも関わらず、乱数値記憶回路175から乱数値Rを読み出すことができない状態のままとなる。即ち、ラッチ信号SLが入力されているとき、乱数値記憶回路175は、出力制御信号SCに対して受信不能状態となる。
また、ラッチ信号出力回路174からラッチ信号SLが入力される前に、遊技用マイクロコンピュータ100から出力制御信号SCが入力されている場合、AND回路201の一方の入力がローレベルとなるため、その後、出力制御信号SCが入力されているままの状態で、ラッチ信号SLが入力されても(図7に示す例では、タイミングT5)、その出力端子から出力される信号SRは、ローレベルのままとなる。このため、フィリップフロップ回路211〜218のクロック端子Clk1〜Clk8に入力される信号SRは、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路211〜218に格納されている乱数値RのビットデータR1〜R8は、ラッチ信号SLが入力されているにも関わらず、更新されない。即ち、出力制御信号SCが入力されているとき、乱数値記憶回路175は、ラッチ信号SLに対して受信不能状態となる。
図3に示す主基板11は、遊技制御用マイクロコンピュータ100、スイッチ回路107と、ソレノイド回路108と、などを搭載して構成される。遊技制御用マイクロコンピュータ100は、例えば1チップマイクロコンピュータであり、ゲーム制御用のプログラム等を記憶するROM(Read Only Memory)101と、ワークメモリとして使用されるRAM(Random Access Memory)102と、制御動作を行うCPU(Central Processing Unit)103と、I/O(Input/Output)ポート104と、を内蔵している。
また、遊技制御用マイクロコンピュータ100は、図8に示すように、特図保留メモリ110と、大当り判定用テーブルメモリ111と、フラグメモリ112と、始動入賞口スイッチタイマメモリ113と、を備えている。
特図保留メモリ110は、遊技球が普通可変入賞球装置6に入賞して特別図柄の可変表示(特図ゲーム)を実行するための条件(実行条件)が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件(開始条件)が成立していない保留状態を記憶するためのメモリである。特図保留メモリ110は、4つのエントリを備え、各エントリには、普通可変入賞球装置6への入賞順に、保留番号と、その入賞に応じて乱数値記憶回路175から読み出した乱数値Rとが対応付けて格納される。主基板11から表示制御基板12へ特別図柄確定コマンドが送出されて特別図柄の可変表示が1回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第2位以下の登録情報が1位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置6に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路175から読み出された乱数値Rが最上位の空エントリに登録される。
大当り判定用テーブルメモリ111は、CPU103が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ111は、図9(A)に示す通常時大当り判定用テーブル121と、図9(B)に示す確変時大当り判定用テーブル122と、を格納する。
図9(A)に示す通常時大当り判定用テーブル121と、図9(B)に示す確変時大当り判定用テーブル122と、は、可変表示装置4による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル121及び122では、乱数値Rと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル122では、通常時大当り判定用テーブル121に比べてより多くの乱数値Rが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル122を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。
図8に示すフラグメモリ112は、パチンコ遊技機1において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ112には、特別図柄プロセスフラグと、普通図柄プロセスフラグと、大当り状態フラグと、入力状態フラグと、タイマ割込フラグと、乱数値読出フラグと、などが設けられている。
特別図柄プロセスフラグは、後述する特別図柄プロセス処理(図12)において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器40の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。大当り状態フラグは、可変表示装置4による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。
入力状態フラグは、I/Oポート104に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。乱数値読出フラグは、ラッチ用始動入賞信号SNがラッチ信号出力回路174へ送出されたときにオン状態にセットされ、乱数値記憶回路175から乱数値Rが読み出されるとクリアされてオフ状態となる。
始動入賞口スイッチタイマメモリ113は、始動入賞口スイッチ70から入力される始動入賞信号SSに応じて加算あるいはクリアされるタイマ値を記憶するためのものである。
図3に示すスイッチ回路107は、始動入賞口スイッチ70からの始動入賞信号SSを取り込んで、遊技制御用マイクロコンピュータ100に伝達する。ソレノイド回路108は、遊技制御用マイクロコンピュータ100からの指令に従って各ソレノイド21、22を駆動する。ソレノイド21は、リンク機構を介して普通可変入賞球装置6の可動翼片に連結されている。ソレノイド22は、リンク機構を介して特別可変入賞球装置7の開閉板に連結されている。
表示制御基板12は、主基板11とは独立して可変表示ゲームにおける画像処理のための表示制御を行うものである。表示制御基板12は、主基板11から出力される表示制御コマンドに基づいて、可変表示ゲームに用いられる画像を可変表示装置4上に表示させるとともに、普通図柄表示器40の点灯/消灯制御を行う。すなわち、表示制御基板12は、主基板11からの制御コマンドに基づいて可変表示装置4の表示動作を制御することによって、遊技の進行に関わる画像表示による演出を制御する。
音声制御基板13とランプ制御基板14とは、主基板11から送信される制御コマンドに基づいて、音声出力制御とランプ出力制御とを、それぞれ主基板11とは独立して実行するサブ側の制御基板である。すなわち、音声制御基板13は、主基板11からの制御コマンドに基づいてスピーカ8L、8Rによる音声出力動作を制御することによって、遊技の進行に関わる音声による演出を制御する。また、ランプ制御基板14は、主基板11からの制御コマンドに基づいて遊技効果ランプ9の点灯/消灯動作を制御することによって、遊技の進行に関わるランプの点灯、点滅あるいは消灯による演出を制御する。払出制御基板15は、遊技球の貸出や賞球等の払出制御を行うものである。情報端子基板16は、各種の遊技関連情報を外部に出力するためのものである。
次に、本実施例におけるパチンコ遊技機1の動作(作用)を説明する。図10は、主基板11に搭載された遊技制御用マイクロコンピュータ100が実行する遊技制御メイン処理を示すフローチャートである。主基板11では、電源基板10からの電源電圧が供給されると、遊技制御用マイクロコンピュータ100が起動し、CPU103が、まず、図10のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、CPU103は、割込禁止に設定した後(ステップS1)、必要な初期設定を行う(ステップS2)。この初期設定では、例えば、RAM102がクリアされる。また、遊技制御用マイクロコンピュータ100に内蔵されたCTC(カウンタ/タイマ回路)のレジスタ設定を行う。これにより、以後、所定時間(例えば、2ミリ秒ごと)ごとにCTCから割込要求信号がCPU103へ送出され、CPU103は定期的にタイマ割込処理を実行することができる。初期設定が終了すると、割込を許可した後(ステップS3)、ループ処理に入る。
図10に示す遊技制御メイン処理を実行したCPU103は、CTCからの割込要求信号を受信して割込要求を受け付けると、図11のフローチャートに示す遊技制御割込処理を実行する。
遊技制御割込処理を開始すると、CPU103は、まず、所定のスイッチ処理を実行する(ステップS11)。スイッチ処理では、スイッチ回路107を介して始動入賞口スイッチ70から入力される始動入賞信号SSがオン状態となっているか否かを判別する。始動入賞信号SSがオン状態である場合には、タイマ値を「1」加算して始動入賞口スイッチタイマメモリ113に格納する。一方、始動入賞信号SSがオフ状態である場合には、タイマ値をクリアする。
続いて、所定のエラー処理を実行することにより、パチンコ遊技機1の異常診断を行い、その診断結果に応じて必要ならば警告を発生可能とする(ステップS12)。この後、所定の判定用乱数を更新する判定用乱数更新処理(ステップS13)と、所定の表示用乱数を更新する表示用乱数更新処理(ステップS14)と、を順次実行する。
次に、CPU103は、特別図柄プロセス処理を実行する(ステップS15)。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するために、フラグメモリ112に設けられた特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセス処理に続いて、CPU103は、普通図柄プロセス処理を実行する(ステップS16)。普通図柄プロセス処理では、普通図柄表示器40を所定の順序で制御するために、フラグメモリ112に設けられた普通図柄プロセスフラグに従って該当する処理が選択されて実行される。
さらに、CPU103は、所定のコマンド制御処理を実行することにより、主基板11から表示制御基板12等のサブ側の制御基板に対して制御コマンドを送出し、遊技状態に合わせた演出動作等の動作制御を指示する(ステップS17)。例えば、CPU103が所定のコマンド送信テーブルに設定された制御データに基づいてI/Oポート104からの信号出力動作を制御することなどにより、表示制御基板12等のサブ側の制御基板に対して、遊技の進行を制御する制御信号を送信させる。このコマンド制御処理により主基板11から送出された表示制御コマンドを表示制御基板12のCPUが受け取り、その表示制御コマンドに従って可変表示装置4の表示制御や普通図柄表示器40の点灯制御などが行われる。
また、CPU103は、所定の情報出力処理を実行することにより、各種出力データの格納領域の内容をI/Oポート104に含まれる各出力ポートに出力する(ステップS18)。この情報出力処理では、主基板11から情報端子基板16に、大当り情報、始動情報、確率変動情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。
続いて、CPU103は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置6における可動翼片の可動制御や特別可変入賞球装置7における開閉板の開閉駆動を行う(ステップS19)。この後、所定の賞球処理を実行することにより、始動入賞口スイッチ70から入力された始動入賞信号SSに基づく賞球数の設定などを行い、払出制御基板15に対して払出制御コマンドを出力可能とする(ステップS20)。
図12及び図13は、ステップS15にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、CPU103は、まず、フラグメモリ112に設けられた乱数値読出フラグがオンとなっているか否かを判別する(ステップS101)。
乱数値読出フラグがオフであるときには(ステップS101;No)、遊技球が普通可変入賞球装置6に入賞したか否かを、始動入賞口スイッチタイマメモリ113に記憶されているタイマ値をチェックすることにより、判別する(ステップS102)。ステップS101において、CPU103は、始動入賞口スイッチタイマメモリ113に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値(例えば「2」)と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数(例えば「2」)に対応して予め定められている。これにより、CPU103は、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms間)、始動入賞口スイッチ70から始動入賞信号SSが継続して入力されたが否かを判別することができる。
そして、この比較結果に基づいて、CPU103は、タイマ値がスイッチオン判定値「2」以上であるか否かを判別する。タイマ値がスイッチオン判定値「2」以上である場合には、遊技球が入賞しているものと判別して(ステップS102;Yes)、入賞処理を実行する(ステップS103)と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「2」未満である場合には、遊技球が入賞していないものと判別して(ステップS102;No)、入賞処理をスキップする。
図14は、ステップS103の入賞処理を示すフローチャートである。この入賞処理において、CPU103は、まず、特図保留メモリ110が記憶している始動入賞記憶数が最大値の「4」であるか否かを判別する(ステップS121)。ここで、特図保留メモリ110において、始動入賞記憶番号「4」に対応した乱数値Rが記憶されている場合には、始動入賞記憶数が「4」であると判別される。
始動入賞記憶数が「4」であるときには(ステップS121;Yes)、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「4」未満であるときには(ステップS121;No)、ラッチ用始動入賞信号SNがラッチ信号出力回路174に送出し(ステップS122)、乱数値読出フラグをオン状態にセットする。
また、ステップS101にて乱数値読出フラグがオンであるときには(ステップS101;Yes)、乱数値読出処理を実行する(ステップS104)。
図15は、ステップS104の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、CPU103は、まず、乱数値記憶回路175に出力制御信号SCを送出して、乱数値記憶回路175を読出可能(イネイブル)状態に制御する(ステップS131)。続いて、CPU103は、乱数値記憶回路175から乱数値Rを読み出し(ステップS132)、この読み出した乱数値Rを、例えばRAM102に設けられた所定のバッファ領域に格納した後(ステップS133)、乱数値記憶回路175への出力制御信号SCの送出を停止して、乱数値記憶回路175を読出不能(ディセイブル)状態に制御する(ステップS134)。
そして、CPU103は、始動入賞記憶数を「1」加算し(ステップS135)、所定のバッファ領域に格納した乱数値Rを特図保留メモリ110の空エントリの先頭にセットする(ステップS136)。この後、CPU103は、乱数値読出フラグをクリアしてオフ状態とする(ステップS137)。
この後、CPU103は、フラグメモリ112に格納されている特別図柄プロセスフラグの値に基づいて、図13に示すステップS110〜S118の9個の処理のいずれかを選択する。以下に、ステップS110〜S118の各処理について説明する。
ステップS110の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「0」のときに実行される処理である。この処理において、CPU103は、特図保留メモリ110が記憶している保留記憶数が「0」であるか否かを判別する。ここで、特図保留メモリ110において、保留番号「1」に対応した乱数値R等の各種データが記憶されていない場合には、保留記憶数が「0」であると判別される。保留記憶数が「0」であれば、表示制御基板12を介して可変表示装置4上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「0」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「1」に更新する。
ステップS111の大当り判定処理は、特別図柄プロセスフラグの値が「1」のときに実行される処理である。この処理において、CPU103は、図16に示すように、まず、特図保留メモリ110から保留番号「1」に対応して格納されている乱数値Rを読み出す(ステップS141)。この際、保留記憶数を「1」減算し、且つ、特図保留メモリ110の第2〜第4エントリ(保留番号「2」〜「4」)に格納された乱数値Rを1エントリずつ上位にシフトする(ステップS142)。
続いて、CPU103は、確率向上状態(確変中)であるか否かを判別し(ステップS143)、確変中ではなければ(ステップS143;No)、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図9(A)に示すような通常時大当り判定用テーブル121を設定する(ステップS144)。これに対して、確変中であれば(ステップS143;Yes)、図9(B)に示すような確変時大当り判定用テーブル122を設定する(ステップS145)。
CPU103は、ステップS141にて読み出した乱数値Rに基づき、ステップS144又はステップS145にて設定した大当り判定用テーブル121又は122を用いて特図ゲームの表示結果を大当りとするか否かを判定する(ステップS146)。そして、大当りとすることに決定した場合には(ステップS146;Yes)、フラグメモリ112に設けられた大当り状態フラグをオン状態にセットし(ステップS147)、ハズレとすることに決定した場合には(ステップS146;No)、大当り状態フラグをクリアしてオフ状態とする(ステップS148)。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「2」に更新する(ステップS149)。
図13に示すステップS112の確定図柄決定処理は、特別図柄プロセスフラグの値が「2」のときに実行される処理である。この処理において、CPU103は、フラグメモリ112に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置4による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「3」に更新する。
ステップS113の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「3」のときに実行される処理である。この処理において、CPU103は、まず、フラグメモリ112に設けられた大当り状態フラグがオンとなっているか否かを判別するとともに、上記ステップS112の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、CPU103は、特別図柄プロセスフラグの値を可変表示指令処理に対応した値である「4」に更新する。
ステップS114の可変表示指令処理は、特別図柄プロセスフラグの値が「4」のときに実行される処理である。この処理において、CPU103は、可変表示装置4において特別図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップS112の確定図柄決定処理にて決定した特別図柄の確定図柄に対応する制御データや、ステップS113の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを表示制御基板12に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「5」に更新する。
ステップS115の可変表示停止時処理は、特別図柄プロセスフラグの値が「5」のときに実行される処理である。この処理において、CPU103は、主基板11から表示制御基板12に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを表示制御基板12に対して送出可能に設定する。また、パチンコ遊技機1が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機1における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「6」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「0」に更新する。
ステップS116の大入賞口開放前処理は、特別図柄プロセスフラグの値が「6」のときに実行される処理である。この処理において、CPU103は、大入賞口としての特別可変入賞球装置7を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置7を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「7」に更新する。
ステップS117の大入賞口開放中処理は、特別図柄プロセスフラグの値が「7」のときに実行される処理である。この処理において、CPU103は、開成された特別可変入賞球装置7への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、1回の大当りについて、特別可変入賞球装置7の開成回数をカウントし、開成回数が例えば16回に達していれば、特定遊技状態(大当り遊技状態)を終了する条件が終了したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「8」に更新する。一方、開成回数が16回に達していなければ、特別可変入賞球装置7を一旦閉成した後、所定時間が経過するのを待って再度開成する。
ステップS118の大当り終了処理は、特別図柄プロセスフラグの値が「8」のときに実行される処理である。この処理において、CPU103は、表示制御基板12に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、CPU103は、フラグメモリ112に設けられた大当り状態フラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「0」に更新する。
以上説明したように、この実施の形態によれば、カウンタ173は、クロック信号生成回路171から入力される周期Tの基準クロック信号S1がローレベルからハイレベルに立ち上がるタイミングT11,T12,T13,…において、カウント値Cを更新し、ラッチ信号出力回路174は、主基板11から入力されるラッチ用始動入賞信号SNを、遅延回路172が基準クロック信号S1をΔT(≠nT)だけ遅延させることにより生成した遅延クロック信号S2に同期させ、タイミングT22において、ローレベルからハイレベルに立ち上がるラッチ信号SLとして乱数値記憶回路175に出力する。そして、乱数値記憶回路175は、この更新されたカウント値Cを、ラッチ信号SLの立ち上がりエッヂに応答して、乱数値Rとして記憶する。
このため、乱数発生回路17は、カウンタ173によるカウント値Cの更新タイミングと、ラッチ信号出力回路174によるラッチ信号SLの出力タイミング(ラッチタイミング)と、を確実に異ならせることができる。また、乱数発生回路17は、基準クロック信号S1を反転させることなく、カウント値Cの更新とラッチ信号SLの出力とを行っているため、基準クロック信号S1の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機1は、乱数値の取得を確実且つ安定的に行うことができる。
そして、始動入賞口スイッチ70は、始動入賞口である普通可変入賞球装置6へ遊技球が入賞したことに基づいて、始動入賞信号SSを主基板11に出力する。主基板11のCPU103は、所定回(例えば2回)のタイマ割込処理が実行されている間(例えば4ms)、この始動入賞信号SSが継続して入力されたことに基づいて、普通可変入賞球装置6へ遊技球が入賞したものと判別し、ラッチ信号出力回路174にラッチ用始動入賞信号SNを送出する。
この後、最初に行われるタイマ割込処理において、CPU103は、乱数値記憶回路175に出力制御信号SCを送出して乱数値記憶回路175を読出可能(イネイブル)状態に制御した後、乱数値記憶回路175から乱数値Rを読み出す。そして、CPU103は、乱数値記憶回路175への出力制御信号SCの送出を停止して乱数値記憶回路175を読出不能(ディセイブル)状態に制御した後、読み出した乱数値Rが所定の判定値「3」などと一致するか否かを判定することにより、可変表示装置4による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。
このように、CPU103は、普通可変入賞球装置6へ遊技球が入賞したものと判別したとき、乱数発生回路17のラッチ信号出力回路174にラッチ用始動入賞信号SNを出力するため、パチンコ遊技機1は、始動入賞口スイッチ70から乱数発生回路17へ始動入賞信号SSを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。
また、CPU103は、2回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、普通可変入賞球装置6へ遊技球が入賞したものと判別するため、パチンコ遊技機1は、ノイズの影響等により誤って乱数発生回路17にラッチ用始動入賞信号SNが出力されることを防止することができる。
さらに、CPU103は、普通可変入賞球装置6へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路175から乱数値Rを読み出すため、この読み出した乱数値Rが前回読み出した乱数値Rと同じ値になることを防止することができる。
また、CPU103が乱数値Rを読み出すときのみ、乱数値記憶回路175を読出可能状態に制御するため、パチンコ遊技機1は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、CPU103は、始動入賞口である普通可変入賞球装置6へ遊技球が入賞したときのみ、乱数値記憶回路175から乱数値Rを読み出すため、パチンコ遊技機1は、無駄な処理を省略することができる。
さらに、乱数値記憶回路175は、ラッチ信号出力回路174からラッチ信号SLが入力されているとき、遊技制御用マイクロコンピュータ100から入力される出力制御信号(ハイレベルの信号)SCをローレベルの信号に変換することにより、出力制御信号SCに対して受信不能状態に制御する。これにより、乱数値記憶回路175に記憶されている乱数値Rが更新されているときに、CPU103により乱数値記憶回路175から乱数値Rが読み出されることを防止することができるため、パチンコ遊技機1は、乱数値Rの更新を確実且つ安定的に行うことができる。
また、乱数値記憶回路175は、遊技制御用マイクロコンピュータ100から出力制御信号SCが入力されているとき、ラッチ信号出力回路174から入力されるラッチ信号(ハイレベルの信号)SLをローレベルの信号に変換することにより、ラッチ信号SLに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ100が乱数値記憶回路175から乱数値Rを読み出しているときに、乱数値記憶回路175に記憶されている乱数値Rが更新されることを防止することができるため、パチンコ遊技機1は、乱数値Rの取得を確実且つ安定的に行うことができる。
なお、この発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。
上記実施の形態において、乱数発生回路17は、基準クロック信号S1をカウンタ173に入力する共に、遅延回路172に入力して遅延クロック信号S2を生成し、この生成した遅延クロック信号S2をラッチ信号出力回路174のクロック端子Cに入力することにより、カウント値Cの更新タイミングとラッチタイミングとを異ならせていた。しかしながら、本発明は、これに限定されず、乱数発生回路17は、基準クロック信号S1をラッチ信号出力回路174のクロック端子Cに入力し、遅延クロック信号S2をカウンタ173に入力してもよい。
また、乱数発生回路17は、基準クロック信号S1をカウンタ173とラッチ信号出力回路174のクロック端子Cとに入力し、カウント値Cの更新とラッチ信号SLの出力とを同一タイミングで行った後、ラッチ信号SLを遅延回路に入力して遅延させることにより、カウント値Cの更新タイミングとラッチタイミングとを異ならせてもよい。この変形例に係る乱数発生回路について以下図面を参照して説明する。
図17は、変形例1に係る乱数発生回路27の構成を示すブロック図である。なお、乱数発生回路27において、上記実施の形態に係る乱数発生回路17と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
乱数発生回路27は、図17に示すように、クロック信号生成回路171と、カウンタ173と、ラッチ信号出力回路174と、遅延回路272と、乱数値記憶回路175と、から構成されている。
ラッチ信号出力回路174は、入力端子DがI/Oポート104に、クロック端子Cがクロック信号生成回路171の出力端子に接続されており、入力端子Dから入力されるラッチ用始動入賞信号SNを、クロック端子Clkから入力される基準クロック信号S1の立ち上がりエッヂに同期させ、ラッチ信号SLとして出力端子Qから出力する。
遅延回路272は、ラッチ信号生成回路174から入力されるラッチ信号SLを、基準クロック信号S1の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延ラッチ信号SDを生成する。遅延回路272は、生成した遅延ラッチ信号SDを乱数値記憶回路175に出力する。
図18は、乱数発生回路27の動作を説明するためのタイミングチャートである。
クロック信号生成回路171は、タイミングT11,T12,…においてローレベルからハイレベルに立ち上がる周期Tの、図18(A)に示す基準クロック信号S1をカウンタ173とラッチ信号出力回路174とに出力する。
カウンタ173は、クロック信号生成回路171から入力される基準クロック信号S1の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。また、ラッチ信号出力回路174は、入力端子Dから入力される図18(B)に示すラッチ用始動入賞信号SNを、クロック端子Clkから入力される基準クロック信号S1の立ち上がりエッヂに同期させ、タイミングT13においてローレベルからハイレベルに立ち上がる、図18(C)に示すラッチ信号SLを遅延回路272に出力する。
遅延回路272は、ラッチ信号出力回路174から入力されるラッチ信号SLをΔT(≠nT:nは整数)だけ遅延させて、タイミングT33においてローレベルからハイレベルに立ち上がる、図18(D)に示す遅延ラッチ信号SDを生成して乱数値記憶回路175に出力する。
そして、乱数値記憶回路175は、遅延回路272から入力される遅延ラッチ信号SDに応答して、カウンタ173から入力されるカウント値Cを乱数値Rとして記憶する。
これにより、乱数発生回路27は、タイミングT11,T12,T13において、カウント値Cを更新し、タイミングT11,T12,T13とは異なるタイミングT33において、遅延ラッチ信号SDを出力することができる。この結果、パチンコ遊技機1は、乱数値の取得を確実且つ安定的に行うことができる。
また、上記実施の形態及び変形例1において、乱数発生回路17及び27は、カウンタ173に基準クロック信号S1を入力してカウント値Cを更新していた。しかしながら、本発明は、これに限定されず、カウンタ173に入力するクロック信号は任意であり、乱数発生回路は、例えば基準クロック信号S1を分周して生成した分周クロック信号S2をカウンタ173に入力してカウント値Cを更新してもよく、また、基準クロック信号S1と分周クロック信号とを論理積演算することにより得られるクロック信号をカウンタ173に入力してカウント値Cを更新してよい。この変形例に係る乱数発生回路について以下図面を参照して説明する。
図19は、変形例2に係る乱数発生回路37の構成を示すブロック図である。なお、乱数発生回路37において、上記実施の形態に係る乱数発生回路17と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
乱数発生回路37は、図19に示すように、クロック信号生成回路171と、分周回路372と、AND回路373と、遅延回路172と、カウンタ173と、ラッチ信号出力回路174と、乱数値記憶回路175と、から構成されている。
分周回路372は、クロック信号生成回路171から入力される基準クロック信号S1を分周して分周クロック信号S3を生成し、生成した分周クロック信号S3をAND回路373に出力する。
AND回路373は、クロック信号生成部171から入力される基準クロック信号S1と分周回路372から入力される分周クロック信号S3とを論理積演算して論理積クロック信号を生成し、生成した論理積クロック信号S4を遅延回路172とカウンタ173とに出力する。
遅延回路172は、AND回路373から入力される論理積クロック信号S4を、この基準クロック信号S4の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延論理積クロック信号S5を生成する。遅延回路172は、生成した遅延論理クロック信号S5をラッチ信号出力回路174に出力する。
図20は、乱数発生回路37の動作を説明するためのタイミングチャートである。
クロック信号生成回路171は、タイミングT11,T12,…においてローレベルからハイレベルに立ち上がる周期Tの、図20(A)に示す基準クロック信号S1を分周回路372とAND回路373とに出力する。
分周回路372は、クロック信号生成回路171から入力される基準クロック信号S1を2分周して、タイミングT11,T13,…においてローレベルからハイレベルに立ち上がる周期2Tの、図20(B)に示す分周クロック信号S3を生成してAND回路373に出力する。
AND回路373は、クロック信号生成回路171から入力される基準クロック信号S1と分周回路372から入力される分周クロック回路S3と論理積演算して、図20(C)に示す論理積クロック信号S4を生成して遅延回路172とカウンタ173とに出力する。
遅延回路172は、AND回路373から入力される論理積クロック信号S4を、1/2周期だけ遅延させて、図20(D)に示す遅延論理積クロック信号S5を生成してラッチ信号出力回路174のクロック端子Clkに出力する。
カウンタ173は、AND回路373から入力される論理積クロック信号S4の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。また、ラッチ信号出力回路174は、入力端子Dから入力される図20(E)に示すラッチ用始動入賞信号SNを、クロック端子Clkから入力される基準クロック信号S1の立ち上がりエッヂに同期させ、タイミングT13においてローレベルからハイレベルに立ち上がる、図20(F)に示すラッチ信号SLを乱数値記憶回路175に出力する。
そして、乱数値記憶回路175は、ラッチ信号出力回路174から入力されるラッチ信号SLに応答して、カウンタ173から入力されるカウント値Cを乱数値Rとして記憶する。
これにより、乱数発生回路37は、タイミングT11,T13,T15において、カウント値Cを更新し、タイミングT11,T13,T15とは異なるタイミングT12において、ラッチ信号SLを出力することができる。
また、図21は、変形例3に係る乱数発生回路47の構成を示すブロック図である。なお、乱数発生回路47において、上記実施の形態に係る乱数発生回路17,上記変形例1に係る乱数発生回路27及び変形例2に係る乱数発生回路37と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。
乱数発生回路47は、図21に示すように、クロック信号生成回路171と、分周回路372と、AND回路373と、カウンタ173と、ラッチ信号出力回路174と、遅延回路272と、乱数値記憶回路175と、から構成されている。
ラッチ信号出力回路174は、入力端子DがI/Oポート104の出力端子に、クロック端子CがAND回路373の出力端子に接続されており、入力端子Dから入力されるラッチ用始動入賞信号SNを、クロック端子Clkから入力される論理積クロック信号S4の立ち上がりエッヂに同期させ、ラッチ信号SLとして出力端子Qから出力する。
図22は、乱数発生回路47の動作を説明するためのタイミングチャートである。
クロック信号生成回路171は、タイミングT11,T12,…においてローレベルからハイレベルに立ち上がる周期Tの、図22(A)に示す基準クロック信号S1を分周回路372とAND回路373とに出力する。
分周回路372は、クロック信号生成回路171から入力される基準クロック信号S1を2分周して、タイミングT11,T13,…においてローレベルからハイレベルに立ち上がる周期2Tの、図22(B)に示す分周クロック信号S3を生成してAND回路373に出力する。
AND回路373は、クロック信号生成回路171から入力される基準クロック信号S1と分周回路372から入力される分周クロック回路S3と論理積演算して、図22(C)に示す論理積クロック信号S4を生成してカウンタ173とラッチ信号出力回路174とに出力する。
カウンタ173は、AND回路373から入力される論理積クロック信号S4の立ち上がりエッヂに入力される毎に、カウント値Cを更新して乱数値記憶回路175に出力する。また、ラッチ信号出力回路174は、入力端子Dから入力される図22(D)に示すラッチ用始動入賞信号SNを、クロック端子Clkから入力される論理積クロック信号S4の立ち上がりエッヂに同期させ、タイミングT13においてローレベルからハイレベルに立ち上がる、図22(E)に示すラッチ信号SLを遅延回路272に出力する。
遅延回路272は、ラッチ信号出力回路174から入力されるラッチ信号SLを1/2周期だけ遅延させて、タイミングT14においてローレベルからハイレベルに立ち上がる、図22(E)に示す遅延ラッチ信号SDを生成して乱数値記憶回路175に出力する。
そして、乱数値記憶回路175は、遅延回路272から入力される遅延ラッチ信号SDに応答して、カウンタ173から入力されるカウント値Cを乱数値Rとして記憶する。
これにより、乱数発生回路47は、タイミングT11,T13,T15において、カウント値Cを更新し、タイミングT11,T13,T15とは異なるタイミングT14において、ラッチ信号SDを出力することができる。
上記変形例2及び3に係る乱数発生回路37及び47は、上記実施の形態に係る乱数発生回路17及び上記変形例1に係る乱数発生回路27の場合に比べて、カウント値Cの更新タイミングとラッチタイミングとのずれを大きくすることができる。この結果、パチンコ遊技機1は、乱数値の取得をより確実且つ安定的に行うことができる。
さらに、上記実施の形態及び変形例において、乱数発生回路17,27,37及び47は、同一周期のクロック信号をカウンタ173とラッチ信号出力回路174とにそれぞれ入力していたが、本発明は、これに限定されず、乱数発生回路17,27,37及び47は、カウンタ173とラッチ信号出力回路174とにそれぞれ異なる周期のクロック信号を入力してもよい。
この場合、例えば乱数発生回路を図23,図24に示すような構成とし、周期Tの基準クロック信号S1をカウンタ173に、この基準クロック信号S1を分周回路372とAND回路373とで間引くことにより得られる周期2Tの論理積クロック信号S4又は遅延論理積クロック信号S5をラッチ信号出力回路174に、それぞれ入力すればよい。
このとき、乱数値記憶回路175に記憶される乱数値Rは奇数若しくは偶数のいずれか一方のみとなるため、大当り判定用デーブルには、これに合わせて奇数若しくは偶数のみからなる大当り判定値を格納しておく必要がある。
また、上記実施の形態において、カウンタ173は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ173に限定されず、疑似乱数発生回路であってもよい。また、カウンタ173のカウント値CのビットデータC1〜C8の出力端子と、乱数値記憶回路175のカウント値CのビットデータC1〜C8の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路175に入力されるカウント値Cのランダム性を高めることができる。
さらに、上記実施の形態において、乱数値記憶回路175は、AND回路201,203やOR回路221〜228などの論理回路を用いてラッチ信号SL及び出力制御信号SCの受信制御,乱数値Rの出力制御などのイネイブル/ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路175は、I/Oポート104やラッチ信号出力回路174との間にFET(Field Effect Transistor)などのスイッチング素子を設け、ラッチ信号SLや出力制御信号SCの入力に応答して、I/Oポート104やラッチ信号出力回路174との経路を導通、遮断することにより、ラッチ信号SLや出力制御信号SCのイネイブル/ディセイブル制御を行ってもよい。
また、上記実施の形態において、CPU103は、2回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、ラッチ信号出力回路174にラッチ用始動入賞信号SNを出力していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、CPU103は、3回のタイマ割込処理が実行されている間、始動入賞信号SSが継続して入力されたことに基づいて、ラッチ信号出力回路174にラッチ用始動入賞信号SNを出力してもよい。
上記実施の形態において、遊技機は、可変表示の実行条件(例えば普通可変入賞球装置6への入賞)が成立した後に可変表示の開始条件(例えば可変表示装置4における前回の可変表示及び大当り遊技状態の終了)が成立したことに基づいて、各々が識別可能な複数種類の識別情報(例えば特別図柄)を可変表示する可変表示装置(例えば可変表示装置4)を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態(例えば大当り遊技状態)に制御するパチンコ遊技機であった。
しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段(例えば始動玉検出器)の検出により、遊技者にとって不利な第2の状態から遊技者にとって有利な第1の状態となる始動動作(例えば開放動作)を行う可変入賞装置(例えば可変入賞球装置)を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段(例えば特定玉検出器)の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第1の状態に制御する特定遊技状態(例えば大当り遊技状態)を発生させるパチンコ遊技機であってもよい。
また、本発明の遊技機は、特別領域(例えば特別装置作動領域)に設けられた特別検出手段(例えば特定球検出スイッチや特別領域スイッチ)で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域(例えば作動入賞口や始動入賞装置における始動口)に設けられた始動検出手段(例えば作動球検出スイッチや始動口スイッチ)により遊技球が検出されたことに基づいて、特別可変入賞装置(例えば大入賞口)を遊技者にとって不利な状態(例えば閉鎖状態)から遊技者にとって有利な状態(例えば開放状態)に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。
さらに、本発明の遊技機は、図25に示す、1ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置(例えば可変表示装置1002)の表示結果が導出表示されることにより1ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン(例えばスロットマシン1000)であってもよい。図25に示すスロットマシン1000は、本発明の始動信号出力手段として、遊技者によりスタートレバー1011が操作されたことに基づいて所定の始動信号を遊技制御手段(例えば主基板)や乱数発生手段(例えば乱数発生回路)に出力する図示しないスタートスイッチを備えている。なお、図25に示す液晶表示器1001は、演出手段として機能するものである。
また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うCR式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、LCD等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。
さらに、図1,図2及び図25に示した装置構成、図3,図4,図8,図17,図19,図21,図23及び図24に示すブロック構成、図5,図7,図18,図20及び図22に示すタイミングチャート構成、図6に示す回路構成、図9に示すテーブル構成や、図10〜図16に示すフローチャート構成は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。
また、パチンコ遊技機1の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。
そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。
また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。
1 … パチンコ遊技機
2 … 遊技盤
3 … 遊技機用枠
4 … 可変表示装置
6 … 普通可変入賞球装置
7 … 特別可変入賞球装置
8L,8R … スピーカ
9 … 遊技効果ランプ
10 … 電源基板
11 … 主基板
12 … 表示制御基板
13 … 音声制御基板
14 … ランプ制御基板
15 … 払出制御基板
16 … 情報端子基板
17 … 乱数発生回路
21,22 … ソレノイド
27 … 乱数発生回路
37 … 乱数発生回路
40 … 普通図柄表示器
47 … 乱数発生回路
57 … 乱数発生回路
67 … 乱数発生回路
70 … 始動入賞口スイッチ
100 … 遊技制御用マイクロコンピュータ
101 … ROM
102 … RAM
103 … CPU
104 … I/Oポート
107 … スイッチ回路
108 … ソレノイド回路
110 … 特図保留メモリ
111 … 大当り判定用テーブルメモリ
112 … フラグメモリ
113 … 始動入賞口スイッチタイマメモリ
121 … 通常時大当り判定用テーブル
122 … 確変時大当り判定用テーブル
171 … クロック信号生成回路
172 … 遅延回路
173 … カウンタ
174 … ラッチ信号出力回路
175 … 乱数値記憶回路
201,203 … AND回路
202,204 … NOT回路
211〜218 … フィリップフロップ回路
221〜228 … OR回路
272 … 遅延回路
372 … 分周回路
373 … AND回路
1000 … スロットマシン
1001 … 液晶表示器
1002 … 可変表示装置
1011 … スタートレバー
2 … 遊技盤
3 … 遊技機用枠
4 … 可変表示装置
6 … 普通可変入賞球装置
7 … 特別可変入賞球装置
8L,8R … スピーカ
9 … 遊技効果ランプ
10 … 電源基板
11 … 主基板
12 … 表示制御基板
13 … 音声制御基板
14 … ランプ制御基板
15 … 払出制御基板
16 … 情報端子基板
17 … 乱数発生回路
21,22 … ソレノイド
27 … 乱数発生回路
37 … 乱数発生回路
40 … 普通図柄表示器
47 … 乱数発生回路
57 … 乱数発生回路
67 … 乱数発生回路
70 … 始動入賞口スイッチ
100 … 遊技制御用マイクロコンピュータ
101 … ROM
102 … RAM
103 … CPU
104 … I/Oポート
107 … スイッチ回路
108 … ソレノイド回路
110 … 特図保留メモリ
111 … 大当り判定用テーブルメモリ
112 … フラグメモリ
113 … 始動入賞口スイッチタイマメモリ
121 … 通常時大当り判定用テーブル
122 … 確変時大当り判定用テーブル
171 … クロック信号生成回路
172 … 遅延回路
173 … カウンタ
174 … ラッチ信号出力回路
175 … 乱数値記憶回路
201,203 … AND回路
202,204 … NOT回路
211〜218 … フィリップフロップ回路
221〜228 … OR回路
272 … 遅延回路
372 … 分周回路
373 … AND回路
1000 … スロットマシン
1001 … 液晶表示器
1002 … 可変表示装置
1011 … スタートレバー
Claims (6)
- 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
遊技の進行を制御する遊技制御手段と、
乱数を発生する乱数発生手段と、
前記実行条件が成立したことに基づいて、始動信号を前記遊技制御手段に出力する始動信号出力手段と、
を備え、
前記遊技制御手段は、
前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号を生成し、該生成したラッチ用始動信号を前記乱数発生手段に出力するラッチ用始動信号出力手段と、
前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含み、
前記乱数発生手段は、
所定の周期のクロック信号を出力するクロック信号出力手段と、
前記クロック信号出力手段から入力されるクロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成し、該生成した遅延クロック信号を出力するクロック信号遅延手段と、
前記クロック信号出力手段から入力されるクロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミングと前記クロック信号遅延手段から入力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第2のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新する数値更新手段と、
前記第1のタイミングと前記第2のタイミングとのうちの前記数値更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、前記ラッチ用始動信号出力手段から入力されるラッチ用始動信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記表示結果手段は、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する、
ことを特徴とする遊技機。 - 前記遊技制御手段は、
定期的に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段と、
前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号出力手段から始動信号が継続して入力されたか否かを判定する始動信号判定手段と、
を含み、
前記ラッチ用始動信号出力手段は、前記始動信号判定手段によって前記始動信号が継続して入力された旨の判定がされたとき、前記乱数発生手段にラッチ用始動信号を出力し、
前記表示結果決定手段は、前記ラッチ用始動信号出力手段によって前記ラッチ用始動信号を出力した後、タイマ割込処理において前記乱数値記憶手段から乱数値を読み出す、
ことを特徴とする請求項1に記載の遊技機。 - 前記遊技制御手段は、前記表示結果決定手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該表示結果決定手段が乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段を含む、
ことを特徴とする請求項1又は2に記載の遊技機。 - 前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段を含む、
ことを特徴とする請求項3に記載の遊技機。 - 前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段から出力されるラッチ信号に対して受信不能状態に制御するラッチ信号受信制御手段含む、
ことを特徴とする請求項3又は4に記載の遊技機。 - 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
遊技の進行を制御する遊技制御手段と、
乱数を発生する乱数発生手段と、
前記実行条件が成立したことに基づいて、始動信号を前記遊技制御手段に出力する始動信号出力手段と、
を備え、
前記遊技制御手段は、
前記始動信号出力手段から始動信号が入力されたことに基づいて、ラッチ用始動信号を生成し、該生成したラッチ用始動信号を前記乱数発生手段に出力するラッチ用始動信号出力手段と、
前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
を含み、
前記乱数発生手段は、
所定の周期のクロック信号を出力するクロック信号出力手段と、
前記クロック信号出力手段から入力されるクロック信号が前記所定の周期毎に所定の態様で変化する第1のタイミングにおいて、数値データを更新する数値更新手段と、
前記第1のタイミングにおいて、前記ラッチ用始動信号出力手段から入力されるラッチ用始動信号をラッチ信号として出力するラッチ信号出力手段と、
前記ラッチ信号出力手段から入力されるラッチ信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延ラッチ信号を生成し、該生成した遅延ラッチ信号を出力するラッチ信号遅延手段と、
前記ラッチ信号遅延手段から入力される遅延ラッチ信号が前記所定の態様で変化する第2のタイミングにおいて、前記数値更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
を含み、
前記表示結果手段は、前記乱数値記憶手段から乱数値を読み出して、該読み出した乱数値が所定の判定値データと合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する、
ことを特徴とする遊技機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004000674A JP2005192715A (ja) | 2004-01-05 | 2004-01-05 | 遊技機 |
Applications Claiming Priority (1)
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---|---|---|---|
JP2004000674A JP2005192715A (ja) | 2004-01-05 | 2004-01-05 | 遊技機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005192715A true JP2005192715A (ja) | 2005-07-21 |
Family
ID=34816391
Family Applications (1)
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---|---|---|---|
JP2004000674A Pending JP2005192715A (ja) | 2004-01-05 | 2004-01-05 | 遊技機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005192715A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007068793A (ja) * | 2005-09-07 | 2007-03-22 | Sankyo Kk | 遊技機 |
JP2007075143A (ja) * | 2005-09-09 | 2007-03-29 | Sankyo Kk | 遊技機 |
JP2007082843A (ja) * | 2005-09-22 | 2007-04-05 | Sankyo Kk | 遊技機 |
JP2007089913A (ja) * | 2005-09-29 | 2007-04-12 | Sankyo Kk | 遊技機 |
JP2014061352A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061355A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061353A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061356A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061354A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
-
2004
- 2004-01-05 JP JP2004000674A patent/JP2005192715A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007068793A (ja) * | 2005-09-07 | 2007-03-22 | Sankyo Kk | 遊技機 |
JP2007075143A (ja) * | 2005-09-09 | 2007-03-29 | Sankyo Kk | 遊技機 |
JP2007082843A (ja) * | 2005-09-22 | 2007-04-05 | Sankyo Kk | 遊技機 |
JP2007089913A (ja) * | 2005-09-29 | 2007-04-12 | Sankyo Kk | 遊技機 |
JP2014061352A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061355A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061353A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
JP2014061356A (ja) * | 2013-09-10 | 2014-04-10 | Sankyo Co Ltd | 遊技機 |
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