JP4711671B2 - 遊技機 - Google Patents

Description

本発明は、パチンコ遊技機等の遊技機に係り、詳しくは、可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機に関する。

パチンコ遊技機等の遊技機においては、液晶表示装置（以下、ＬＣＤ：Liquid Crystal Display）等の表示装置上に所定の識別情報（以下、表示図柄）を更新表示させることで可変表示を行い、その組合せ結果である表示結果により所定の遊技価値を付与するか否かを決定する、いわゆる可変表示ゲームによって遊技興趣を高めたものが数多く提供されている。

可変表示ゲームには、前述した表示装置を画像表示装置として用いることにより行うもの（以下、特図ゲーム）がある。特図ゲームは、始動入賞口を通過する遊技球の検出（可変表示の始動条件が成立したこと）に基づいて、表示図柄の更新表示を行い、表示図柄の更新表示が完全に停止した際の停止図柄態様が予め定められた特定表示態様となっている場合を「大当り」とするゲームである。特図ゲームにおいて「大当り」となるか否かは、ランダムカウンタ等から読み出された乱数の値が所定の大当り判定値と一致するか否かによって決定され、「大当り」となると、大入賞口またはアタッカと呼ばれる特別電動役物を開放状態とし、遊技者に対して遊技球の入賞が極めて容易となる状態を一定時間継続的に提供する。

現在、遊技機において、「大当り」とするか否かを判定するために用いられる乱数（大当り判定用乱数）は、ＣＰＵが所定のアプリケーションプログラムを実行することにより生成されている。しかしながらこのような乱数生成方法は、生成の際におけるＣＰＵの処理負担が増大してしまうといった問題点を有している。

かかる問題点を解消するものとして、乱数発生回路を用いて大当り判定用乱数を生成する遊技機、例えば、クロックパルスから所定の範囲内で循環的に更新されたカウント値からなるカウント値列を生成し、所定のタイミング信号に基づいてサンプリングした後、乱数として出力する遊技機等、が開示されている（例えば、特許文献１参照）。
特開平７−１２４２９６号公報（第３−４頁、第１図）。

その他、クロックパルス（又はこのクロックパルスを反転させた反転クロックパルス）の立ち上がりエッジに応答して更新したカウント値を、反転クロックパルス（又はクロックパルス）の立ち上がりエッジに同期したラッチ信号に基づいて、乱数値として記憶する遊技機等も開示されている（例えば、特許文献２参照）。
特開２００３−１９０４８３号公報（第５−１２頁、第２図）。

しかしながら、特許文献１に記載された遊技機では、クロックパルスとタイミング信号とをそれぞれ別の構成物から出力しているため、タイミング信号の出力タイミングによっては、更新中のカウント値が乱数値として出力される可能性があり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。

また、特許文献２に記載された遊技機では、クロックパルスの立ち下がりエッジが緩やかな場合、反転クロックパルスの立ち上がりエッジも緩やかになるため、この反転クロックパルスの立ち上がりエッジに同期するラッチ信号の出力タイミングが不安定になり、乱数値の取得を確実且つ安定的に行うことができないおそれがあった。

この発明は上記実状に鑑みてなされたものであり、乱数値の取得を確実且つ安定的に行うことができる遊技機を提供することを目的とする。

上記目的を達成するため、本願の請求項１に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄や飾り図柄）を可変表示する可変表示装置（例えば特別図柄表示器４１や可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路１７や２７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段（例えばクロック信号生成回路１７２）と、を備え、前記クロック信号生成手段は、前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子（例えばクロック信号生成回路１７２の入力端子ＣＫ）と、第１の信号が入力される入力端子（例えばクロック信号生成回路１７２の入力端子Ｄ）と、前記第１の信号の変化状態を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）に同期させた信号を出力する第１の出力端子（例えばクロック信号生成回路１７２の正相出力端子Ｑ）と、前記第１の出力端子から出力される信号と周期が同一で位相が異なる信号を出力する第２の出力端子（例えばクロック信号生成回路１７２の逆相出力端子Ｑ（バー））と、を含み、前記クロック信号生成手段は、該第２の出力端子と前記入力端子とを接続することにより、前記第１の出力端子から出力される第１のクロック信号（例えばカウント用クロック信号Ｓ１）と、前記第２の出力端子から出力され、前記第１のクロック信号と周期が同一で位相が異なる第２のクロック信号（例えばラッチ用カウント信号Ｓ２）と、を生成し、前記乱数発生回路は、前記クロック信号生成手段により生成された第１のクロック信号が所定の態様で変化する第１のタイミング（例えばカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記クロック信号生成手段により生成された第２のクロック信号が前記所定の態様で変化する第２のタイミング（例えばラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記第１のクロック信号と前記第２のクロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）と、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子（例えばシステムリセット端子ＸＳＲＳＴ）に入力されたか否かを判定する異常信号入力判定手段（例えばＣＰＵ１０３がステップ１２１の処理を実行する部分）と、前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき（例えばＣＰＵ１０３がステップＳ１２１の処理にてＹｅｓと判定したとき）、所定の異常時対応処理を実行する異常時対応処理実行手段（例えばＣＰＵ１０３がステップＳ１２２及びＳ１２３の処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

上記目的を達成するため、本願の請求項２に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄や飾り図柄）を可変表示する可変表示装置（例えば特別図柄表示器４１や可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路１７や２７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段（例えばクロック信号生成回路１７２）と、を備え、前記クロック信号生成手段は、前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子（例えばクロック信号生成回路１７２の入力端子ＣＫ）と、第１の信号が入力される入力端子（例えばクロック信号生成回路１７２の入力端子Ｄ）と、前記第１の信号の変化状態を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）に同期させた信号を出力する第１の出力端子（例えばクロック信号生成回路１７２の正相出力端子Ｑ）と、前記第１の出力端子から出力される信号と周期が同一で位相が異なる信号を出力する第２の出力端子（例えばクロック信号生成回路１７２の逆相出力端子Ｑ（バー））と、を含み、前記クロック信号生成手段は、該第２の出力端子と前記入力端子とを接続することにより、前記第１の出力端子から出力される第１のクロック信号（例えばカウント用クロック信号Ｓ１）と、前記第２の出力端子から出力され、前記第１のクロック信号と周期が同一で位相が異なる第２のクロック信号（例えばラッチ用カウント信号Ｓ２）と、を生成し、前記乱数発生回路は、前記クロック信号生成手段により生成された第１のクロック信号が所定の態様で変化する第１のタイミング（例えばカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記クロック信号生成手段により生成された第２のクロック信号が前記所定の態様で変化する第２のタイミング（例えばラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記第１のクロック信号と前記第２のクロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）と、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子（例えばノンマスカブル端子ＮＭＴや、マスカブル端子ＩＮＴ）に入力されたことに応答して、異常時対応処理をするための割込み処理である異常時割込処理を実行する異常時割込処理実行手段（例えばＣＰＵ１０３がリセット割込処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

上記目的を達成するため、本願の請求項３に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄や飾り図柄）を可変表示する可変表示装置（例えば特別図柄表示器４１や可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路３７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する複数のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）のうちの第１のタイミング（例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データを更新する数値データ更新信号（例えばカウント用クロック信号Ｓ５）を出力する数値データ更新信号出力手段（例えばセレクタ１７８）と、前記数値データ更新信号出力手段から入力される数値データ更新信号に応答して、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記複数のタイミングのうちの前記第１のタイミングとは異なる第２のタイミング（例えばタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号（例えばラッチ信号ＳＬ）を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記数値データ更新信号と前記ラッチ信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）と、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子（例えばシステムリセット端子ＸＳＲＳＴ）に入力されたか否かを判定する異常信号入力判定手段（例えばＣＰＵ１０３がステップ１２１の処理を実行する部分）と、前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき（例えばＣＰＵ１０３がステップＳ１２１の処理にてＹｅｓと判定したとき）、所定の異常時対応処理を実行する異常時対応処理実行手段（例えばＣＰＵ１０３がステップＳ１２２及びＳ１２３の処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

上記目的を達成するため、本願の請求項４に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄や飾り図柄）を可変表示する可変表示装置（例えば特別図柄表示器４１や可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路３７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する複数のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）のうちの第１のタイミング（例えばタイミングＴ１０，Ｔ１２，Ｔ１４，…など）において、数値データを更新する数値データ更新信号（例えばカウント用クロック信号Ｓ５）を出力する数値データ更新信号出力手段（例えばセレクタ１７８）と、前記数値データ更新信号出力手段から入力される数値データ更新信号に応答して、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記複数のタイミングのうちの前記第１のタイミングとは異なる第２のタイミング（例えばタイミングＴ１１，Ｔ１３，Ｔ１５，…など）において、ラッチ信号（例えばラッチ信号ＳＬ）を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記数値データ更新信号と前記ラッチ信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）と、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子（例えばノンマスカブル端子ＮＭＴや、マスカブル端子ＩＮＴ）に入力されたことに応答して、異常時対応処理をするための割込み処理である異常時割込処理を実行する異常時割込処理実行手段（例えばＣＰＵ１０３がリセット割込処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

上記目的を達成するため、本願の請求項５に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば飾り図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路４７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号出力手段から出力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号Ｓ７）を生成して出力するクロック信号遅延手段（例えば遅延回路１７９）と、前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）と前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミング（例えば遅延クロック信号Ｓ７がローレベルからハイレベルへと立ち上がるタイミングＴ２０，Ｔ２１，Ｔ２２，…など）とのうちのいずれか一方のタイミング（例えばタイミングＴ１０，Ｔ１１，Ｔ１２，…など）において、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記第１のタイミングと前記第２のタイミングとのうちの前記数値データ更新手段が数値データを更新したタイミングとは異なるタイミング（例えばタイミングＴ２０，Ｔ２１，Ｔ２２，…など）において、ラッチ信号（例えばラッチ信号ＳＬ）を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記遅延クロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）をさらに備え、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子（例えばシステムリセット端子ＸＳＲＳＴ）に入力されたか否かを判定する異常信号入力判定手段（例えばＣＰＵ１０３がステップ１２１の処理を実行する部分）と、前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき（例えばＣＰＵ１０３がステップＳ１２１の処理にてＹｅｓと判定したとき）、所定の異常時対応処理を実行する異常時対応処理実行手段（例えばＣＰＵ１０３がステップＳ１２２及びＳ１２３の処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

上記目的を達成するため、本願の請求項６に記載の遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば飾り図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）とする遊技機（例えばパチンコ遊技機１）であって、遊技の進行を制御する遊技制御用ＣＰＵ（例えばＣＰＵ１０３）を含む遊技制御用マイクロコンピュータ（例えば主基板１１に搭載された遊技制御用マイクロコンピュータ１００）と、乱数（例えばランダムＲ）を発生する乱数発生回路（例えば乱数発生回路４７）と、を備え、前記乱数発生回路は、所定の周期の基準クロック信号（例えば基準クロック信号Ｓ０）を出力する基準クロック信号出力手段（例えば基準クロック信号出力回路１７１）と、前記基準クロック信号出力手段から出力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号（例えば遅延クロック信号Ｓ７）を生成して出力するクロック信号遅延手段（例えば遅延回路１７９）と、前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミング（例えば基準クロック信号Ｓ０がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１１，Ｔ１２，…など）と前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミング（例えば遅延クロック信号Ｓ７がローレベルからハイレベルへと立ち上がるタイミングＴ２０，Ｔ２１，Ｔ２２，…など）とのうちのいずれか一方のタイミング（例えばタイミングＴ１０，Ｔ１１，Ｔ１２，…など）において、数値データ（例えばカウント値Ｃ）を更新する数値データ更新手段（例えばカウンタ１７３）と、前記第１のタイミングと前記第２のタイミングとのうちの前記数値データ更新手段が数値データを更新したタイミングとは異なるタイミング（例えばタイミングＴ２０，Ｔ２１，Ｔ２２，…など）において、ラッチ信号（例えばラッチ信号ＳＬ）を出力するラッチ信号出力手段（例えばラッチ信号出力回路１７４）と、前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段（例えば乱数値記憶回路１７５）と、を含み、前記基準クロック信号と前記遅延クロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段（例えば分周回路１８１）と、前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号（例えば異常信号）を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段（例えばウォッチドッグ付リセットＩＣ１８２）と、を備えた乱数発生回路監視手段（例えば監視回路１８）をさらに備え、前記遊技制御用マイクロコンピュータは、前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段（例えばＣＰＵ１０３がステップＳ２０３の処理を実行する部分）と、前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値（例えば「２００１〜２１８４」や「２００１〜３１０４」など）と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段（例えばＣＰＵ１０３がステップＳ２１６の処理を実行する部分）と、前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子（例えばノンマスカブル端子ＮＭＴや、マスカブル端子ＩＮＴ）に入力されたことに応答して、異常時対応処理をするための割込み処理である異常時割込処理を実行する異常時割込処理実行手段（例えばＣＰＵ１０３がリセット割込処理を実行する部分）と、前記乱数数値読出手段が前記乱数値記憶手段から乱数値を取得する前に、該乱数値記憶手段に出力制御信号（例えば出力制御信号ＳＣ）を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を取得した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段（例えばＣＰＵ１０３がステップＳ２０２及びＳ２０５の処理を実行する部分）と、を含み、前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段（例えばＡＮＤ回路７０１など）を含む、ことを特徴とする。

請求項７に記載の遊技機においては、前記可変表示の実行条件が成立したことに基づいて、始動信号（例えば始動入賞信号ＳＳ）を前記遊技制御用マイクロコンピュータと前記乱数発生回路とに出力する始動信号出力手段（例えば始動口スイッチ７２）をさらに備え、前記乱数発生回路は、前記始動信号出力手段から始動信号が入力されている時間を計測し、該計測した時間が所定の時間（例えば３ｍｓ）になったとき、該始動信号を前記ラッチ信号出力手段に出力するタイマ手段（例えばタイマ回路１７６）を含み、前記ラッチ信号出力手段は、前記始動信号出力手段から入力される始動信号を前記ラッチ信号として出力する。

請求項８に記載の遊技機においては、前記遊技制御用マイクロコンピュータは、定期的（例えば２ｍｓ毎）に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段（例えばＣＰＵ１０３が遊技制御割込処理を実行する部分）を含み、前記乱数値読出手段は、前記タイマ割込処理実行手段により所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、前記始動信号出力手段から始動信号が継続して入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、前記タイマ手段は、前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行される時間よりも短い時間を前記所定の時間として設定する設定手段（例えばタイマ回路１７６が２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間、３ｍｓを設定する部分など）を含み、前記計測した時間が前記設定手段により所定の時間として設定された時間になったとき、前記始動信号を前記ラッチ信号出力手段に出力する。

請求項９に記載の遊技機においては、前記乱数値記憶手段は、前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段（例えばＡＮＤ回路７０３など）を含む。

請求項１０に記載の遊技機においては、前記初期化割込処理実行手段は、前記遊技制御用ＣＰＵをＨＡＬＴ状態に移行させるＨＡＬＴ状態移行手段（例えばＣＰＵ１０３がステップＳ２３の処理を実行する部分）を含む。

請求項１１に記載の遊技機においては、所定の演出を実行する演出装置（例えば可変表示装置４，スピーカ８Ｌ，８Ｒ，遊技効果ランプ９など）と、前記演出装置による演出動作を制御する演出制御用マイクロコンピュータ（例えば演出制御基板１２）と、をさらに備え、前記初期化割込処理実行手段は、前記ＨＡＬＴ状態移行制御手段が前記遊技制御用ＣＰＵをＨＡＬＴ状態に移行させる前に、前記乱数発生回路に異常が発生したことを報知する演出の実行を指令する演出制御コマンドを前記演出制御用マイクロコンピュータに送信する演出制御コマンド送信手段（例えばＣＰＵ１０３がステップＳ２１の処理を実行する部分）を含み、前記演出制御用マイクロコンピュータは、前記演出制御コマンド送信手段により送信された演出制御コマンドを受信する演出制御コマンド受信手段（例えばＣＰＵ２００がコマンド受信割込処理を実行する部分）と、前記演出制御コマンド受信手段が演出制御コマンドを受信したこと（例えばＣＰＵ２００がステップＳ３１１の処理にてＹｅｓと判定したこと）に基づいて、前記演出装置を制御して、前記乱数発生回路に異常が発生したことを報知する演出を実行させる演出制御手段（例えばＣＰＵ２００がステップＳ３１３の処理を実行する部分）と、を含む。

請求項１２に記載の遊技機においては、前記初期化割込処理実行手段は、前記遊技制御用マイクロコンピュータによって実行される複数種類の割込処理（例えば遊技制御割込処理など）のうちで、最も優先度が高い割込処理である。

本願の請求項１乃至１２に記載の発明は、以下に示す効果を有する。

請求項１に記載の構成によれば、乱数発生回路は、周期が同一で位相が異なる第１のクロック信号と第２のクロック信号とを生成し、第１のクロック信号が所定の態様で変化する第１のタイミングにおいて数値データを更新し、第２のクロック信号が所定の態様で変化する第２のタイミングにおいてラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵのリセット端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、リセット端子に異常信号が入力されたことに基づき、所定の初期化処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項２に記載の構成によれば、乱数発生回路は、周期が同一で位相が異なる第１のクロック信号と第２のクロック信号とを生成し、第１のクロック信号が所定の態様で変化する第１のタイミングにおいて数値データを更新し、第２のクロック信号が所定の態様で変化する第２のタイミングにおいてラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵの割込端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、割込端子に異常信号が入力されたことに基づき、所定の初期化割込処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項３に記載の構成によれば、乱数発生回路は、基準クロック信号が所定の周期毎に所定の態様で変化する複数のタイミングのうちの第１のタイミングにおいて数値データを更新し、複数のタイミングのうちの第１のタイミングとは異なる第２のタイミングにおいてラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵのリセット端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、リセット端子に異常信号が入力されたことに基づき、所定の初期化処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項４に記載の構成によれば、乱数発生回路は、基準クロック信号が所定の周期毎に所定の態様で変化する複数のタイミングのうちの第１のタイミングにおいて数値データを更新し、複数のタイミングのうちの第１のタイミングとは異なる第２のタイミングにおいてラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵの割込端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、割込端子に異常信号が入力されたことに基づき、所定の初期化割込処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項５に記載の構成によれば、乱数発生回路は、基準クロック信号が所定の周期毎に所定の態様で変化する第１のタイミングと遅延手段から入力される遅延クロック信号が所定の周期毎に所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて数値データを更新し、第１のタイミングと第２のタイミングとのうちで数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵのリセット端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、リセット端子に異常信号が入力されたことに基づき、所定の初期化処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項６に記載の構成によれば、乱数発生回路は、基準クロック信号が所定の周期毎に所定の態様で変化する第１のタイミングと遅延手段から入力される遅延クロック信号が所定の周期毎に所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて数値データを更新し、第１のタイミングと第２のタイミングとのうちで数値データ更新手段により数値データが更新されたタイミングとは異なるタイミングにおいて、ラッチ信号を出力する。このように、乱数発生回路は、数値データの更新タイミングと、数値データのラッチタイミングと、を確実に異ならせることができるため、遊技制御用マイクロコンピュータは、乱数値の取得を確実且つ安定的に行うことができる。
また、乱数発生回路の動作状態に異常が発生したとき、遊技制御用ＣＰＵの割込端子には、異常信号が入力され、遊技制御用マイクロコンピュータは、割込端子に異常信号が入力されたことに基づき、所定の初期化割込処理を実行する。これにより、乱数発生回路の動作状態に異常が発生したことを把握することが可能になると共に、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することができる。
さらに、遊技制御用マイクロコンピュータは、表示結果決定手段が乱数値を読み出すときのみ、乱数値記憶手段を読出可能状態にすることができるため、乱数値の取得を確実且つ安定的に行うことができる。
そして、乱数発生回路は、乱数値読出手段が乱数値記憶手段から乱数値を読み出しているときに、乱数値記憶手段に記憶されている乱数値が更新されることを防止することができるため、乱数値の取得を確実且つ安定的に行うことができる。

請求項７に記載の構成によれば、始動信号出力手段から入力される始動信号をラッチ信号出力手段に直接出力するのではなく、始動信号の入力時間をタイマ手段により計測し、計測時間が予め設定された時間になったときに、始動信号をラッチ信号出力手段に出力する。このため、ラッチ信号出力手段がノイズの影響等により誤って乱数値記憶手段にラッチ信号を出力することを防止することができる。

請求項８に記載の構成によれば、タイマ手段には、タイマ割込処理実行手段による所定回のタイマ割込処理の実行時間よりも短い時間が所定の時間として設定されているため、乱数値読出手段が乱数値記憶手段から読み出した乱数値が前回読み出した乱数値と同じ値になることを防止することができる。

請求項９に記載の構成によれば、乱数発生回路は、乱数値記憶手段に記憶されている乱数値が更新されているときに、乱数値読出手段により乱数値記憶手段から乱数値が読み出されることを防止することができるため、乱数値の更新を確実且つ安定的に行うことができる。

請求項１０に記載の構成によれば、遊技制御用マイクロコンピュータは、異常信号出力手段からの異常信号が割込端子に入力されたことに応答して、遊技制御用ＣＰＵの動作を停止（ＨＡＬＴ）することができる。

請求項１１に記載の遊技機においては、遊技制御用マイクロコンピュータは、異常信号出力手段からの異常信号が割込端子に入力されたことに応答して、遊技制御用ＣＰＵの動作を停止する前に、演出制御コマンドを演出制御用マイクロコンピュータに送信し、演出制御用マイクロコンピュータは、この演出制御コマンドを受信したことに基づいて、演出装置に乱数発生回路に異常が発生したことを報知する演出の実行させる。このように、乱数発生回路に異常が発生したことを遊技者に報知して認識させることで、遊技者が、乱数発生回路に異常が発生したままの状態で遊技を継続することを防止することができる。

請求項１２に記載の構成によれば、異常信号出力手段からの異常信号が割込端子に入力されたときは、初期化割込処理のみが実行され、その他の割込処理は実行されないため、遊技者に不利益が被るといった事態を確実に防止することができる。

以下、図面を参照しつつ、本発明の一実施形態を詳細に説明する。なお、以下の説明においてリーチ表示状態とは、表示結果として導出表示した図柄（リーチ図柄という）が大当り図柄の一部を構成しているときに未だ導出表示していない図柄（リーチ可変図柄という）については可変表示が行われている状態、あるいは、全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態のことである。具体的には、予め定められた複数の表示領域に、予め定められた図柄が停止することで大当りとなる有効ラインが定められ、その有効ライン上の一部の表示領域に予め定められた図柄が停止しているときに未だ停止していない有効ライン上の表示領域において可変表示が行われている状態（例えば、左、中、右の表示領域のうち左、右の表示領域には大当り図柄の一部となる（例えば「７」）が停止表示されている状態で中の表示領域は未だ可変表示が行われている状態）、あるいは、有効ライン上の表示領域の全て又は一部の図柄が大当り図柄の全て又は一部を構成しながら同期して可変表示している状態（例えば、左、中、右の表示領域の全てで可変表示が行われてどの状態が表示されても同一の図柄が揃っている態様で可変表示が行われている状態）である。

本実施例における遊技機は、ＬＣＤ等からなる画像表示装置により特図ゲームを行う遊技機であり、プリペイドカードによって球貸しを行うカードリーダ（ＣＲ：Card Reader）式のパチンコ遊技機や、ＬＣＤを搭載したスロットマシン等の遊技機である。

図１は、本実施例におけるパチンコ遊技機の正面図であり、主要部材の配置レイアウトを示す。パチンコ遊技機（遊技機）１は、大別して、遊技盤面を構成する遊技盤（ゲージ盤）２と、遊技盤２を支持固定する遊技機用枠（台枠）３と、から構成されている。遊技盤２にはガイドレールによって囲まれた、ほぼ円形状の遊技領域が形成されている。この遊技領域のほぼ中央位置には、各々が識別可能な識別情報として飾り図柄を可変表示可能に表示する可変表示装置４が設けられている。この可変表示装置４の上側には、特別図柄表示器４１が設けられていると共に、下側には、普通可変入賞球装置（始動入賞口）６が配置されている。普通可変入賞球装置６の下側には、特別可変入賞球装置（大入賞口）７が配置されている。また、特別可変入賞球装置７の右側には、普通図柄表示器４２が設けられている。

特別図柄表示器４１は、例えば７セグメントのＬＥＤ等から構成され、例えば、普通可変入賞球装置６に遊技球が入賞することが実行条件となる特図ゲームにおいて、数字、文字、図柄等から構成される特別図柄の可変表示を開始し、一定時間が経過すると、特別図柄の可変表示結果となる確定図柄を停止表示（導出表示）する。

可変表示装置４は、複数の可変表示部により識別情報としての図柄を可変表示するＬＣＤ（Liquid Crystal Display）モジュール等を備えて構成され、例えば、特別図柄表示器４１における特別図柄の可変表示が開始されるときに、数字、文字、図柄等から構成される３つの表示図柄（飾り図柄）の可変表示を開始し、特別図柄表示器４１における特別図柄の可変表示結果として確定図柄が停止表示されるときに、左、右、中の順で表示図柄を確定する。可変表示装置４には、普通可変入賞球装置６に入った有効入賞球数すなわち始動記憶数を表示する４つの始動記憶表示エリアが設けられていてもよい。さらに、始動記憶数は、可変表示装置４とは別個に設けられた表示器（始動入賞記憶表示器）により特定できるようなものであってもよい。例えば始動入賞記憶表示器をＬＥＤやランプ等により構成されるものとし、このＬＥＤやランプの表示態様を主基板１１側で制御することにより始動入賞記憶数を特定できるようにすればよい。

普通図柄表示器４２は、発光ダイオード（ＬＥＤ）等を備えて構成され、遊技領域に設けられた通過ゲートを遊技球が通過することを始動条件とする普通図ゲームにおいて、点灯、点滅、発色などが制御される。この普通図ゲームにおいて所定の当りパターンで表示が行われると、普通図ゲームにおける表示結果が「当り」となり、普通可変入賞球装置６を構成する電動チューリップの可動翼片を所定時間が経過するまで傾動制御する。

普通可変入賞球装置６は、ソレノイド２１（図２）によって垂直（通常開放）位置と傾動（拡大開放）位置との間で可動制御される一対の可動翼片を有するチューリップ型役物（普通電動役物）を備えて構成される。普通可変入賞球装置６に入った入賞球は、遊技盤２の背面に導かれ、始動口スイッチ７２（図２）によって検出される。普通可変入賞球装置６への遊技球の入賞に基づく特別図柄の可変表示は、所定回数（本実施形態では、４回）まで後述する特図保留メモリ１１０（図３）に記憶される。

特別可変入賞球装置７は、ソレノイド２２（図２）によって入賞領域を開成・閉成制御する開閉板を備える。この開閉板は、通常時には閉成し、普通可変入賞球装置６への遊技球の入賞に基づいて可変表示装置４による特図ゲームが行われた結果、大当り遊技状態となった場合に、ソレノイド２２によって入賞領域を所定期間（例えば、２９秒）あるいは所定個数（例えば、１０個）の入賞球が発生するまで開成（開成サイクル）する状態となるように設定され、その開成している間に遊技領域を落下する遊技球を受け止める。そして、この開成サイクルを例えば最高１６回繰り返すことができるようになっている。特別可変入賞球装置７に入賞した遊技球は、所定の検出部（例えばカウントスイッチなど）により検出される。入賞球の検出に応答し、後述する主基板１１と所定の払出制御基板とにより、所定数の賞球の払い出しが行われる。

また、遊技盤２の表面には、上記した構成以外にも、ランプを内蔵した風車、アウト口等が設けられている。また、パチンコ遊技機１には、点灯又は点滅する遊技効果ランプ９や効果音を発生するスピーカ８Ｌ、８Ｒが設けられている。

また、パチンコ遊技機１の背面には、電源基板１０，主基板１１，及び演出制御基板１２といった主要基板がそれぞれ適所に配設されている。

図２は、主基板１１，及び演出制御基板１２を中心としたシステム構成例を示すブロック図である。なお、図２には、電源基板１０や，乱数発生回路１７，監視回路１８，始動口スイッチ７２なども示されている。

始動口スイッチ７２は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号（ハイレベルの信号）ＳＳを主基板１１と乱数発生回路１７とに出力するものである。

電源基板１０は、パチンコ遊技機１内の各回路に所定の電力を供給するものである。

主基板１１は、遊技制御用マイクロコンピュータ１００，スイッチ回路１０７や、ソレノイド回路１０８等を搭載して構成される。また、主基板１１には、演出制御基板１２及びへの配線や、始動口スイッチ７２からの配線が接続されている。また、主基板１１には、大入賞口である特別可変入賞球装置７など、その他の入賞口への遊技球の入賞等を検出するための入賞口スイッチ７０からの配線も接続されている。さらに、主基板１１には、普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開成・閉成制御を行うためのソレノイド２１、２２への配線が接続されている。

遊技制御用マイクロコンピュータ１００は、例えば１チップマイクロコンピュータであり、ゲーム制御用のプログラム等を記憶するＲＯＭ（Read Only Memory）１０１，ワークメモリとして使用されるＲＡＭ（Random Access Memory）１０２，プログラムに従って制御動作を行うＣＰＵ（Central Processing Unit）１０３，及びＩ／Ｏ（Input/Output）ポート１０４を含んでいる。また、ＣＰＵ１０３は、ノンマスカブル割込の要求を受け付けるノンマスカブル割込端子ＸＭＮＩを備えている。このノンマスカブル割込端子ＸＮＭＩの入力がハイレベルからローレベルに立ち下がると、要求が受け付けられて、ノンマスカブル割込が発生する。ここで、ノンマスカブル割込とは、マスカブル割込とは異なり、プログラムで割込要求の許可／禁止を設定できない割込であり、この要求がなされれば必ず受け付けられ、ノンマスカブル割込が発生する。また、ノンマスカブル割込は、他の割込要求に対して最優先で実行されるものである。

この遊技制御用マイクロコンピュータ１００は、特図ゲームにおいて用いる乱数の生成機能や、演出制御基板１２に対し、それぞれ指令情報の一例となる制御コマンドを出力して送信する機能、特別図柄表示器４１の表示制御を行う機能、普通図柄表示器４２の点灯／消灯制御を行う機能等を有するものである。

主基板１１から演出制御基板１２に対して送信される制御コマンドは、例えば演出制御信号ＣＤ０〜ＣＤ７の信号線を用いて電気信号として伝送される演出制御コマンドである。演出制御コマンドは、例えば２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を示し、２バイト目はＥＸＴ（コマンドの種類）を表す。この演出制御コマンドとしては、例えばエラー演出の開始を指令するエラー演出開始コマンドなどが予め用意されている。

また、主基板１１から払出制御基板に対して送信される制御コマンドは、例えば払出制御信号ＣＤ０〜ＣＤ７の信号線を用いて電気信号として伝送される払出制御コマンドである。払出制御コマンドは、演出制御コマンドと同様、２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を示し、２バイト目はＥＸＴ（コマンドの種類）を表す。この払出制御コマンドとしては、例えば賞球の個数を指定する賞球個数指定コマンドなどが予め用意されている。賞球個数指定コマンドのＥＸＴデータは、賞球の個数を示している。

遊技制御用マイクロコンピュータ１００は、図３に示すように、特図保留メモリ１１０と、スイッチタイマメモリ１１１と、大当り判定用テーブルメモリ１１２と、フラグメモリ１１３と、を備えている。

特図保留メモリ１１０は、遊技球が普通可変入賞球装置６に入賞して特別図柄の可変表示（特図ゲーム）を実行するための条件（実行条件）が成立したが、従前の可変表示を実行中である等の理由のために可変表示を実際に開始するための条件（開始条件）が成立していない保留状態を記憶するためのメモリである。特図保留メモリ１１０は、４つのエントリを備え、各エントリには、普通可変入賞球装置６への入賞順に、保留番号と、その入賞に応じて乱数発生回路１７から取得した乱数値Ｒとが対応付けて格納される。特別図柄表示器４１による特別図柄の可変表示が１回終了したり、大当り遊技状態が終了したりするごとに、最上位の情報に基づいた可変表示の開始条件が成立し、最上位の情報に基づいた可変表示が実行される。このとき、第２位以下の登録情報が１位ずつ繰り上がる。また、特別図柄の可変表示中等に遊技球が普通可変入賞球装置６に新たに入賞した場合には、その入賞に基づいて乱数値記憶回路１７５（図８）から読み出された乱数値Ｒが最上位の空エントリに登録される。

スイッチタイマメモリ１１１は、始動口スイッチ７２から入力される始動入賞信号ＳＳや、その他の入賞口スイッチ７０から入力される検出信号がオン状態にあるか或いはオフ状態にあるかに応じて、加算又はクリアされるスイッチタイマを複数記憶するものである。

大当り判定用テーブルメモリ１１２は、ＣＰＵ１０３が特図ゲームにおける表示結果を大当りとするか否かを判定するために設定される複数の大当り判定用テーブルを記憶する。具体的には、大当り判定用テーブルメモリ１１２は、図４（Ａ）に示す通常時大当り判定用テーブル１２０と、図４（Ｂ）に示す確変時大当り判定用テーブル１２１と、を格納する。

図４（Ａ）に示す通常時大当り判定用テーブル１２０と、図４（Ｂ）に示す確変時大当り判定用テーブル１２１と、は、特別図柄表示器４１による特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルである。各大当り判定用テーブル１２０及び１２１では、乱数値Ｒと特図ゲームの表示結果を示す設定データとが対応付けて格納されている。そして、確変時大当り判定用テーブル１２１では、通常時大当り判定用テーブル１２０に比べてより多くの乱数値Ｒが、「大当り」の表示結果と対応付けられている。すなわち、確変時大当り判定用テーブル１２１を用いて特図ゲームの表示結果を決定することで、通常遊技状態のときよりも大当り遊技状態となる確率が高い確率向上状態とすることができる。

この実施の形態において、図４（Ａ）に示す通常時大当り判定用テーブル１２０には、乱数発生回路１７から発生する大当り判定用乱数Ｒ「０〜６５３３５」のうち「２００１〜２１８４」が「大当り」の表示結果と対応付けられている。一方、図４（Ｂ）に示す確変時大当り判定用テーブル１２１には、乱数発生回路１７から発生する大当り判定用乱数Ｒ「０〜６５３３５」のうち「２００１〜３１０４」が「大当り」の表示結果と対応付けられている。

図３に示すフラグメモリ１１３は、パチンコ遊技機１において遊技の進行を制御するために用いられる各種のフラグが設定される。例えば、フラグメモリ１１３には、特別図柄プロセスフラグ、普通図柄プロセスフラグ、大当りフラグ、入力状態フラグ、タイマ割込フラグなどが設けられている。

特別図柄プロセスフラグは、後述する特別図柄プロセス処理（図１５）において、どの処理を選択・実行すべきかを指示する。普通図柄プロセスフラグは、普通図柄表示器４２の表示状態を所定の順序で制御するために、所定の普通図柄プロセス処理においてどの処理を選択・実行すべきかを指示する。

大当りフラグは、可変表示装置４による特図ゲームの表示結果が大当りとなるときにオン状態にセットされ、大当り遊技状態が終了するときにクリアされてオフ状態となる。入力状態フラグは、Ｉ／Ｏポート１０４に入力される各種信号の状態等に応じて各々セットあるいはクリアさせる複数ビットからなるフラグである。タイマ割込フラグは、所定時間が経過してタイマ割込みが発生するごとにオン状態にセットされる。

図２に示すスイッチ回路１０７は、始動口スイッチ７２からの始動入賞信号ＳＳや、その他の入賞口スイッチ７０からの検出信号を取り込んで、遊技制御用マイクロコンピュータ１００に伝達する。ソレノイド回路１０８は、遊技制御用マイクロコンピュータ１００からの指令に従って各ソレノイド２１、２２を駆動する。ソレノイド２１は、リンク機構を介して普通可変入賞球装置６の可動翼片に連結されている。ソレノイド２２は、リンク機構を介して特別可変入賞球装置７の開閉板に連結されている。

演出制御基板１２は、可変表示装置４における表示動作や、スピーカ８Ｌ、８Ｒからの音声出力動作、遊技効果ランプ９におけるランプの点灯動作及び消灯動作などの制御を行うものである。例えば、演出制御基板１２は、主基板１１から伝送される演出制御コマンドに基づいて可変表示装置４に画像の切換表示を実行させることなどにより、各種の演出表示を実行する制御を行う。また、演出制御基板１２には、音声出力回路１３やランプドライバ回路１４への制御信号を伝送する配線などが接続されている。

図５は、演出制御基板１２のハードウェア構成例を示すブロック図である。演出制御基板１２は、ＣＰＵ２００と、ＲＯＭ２０１と、ＲＡＭ２０２と、ＶＤＰ（Video Display Processor）２０３と、ＣＧＲＯＭ（Character Generator ROM）２０４と、ＶＲＡＭ（Video RAM）２０５と、音声データ出力回路２０６と、ランプデータ出力回路２０７と、を備えている。

ＣＰＵ２００は、主基板１１から送信された演出制御コマンドを受信すると、ＲＡＭ２０２の所定領域をワークエリアとして用いながら、ＲＯＭ２０１から演出制御を行うための制御データを読み出す。こうして読み出した制御データに基づいて、ＣＰＵ２００は、ＶＤＰ２０３に描画指令を送るなどして可変表示装置４の表示制御を行ったり、音声データ出力回路２０６から音声出力回路１３に音声データを出力させるなどして音声出力制御を行ったり、ランプデータ出力回路２０７からランプドライバ回路１４にランプデータを出力させるなどしてランプ点灯制御を行ったりする。

ＶＤＰ２０３は、例えば可変表示装置４による画像表示を行うための表示制御機能及び高速描画機能を有し、ＣＰＵ２００からの描画指令に従った画像処理を実行する。また、ＣＰＵ２００とは独立した二次元のアドレス空間を持ち、そこにＶＲＡＭ２０５をマッピングしている。例えばＶＤＰ２０３は、ＣＧＲＯＭ２０４から読み出した画像データをＶＲＡＭ２０５の所定領域に展開する。そして、可変表示装置４に対してＲ（赤）、Ｇ（緑）、Ｂ（青）信号及び同期信号などからなる映像信号を出力する。一例として、Ｒ、Ｇ、Ｂ信号はそれぞれ８ビットで表され、可変表示装置４はＶＤＰ２０３からの指示に従ってＲ、Ｇ、Ｂのそれぞれを２５６階調、これらを合成して約１６７０万色の多色表示を行うことができる。なお、Ｒ、Ｇ、Ｂ信号のビット数は８ビット以外のビット数であってもよく、また、Ｒ、Ｇ、Ｂ信号の各ビット数が互いに異なる数であってもよい。

ＣＧＲＯＭ２０４は、可変表示装置４にて画像表示を行うために使用される各種の画像データを記憶しておくためのものである。例えば、ＣＧＲＯＭ２０４には、可変表示装置４にて表示される画像の中でも使用頻度の高いキャラクタ画像データ、具体的には、人物、動物、または、文字、図形もしくは記号等が予め記憶されていている。この実施の形態において、ＣＧＲＯＭ２０４には、乱数発生回路１７に異常が発生したことを報知するための文字列からなる画像データなどが格納されている。

ＶＲＡＭ２０５は、ＶＤＰ２０３による画像データの展開が行われるフレームバッファメモリである。

音声データ出力回路２０６は、ＣＰＵ２００からの制御指令を受けて音声出力回路１３に音声データを出力する。音声出力回路１３では、例えば音声データ出力回路２０６から受けた音声データにデジタル／アナログ変換を施すなどして音声信号を生成し、スピーカ８Ｌ、８Ｒに供給することによって音声を出力させる。

ランプデータ出力回路２０７は、ＣＰＵ２００からの制御指令を受けてランプドライバ回路１４にランプデータを出力する。ランプドライバ回路１４では、例えばランプデータ出力回路２０７から受けたランプデータに応じたランプ駆動信号を生成し、遊技効果ランプ９に供給することによってランプの点灯／消灯切換を行う。

また、演出制御基板１２は、図６に示すように、受信コマンドバッファメモリ２１０と、フラグメモリ２１１と、を備えている。

受信コマンドバッファメモリ２１０には、主基板１１から受信した演出制御コマンドを格納するための受信コマンドバッファが複数設けられている。図７は、受信コマンドバッファメモリ２１０の構成例を示す図である。図７に示す例では、１２個の受信コマンドバッファが設けられており、受信したコマンドを格納する受信コマンドバッファは、コマンド受信個数カウンタで指定される。コマンド受信個数カウンタは、「０」〜「１１」の値をとる。各受信コマンドバッファは、例えば１バイトで構成され、複数の受信コマンドバッファをリングバッファとして使用することにより、２バイト構成の演出制御コマンドを６個格納することができる。

図６に示すフラグメモリ２１１は、主基板１１から受信した演出制御コマンドなどに応じて、各々セットあるいはクリアされる複数種類のフラグを設定するためのものである。フラグメモリ２１１には、例えば、演出制御プロセスフラグや、エラー演出フラグなどが設けられている。演出制御プロセスフラグは、後述する演出制御プロセス処理（図１９）において、どの処理を選択・実行すべきかを指示する。エラー演出フラグは、主基板１１から送信されたエラー演出開始コマンドを受信したときにオン状態にセットされる。

図８は、乱数発生回路１７と監視回路１８との構成を示すブロック図である。

乱数発生回路１７は、図８に示すように、基準クロック信号出力回路１７１と、クロック信号生成回路１７２と、カウンタ１７３と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、タイマ回路１７６と、から構成されている。乱数発生回路１７は、大当りを発生させてパチンコ遊技機１を大当り遊技状態とするか否かを決定する大当り判定用の乱数を発生する。

基準クロック信号出力回路１７１は、所定の周波数（例えば２０ＭＨｚ）の基準クロック信号Ｓ０を生成するものである。基準クロック信号出力回路１７１は、この生成した基準クロック信号Ｓ０をクロック信号生成回路１７２とタイマ回路１７６とに出力する。

クロック信号生成回路１７２は、Ｄ型フィリップフロップ回路などによって構成されている。クロック信号生成回路１７２のクロック端子ＣＫは、基準クロック信号出力回路１７１の出力端子に接続され、正相出力端子Ｑは、カウンタ１７３に接続されている。また、クロック信号生成回路１７２の逆相出力端子（反転出力端子）Ｑ（バー）は、その入力端子Ｄとラッチ信号出力回路１７４のクロック端子ＣＫとに接続されている。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされる信号を、基準クロック信号出力回路１７１からクロック端子ＣＫへと入力される基準クロック信号Ｓ０が立ち上がるタイミングに同期させて、正相出力端子Ｑから出力すると共に、この正相出力端子Ｑから出力される信号の逆相信号（反転信号）を逆相出力端子Ｑ（バー）から出力する。このようにして、クロック信号生成回路１７２は、周期が同一で位相が異なる２つのクロック信号（カウント用クロック信号Ｓ１及びラッチ用クロック信号Ｓ２）を生成して、カウント用クロック信号Ｓ１を正相出力端子Ｑから、ラッチ用クロック信号Ｓ２を逆相出力信号Ｓ２を逆相出力端子Ｑ（バー）から出力することができる。

具体的には、正相出力端子Ｑからは、周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力され、逆相出力端子Ｑ（バー）からは、このカウント用クロック信号Ｓ１の逆相信号、即ち、カウント用クロック信号Ｓ１と同じく周波数が１０ＭＨｚで、カウント用クロック信号Ｓ１とは位相がπ（＝１８０°）だけ異なるラッチ用クロック信号Ｓ２が出力される。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、出力するカウント値Ｃを所定の初期値から所定の最終値まで循環的に更新する。

この実施の形態において、カウンタ１７３は、１６ビットのバイナリカウンタであり、カウント用クロック信号Ｓ１の立ち上がりエッジが入力される毎に、カウント値Ｃを「０」から「６５５３５」まで１ずつカウントアップして行く。そして、カウント値Ｃを「６５５３５」までカウントアップすると、「０」に戻して、再び「６５５３５」までカウントアップして行く。即ち、カウント値Ｃは、カウンタ１７３にカウント用クロック信号Ｓ１の立ち上がりエッジが入力される毎に、「０」→「１」→…→「６５５３５」→「０」→…と循環的に更新される。

ラッチ信号出力回路１７４は、Ｄ型フィリップフロップ回路などによって構成されている。ラッチ信号出力回路１７４の入力端子Ｄは、タイマ回路１７６の出力端子に接続され、クロック端子ＣＫは、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）に接続されている。また、ラッチ信号出力回路１７４の出力端子Ｑは、乱数値記憶回路１７５に接続されている。

ラッチ信号出力回路１７４は、入力端子Ｄから入力される始動入賞信号ＳＳを、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。

図８に示す乱数値記憶回路１７５は、１６ビットレジスタであり、後述するステップＳ１０２の入賞処理において読み出される乱数値Ｒを記憶する。乱数値記憶回路１７５は、ラッチ信号出力回路１７４の出力端子Ｑから入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、カウンタ１７３から入力されるカウント値Ｃを、乱数値Ｒとしてラッチして記憶することにより、乱数発生回路１７に始動入賞信号ＳＳが入力される毎に、記憶する乱数値Ｒを順次更新する。

図９は、乱数値記憶回路１７５の構成例を示す回路図である。乱数値記憶回路１７５は、図９に示すように、２個のＡＮＤ回路７０１，７０３と、２個のＮＯＴ回路７０２，７０４と、１６個のフィリップフロップ回路７１０〜７２５と、１６個のＯＲ回路７３０〜７４５と、から構成されている。

ＡＮＤ回路７０１の入力端子は、ラッチ信号出力回路１７４の出力端子ＱとＮＯＴ回路７０４の出力端子とに接続され、出力端子は、ＮＯＴ回路７０２の入力端子とフィリップフロップ回路７１０〜７２５のクロック端子ＣＫ０〜ＣＫ１５とに接続されている。ＮＯＴ回路７０２の入力端子は、ＡＮＤ回路７０１の出力端子に接続され、出力端子は、ＡＮＤ回路７０３の一方の入力端子に接続されている。

ＡＮＤ回路７０３の入力端子は、ＮＯＴ回路７０２の出力端子と遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４とに接続され、出力端子は、ＮＯＴ回路７０４の入力端子に接続されている。ＮＯＴ回路７０４の入力端子は、ＡＮＤ回路７０３の出力端子に接続され、出力端子は、ＡＮＤ回路７０１の一方の入力端子とＯＲ回路７３０〜７４５の各々の一方の入力端子とに接続されている。

フィリップフロップ回路７１０〜７２５の入力端子Ｄ０〜Ｄ１５は、カウンタ１７３の出力端子に接続されている。フィリップフロップ回路７１０〜７２５のクロック端子ＣＫ０〜ＣＫ１５は、ＡＮＤ回路７０１の出力端子に接続され、出力端子Ｑ０〜Ｑ１５は、ＯＲ回路７３０〜７４５の各々の他方の入力端子に接続されている。

ＯＲ回路７３０〜７４５の入力端子は、ＮＯＴ回路７０４の出力端子とフィリップフロップ回路７１０〜７２５の出力端子の各々とに接続され、出力端子は、遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４に接続されている。

図１０は、ＯＲ回路７３０〜７４５の出力端子と遊技制御用マイクロコンピュータ１００のＩ／Ｏポート１０４との接続の詳細を説明するための図である。この実施の形態において、ＯＲ回路７３０〜７４５の出力端子と、Ｉ／Ｏポート１０４に含まれる大当り判定用乱数の入力ポートの各ビットと、は、図１０に示すように、入れ替えて接続されている。これにより、遊技制御用マイクロコンピュータ１００に入力される乱数のランダム性を高めることができる。

上記構成を備える乱数値記憶回路１７５の動作を図１１に示すタイミングチャートを参照して説明する。

遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣ（ハイレベルの信号）が入力されていない場合に（ＡＮＤ回路７０３の一方の入力がローレベルの場合に）、ラッチ信号出力回路１７４の出力端子Ｑから入力されるラッチ信号ＳＬがローレベルからハイレベルに立ち上がるタイミング（図１１に示す例では、タイミングＴ１，Ｔ２，Ｔ７）に、ＡＮＤ回路７０１の入力は、共にハイレベルとなり、その出力端子から出力される信号ＳＡ１は、ハイレベルとなる。そして、ＡＮＤ回路７０１から出力された信号ＳＡ１は、フィリップフロップ回路７１０〜７２５のクロック端子ＣＫ０〜ＣＫ１５に入力される。

フィリップフロップ回路７１０〜７２５は、クロック端子ＣＫ０〜ＣＫ１５から入力される信号ＳＡ１の立ち上がりエッジに応答して、カウンタ１７３から入力端子Ｄ０〜Ｄ１５を介して入力されるカウント値ＣのビットデータＣ０〜Ｃ１５を乱数値のビットデータＲ０〜Ｒ１５としてラッチして格納し、格納した乱数値ＲのビットデータＲ０〜Ｒ１５を出力端子Ｑ０〜Ｑ１５から出力する。

出力制御信号ＳＣが入力されていない場合（図１１に示す例では、タイミングＴ３までの期間、タイミングＴ６以降の期間）、ＡＮＤ回路７０３の一方の入力がローレベルとなるため、その出力端子から出力される信号ＳＡ２は、ローレベルとなる。信号ＳＡ２は、ＮＯＴ回路７０４において反転され、ＯＲ回路７３０〜７４５の一方の入力端子には、ハイレベルの信号が入力される。

このようにＯＲ回路７３０〜７４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、即ち、入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値が「０」であるか「１」であるかに関わらず、ＯＲ回路７３０〜７４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベル（「１」）となる。これにより、乱数値記憶回路１７５から出力される値は、常に「６３５５３５（＝１１１１ｈ）」となるため、乱数値記憶回路１７５から乱数値Ｒを読み出すことはできなくなる。即ち、出力制御信号ＳＣが入力されていない場合、乱数値記憶回路１７５は、読出不能（ディセイブル）状態となる。

そして、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬがローレベルのときに、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されると（図１１に示す例では、タイミングＴ４からタイミングＴ６までの期間）、ＡＮＤ回路７０３の入力が共にハイレベルとなるため、その出力端子から出力される信号ＳＡ２は、ハイレベルとなる。信号ＳＡ２は、ＮＯＴ回路７０４において反転され、ＯＲ回路７３０〜７４５の一方の入力端子には、ローレベルの信号が入力される。

このようにＯＲ回路７３０〜７４５の一方の入力がローレベルとなるため、他方の入力端子に入力される信号がハイレベルのときは、その出力端子からハイレベルの信号が出力され、ローレベルのときは、ローレベルの信号が出力される。即ち、ＯＲ回路７３０〜７４５の他方の入力端子に入力される乱数値ＲのビットデータＲ０〜Ｒ１５の値は、ＯＲ回路７３０〜７４５の出力端子からそのまま（ビットデータＲ０〜Ｒ１５の値が「１」のときは「１」が、「０」のときは「０」が、）出力される。これにより、乱数値記憶回路１７５からの乱数値Ｒの読出が可能となる。即ち、出力制御信号ＳＣが入力されている場合、乱数値記憶回路１７５は、読出可能（イネイブル）状態となる。

但し、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力される前に、ラッチ信号出力回路１７４からラッチ信号ＳＬが入力されている場合、ＡＮＤ回路７０３の一方の入力がローレベルとなるため、その後、ラッチ信号ＳＬが入力されているままの状態で、出力制御信号ＳＣが入力されても（図１１に示す例では、タイミングＴ３からタイミングＴ４の期間）、その出力端子から出力される信号ＳＡ２は、ローレベルのままとなる。そして、信号ＳＡ２は、ＮＯＴ回路７０４において反転され、ＯＲ回路７３０〜７４５の一方の入力端子には、ハイレベルの信号が入力される。

このようにＯＲ回路７３０〜７４５の一方の入力がハイレベルとなるため、他方の入力端子に入力される信号がハイレベルであるかローレベルであるかに関わらず、ＯＲ回路７３０〜７４５から出力される信号ＳＯ０〜ＳＯ１５は、全てハイレベルとなり、出力制御信号ＳＣが入力されているにも関わらず、乱数値記憶回路１７５から乱数値Ｒを読み出すことができない状態のままとなる。即ち、ラッチ信号ＳＬが入力されているとき、乱数値記憶回路１７５は、出力制御信号ＳＣに対して受信不能状態となる。

また、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬがハイレベルになる前に、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されている場合、ＡＮＤ回路７０１の一方の入力がローレベルとなるため、その後、出力制御信号ＳＣが入力されているままの状態で、入力されるラッチ信号ＳＬがハイレベルになっても（図１１に示す例では、タイミングＴ５）、その出力端子から出力される信号ＳＡ１は、ローレベルのままとなる。このため、フィリップフロップ回路７１０〜７２５のクロック端子ＣＫ０〜ＣＫ１５に入力される信号ＳＡ１は、ローレベルからハイレベルに立ち上がらず、フィリップフロップ回路７１０〜７２５に格納されている乱数値ＲのビットデータＲ０〜Ｒ１５は、ラッチ信号出力回路１７４から入力されるラッチ信号ＳＬが立ち上がっても、更新されない。即ち、出力制御信号ＳＣが入力されているとき、乱数値記憶回路１７５は、ラッチ信号ＳＬに対して受信不能状態となる。

図８に示すタイマ回路１７６は、始動口スイッチ７２から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力する。

この実施の形態において、タイマ回路１７６は、例えばアップカウンタ又はダウンカウンタによって構成され、ハイレベルの信号が入力されたことに応答して、起動する。タイマ回路１７６は、入力がハイレベルとなっている間、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、所定のタイマ値をアップカウント又はダウンカウントして行く。そして、アップカウント又はダウンカウントしたタイマ値が、３ｍｓに対応する値となったとき、タイマ回路１７６は、入力された信号を始動入賞信号ＳＳであると判定して、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力する。

図１２は、乱数発生回路１７の動作を説明するためのタイミングチャートである。

図１２（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０をクロック信号生成回路１７２のクロック端子ＣＫに出力する。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力する。これにより、正相出力端子Ｑからは、図１２（Ｂ）に示すように、タイミングＴ１０，Ｔ１２，Ｔ１４，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力される。

また、クロック信号生成回路１７２は、正相出力端子Ｑから出力するカウント用クロック信号Ｓ１を反転して逆相出力端子Ｑ（バー）から出力する。これにより、逆相出力端子Ｑ（バー）からは、図１２（Ｄ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのラッチ用クロック信号Ｓ２が出力される。

そして、カウンタ１７３は、図１２（Ｃ）に示すように、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路１７４は、入力端子Ｄから入力される図１２（Ｅ）に示す始動入賞信号ＳＳを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、図１２（Ｆ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図１２（Ｇ）に示すように、記憶する乱数値Ｒを更新する。

このようにして、乱数発生回路１７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。

図８に示す監視回路１８は、分周回路１８１と、ウォッチドッグ付きリセットＩＣ１８２と、から構成されている。監視回路１８は、乱数発生回路１７の動作状態、より具体的には基準クロック信号出力回路１７１等の動作状態を監視するためのものである。

分周回路１８１は、乱数発生回路にて乱数を生成する際に用いる基準クロック信号Ｓ０、カウント用クロック信号Ｓ１、及びラッチ用クロック信号Ｓ２のうちのいずれか一つのクロック信号を取り込んで分周し、分周したクロック信号をウォッチドッグ付きリセットＩＣに出力する。この実施の形態では、分周回路１８１は、クロック信号生成回路１７２の正相出力端子Ｑから出力されるカウント用クロック信号Ｓ１を分周し、分周クロック信号Ｓ３を生成してウォッチドッグ付きリセットＩＣ１８２に出力する。

ウォッチドッグ付きリセットＩＣ１８２は、ウォッチドッグ回路（図示せず）を内蔵したリセット用のＩＣであり、その出力端子は、ノンマスカブル割込端子への配線に接続されている。ウォッチドッグ付きリセットＩＣ１８２は、所定のクロックパルスに応答して、ウォッチドッグ回路のタイマ値をアップカウント又はダウンカウントして行く。ウォッチドッグ付きリセットＩＣ１８２は、分周回路１８１から入力される分周クロック信号Ｓ３の立ち上がりエッジに応答して、ウォッチドッグ回路のタイマ値を初期化する。

ここで、ウォッチドッグ回路にて計測可能な時間、即ちウォッチドッグ回路のタイマ値が初期値から最終値までカウントアップ又はカウントダウンされるまでの時間は、分周クロック信号Ｓ３の周期よりも長くなるように設定されている。このため、乱数発生回路１７の基準クロック信号出力回路１７１やクロック信号生成回路１７２が正常に作動している場合、ウォッチドッグ回路には、分周クロック信号Ｓ３の立ち上がりエッジが定期的に入力されるため、タイマ値が最終値に達することはない。

他方、基準クロック信号出力回路１７１やクロック信号生成回路１７２に異常が発生して、基準クロック信号Ｓ０や、カウント用クロック信号Ｓ１、ラッチ用クロック信号Ｓ２が生成されていない場合、ウォッチドッグ回路には、分周クロック信号Ｓ３の立ち上がりエッジが入力されないため、タイマ値は最終値まで達する。

このように分周回路１８１から分周クロック信号が入力されることなくウォッチドッグ回路がタイムアウトした場合、ウォッチドッグ付きリセットＩＣ１８２は、基準クロック信号出力回路１７１やクロック信号生成回路１７２に異常が発生したことを示す異常信号を、主基板１１のＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩに、ノンマスカブル割込要求信号ＮＭＩとして供給する。これにより、ＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩの入力は、ハイレベルからローレベルへと立ち下がり、主基板１１では、ノンマスカブル割込が発生して、後述するリセット割込処理（図１８）が実行される。この結果、主基板１１側において、乱数発生回路１７の動作状態に異常が発生したことを把握することが可能になるため、パチンコ遊技機１は、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することが可能となる。

なお、定期的にカウント値をカウントアップすると共に、乱数回路の基準パルス（基準クロック信号）を受けてカウント値をクリアするカウンタと、カウンタにおけるカウント値と所定の閾値とを比較し、カウント値がこの閾値に達したときに異常信号を出力する比較器と、を備える監視回路は、既に開示されている（例えば特開平１１−３１３９６６）。これを本実施の形態にそのまま適用し、監視回路１８に基準クロック信号Ｓ０を取り込んで乱数発生回路１７を監視しようとした場合、基準クロック信号出力回路１７１の不具合に起因する異常については検出可能であるが、クロック信号生成回路１７２の不具合に起因する異常については検知できない。即ち基準クロック信号出力回路１７１が正常に稼働して基準クロック信号Ｓ０は生成されているが、クロック信号生成回路１７２に不具合が生じ、カウント用クロック信号Ｓ１やラッチ用クロック信号Ｓ２が生成されず、乱数値Ｒが更新されない場合等には、係る異常の発生を検知することはできない。このため、監視回路１８は、この実施の形態のようにカウント用クロック信号Ｓ１を取り込んだり、或いはラッチ用クロック信号Ｓ２を取り込んだりして乱数発生回路１７を監視するようにした方が好ましい。このようにすれば、基準クロック信号出力回路１７１のみならず、クロック信号生成回路１７２に発生した異常をも検知することが可能となり、監視回路１８の監視機能は一層増すことになる。

次に、本実施例におけるパチンコ遊技機１の動作（作用）を説明する。図１３は、主基板１１に搭載された遊技制御用マイクロコンピュータ１００が実行する遊技制御メイン処理を示すフローチャートである。主基板１１では、電源基板１０からの電源電圧が供給されると、遊技制御用マイクロコンピュータ１００が起動し、ＣＰＵ１０３が、まず、図１３のフローチャートに示す遊技制御メイン処理を実行する。遊技制御メイン処理を開始すると、ＣＰＵ１０３は、割込禁止に設定した後（ステップＳ１）、必要な初期設定を行う（ステップＳ２）。この初期設定では、例えば、ＲＡＭ１０２がクリアされる。また、遊技制御用マイクロコンピュータ１００に内蔵されたＣＴＣ（カウンタ／タイマ回路）のレジスタ設定を行う。これにより、以後、所定時間（例えば、２ミリ秒ごと）ごとにＣＴＣから割込要求信号がＣＰＵ１０３へ送出され、ＣＰＵ１０３は定期的にタイマ割込処理を実行することができる。初期設定が終了すると、割込を許可した後（ステップＳ３）、ループ処理に入る。

図１３に示す遊技制御メイン処理を実行したＣＰＵ１０３は、ＣＴＣからの割込要求信号を受信して割込要求を受け付けると、図１４のフローチャートに示す遊技制御割込処理を実行する。

遊技制御割込処理を開始すると、ＣＰＵ１０３は、まず、所定のスイッチ処理を実行する（ステップＳ１１）。スイッチ処理では、スイッチ回路１０７を介して始動口スイッチ７２から入力される始動入賞信号ＳＳがオン状態となっているか否かを判別する。始動入賞信号ＳＳがオン状態である場合には、タイマ値を「１」加算してスイッチタイマメモリ１１１に格納する。一方、始動入賞信号ＳＳがオフ状態である場合には、タイマ値をクリアする。

続いて、所定のエラー処理を実行することにより、パチンコ遊技機１の異常診断を行い、その診断結果に応じて必要ならば警告を発生可能とする（ステップＳ１２）。この後、所定の判定用乱数を更新する判定用乱数更新処理（ステップＳ１３）と、所定の表示用乱数を更新する表示用乱数更新処理（ステップＳ１４）と、を順次実行する。

次に、ＣＰＵ１０３は、特別図柄プロセス処理を実行する（ステップＳ１５）。特別図柄プロセス処理では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するために、フラグメモリ１１３に設けられた特別図柄プロセスフラグに従って該当する処理が選択されて実行される。特別図柄プロセス処理に続いて、ＣＰＵ１０３は、普通図柄プロセス処理を実行する（ステップＳ１６）。普通図柄プロセス処理では、普通図柄表示器４２を所定の順序で制御するために、フラグメモリ１１３に設けられた普通図柄プロセスフラグに従って該当する処理が選択されて実行される。

さらに、ＣＰＵ１０３は、所定のコマンド制御処理を実行することにより、主基板１１から演出制御基板１２等のサブ側の制御基板に対して制御コマンドを送出し、遊技状態に合わせた演出動作等の動作制御を指示する（ステップＳ１７）。例えば、ＣＰＵ１０３が所定のコマンド送信テーブルに設定された制御データに基づいてＩ／Ｏポート１０４からの信号出力動作を制御することなどにより、演出制御基板１２等のサブ側の制御基板に対して、遊技の進行を制御する制御信号を送信させる。このコマンド制御処理により主基板１１から送出された演出制御コマンドを演出制御基板１２のＣＰＵ２００が受け取り、その表示制御コマンドに従って可変表示装置４の表示制御などが行われる。

また、ＣＰＵ１０３は、所定の情報出力処理を実行することにより、各種出力データの格納領域の内容をＩ／Ｏポート１０４に含まれる各出力ポートに出力する（ステップＳ１８）。この情報出力処理では、主基板１１から情報端子基板１６に、大当り情報、始動情報、確率変動情報などをホール管理用コンピュータに対して出力する指令の送出も行われる。

続いて、ＣＰＵ１０３は、所定のソレノイド出力処理を実行することにより、所定の条件が成立したときに普通可変入賞球装置６における可動翼片の可動制御や特別可変入賞球装置７における開閉板の開閉駆動を行う（ステップＳ１９）。この後、所定の賞球処理を実行することにより、始動口スイッチ７２から入力された始動入賞信号ＳＳに基づく賞球数の設定などを行い、所定の払出制御基板に対して払出制御コマンドを出力可能とする（ステップＳ２０）。

図１５は、ステップＳ１５にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、図１５に示すように、まず、遊技球が普通可変入賞球装置６に入賞したか否かを、スイッチタイマメモリ１１１に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１０１）。ステップＳ１０１において、ＣＰＵ１０３は、スイッチタイマメモリ１１１に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、始動口スイッチ７２から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。

そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１０１；Ｙｅｓ）、入賞処理を実行する（ステップＳ１０２）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１０１；Ｎｏ）、入賞処理をスキップする。

図１６は、ステップＳ１０２の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、図１６に示すように、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ２０１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。

始動入賞記憶数が「４」であるときには（ステップＳ２０１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ２０１；Ｎｏ）、乱数値記憶回路１７５に出力制御信号ＳＣを送出して、乱数値記憶回路１７５を読出可能（イネイブル）状態に制御する（ステップＳ２０２）。

続いて、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し（ステップＳ２０３）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ２０４）、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御する（ステップＳ２０５）。そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ２０６）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ２０７）。

この後、ＣＰＵ１０３は、フラグメモリ１１３に格納されている特別図柄プロセスフラグの値に基づいて、図１５に示すステップＳ１１０〜Ｓ１１８の９個の処理のいずれかを選択する。以下に、ステップＳ１１０〜Ｓ１１８の各処理について説明する。

ステップＳ１１０の特別図柄通常処理は、特別図柄プロセスフラグの値が初期値「０」のときに実行される処理である。この処理において、ＣＰＵ１０３は、特図保留メモリ１１０が記憶している保留記憶数が「０」であるか否かを判別する。ここで、特図保留メモリ１１０において、保留番号「１」に対応した乱数値Ｒ等の各種データが記憶されていない場合には、保留記憶数が「０」であると判別される。保留記憶数が「０」であれば、演出制御基板１２を介して可変表示装置４上にデモンストレーション画面を表示するなどして、特別図柄通常処理を終了する。一方、保留記憶数が「０」ではないと判別すると、特別図柄プロセスフラグの値を大当り判定処理に対応した値である「１」に更新する。

ステップＳ１１１の大当り判定処理は、特別図柄プロセスフラグの値が「１」のときに実行される処理である。この処理において、ＣＰＵ１０３は、図１７に示すように、まず、特図保留メモリ１１０から保留番号「１」に対応して格納されている乱数値Ｒを読み出す（ステップＳ２１１）。この際、保留記憶数を「１」減算し、且つ、特図保留メモリ１１０の第２〜第４エントリ（保留番号「２」〜「４」）に格納された乱数値Ｒを１エントリずつ上位にシフトする（ステップＳ２１２）。

続いて、ＣＰＵ１０３は、確率向上状態（確変中）であるか否かを判別し（ステップＳ２１３）、確変中ではなければ（ステップＳ２１３；Ｎｏ）、通常遊技状態であると判断し、特図ゲームの表示結果を大当りとするか否かを判定するためのテーブルとして、図４（Ａ）に示すような通常時大当り判定用テーブル１２０を設定する（ステップＳ２１４）。これに対して、確変中であれば（ステップＳ２１３；Ｙｅｓ）、図４（Ｂ）に示すような確変時大当り判定用テーブル１２１を設定する（ステップＳ２１５）。

ＣＰＵ１０３は、ステップＳ２１１にて読み出した乱数値Ｒに基づき、ステップＳ２１４又はＳ２１５にて設定した大当り判定用テーブル１２０又は１２１を用いて特図ゲームの表示結果を大当りとするか否かを判定する（ステップＳ２１６）。そして、大当りとすることに決定した場合には（ステップＳ２１６；Ｙｅｓ）、フラグメモリ１１３に設けられた大当りフラグをオン状態にセットし（ステップＳ２１７）、ハズレとすることに決定した場合には（ステップＳ２１６；Ｎｏ）、大当りフラグをクリアしてオフ状態とする（ステップＳ２１８）。この後、特別図柄プロセスフラグの値を確定図柄決定処理に対応した値である「２」に更新する（ステップＳ２１９）。

図１５に示すステップＳ１１２の確定図柄決定処理は、特別図柄プロセスフラグの値が「２」のときに実行される処理である。この処理において、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当りフラグがオンとなっているか否かを判別するとともに、所定のリーチ判定用乱数を抽出した結果等に基づいて、リーチとするか否かを判別する。これらの判別結果に従って、可変表示装置４による特図ゲームにおける最終的な確定図柄が設定される。その後、特別図柄プロセスフラグの値を可変表示パターン設定処理に対応した値である「３」に更新する。

ステップＳ１１３の可変表示パターン設定処理は、特別図柄プロセスフラグの値が「３」のときに実行される処理である。この処理において、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた大当りフラグがオンとなっているか否かを判別するとともに、上記ステップＳ１１２の確定図柄決定処理にてリーチとすることが決定されたか否かを判別し、これらの判別結果に従って、所定の可変表示パターンテーブルを設定する。そして、所定の可変表示パターン決定用乱数を抽出した結果等に基づいて、設定した可変表示パターンテーブルのうちから、今回の特図ゲームで使用する可変表示パターンを決定する。こうして可変表示パターンを決定した後、ＣＰＵ１０３は、特別図柄プロセスフラグの値を可変表示制御処理に対応した値である「４」に更新する。

ステップＳ１１４の可変表示制御処理は、特別図柄プロセスフラグの値が「４」のときに実行される処理である。この処理において、ＣＰＵ１０３は、可変表示装置４において飾り図柄の全図柄が可変表示を開始するように制御する。具体的には、上述したステップＳ１１２の確定図柄決定処理にて決定した飾り図柄の確定図柄に対応する制御データや、ステップＳ１１３の可変表示パターン設定処理にて決定した可変表示パターンに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、可変表示開始コマンドと左・中・右の図柄指定コマンドを演出制御基板１２に対して送出可能に設定する。そして、可変表示パターンに対応する総可変表示時間を所定の可変表示時間タイマに設定し、可変表示開始コマンドが送信されるとともにカウントダウンを開始する。この後、所定の可変表示時間タイマがタイムアウトすると、特別図柄プロセスフラグの値を可変表示停止時処理に対応した値である「５」に更新する。

ステップＳ１１５の可変表示停止時処理は、特別図柄プロセスフラグの値が「５」のときに実行される処理である。この処理において、ＣＰＵ１０３は、主基板１１から演出制御基板１２に対して特別図柄確定コマンドを送出するための設定を行う。具体的には、特別図柄確定コマンドに対応する制御データを、所定のコマンド送信テーブルに設定するなどして、特別図柄確定コマンドを演出制御基板１２に対して送出可能に設定する。また、パチンコ遊技機１が確率向上状態となっているときには、確率向上状態から通常遊技状態に戻すか否かを判定し、戻すと判定すると、パチンコ遊技機１における遊技状態を確率向上状態から通常遊技状態に移行させる。そして、可変表示の表示結果が大当りになるときは、特別図柄プロセスフラグの値を大入賞口開放前処理に対応した値である「６」に更新し、ハズレとなるときには、特別図柄プロセスフラグの値を「０」に更新する。

ステップＳ１１６の大入賞口開放前処理は、特別図柄プロセスフラグの値が「６」のときに実行される処理である。この処理において、ＣＰＵ１０３は、大入賞口としての特別可変入賞球装置７を開放する制御を開始するための設定を行う。そして、特別可変入賞球装置７を開放する制御を開始するとともに、特別図柄プロセスフラグの値を大入賞口開放中処理に対応した値である「７」に更新する。

ステップＳ１１７の大入賞口開放中処理は、特別図柄プロセスフラグの値が「７」のときに実行される処理である。この処理において、ＣＰＵ１０３は、開成された特別可変入賞球装置７への遊技球の入賞検出、賞球の払出指令、開成時間の計測、及び開成サイクルのラウンド数表示のための表示制御コマンド設定等を行う。そして、例えば、１回の大当りについて、特別可変入賞球装置７の開成回数をカウントし、開成回数が例えば１６回に達していれば、特定遊技状態（大当り遊技状態）を終了する条件が成立したとして特別図柄プロセスフラグの値を大当り終了処理に対応した値である「８」に更新する。一方、開成回数が１６回に達していなければ、特別可変入賞球装置７を一旦閉成した後、所定時間が経過するのを待って再度開成する。

ステップＳ１１８の大当り終了処理は、特別図柄プロセスフラグの値が「８」のときに実行される処理である。この処理において、ＣＰＵ１０３は、演出制御基板１２に対して所定の大当り終了コマンドを送出するための設定を行うなどして、大当り遊技状態を終了させる。また、ＣＰＵ１０３は、フラグメモリ１１３に設けられた大当りフラグをクリアしてオフ状態とする。そして、特別図柄プロセスフラグの値を「０」に更新する。

また、ＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩがウォッチドッグ付きリセットＩＣ１８２からノンマスカブル割込要求信号ＭＮＩの供給を受けて、その入力がハイレベルからローレベルへ立ち下がると、タイマ割込みの受付が禁止されると共に、タイマ割込みとは別のノンマスカブル割込みが発生する。このノンマスカブル割込みが発生すると、図１８のフローチャートに示すリセット割込処理の実行が開始される。

このリセット割込処理において、ＣＰＵ１０３は、図１８に示すように、まず、演出制御コマンド用のコマンド送信バッファにエラー演出開始コマンドをセットするなどして、エラー演出開始コマンドを演出制御基板１２に対して送出可能に設定する（ステップＳ２１）。

そして、ＣＰＵ１０３は、所定の初期化処理を実行する（ステップＳ２２）。具体的には、例えばバックアップＲＡＭ領域のデータについてパリティデータを生成してＲＡＭ１０２に格納したり、ＲＡＭ１０２をアクセス禁止状態にしたりする。この際、ＣＰＵ１０３は、乱数発生回路１７に搭載された各回路に対して、ハイレベルからローレベルへと立ち下がるリセット信号を送出してもよい。その後、ＣＰＵ１０３は、ＨＡＬＴ（停止）状態に移行し（ステップＳ２３）、リセット割込処理を終了する。なお、このリセット割込処理において、ＣＰＵ１０３は、エラー演出開始コマンドを演出制御基板１２に送出した後、初期化処理のみを行うものとしてもよいし、或いはＨＡＬＴ状態への移行のみを行い、その後、ユーザリセットにより各部が初期化されるものとしてもよい。

次に、演出制御基板１２における動作を説明する。図１９は、演出制御基板１２に搭載された演出制御用のＣＰＵ２００が実行する演出制御メイン処理を示すフローチャートである。演出制御メイン処理を開始すると、図１９に示すように、まず、所定の初期化処理を実行することにより、ＲＡＭ２０２のクリアや各種初期値の設定、また演出制御の起動間隔を決めるための３３ミリ秒タイマの初期設定等を行う（ステップＳ３１）。

その後、ＣＰＵ２００は、所定のタイマ割込フラグを監視し、タイマ割込フラグがセットされるまでループ処理を実行する（ステップＳ３２；Ｎｏ）。この実施の形態では、ＣＰＵ２００にて３３ミリ秒ごとにタイマ割込みが発生し、このタイマ割込みが発生すると、所定のタイマ割込処理を実行することにより、タイマ割込フラグがセットされる。

ＣＰＵ２００では、３３ミリ秒ごとに発生するタイマ割込みとは別に、主基板１１からの演出制御コマンドを受信するための割込みが発生する。この割込みは、主基板１１からの演出制御ＩＮＴ信号がオン状態となることにより発生する割込みである。演出制御ＩＮＴ信号がオン状態となることによる割込みが発生すると、ＣＰＵ２００は、自動的に割込禁止状態に設定するが、自動的に割込禁止状態にならないＣＰＵを用いている場合には、割込禁止命令（ＤＩ命令）を発行することが好ましい。

主基板１１からの演出制御ＩＮＴ信号がオン状態となることによりＣＰＵ２００において割込みが発生することで、図２０のフローチャートに示すコマンド受信割込処理の実行が開始される。このコマンド受信割込処理において、ＣＰＵ２００は、まず、各レジスタの値をスタックに退避する（ステップＳ４１）。続いて、演出制御コマンドデータの入力に割り当てられて主基板１１から送信された制御信号を受信する所定の入力ポートなどから、演出制御コマンドを読み込む（ステップＳ４２）。そして、２バイト構成の演出制御コマンドのうちの１バイト目であるか否かを判別する（ステップＳ４３）。ここで、演出制御コマンドの１バイト目（ＭＯＤＥ）と２バイト目（ＥＸＴ）とは、受信側で直ちに区別可能に構成されている。すなわち、先頭ビットによって、ＭＯＤＥとしてのデータを受信したのかＥＸＴとしてのデータを受信したのかを、受信側において直ちに検出できる。受信したコマンドの先頭ビットが「１」である場合には、２バイト構成である演出制御コマンドのうちの有効な１バイト目（ＭＯＤＥデータ）を受信したと判別される。

ステップＳ４３の処理にて１バイト目のＭＯＤＥデータであると判別したときには（ステップＳ４３；Ｙｅｓ）、受信コマンドバッファメモリ２１０にて、コマンド受信個数カウンタにより指定される受信コマンドバッファに、受信したコマンドを格納する（ステップＳ４４）。ステップＳ４４の処理を実行した後には、ステップＳ５０の処理へと進む。一方、演出制御コマンドの１バイト目でなければ（ステップＳ４３；Ｎｏ）、１バイト目のＭＯＤＥデータを既に受信したか否かを判別する（ステップＳ４５）。１バイト目のＭＯＤＥデータを既に受信したか否かは、受信コマンドバッファに格納されているコマンドデータを確認することにより、判別することができる。

１バイト目を既に受信している場合には（ステップＳ４５；Ｙｅｓ）、今回受信した１バイトのうちの先頭ビットが「０」であるか否かを判別し、先頭ビットが「０」であれば、有効な２バイト目を受信したとして、コマンド受信個数カウンタにより指定される次の受信コマンドバッファに、受信したコマンドを格納する（ステップＳ４６）。なお、ステップＳ４５の処理にて演出制御コマンドの１バイト目を受信していないと判別した場合や（ステップＳ４５；Ｎｏ）、２バイト目として受信したデータのうちの先頭ビットが「０」でない場合には、ステップＳ５０の処理へと進む。

ステップＳ４６の処理にて２バイト目のコマンドデータを格納すると、コマンド受信個数カウンタの値を２加算し（ステップＳ４７）、その値が「１２」以上であるか否かを判別する（ステップＳ４８）。「１２」以上であれば（ステップＳ４８；Ｙｅｓ）、コマンド受信個数カウンタをクリアして、その値を「０」に戻す（ステップＳ４９）。一方、「１２」未満のときには（ステップＳ４８；Ｎｏ）、ステップＳ４９の処理をスキップする。その後、ステップＳ４１の処理にて退避されていたレジスタを復帰し（ステップＳ５０）、割込許可に設定する（ステップＳ５１）。

こうしたコマンド受信割込処理により、主基板１１から送信された演出制御コマンドが受信コマンドバッファメモリ２１０に設けられた受信コマンドバッファに格納される一方で、図１９に示すステップＳ３２の処理にてタイマ割込みの発生が確認される。タイマ割込みの発生が確認されたときには（ステップＳ３２；Ｙｅｓ）、フラグメモリ２１１に設けられたタイマ割込フラグをクリアしてオフ状態とした後に、所定のコマンド解析処理を実行する（ステップＳ３３）。

コマンド解析処理が終了すると、ＣＰＵ２００は、所定のエラー処理を実行することにより、必要に応じて、可変表示装置４や、スピーカ８Ｌ，８Ｒ、遊技効果ランプ９などによりエラーが発生した旨が遊技者に対して報知される（ステップＳ３４）。続いて、ＣＰＵ２００は、所定のランダムカウンタがカウントするランダムの値を更新するためのカウンタ更新処理（ステップＳ３５）などを実行した後、演出制御プロセス処理を実行する（ステップＳ３６）。

図２１は、図１９に示すステップＳ３３のコマンド解析処理を示すフローチャートである。このコマンド解析処理において、ＣＰＵ２００は、図２１に示すように、まず、受信コマンドバッファメモリ２１０に設けられたコマンド受信テーブルに、主基板１１から受信した演出制御コマンドが格納されているか否かを確認する（ステップＳ３０１）。

コマンド受信テーブルに受信コマンドが格納されている場合（ステップＳ３０１；Ｙｅｓ）、ＣＰＵ２００は、コマンド受信テーブルから受信コマンドを読み出し（ステップＳ３０２）、この読み出した受信コマンドがエラー演出開始コマンドであるか否かを判別する（ステップＳ３０３）。なお、読み出したら読出ポインタの値を１加算しておく。

ステップＳ３０２の処理にて読み出した受信コマンドがエラー演出指定コマンドであると判別した場合（ステップＳ３０３；Ｙｅｓ）、ＣＰＵ２００は、フラグメモリ２１１に設けられたエラー演出開始フラグをオン状態にセットし（ステップＳ３０４）、ステップＳ３０１の処理へとリターンする。

一方、ステップＳ３０２の処理にて読み出した受信コマンドがその他の演出制御コマンドである場合には（ステップＳ３０３；Ｎｏ）、受信コマンドに対応するコマンド受信フラグをセットし（ステップＳ３０５）、ステップＳ３０１の処理へとリターンする。

一方、ステップＳ３０１の処理にてコマンド受信テーブルに受信コマンドが格納されていないと判別した場合には（ステップＳ３０１；Ｎｏ）、そのままコマンド解析処理を終了する。

図２２は、図１９のステップＳ３４にて実行されるエラー処理の詳細を示すフローチャートである。このエラー処理において、ＣＰＵ２００は、図２２に示すように、まず、フラグメモリ２１１に設けられたエラー演出開始フラグをオンになっているか否かを判別する（ステップＳ３１１）。ステップＳ３１１の処理にてエラー演出開始フラグがオフになっていると判別された場合には（ステップＳ３１１；Ｎｏ）、そのままエラー処理を終了する。

一方、ステップＳ３１１の処理にてエラー演出開始フラグがオンになっていると判別された場合には（ステップＳ３１１；Ｙｅｓ）、エラー演出開始フラグをクリアした後（ステップＳ３１２）、ＣＧＲＯＭ２０４から、乱数発生回路１７に異常が発生したことを報知するための文字列からなる画像データを読み出し、この読み出した画像データに従った描画命令をＶＲＡＭ２０５に対して送出するなどして、可変表示装置４にて、乱数発生回路１７に異常が発生した旨を報知する演出表示を開始するための設定を行う（ステップＳ３１３）。

この実施の形態では、異常が発生した旨のメッセージは、飾り図柄が可変表示される領域の上方の領域に表示される。このため、図２３に示すように、飾り図柄の可変表示が実行されている場合おいても、異常が発生した旨のメッセージを、この飾り図柄の可変表示に割り込ませて表示させることができる。なお、異常が発生した旨のメッセージを、飾り図柄の可変表示の終了後や、大当り遊技状態の終了後に可変表示装置４上に表示させるようにしてもよい。

また、異常が発生した旨を報知する際、可変表示装置４による表示動作のみならず、所定のエラーランプを点灯させたり、スピーカ８Ｌ、８Ｒから警告音を発生させたりするといった動作を加えてもよく、また、エラーランプの点灯や、警告音の発生のみによって、払出エラーが発生した旨を報知する態様であってもかまわない。

以上説明したように、この実施の形態によれば、クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチすることにより、カウント用クロック信号Ｓ１を生成して正相出力端子Ｑから出力する。また、クロック信号生成回路１７２は、生成したカウント用クロック信号Ｓ１を反転してラッチ用クロック信号Ｓ２を逆相出力端子Ｑ（バー）から出力する。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。

そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動口スイッチ７２は、始動入賞信号ＳＳを主基板１１と乱数発生回路１７とに対して送出し、乱数発生回路１７に対して送出された始動入賞信号ＳＳは、タイマ回路１７６を介してラッチ信号出力回路１７４の入力端子Ｄへと入力される。ラッチ信号出力回路１７４は、この入力端子Ｄに入力される始動入賞信号ＳＳを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…において、ラッチ信号ＳＬとして出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶する。

このようにして、乱数発生回路１７は、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができる。また、乱数発生回路１７は、基準クロック信号Ｓ０を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、基準クロック信号Ｓ０の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

一方、主基板１１の側では、ＣＰＵ１０３は、始動口スイッチ７２から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことを検出すると、入賞処理を実行する。

この入賞処理において、ＣＰＵ１０３は、乱数値記憶回路１７５に出力制御信号ＳＣを送出して乱数値記憶回路１７５を読出可能（イネイブル）状態に制御した後、乱数値記憶回路１７５から乱数値Ｒを読み出す。そして、ＣＰＵ１０３は、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御した後、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。

このように、ＣＰＵ１０３が乱数値Ｒを読み出すときのみ、乱数値記憶回路１７５を読出可能状態に制御することにより、パチンコ遊技機１は、乱数値の取得をより一層、確実且つ安定的に行うことができる。また、ＣＰＵ１０３は、始動入賞口である普通可変入賞球装置６へ遊技球が入賞したときのみ、乱数値記憶回路１７５から乱数値Ｒを読み出すため、パチンコ遊技機１は、無駄な処理を省略することができる。

なお、乱数発生回路１７は、始動口スイッチ７２から出力された始動入賞信号ＳＳをラッチ信号出力回路１７４に直接入力するのではなく、一旦タイマ回路１７６に入力して、始動入賞信号ＳＳの入力時間を計測し、計測した時間が予め設定された時間（３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に入力する。このため、パチンコ遊技機１は、ラッチ信号出力回路１７４がノイズの影響等により誤って乱数値記憶回路１７５にラッチ信号ＳＬを出力することを防止することができる。また、タイマ回路１７６には、２回のタイマ割込処理の実行間「４ｍｓ」よりも短い「３ｍｓ」が設定されているため、ＣＰＵ１０３が乱数値記憶回路１７５から読み出した乱数値Ｒが前回の入賞時に読み出した乱数値Ｒの値と同じ値となることを防止することができる。

また、乱数値記憶回路１７５は、ラッチ信号出力回路１７４からラッチ信号ＳＬが入力されているとき、遊技制御用マイクロコンピュータ１００から入力される出力制御信号（ハイレベルの信号）ＳＣをローレベルの信号に変換することにより、出力制御信号ＳＣに対して受信不能状態に制御する。これにより、乱数値記憶回路１７５に記憶されている乱数値Ｒが更新されているときに、ＣＰＵ１０３により乱数値記憶回路１７５から乱数値Ｒが読み出されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの更新を確実且つ安定的に行うことができる。

さらに、乱数値記憶回路１７５は、遊技制御用マイクロコンピュータ１００から出力制御信号ＳＣが入力されているとき、ラッチ信号出力回路１７４から入力されるラッチ信号（ハイレベルの信号）ＳＬをローレベルの信号に変換することにより、ラッチ信号ＳＬに対して受信不能状態に制御する。これにより、遊技制御用マイクロコンピュータ１００が乱数値記憶回路１７５から乱数値Ｒを読み出しているときに、乱数値記憶回路１７５に記憶されている乱数値Ｒが更新されることを防止することができるため、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

また、監視回路１８の分周回路１８１は、クロック信号生成回路１７２から出力されるカウント用クロック信号Ｓ１を取り込んで分周し、分周することにより得られた分周クロック信号Ｓ３をウォッチドッグ付きリセットＩＣ１８２に出力する。ウォッチドッグ付きリセットＩＣ１８２は、クロックパルスに応答して、内蔵するウォッチドッグ回路のタイマ値をアップカウント又はダウンカウントして行き、分周回路１８１から入力される分周クロック信号Ｓ３の立ち上がりエッジに応答して、このタイマ値を初期化する。

ウォッチドッグ付きリセットＩＣ１８２は、分周クロック信号Ｓ３が入力されることなくウォッチドッグ回路のタイマ値が最終値に達した場合、乱数発生回路１７の基準クロック信号出力回路１７１やクロック信号生成回路１７２に異常が発生したことを示す異常信号を主基板１１のＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩにノンマスカブル割込要求信号ＮＭＩとして供給する。これにより、ＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩの入力は、ハイレベルからローレベルへと立ち下がり、主基板１１では、ノンマスカブル割込が発生して、リセット割込処理が実行される。

この結果、主基板１１側において、乱数発生回路１７の動作状態に異常が発生したことを把握することが可能になるため、パチンコ遊技機１は、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することが可能となる。また、監視回路１８が異常信号をノンマスカブル割込要求信号ＮＭＩとしてノンマスカブル割込端子ＸＮＭＩに供給することにより、遊技制御割込処理など他の割込処理の実行を規制することができるため、遊技者に不利益を与えることを防止するという効果をより一層確実なものとすることができる。

そして、このリセット割込処理において、ＣＰＵ１０３は、演出制御基板１２に対してエラー演出開始コマンドを送信した後、所定の初期化処理を実行し、この初期化処理が終了するとＨＡＬＴ状態に移行する。これにより、異常信号がノンマスカブル割込要求信号ＮＭＩとしてノンマスカブル割込端子ＸＭＮＩに入力されたことに応答して、ＣＰＵ１０３の動作を停止することができる。

他方、演出制御基板１２の側では、ＣＰＵ２００が、このエラー演出開始コマンドを受信したことに基づいて、可変表示装置４にて、乱数発生回路１７に異常が発生した旨を報知する演出表示を開始させる。このように、乱数発生回路１７に異常が発生したことを遊技者に報知して認識させることで、遊技者が、乱数発生回路１７に異常が発生したまま状態で遊技を継続することを防止することができる。

なお、この発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、この発明に適用可能な上記の実施の形態の変形態様について説明する。

上記実施の形態において、監視回路１８は、乱数発生回路１７の動作状態に異常が発生したとき、異常信号としてノンマスカブル割込要求信号ＮＭＩを主基板１１のＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩに供給していた。しかしながら、本発明は、これに限定されず、監視回路１８は、図２４に示すように、異常信号を、外部マスカブル割込要求信号ＩＮＴとして主基板１１のＣＰＵ１０３のマスカブル割込端子ＸＩＮＴに供給してもよいし、リセット信号ＲＳＴとしてリセット端子ＸＲＳＴに供給してもよい。また、異常信号をＣＴＣ１０５の外部クロック／タイマトリガ端子ＣＬＫ／ＴＲＧの一つに入力して、ＣＴＣ１０５にＣＰＵ１０３のマスカブル割込端子ＸＩＮＴに対して内部マスカブル割込要求信号ＩＮＴを供給させるようにしてもよい。

図２４（Ａ）に示すように、異常信号を外部マスカブル割込要求信号ＩＮＴとして主基板１１のＣＰＵ１０３のマスカブル割込端子ＸＩＮＴに供給する場合、マスカブル割込端子ＸＩＮＴには、所定時間（例えば、２ミリ秒ごと）ごとにＣＴＣ１０５から内部マスカブル割込要求信号が供給されているので、遊技制御割込処理の実行を禁止してリセット割込処理のみを実行させるためには、まず、ＩＮＴ順位制御回路１０６のレジスタ設定を行うなどして、外部マスカブル割込要求信号ＩＮＴの優先順位を内部マスカブル割込要求信号ＩＮＴの優先順位よりも上位にするようにすればよい。また、リセット割込処理の実行を開始する際、ステップＳ２１の処理の前に、割込禁止の設定処理を行うようにすればよい。このようにすれば、異常信号としてノンマスカブル割込要求信号ＮＭＩを主基板１１のＣＰＵ１０３のノンマスカブル割込端子ＸＮＭＩに供給した場合と同様の作用効果を得ることができる。

また、図２４（Ｂ）に示すように、異常信号を外部クロック／タイマトリガ信号としてＣＴＣ１０５の外部クロック／タイマトリガ端子ＣＬＫ／ＴＲＧに入力して、ＣＰＵ１０３のマスカブル割込端子ＸＩＮＴに内部マスカブル割込要求信号ＩＮＴを供給しようとする場合、ＣＴＣ１０５は、所定時間（例えば、２ミリ秒ごと）ごとに、これとは別の内部マスカブル割込要求信号ＩＮＴをＣＰＵ１０３に供給していることから、遊技制御割込処理の実行を禁止してリセット割込処理のみを実行させるためには、まず、ＩＮＴ順位制御回路１０６のレジスタ設定を行うなどして、異常信号の入力に応じて出力される内部マスカブル要求割込信号ＩＮＴの優先順位を、その他の内部マスカブル割込要求信号ＩＮＴの優先順位よりも上位にするようにすればよい。また、外部マスカブル割込要求信号ＩＮＴが入力される場合には、異常信号の入力に応じて出力される内部マスカブル要求割込信号ＩＮＴの優先順位を、これよりもさらに優先順位を上位にする必要もある。また、この場合にも、リセット割込処理の実行を開始する際、ステップＳ２１の処理の前に、割込禁止の設定処理を行う必要がある。このようにすれば、異常信号としてノンマスカブル割込要求信号ＮＭＩを主基板１１のＣＰＵ１０３のノンマスカブル割込端子ＸＭＮＩに供給した場合と同様の作用効果を得ることができる。

図２４（Ｃ）に示すように、異常信号をリセット信号ＲＳＴとして主基板１１のＣＰＵ１０３のリセット端子ＸＲＳＴに供給する場合には、図２５に示すように、遊技制御割込処理のうちの一処理としてリセット処理を行うようにすればよい。このリセット処理において、ＣＰＵ１０３は、図２６に示すように、まず、リセット端子ＸＲＳＴに入力されている信号レベルをチェックするなどして、リセット信号ＲＳＴが入力されたか否かを判別する（ステップＳ１２１）。リセット信号ＲＳＴが入力されていないと判別した場合には（ステップＳ１２１；Ｎｏ）、そのままリセット処理を終了する。

他方、リセット信号ＲＳＴが入力されたと判別した場合には（ステップＳ１２１；Ｙｅｓ）、例えばバックアップＲＡＭ領域のデータについてパリティデータを生成してＲＡＭ１０２に格納したり、ＲＡＭ１０２をアクセス禁止状態にしたりする初期化処理を実行する（ステップＳ１２２）。この際、ＣＰＵ１０３は、乱数発生回路１７に搭載された各回路に対して、ハイレベルからローレベルへと立ち下がるリセット信号を送出してもよい。その後、ＣＰＵ１０３は、ＨＡＬＴ（停止）状態に移行し（ステップＳ１２３）、リセット処理を終了する。このようにしても、上記実施の形態と同様に、主基板１１側において、乱数発生回路１７の動作状態に異常が発生したことを把握することが可能になり、この結果、パチンコ遊技機１は、係る異常の発生に起因して、遊技者が不利益を受けるといった事態を防止することが可能となる。なお、このリセット処理において、ＣＰＵ１０３は、初期化処理のみを行うものとしてもよいし、或いはＨＡＬＴ状態への移行のみを行い、その後ユーザリセットにより各部が初期化されるものとしてもよい。

また、上記実施の形態において、始動口スイッチ７２は、始動入賞口である普通可変入賞球装置６への遊技球の入賞等を検出したことに基づいて、始動入賞信号ＳＳを主基板１１と乱数発生回路１７とに出力し、そして、乱数発生回路１７は、タイマ回路１７６において、始動口スイッチ７２から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間（例えば３ｍｓ）になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力していた。

しかしながら、本発明は、これに限定されず、始動口スイッチ７２は、始動入賞信号ＳＳを主基板１１に対してのみ出力し、主基板１１に搭載されているＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動口スイッチ７２から始動入賞信号ＳＳが継続して入力されたことに基づいて、ラッチ用始動入賞信号ＳＥをラッチ信号出力回路１７４に送出してもよい。

このような変形例に係る遊技機について、以下図面を参照して説明する。図２７は、この変形例に係る乱数発生回路２７の構成を示すブロック図である。なお、乱数発生回路２７において、上記実施の形態に係る乱数発生回路１７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。

乱数発生回路２７は、図２７に示すように、基準クロック信号出力回路１７１と、クロック信号生成回路１７２と、カウンタ１７３と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、から構成されている。

ラッチ信号出力回路１７４の入力端子Ｄは、Ｉ／Ｏポート１０４に接続され、クロック端子ＣＫは、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）に接続されている。また、ラッチ信号出力回路１７４の出力端子Ｑは、乱数値記憶回路１７５に接続されている。ラッチ信号出力回路１７４は、入力端子Ｄから入力されるラッチ用始動入賞信号ＳＥを、クロック端子ＣＫから入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、ラッチ信号ＳＬを生成して出力端子Ｑから出力する。

図２８は、乱数発生回路２７の動作を説明するためのタイミングチャートである。

図２８（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０をクロック信号生成回路１７２のクロック端子ＣＫに出力する。

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力する。これにより、正相出力端子Ｑからは、図２８（Ｂ）に示すように、タイミングＴ１０，Ｔ１２，Ｔ１４，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのカウント用クロック信号Ｓ１が出力される。

また、クロック信号生成回路１７２は、正相出力端子Ｑから出力するカウント用クロック信号Ｓ１を反転して逆相出力端子Ｑ（バー）から出力する。これにより、逆相出力端子Ｑ（バー）からは、図２８（Ｄ）に示すように、タイミングＴ１１，Ｔ１３，Ｔ１５，…において、ローレベルからハイレベルへと立ち上がる周波数１０ＭＨｚのラッチ用クロック信号Ｓ２が出力される。

そして、カウンタ１７３は、図２８（Ｃ）に示すように、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。一方、ラッチ信号出力回路１７４は、入力端子Ｄから入力される図２８（Ｅ）に示すラッチ用始動入賞信号ＳＥを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２の立ち上がりエッジに同期させて、図２８（Ｆ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図２８（Ｇ）に示すように、記憶する乱数値Ｒを更新する。

このようにしても、乱数発生回路２７は、カウント値Ｃの更新タイミングとカウント値Ｃのラッチタイミングとを確実に異ならせることができる。

また、この変形例において、図３に示すフラグメモリ１１３には、上述したフラグに加えて、乱数値読出フラグが設けられている。この乱数値読出フラグは、ラッチ用始動入賞信号ＳＥがラッチ信号出力回路１７４へ送出されたときにオン状態にセットされ、乱数値記憶回路１７５から乱数値Ｒが読み出されるとクリアされてオフ状態となる。

図２９は、この変形例において、ステップＳ１５にて実行される特別図柄プロセス処理を示すフローチャートである。特別図柄プロセス処理を開始すると、ＣＰＵ１０３は、まず、フラグメモリ１１３に設けられた乱数値読出フラグがオンとなっているか否かを判別する（ステップＳ１１０１）。

乱数値読出フラグがオフであるときには（ステップＳ１１０１；Ｎｏ）、遊技球が普通可変入賞球装置６に入賞したか否かを、スイッチタイマメモリ１１１に記憶されているタイマ値をチェックすることにより、判別する（ステップＳ１１０２）。ステップＳ１１０２において、ＣＰＵ１０３は、スイッチタイマメモリ１１１に記憶されているタイマ値をロードし、ロードしたタイマ値を所定のスイッチオン判定値（例えば「２」）と比較する。ここで、スイッチオン判定値は、タイマ割込処理の実行回数（例えば「２」）に対応して予め定められている。これにより、ＣＰＵ１０３は、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ間）、始動口スイッチ７２から始動入賞信号ＳＳが継続して入力されたが否かを判別することができる。

そして、この比較結果に基づいて、ＣＰＵ１０３は、タイマ値がスイッチオン判定値「２」以上であるか否かを判別する。タイマ値がスイッチオン判定値「２」以上である場合には、遊技球が入賞しているものと判別して（ステップＳ１１０２；Ｙｅｓ）、入賞処理を実行する（ステップＳ１１０３）と共に、タイマ値をクリアする。一方、タイマ値がスイッチオン判定値「２」未満である場合には、遊技球が入賞していないものと判別して（ステップＳ１０１；Ｎｏ）、入賞処理をスキップする。

図３０は、ステップＳ１１０３の入賞処理を示すフローチャートである。この入賞処理において、ＣＰＵ１０３は、まず、特図保留メモリ１１０が記憶している始動入賞記憶数が最大値の「４」であるか否かを判別する（ステップＳ１２０１）。ここで、特図保留メモリ１１０において、始動入賞記憶番号「４」に対応した乱数値Ｒが記憶されている場合には、始動入賞記憶数が「４」であると判別される。

始動入賞記憶数が「４」であるときには（ステップＳ１２０１；Ｙｅｓ）、今回の入賞による始動検出は無効として、そのまま入賞処理が終了する。一方、始動入賞記憶数が「４」未満であるときには（ステップＳ１２０１；Ｎｏ）、ラッチ用始動入賞信号ＳＥがラッチ信号出力回路１７４に送出し（ステップＳ１２０２）、乱数値読出フラグをオン状態にセットする（ステップＳ１２０３）。

他方、ステップＳ１１０１の処理にて乱数値読出フラグがオンであるときには（ステップＳ１１０１；Ｙｅｓ）、乱数値読出処理を実行する（ステップＳ１１０４）。

図３１は、ステップＳ１１０４の乱数値読出処理を示すフローチャートである。この乱数値読出処理において、ＣＰＵ１０３は、まず、乱数値記憶回路１７５に出力制御信号ＳＣを送出して、乱数値記憶回路１７５を読出可能（イネイブル）状態に制御する（ステップＳ１２１１）。続いて、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し（ステップＳ１２１２）、この読み出した乱数値Ｒを、例えばＲＡＭ１０２に設けられた所定のバッファ領域に格納した後（ステップＳ１２１３）、乱数値記憶回路１７５への出力制御信号ＳＣの送出を停止して、乱数値記憶回路１７５を読出不能（ディセイブル）状態に制御する（ステップＳ１２１４）。

そして、ＣＰＵ１０３は、始動入賞記憶数を「１」加算し（ステップＳ１２１５）、所定のバッファ領域に格納した乱数値Ｒを特図保留メモリ１１０の空エントリの先頭にセットする（ステップＳ１２１６）。この後、ＣＰＵ１０３は、乱数値読出フラグをクリアしてオフ状態とする（ステップＳ１２１７）。

この後、ＣＰＵ１０３は、フラグメモリ１１３に設けられているエラーフラグをオンとなっているか否かを判別する（ステップＳ１１０５）。エラーフラグがオンとなっている場合には（ステップＳ１１０５；Ｙｅｓ）、乱数発生回路１７の基準クロック信号出力回路１７１やクロック信号生成回路１７２に異常が発生しているものと判断して、さらにフラグメモリ１１３に設けられている特別図柄プロセスフラグの値が「３」以下であるか否かを判別する（ステップＳ１１０６）。

ステップＳ１１０６の処理にて特別図柄プロセスフラグの値が「３」以下であると判別した場合には（ステップＳ１１０６；Ｙｅｓ）、特図ゲームが行われていないものと判断して、そのまま特別図柄プロセス処理を終了する。これにより、ＣＰＵ１０３は、乱数発生回路１７の基準クロック信号出力回路１７１やクロック信号生成回路１７２に異常が発生した後に、新たに特図ゲームが開始されるなど遊技が進行することを防止することができる。

一方、ステップＳ１１０２の処理にてタイマ値がスイッチオン判定値「２」未満であると判別した場合や（ステップＳ１１０２；Ｎｏ）、ステップＳ１１０５の処理にてエラーフラグがオンとなっていないと判別した場合（ステップＳ１１０５；Ｎｏ）、ステップＳ１１０６の処理にて特別図柄プロセスフラグの値が「３」よりも大きい値であると判別した場合（ステップＳ１１０６；Ｎｏ）、ＣＰＵ１０３は、フラグメモリ１１３に格納されている特別図柄プロセスフラグの値に基づいて、図１５に示すステップＳ１１０〜Ｓ１１８の９個の処理のいずれかを選択する。

以上説明したように、この変形例によれば、クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）から入力端子Ｄへとフィードバックされるラッチ用クロック信号Ｓ２を、クロック端子ＣＫから入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチすることにより、カウント用クロック信号Ｓ１を生成して正相出力端子Ｑから出力する。また、クロック信号生成回路１７２は、生成したカウント用クロック信号Ｓ１を反転してラッチ用クロック信号Ｓ２を逆相出力端子Ｑ（バー）から出力する。

カウンタ１７３は、クロック信号生成回路１７２の正相出力端子Ｑから入力されるカウント用クロック信号Ｓ１がローレベルからハイレベルへと立ち上がるタイミングＴ１０，Ｔ１２，Ｔ１４，…において、カウント値Ｃを順次更新して行く。

そして、始動入賞口である普通可変入賞球装置６へ遊技球が入賞すると、始動口スイッチ７２は、始動入賞信号ＳＳを主基板１１に対してのみ送出する。主基板１１のＣＰＵ１０３は、始動口スイッチ７２から始動入賞信号ＳＳが、所定回（例えば２回）のタイマ割込処理が実行されている間（例えば４ｍｓ）、継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別して、乱数発生回路２７に対してラッチ用始動入賞信号ＳＥを送出する。

乱数発生回路２７に対して送出されたラッチ用始動入賞信号ＳＥは、ラッチ信号出力回路１７４の入力端子Ｄへと入力される。ラッチ信号出力回路１７４は、この入力端子Ｄに入力されるラッチ用始動入賞信号ＳＥを、クロック信号生成回路１７２の逆相出力端子Ｑ（バー）からクロック端子ＣＫへと入力されるラッチ用クロック信号Ｓ２がローレベルからハイレベルへと立ち上がるタイミングＴ１１，Ｔ１３，Ｔ１５，…において、ラッチ信号ＳＬとして出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶する。

この後、最初に行われるタイマ割込処理において、ＣＰＵ１０３は、乱数値記憶回路１７５から乱数値Ｒを読み出し、読み出した乱数値Ｒが所定の判定値「２００１〜２１８４」などと一致するか否かを判定することにより、可変表示装置４による特図ゲームの表示結果を大当り遊技状態とするか否かを決定する。

このようにして、乱数発生回路２７は、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができる。また、乱数発生回路２７は、基準クロック信号Ｓ０を反転させることなく、カウント値Ｃの更新とラッチ信号ＳＬの出力とを行っているため、基準クロック信号Ｓ０の立ち下がりが緩やかな場合でも、更新タイミングやラッチタイミングを安定させることができる。この結果、パチンコ遊技機１は、乱数値Ｒの取得を確実且つ安定的に行うことができる。

また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、乱数発生回路２７のラッチ信号出力回路１７４にラッチ用始動入賞信号ＳＥを出力するため、パチンコ遊技機１は、始動口スイッチ７２から乱数発生回路２７へ始動入賞信号ＳＳを供給するための経路を設ける必要がなく、そのハードウェア構成を簡素化することができる。

さらに、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、普通可変入賞球装置６へ遊技球が入賞したものと判別するため、パチンコ遊技機１は、ノイズの影響等により誤って乱数発生回路２７にラッチ用始動入賞信号ＳＥが出力されることを防止することができる。

また、ＣＰＵ１０３は、普通可変入賞球装置６へ遊技球が入賞したものと判別したとき、この後、最初に行われるタイマ割込処理において、乱数値記憶回路１７５から乱数値Ｒを読み出すため、この読み出した乱数値Ｒが前回読み出した乱数値Ｒと同じ値になることを防止することができる。

また、乱数発生手段の構成は、上記実施の形態の乱数発生回路１７に限定されるものではなく、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を異ならせることができるものであれば任意である。

例えば、図３２に示すような、基準クロック信号出力回路１７１と、分周回路１７７と、セレクタ１７８と、カウンタ１７３と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、タイマ回路１７６と、から構成される乱数発生回路３７であってもよい。なお、乱数発生回路３７において、上記実施の形態に係る乱数発生回路１７や、変形例に係る乱数発生回路２７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。また、図中、監視回路１８には、カウント用クロック信号Ｓ５が入力されているが、基準クロック信号Ｓ０や、分周クロック信号Ｓ４、ラッチ用クロック信号Ｓ６が入力されるようにしてもよい。但し、基準クロック信号出力回路１７１、分周回路１７７、及びセレクタ１７８において発生する異常を全て検知可能にして監視機能を高めようとするならば、上記実施の形態にならい、監視回路１８には、カウント用クロック信号Ｓ５、或いはラッチ用クロック信号Ｓ６を入力することが好ましい。

分周回路１７７は、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を２分周して、分周クロック信号Ｓ４を生成する。分周回路１７７は、生成した分周クロック信号Ｓ４をセレクタ１７８に出力する。

セレクタ１７８は、例えば差動ペアを形成する２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ等から構成されている。セレクタ１７８は、分周回路１７７から入力される分周クロック信号Ｓ４のレベルに応じて、クロック信号生成回路１７１から入力される基準クロック信号Ｓ１を、第１及び第２の出力端子Ｏ１，Ｏ２のうちのいずれか一方から出力する。

この変形例において、分周回路１７７から入力される分周クロック信号Ｓ４がハイレベルのとき、セレクタ１７８は、第１の出力端子Ｏ１をオンすると共に第２の出力端子Ｏ２をオフし、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を第１の出力端子Ｏ１から出力する。一方、分周回路１７７から入力される分周クロック信号Ｓ４がローレベルのとき、セレクタ１７８は、第１の出力端子Ｏ１をオフすると共に第２の出力端子Ｏ２をオンし、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を第２の出力端子Ｏ２から出力する。

図３３は、乱数発生回路３７の動作を説明するためのタイミングチャートである。

図３３（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０を分周回路１７７とセレクタ１７８とに出力する。

分周回路１７７は、図３３（Ｂ）に示すように、入力された基準クロック信号Ｓ０を２分周して、Ｔ１０からＴ１１までの期間，Ｔ１２からＴ１３までの期間，…においてハイレベルとなり、Ｔ１１からＴ１２までの期間，Ｔ１３からＴ１４までの期間，…においてローレベルとなる分周クロック信号Ｓ４を生成してセレクタ１７８に出力する。

セレクタ１７８は、分周回路１７７から入力される分周クロック信号Ｓ４がハイレベルのとき、即ち、Ｔ１０からＴ１１までの期間，Ｔ１２からＴ１３までの期間，…において、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を第１の出力端子Ｏ１から出力する。これにより、セレクタ１７８の第１の出力端子Ｏ１からは、図３３（Ｃ）に示すように、タイミングＴ１０，Ｔ１２，…において、ローレベルからハイレベルに立ち上がるカウント用クロック信号Ｓ５が出力され、このカウント用クロック信号Ｓ５は、カウンタ１７３に供給される。

そして、カウンタ１７３は、図３３（Ｄ）に示すように、セレクタ１７８から供給されるカウント用クロック信号Ｓ１の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。

一方、セレクタ１７８は、分周回路１７７から入力される分周クロック信号Ｓ４がローレベルのとき、即ち、Ｔ１１からＴ１２までの期間，Ｔ１３からＴ１４までの期間，…において、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を第２の出力端子Ｏ２から出力する。これにより、セレクタ１７８の第２の出力端子Ｏ２からは、図３３（Ｅ）に示すように、タイミングＴ１１，Ｔ１３，…において、ローレベルからハイレベルに立ち上がる、ラッチ用クロック信号Ｓ６が出力され、このラッチ用クロック信号Ｓ６は、ラッチ信号出力回路１７４に供給される。

ラッチ信号出力回路１７４は、入力端子Ｄから入力される図３３（Ｆ）に示す始動入賞信号ＳＳを、セレクタ１７８からクロック端子ＣＫへと供給されるラッチ用クロック信号Ｓ６の立ち上がりエッジに同期させて、図３３（Ｇ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図３３（Ｉ）に示すように、記憶する乱数値Ｒを更新する。

このように、乱数発生回路１７を乱数発生回路３７に置換しても、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができるため、上記実施の形態と同様、乱数値Ｒの取得を確実且つ安定的に行うことができるという効果を得ることができる。

さらに、図３４に示すような、基準クロック信号出力回路１７１と、遅延回路１７９と、ラッチ信号出力回路１７４と、乱数値記憶回路１７５と、タイマ回路１７６と、から構成される乱数発生回路４７としてもよい。なお、乱数発生回路４７において、上記実施の形態に係る乱数発生回路１７や、変形例に係る乱数発生回路２７、乱数発生回路３７と同一の構成については、同一の符号を付し、必要に応じてその説明を省略する。また、図中、監視回路１８には、基準クロック信号Ｓ０が入力されているが、遅延クロック信号Ｓ７が入力されるようにしてもよい。このようにすれば、基準クロック信号出力回路１７１のみならず、遅延回路１７９において発生する異常をも検知することが可能となるため、監視回路１８の監視機能を高めることができるという点で、より好ましい態様であるといえる。

遅延回路１７９は、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０を、この基準クロック信号Ｓ０の周期の整数倍の期間とは異なる期間だけ遅延させて、遅延クロック信号Ｓ７を生成する。遅延回路１７９は、生成した遅延クロック信号Ｓ７をラッチ信号出力回路１７４に出力する。

図３５は、乱数発生回路４７の動作を説明するためのタイミングチャートである。

図３５（Ａ）に示すように、基準クロック信号出力回路１７１は、タイミングＴ１０，Ｔ１１，Ｔ１２，…においてローレベルからハイレベルに立ち上がる周波数２０ＭＨｚの基準クロック信号Ｓ０を遅延回路１７９とカウンタ１７３とに出力する。

カウンタ１７３は、図３５（Ｂ）に示すように、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０の立ち上がりエッジに応答して、カウント値Ｃを更新して出力する。

一方、遅延回路１７９は、基準クロック信号出力回路１７１から入力される基準クロック信号Ｓ０をΔＴ（≠ｎＴ：ｎは整数）だけ遅延させて、図３５（Ｃ）に示すように、タイミングＴ２０，Ｔ２１，Ｔ２２，…においてローレベルからハイレベルへと立ち上がる周期Ｔの遅延クロック信号Ｓ７を生成して出力する。

ラッチ信号出力回路１７４は、入力端子Ｄから入力される図３５（Ｄ）に示す始動入賞信号ＳＳを、遅延回路１７９からクロック端子ＣＫへと入力される遅延クロック信号Ｓ７の立ち上がりエッジに同期させて、図３５（Ｅ）に示すラッチ信号ＳＬを生成して出力端子Ｑから出力する。

乱数値記憶回路１７５は、カウンタ１７３から入力端子Ｄへと入力されるカウント値Ｃを、ラッチ信号出力回路１７４の出力端子Ｑからクロック端子ＣＫへと入力されるラッチ信号ＳＬの立ち上がりエッジに応答して、乱数値Ｒとしてラッチして記憶することにより、図３５（Ｆ）に示すように、記憶する乱数値Ｒを更新する。

このように、乱数発生回路１７を乱数発生回路４７に置換しても、カウンタ１７３によるカウント値Ｃの更新タイミングと、ラッチ信号出力回路１７４によるラッチ信号ＳＬの出力タイミング（ラッチタイミング）と、を確実に異ならせることができるため、上記実施の形態と同様、乱数値Ｒの取得を確実且つ安定的に行うことができるという効果を得ることができる。

また、上記実施の形態において、クロック信号生成回路１７２の正相出力端子Ｑは、カウンタ１７３の入力端子に接続され、逆相出力端子Ｑ（バー）は、ラッチ信号出力回路１７４の入力端子Ｄに接続されていた。しかしながら、本発明は、これに限定されず、クロック信号生成回路１７２の正相出力端子Ｑをラッチ信号出力回路１７４の入力端子Ｑに、逆相出力端子Ｑ（バー）をカウンタ１７３の入力端子に、それぞれ接続してもよい。

さらに、上記実施の形態において、カウンタ１７３は、アップカウンタであったが、本発明は、これに限定されず、ダウンカウンタであってもよい。さらに、数値更新手段は、カウンタ１７３に限定されず、疑似乱数発生回路であってもよい。また、カウンタ１７３のカウント値ＣのビットデータＣ０〜Ｃ１５の出力端子と、乱数値記憶回路１７５のカウント値ＣのビットデータＣ０〜Ｃ１５の入力端子と、の接続を替えてもよく、このようにすれば、乱数値記憶回路１７５に入力されるカウント値Ｃのランダム性を高めることができる。

また、上記実施の形態において、乱数値記憶回路１７５は、ＡＮＤ回路７０１，７０３やＯＲ回路７３０〜７４５などの論理回路を用いてラッチ信号ＳＬ及び出力制御信号ＳＣの受信制御，乱数値Ｒの出力制御などのイネイブル／ディセイブル制御を行っていた。しかしながら、本発明は、これに限定されず、乱数値記憶回路１７５は、Ｉ／Ｏポート１０４やラッチ信号出力回路１７４との間にＦＥＴ（Field Effect Transistor）などのスイッチング素子を設け、ラッチ信号ＳＬや出力制御信号ＳＣの入力に応答して、Ｉ／Ｏポート１０４やラッチ信号出力回路１７４との経路を導通、遮断することにより、ラッチ信号ＳＬや出力制御信号ＳＣのイネイブル／ディセイブル制御を行ってもよい。

さらに、上記実施の形態において、タイマ回路１７６は、ハイレベルの信号が入力されたことに応答して起動し、入力がハイレベルとなっている間、基準クロック信号出力回路１７１からの基準クロック信号Ｓ０の入力に応答して、タイマ値をアップカウント又はダウンカウントして行き、タイマ値が所定の時間に対応する値となったとき、入力された信号をハイレベルの信号であると判定してラッチ信号出力回路１７４に出力するものであった。しかしながら、本発明は、これに限定されず、タイマ回路１７６は、始動口スイッチ７２から始動入賞信号ＳＳが入力されている時間を計測し、計測した時間が所定の時間になったとき、始動入賞信号ＳＳをラッチ信号出力回路１７４に出力するものであれば任意である。

また、上記実施の形態において、タイマ回路１７６は、基準クロック信号出力回路１７１から順次入力される基準クロック信号Ｓ０を用いて信号の入力時間を計測していたが、本発明は、これに限定されず、タイマ回路１７６は、基準クロック信号Ｓ０を分周したクロック信号や、基準クロック信号出力回路１７１とは異なるクロック信号出力回路から出力されるクロック信号を用いてもよい。また、上記実施の形態において、タイマ回路１７６には、所定の時間として３ｍｓが設定されていたが、本発明は、これに限定されず、２回のタイマ割込処理の実行時間である４ｍｓよりも短い時間であれば任意に設定可能である。

さらに、上記実施の形態において、ＣＰＵ１０３は、２回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行していた。しかしながら、本発明は、これに限定されず、上述したタイマ割込処理の実行回数は、任意であり、例えば、ＣＰＵ１０３は、３回のタイマ割込処理が実行されている間、始動入賞信号ＳＳが継続して入力されたことに基づいて、入賞処理を実行してもよい。この場合、タイマ回路１７６には、３回のタイマ割込処理の実行時間である６ｍｓよりも短い時間を設定すればよい。

また、上記実施の形態において、異常信号出力手段は、ウォッチドッグ付きリセットＩＣ１８２であったが、本発明は、これに限定されず、クロック信号の入力の有無に基づいて、乱数発生回路１７の動作状態を監視するものであれば任意であり、例えばコンデンサ、レジスタ、及びトランジスタ素子等によって構成されるマルチバイブレータ等であってもよい。この場合、マルチバイブレータに分周クロック信号の立ち上がりエッジが入力する毎に、コンデンサを所定期間充電するようにし、分周クロック信号が入力されることなく、コンデンサが放電され続け、その電圧が所定の閾値を下回ったとき、乱数発生回路１７の動作状態に異常が発生したものとして、異常信号を主基板１１に対して出力するようにすればよい。

さらに、上記実施の形態において、遊技機は、可変表示の実行条件（例えば普通可変入賞球装置６への入賞）が成立した後に可変表示の開始条件（例えば可変表示装置４における前回の可変表示及び大当り遊技状態の終了）が成立したことに基づいて、各々が識別可能な複数種類の識別情報（例えば特別図柄）を可変表示する可変表示装置（例えば可変表示装置４）を備え、可変表示の表示結果が予め定められた特定表示結果となったときに、遊技者にとって有利な特定遊技状態（例えば大当り遊技状態）に制御するパチンコ遊技機であった。

しかしながら、本発明は、これに限定されず、遊技機は、遊技領域に設けられた始動領域にて遊技媒体を検出する始動検出手段（例えば始動玉検出器）の検出により、遊技者にとって不利な第２の状態から遊技者にとって有利な第１の状態となる始動動作（例えば開放動作）を行う可変入賞装置（例えば可変入賞球装置）を有し、可変入賞装置に設けられた特定領域にて遊技媒体を検出する特定検出手段（例えば特定玉検出器）の検出により、始動動作よりも遊技者にとってさらに有利な特定の態様で可変入賞装置を第１の状態に制御する特定遊技状態（例えば大当り遊技状態）を発生させるパチンコ遊技機であってもよい。

また、本発明の遊技機は、特別領域（例えば特別装置作動領域）に設けられた特別検出手段（例えば特定球検出スイッチや特別領域スイッチ）で遊技球が検出されたことを条件に権利発生状態となり、権利発生状態となっている期間中に、始動領域（例えば作動入賞口や始動入賞装置における始動口）に設けられた始動検出手段（例えば作動球検出スイッチや始動口スイッチ）により遊技球が検出されたことに基づいて、特別可変入賞装置（例えば大入賞口）を遊技者にとって不利な状態（例えば閉鎖状態）から遊技者にとって有利な状態（例えば開放状態）に変化させる制御を行うことが可能なパチンコ遊技機であってもよい。

さらに、本発明の遊技機は、図３６に示す、１ゲームに対して賭け数を設定することによりゲームを開始させることが可能となり、可変表示装置（例えば可変表示装置１００２）の表示結果が導出表示されることにより１ゲームが終了し、該可変表示装置の表示結果に応じて所定の入賞が発生可能であるスロットマシン（例えばスロットマシン１０００）であってもよい。図３６に示すスロットマシン１０００は、本発明の始動入賞信号出力手段として、遊技者によりスタートレバー１０１１が操作されたことに基づいて所定の始動信号を遊技制御手段（例えば主基板）や乱数発生回路（例えば乱数発生回路）に出力する図示しないスタートスイッチを備えている。なお、図３６に示す液晶表示器１００１は、演出手段として機能するものである。

また、本発明の遊技機は、パチンコ遊技機等の弾球遊技機であってもよく、画像表示装置を有するものであれば、例えば、一般電役機、又はパチコンと呼ばれる確率設定機能付き弾球遊技機等であっても構わない。さらには、プリペイドカードによって球貸しを行うＣＲ式パチンコ遊技機だけではなく、現金によって球貸しを行うパチンコ遊技機にも適用可能である。すなわち、ＬＣＤ等からなる画像表示装置を有し、識別情報としての図柄を可変表示することが可能な遊技機であれば、どのような形態のものであっても構わない。

さらに、図１及び図３６に示した装置構成、図２，図３，図５，図６，図８，図１０，図２４，図２７，図３２及び図３４に示すブロック構成、図１１，図１２，図２８，図３３及び図３５に示すタイミングチャート構成、図９に示す回路構成、図４に示すテーブル構成や、図７に示すメモリ構成、図１３〜図２２，図２５，図２６及び図２９〜図３１に示すフローチャート構成、図２３に示す表示例は、発明の趣旨を逸脱しない範囲で任意に変更及び修正が可能である。

また、パチンコ遊技機１の動作をシミュレーションするゲーム機などにも本発明を適用することができる。本発明を実現するためのプログラム及びデータは、コンピュータ装置等に対して、着脱自在の記録媒体により配布・提供される形態に限定されるものではなく、予めコンピュータ装置等の有する記憶装置にプリインストールしておくことで配布される形態を採っても構わない。さらに、本発明を実現するためのプログラム及びデータは、通信処理部を設けておくことにより、通信回線等を介して接続されたネットワーク上の、他の機器からダウンロードすることによって配布する形態を採っても構わない。

そして、ゲームの実行形態も、着脱自在の記録媒体を装着することにより実行するものだけではなく、通信回線等を介してダウンロードしたプログラム及びデータを、内部メモリ等にいったん格納することにより実行可能とする形態、通信回線等を介して接続されたネットワーク上における、他の機器側のハードウェア資源を用いて直接実行する形態としてもよい。さらには、他のコンピュータ装置等とネットワークを介してデータの交換を行うことによりゲームを実行するような形態とすることもできる。

また、本発明は、入賞球の検出に応答して所定数の賞球を払い出す払出式遊技機に限定されるものではなく、遊技球を封入し入賞球の検出に応答して得点を付与する封入式遊技機にも適用することができる。

本発明の実施の形態におけるパチンコ遊技機の正面図である。 主基板における回路構成等を示すブロック図である。 遊技制御用マイクロコンピュータの構成例を示すブロック図である。 大当り判定用テーブルの構成例を示す図である。 演出制御基板におけるハードウェア構成例を示すブロック図である。 演出制御基板の構成例を示すブロック図である。 受信コマンドバッファメモリの構成例を示す図である。 乱数発生回路の構成例を示すブロック図である。 乱数値記憶回路の構成例を示す回路図である。 乱数値記憶回路のＯＲ回路の出力端子とＩ／Ｏポートとの接続を説明するための図である。 乱数値記憶回路の動作を説明するためのタイミングチャートである。 乱数発生回路の動作を説明するためのタイミングチャートである。 遊技制御メイン処理の内容を示すフローチャートである。 遊技制御割込処理の内容を示すフローチャートである。 図１４における特別図柄プロセス処理の詳細を示すフローチャートである。 図１５における入賞処理の詳細を示すフローチャートである。 図１５における大当り判定処理の詳細を示すフローチャートである。 リセット割込処理の内容を示すフローチャートである。 演出制御メイン処理の内容を示すフローチャートである。 コマンド受信割込処理の内容を示すフローチャートである。 図１９におけるコマンド解析処理の詳細を示すフローチャートである。 図１９におけるエラー処理の詳細を示すフローチャートである。 可変表示装置における表示例を示す図である。 ウォッチドッグ付きリセットＩＣと主基板のＣＰＵとの接続の変形例を説明するための図である。 遊技制御割込処理の内容を示すフローチャートである。 図２５におけるリセット処理の詳細を示すフローチャートである。 乱数発生回路の変形例を示すブロック図である。 図２７の乱数発生回路の動作を説明するためのタイミングチャートである。 図１５の特別図柄プロセス処理の変形例を示すフローチャートである。 図２９における入賞処理の詳細を示すフローチャートである。 図２９における乱数値読出処理の詳細を示すフローチャートである。 乱数発生回路の変形例を示すブロック図である。 図３２の乱数発生回路の動作を説明するためのタイミングチャートである。 乱数発生回路の変形例を示すブロック図である。 図３４の乱数発生回路の動作を説明するためのタイミングチャートである。 スロットマシンの正面図である。

符号の説明

１ … パチンコ遊技機
２ … 遊技盤
３ … 遊技機用枠
４ … 可変表示装置
６ … 普通可変入賞球装置
７ … 特別可変入賞球装置
８Ｌ，８Ｒ … スピーカ
９ … 遊技効果ランプ
１０ … 電源基板
１１ … 主基板
１２ … 演出制御基板
１３ … 音声出力回路
１４ … ランプドライバ回路
１７，２７，３７，４７ … 乱数発生回路
２１，２２ … ソレノイド
４１ … 特別図柄表示器
４２ … 普通図柄表示器
７０ … その他の入賞口スイッチ
７２ … 始動口スイッチ
１００ … 遊技制御用マイクロコンピュータ
１０１，２０１ … ＲＯＭ
１０２，２０２ … ＲＡＭ
１０３，２００ … ＣＰＵ
１０４ … Ｉ／Ｏポート
１０５ … ＣＴＣ
１０６ … ＩＮＴ優先順位制御回路
１０７ … スイッチ回路
１０８ … ソレノイド回路
１１０ … 特図保留メモリ
１１１ … スイッチタイマメモリ
１１２ … 大当り判定用テーブルメモリ
１１３，２１１ … フラグメモリ
１２０ … 通常時大当り判定用テーブル
１２１ … 確変時大当り判定用テーブル
１７１ … 基準クロック信号出力回路
１７２ … クロック信号生成回路
１７３ … カウンタ
１７４ … ラッチ信号出力回路
１７５ … 乱数値記憶回路
１７６ … タイマ回路
１７７，１８１ … 分周回路
１７８ … セレクタ
１７９ … 遅延回路
１８２ … ウォッチドッグ付きリセットＩＣ
２０３ … ＶＤＰ
２０４ … ＣＧＲＯＭ
２０５ … ＶＲＡＭ
２０６ … 音声データ出力回路
２０７ … ランプデータ出力回路
２１０ … 受信コマンドバッファメモリ
７０１，７０３ … ＡＮＤ回路
７０２，７０４ … ＮＯＴ回路
７１０〜７２５ … フィリップフロップ回路
７３０〜７４５ … ＯＲ回路
１０００ … スロットマシン
１００１ … 液晶表示器
１００２ … 可変表示装置
１０１１ … スタートレバー

Claims (12)

1. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段と、
   を備え、
   前記クロック信号生成手段は、
   前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子と、
   第１の信号が入力される入力端子と、
   前記第１の信号の変化状態を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミングに同期させた信号を出力する第１の出力端子と、
   前記第１の出力端子から出力される信号と周期が同一で位相が異なる信号を出力する第２の出力端子と、
   を含み、
   前記クロック信号生成手段は、
   該第２の出力端子と前記入力端子とを接続することにより、前記第１の出力端子から出力される第１のクロック信号と、前記第２の出力端子から出力され、前記第１のクロック信号と周期が同一で位相が異なる第２のクロック信号と、を生成し、
   前記乱数発生回路は、
   前記クロック信号生成手段により生成された第１のクロック信号が所定の態様で変化する第１のタイミングにおいて、数値データを更新する数値データ更新手段と、
   前記クロック信号生成手段により生成された第２のクロック信号が前記所定の態様で変化する第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記第１のクロック信号と前記第２のクロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子に入力されたか否かを判定する異常信号入力判定手段と、
   前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき、所定の異常時対応処理を実行する異常時対応処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
2. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号に基づき、周期が同一で位相が異なる複数の信号を生成するクロック信号生成手段と、
   を備え、
   前記クロック信号生成手段は、
   前記基準クロック信号出力手段から前記基準クロック信号が入力されるクロック端子と、
   第１の信号が入力される入力端子と、
   前記第１の信号の変化状態を前記クロック端子から入力された前記基準クロック信号の前記所定の周期毎に変化するタイミングに同期させた信号を出力する第１の出力端子と、
   前記第１の出力端子から出力される信号と周期が同一で位相が異なる信号を出力する第２の出力端子と、
   を含み、
   前記クロック信号生成手段は、
   該第２の出力端子と前記入力端子とを接続することにより、前記第１の出力端子から出力される第１のクロック信号と、前記第２の出力端子から出力され、前記第１のクロック信号と周期が同一で位相が異なる第２のクロック信号と、を生成し、
   前記乱数発生回路は、
   前記クロック信号生成手段により生成された第１のクロック信号が所定の態様で変化する第１のタイミングにおいて、数値データを更新する数値データ更新手段と、
   前記クロック信号生成手段により生成された第２のクロック信号が前記所定の態様で変化する第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記第１のクロック信号と前記第２のクロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子に入力されたことに応答して、異常時対応処理を実行するための割込み処理である異常時割込処理を実行する異常時割込処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
3. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する複数のタイミングのうちの第１のタイミングにおいて、数値データを更新する数値データ更新信号を出力する数値データ更新信号出力手段と、
   前記数値データ更新信号出力手段から入力される数値データ更新信号に応答して、数値データを更新する数値データ更新手段と、
   前記複数のタイミングのうちの前記第１のタイミングとは異なる第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記数値データ更新信号と前記ラッチ信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子に入力されたか否かを判定する異常信号入力判定手段と、
   前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき、所定の異常時対応処理を実行する異常時対応処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
4. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する複数のタイミングのうちの第１のタイミングにおいて、数値データを更新する数値データ更新信号を出力する数値データ更新信号出力手段と、
   前記数値データ更新信号出力手段から入力される数値データ更新信号に応答して、数値データを更新する数値データ更新手段と、
   前記複数のタイミングのうちの前記第１のタイミングとは異なる第２のタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記数値データ更新信号と前記ラッチ信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子に入力されたことに応答して、異常時対応処理を実行するための割込み処理である異常時割込処理を実行する異常時割込処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
5. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力するクロック信号遅延手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
   前記第１のタイミングと前記第２のタイミングとのうちの前記数値データ更新手段が数値データを更新したタイミングとは異なるタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記遅延クロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段により異常信号が前記遊技制御用ＣＰＵのリセット端子に入力されたか否かを判定する異常信号入力判定手段と、
   前記異常信号入力判定手段によって異常信号が前記リセット端子に入力された旨の判定をしたとき、所定の異常時対応処理を実行する異常時対応処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
6. 可変表示の実行条件が成立した後に可変表示の開始条件が成立したことに基づいて、各々が識別可能な複数種類の識別情報を可変表示する可変表示装置を備え、識別情報の表示結果が特定表示結果となったときに遊技者にとって有利な特定遊技状態とする遊技機であって、
   遊技の進行を制御する遊技制御用ＣＰＵを含む遊技制御用マイクロコンピュータと、
   乱数を発生する乱数発生回路と、
   を備え、
   前記乱数発生回路は、
   所定の周期の基準クロック信号を出力する基準クロック信号出力手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号を前記所定の周期の整数倍の期間とは異なる期間だけ遅延させて遅延クロック信号を生成して出力するクロック信号遅延手段と、
   前記基準クロック信号出力手段から出力される基準クロック信号が前記所定の周期毎に所定の態様で変化する第１のタイミングと前記クロック信号遅延手段から出力される遅延クロック信号が該所定の周期毎に所定の態様で変化する第２のタイミングとのうちのいずれか一方のタイミングにおいて、数値データを更新する数値データ更新手段と、
   前記第１のタイミングと前記第２のタイミングとのうちの前記数値データ更新手段が数値データを更新したタイミングとは異なるタイミングにおいて、ラッチ信号を出力するラッチ信号出力手段と、
   前記ラッチ信号出力手段から入力されるラッチ信号に応答して、前記数値データ更新手段により更新された数値データを乱数値として記憶する乱数値記憶手段と、
   を含み、
   前記基準クロック信号と前記遅延クロック信号とのうちの少なくとも一つのクロック信号を取り込んで分周する分周手段と、
   前記分周手段によって分周されたクロック信号が所定期間以上入力されなかったときに、前記乱数発生回路の動作状態に異常が発生した旨を示す信号として異常信号を前記遊技制御用マイクロコンピュータに出力する異常信号出力手段と、
   を備えた乱数発生回路監視手段をさらに備え、
   前記遊技制御用マイクロコンピュータは、
   前記可変表示の実行条件が成立したことに基づいて、前記乱数値記憶手段から乱数値を読み出す乱数値読出手段と、
   前記可変表示の開始条件が成立したことに基づいて、前記乱数値読出手段により読み出された乱数値が所定の判定値と合致するか否かを判定することにより、前記可変表示における表示結果を特定表示結果とするか否かを決定する表示結果決定手段と、
   前記異常信号出力手段からの異常信号が前記遊技制御用ＣＰＵの割込端子に入力されたことに応答して、異常時対応処理を実行するための割込み処理である異常時割込処理を実行する異常時割込処理実行手段と、
   前記乱数値読出手段が前記乱数値記憶手段から乱数値を読み出す前に、該乱数値記憶手段に出力制御信号を出力して該乱数値記憶手段を読出可能状態に制御し、該乱数値読出手段が該乱数値記憶手段から乱数値を読み出した後、該乱数値記憶手段への出力制御信号の出力を停止して該乱数値記憶手段を読出不能状態に制御する読出制御手段と、
   を含み、
   前記乱数値記憶手段は、前記読出制御手段から出力制御信号が入力されているとき、前記ラッチ信号出力手段からラッチ信号が出力されても記憶している乱数値の更新を禁止する読出優先手段を含む、
   ことを特徴とする遊技機。
7. 前記可変表示の実行条件が成立したことに基づいて、始動信号を前記遊技制御用マイクロコンピュータと前記乱数発生回路とに出力する始動信号出力手段をさらに備え、
   前記乱数発生回路は、
   前記始動信号出力手段から始動信号が入力されている時間を計測し、該計測した時間が所定の時間になったとき、該始動信号を前記ラッチ信号出力手段に出力するタイマ手段を含み、
   前記ラッチ信号出力手段は、
   前記始動信号出力手段から入力される始動信号を前記ラッチ信号として出力する、
   ことを特徴とする請求項１から６のうちいずれか１項に記載の遊技機。
8. 前記遊技制御用マイクロコンピュータは、
   定期的に入力される割込要求信号に応答して、タイマ割込処理を実行するタイマ割込処理実行手段を含み、
   前記乱数値読出手段は、
   前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行されている間、前記始動信号出力手段から始動信号が継続して入力されたことに基づいて、前記乱数値記憶手段から乱数値を読み出し、
   前記タイマ手段は、
   前記タイマ割込処理実行手段により所定回のタイマ割込処理が実行される時間よりも短い時間を前記所定の時間として設定する設定手段を含み、
   前記計測した時間が前記設定手段により所定の時間として設定された時間になったとき、前記始動信号を前記ラッチ信号出力手段に出力する、
   ことを特徴とする請求項７に記載の遊技機。
9. 前記乱数値記憶手段は、
   前記ラッチ信号出力手段からラッチ信号が入力されているとき、前記読出制御手段から出力される出力制御信号に対して受信不能状態に制御する出力制御信号受信制御手段を含む、
   ことを特徴とする請求項１から８のいずれか１項に記載の遊技機。
10. 前記異常時割込処理実行手段は、
    前記遊技制御用ＣＰＵをＨＡＬＴ状態に移行させるＨＡＬＴ状態移行手段を含む、
    ことを特徴とする請求項２，４，又は６に記載の遊技機。
11. 所定の演出を実行する演出装置と、
    前記演出装置による演出動作を制御する演出制御用マイクロコンピュータと、
    をさらに備え、
    前記異常時割込処理実行手段は、
    前記ＨＡＬＴ状態移行制御手段が前記遊技制御用ＣＰＵをＨＡＬＴ状態に移行させる前に、前記乱数発生回路に異常が発生したことを報知する演出の実行を指令する演出制御コマンドを前記演出制御用マイクロコンピュータに送信する演出制御コマンド送信手段を含み、
    前記演出制御用マイクロコンピュータは、
    前記演出制御コマンド送信手段により送信された演出制御コマンドを受信する演出制御コマンド受信手段と、
    前記演出制御コマンド受信手段が演出制御コマンドを受信したことに基づいて、前記演出装置を制御して、前記乱数発生回路に異常が発生したことを報知する演出を実行させる演出制御手段と、
    を含む、
    ことを特徴とする請求項１０に記載の遊技機。
12. 前記異常時割込処理実行手段は、
    前記遊技制御用マイクロコンピュータによって実行される複数種類の割込処理のうちで、最も優先度が高い割込処理である、
    ことを特徴とする請求項２，４，６，１０，又は１１に記載の遊技機。

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