JP2004337246A - 遊技機 - Google Patents
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Abstract
【解決手段】上位制御装置70は、電源投入または電源復旧時において記憶手段76に記憶されている遊技情報に異常がないかを判定する。異常がないと判定されたときはその遊技情報を用いて電源断前の処理を再開する一方で、異常があると判定されたときはその遊技情報をクリアして初期状態から処理を開始すると共に下位制御装置78にクリア信号を出力する。
下位制御装置78は、電源投入または電源復旧時において記憶手段84に記憶されている遊技情報に異常がなく、かつ、上位制御装置70からのクリア信号を受信していないときは、記憶手段84に記憶されている遊技情報を用いて電源断前の処理を再開する。
【選択図】 図2
Description
【発明の属する技術分野】本発明は、上位制御装置と、この上位制御装置によって制御される下位制御装置とを有する遊技機に関する。
【0002】
【従来の技術】例えば、パチンコ機等の遊技機では、上位制御装置と、この上位制御装置によって制御される下位制御装置が設けられる。上位制御装置は下位制御装置にコマンドを出力し、下位制御装置は上位制御装置からのコマンドに応じて遊技処理を行う。上位制御装置は、下位制御装置がコマンドで指定した処理を行っているものとして所定の処理を行う。例えば、遊技機の一種であるパチンコ機では、上位制御装置としての表示制御装置は、下位制御装置としてのランプ制御装置にコマンドを出力する。表示制御装置は、サブ制御装置からのコマンドに応じた画像を画像表示装置に表示する。サブ制御装置は、コマンドで指定した画像が画像表示装置に表示されているものとして、所定の処理(例えば、ランプの点灯処理,スピーカからの効果音の出力処理等)を行う。
【0003】
【特許文献1】
特開2001−120732号公報
【0004】
【発明が解決しようとする課題】ところで、上述した遊技機の上位制御装置と下位制御装置には、通常、遊技情報を記憶する記憶手段(例えば、RAM等)が設けられる。記憶手段に記憶されている遊技情報は遊技結果に応じて随時更新され、各制御装置は記憶手段に記憶されている遊技情報に基づいて処理を行う。記憶手段に記憶されている遊技情報は、記憶手段に印加される電圧が正常動作電圧未満となると正常に保持されないことがある。このため、従来のバックアップ機能(すなわち、電源断時に記憶手段の遊技情報を保持する機能)が設けられていない制御装置では、電源断中に記憶手段に記憶されている遊技情報が破壊されたとして、電源復旧時においては記憶手段の遊技情報をクリアし、初期状態から処理を再開するようになっていた。例えば、上述したパチンコ機の表示制御装置とランプ制御装置では、電源復旧時にRAMの遊技情報がクリアされて初期状態から処理が開始されるため、電源断前に表示されていた画像が継続して表示されることはなく、その他の表示(例えば、「停電復帰中」等の表示)が行なわれるようになっていた。
【0005】
本発明は上述した実情に鑑みなされたものであり、その目的は、バックアップ機能を有さない制御装置においても、可能な範囲内で電源断前の処理を再開することが可能となる遊技機を提供することである。
【0006】
【課題を解決するための手段と作用と効果】上記課題を解決するために本願発明に係る遊技機は、上位制御装置と、その上位制御装置によって制御される下位制御装置とを有する。各制御装置には、遊技情報を記憶する記憶手段が設けられる一方で、電源断時に記憶手段の遊技情報を保持するバックアップ機能が設けられていない。
そして、上位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がないかを判定する異常判定手段を有する。異常判定手段によって異常がないと判定されたときはその遊技情報を用いて電源断前の処理を再開する一方で、異常があると判定されたときはその遊技情報をクリアして初期状態から処理を開始すると共に下位制御装置にクリア信号を出力する。
一方、下位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がなく、かつ、上位制御装置からのクリア信号を受信していないときは、記憶手段に記憶されている遊技情報を用いて電源断前の処理を再開する。
この遊技機では、両制御装置は、電源投入または電源復旧時において記憶手段に記憶されている遊技情報に異常がないと、その遊技情報を用いて電源断前の処理を再開するようになっている。例えば、外部電源から遊技機に供給される電源が瞬間的に遮断された場合(いわゆる瞬停の場合)は、記憶手段に供給される電圧が正常動作電圧未満となる前に電源が復旧している可能性があり、記憶手段に記憶されている遊技情報も正常である可能性がある。したがって、両制御装置は、電源復旧時に記憶手段に記憶されている遊技情報に異常がなければ、この遊技情報を用いて電源断前の処理を再開するようになっている。このため、バックアップ機能を有しない制御装置であっても所定条件下で電源断前の処理が再開されることとなる。
また、上位制御装置は、その記憶手段に記憶されている遊技情報に異常がないと電源断前の処理を再開するが、下位制御装置は、その記憶手段に記憶されている遊技情報に異常がなく、かつ、クリア信号を受信していないとき(すなわち、上位制御装置が電源断前の処理を再開するとき)に、電源断前の処理を再開する。したがって、下位制御装置のみが電源断前の処理を再開することはなく、下位制御装置は上位制御装置が電源前の処理を再開するときにのみ電源断前の処理を再開する。
【0007】
ここで、上記「遊技情報」とは、制御装置が処理を行う際に必要となる情報をいう。したがって、上位制御装置が処理を行うときに必要となる情報(上位制御装置の記憶手段に記憶される遊技情報)と、下位制御装置が処理を行うときに必要となる情報(下位制御装置の記憶手段に記憶される遊技情報)とは、異なる情報となってもよいし、同一の情報となってもよい。
なお、上記遊技機には、上位制御装置のさらに上位に制御装置が設けられていてもよい。また、上位制御装置のさらに上位に設けられる制御装置は、バックアップ機能が設けられていてもよいし、バックアップ機能が設けられていなくてもよい。
【0008】
また、下位制御装置は正常に処理が行われていると上位制御装置に作動中信号を出力し、上位制御装置は下位制御装置からの作動中信号を受信するとクリア信号の出力を停止することが好ましい。
このような構成によると、下位制御装置が正常に処理を開始するまで上位制御装置からクリア信号が出力され続けるため、下位制御装置がクリア信号を受信する前にその出力が停止されてしまうことを防止することができる。
なお、上位制御装置からクリア信号を出力するタイミングは、下位制御装置がクリア信号を確認するタイミングより前に行われるように構成されていることが好ましい。例えば、上位制御装置は電源復旧と同時にクリア信号を出力するようにし、下位制御装置は電源復旧から所定時間だけ待機してからクリア信号を確認するようにすればよい。これによって、下位制御装置によるクリア信号の受信ミスを防止することができる。
【0009】
なお、前記作動中信号は1ビットのパルス信号であり、下位制御装置は所定の処理を周期的に繰り返し行うとともに、その処理サイクルに合わせて作動中信号の出力レベルを切替えることでパルス信号としていることが好ましい。このような構成によると、簡易な処理で作動中信号を出力することができる。
また、前記作動中信号の出力レベルの切替えは処理サイクルの先頭で行なわれることが好ましい。このような構成では、サイクルタイムカウンタ等によって処理サイクルを一定周期とすることで、作動中信号の出力周期を略一定とすることが可能となる。
なお、上述した処理で作動中信号を出力することは、下位制御装置が表示装置に画像を表示するための処理を行う制御装置である場合に効果的である。表示装置に画像を表示するための処理を行う制御装置は、画像表示のための処理に高速性が要求され、作動中信号の出力を簡易な処理で行ないたいという要求が強いためである。
【0010】
さらに、上位制御装置は下位制御装置に複数ビットからなるコマンドを出力し、下位制御装置は上位制御装置からのコマンドに基づいて処理を行う一方、上位制御装置への複数ビットからなるコマンドの出力が禁止されていることが好ましい。
かかる場合に、前記クリア信号は記憶手段のデータをクリアするか否かを示す1ビットの状態信号であり、上位制御装置は、クリア信号をONレベルとすることでクリア信号を出力し、クリア信号をOFFレベルとすることでクリア信号の出力を停止することが好ましい。このような構成では、クリア信号をコマンドによらず1ビットの状態信号として出力するため、下位制御装置ではコマンドの解析処理等が不要となり、下位制御装置の負担を小さくすることができる。
【0011】
【発明の実施の形態】上記各請求項に記載の遊技機は、下記に示す形態で好適に実施することができる。
(形態1) 請求項に記載の遊技機はパチンコ機である。このパチンコ機には、上位制御装置としてサブ制御基板が設けられ、下位制御装置として表示制御基板が設けられる。
(形態2) 形態1に記載の遊技機において、サブ制御基板がクリア信号を出力するタイミングは、表示制御基板がクリア信号の状態を確認するタイミングより前となるように構成されている。
(形態3) 形態2に記載の遊技機において、サブ制御基板が電源リセットされてから定常処理に移行するタイミングは、表示制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
(形態4) 形態1に記載の遊技機において、サブ制御基板のさらに上位制御装置としてメイン制御基板が設けられる。メイン制御基板は、電源断時に記憶手段(RAM)の情報を保存するバックアップ機能を有し、電源復旧時に保存した情報を用いて電源断時に中断された処理を再開する。
(形態5) 形態4に記載の遊技機において、メイン制御基板が電源リセットされてから定常処理に移行するタイミングは、他の制御基板が電源リセットされてから定常処理に移行するタイミングより遅くなるように構成されている。
【0012】
【実施例】以下、本発明を具現化した一実施例に係るパチンコ機について図面を参照して説明する。図1は、本実施例に係るパチンコ機の外観を示す正面図である。図1に示すように、パチンコ機には、上皿93、下皿21、ハンドル20、スピーカ28、ランプ34、遊技盤14が設けられている。上皿93は賞球の受け皿であり、下皿21は上皿93が賞球でオーバーフローしたときに賞球を貯留する受け皿である。ハンドル20は、遊技者がパチンコ遊技を行う際に操作する部材である。スピーカ28は遊技状態に応じて効果音等を発生し、ランプ34は遊技状態に応じて点灯する。
【0013】
遊技盤14には、その中央に図柄表示装置15が配設され、その下方には第1種始動口25と大入賞口26が設けられている。
第1種始動口25には、始動口センサ41が設けられている。第1種始動口25にパチンコ球が入賞すると、始動口センサ41がそのパチンコ球を検出し、図柄表示装置15が図柄変動表示を開始する。また、第1種始動口25にパチンコ球が入賞すると、上皿93に賞球が払出される。
大入賞口26には、開閉蓋27と、開閉蓋27を開閉駆動するソレノイド40が備えられている。開閉蓋27は、後述する図柄変動が所定の図柄の組合せで停止すると所定時間(本実施例では、30秒を上限として入賞球を10個検出する期間)開放される(以下、開閉蓋27が開放される状態を大当り状態という)。開閉蓋27が開放されると、大入賞口26にパチンコ球が入賞可能な状態となり、大入賞口26にパチンコ球が入賞すると上皿93に賞球が払出される。また、大入賞口26内には、Vゾーン(図示省略)が設けられ、このVゾーンにはVゾーンセンサ(図示省略)が設けられている。Vゾーンにパチンコ球が入賞すると、Vゾーンセンサがそのパチンコ球を検出し、これに基づいて開閉蓋27が所定回数(最大16回)開放される。
【0014】
図柄表示装置15は、液晶表示器からなる図柄表示器23を有する。図柄表示器23には、3つの特別図柄、すなわち、画面左側に左特別図柄(以下、単に左図柄という)が、画面中央に中特別図柄(以下、単に中図柄という)が、画面右側に右特別図柄(以下、単に右図柄という)が表示される。本実施例においては、左図柄、中図柄、右図柄には0〜9の数字が用いられ、これらの図柄は、上述した第1種始動口25にパチンコ球が入賞すると変動を開始する。変動を開始した特別図柄は、所定時間経過後に左図柄、右図柄、中図柄の順に変動を停止する。変動停止時の図柄の組合せが所定の組合せ(本実施例では、7・7・7等のゾロ目)となると、上述した大入賞口26の開閉蓋27が開放される。
本実施例では、変動停止時の図柄の組合せが奇数のゾロ目(例えば、1・1・1や3・3・3等)で大当りとなった場合、大当りとなる確率の高い高確率状態(いわゆる、確変状態)となる。高確率状態では、大当りとなる確率が高くなると同時に、図柄表示器23に表示される図柄変動は変動時間が短い変動パターンが優先的に選択されるようになる(いわゆる、時間短縮状態)。したがって、高確率状態となると、時間短縮によって図柄表示器23に多くの図柄変動が表示され、かつ、各図柄変動が大当りとなる確率が高くされるため、遊技者にとって有利な遊技状態となる。
【0015】
次に、本実施例のパチンコ機の制御系の構成について説明する。図2は本実施例のパチンコ機の制御系の構成を示すブロック図である。図2に示すように、本実施例のパチンコ機には、メイン制御基板62、サブ制御基板70、表示制御基板78、払出制御基板52および発射制御基板88が設けられる。
【0016】
メイン制御基板62は、パチンコ遊技を統括的に制御する制御装置である。メイン制御基板62には、パチンコ遊技に関る統括的な制御を行うための処理実行手段としてメインCPU64を備える。メインCPU64は、ROM66、RAM68を備える。ROM66には、パチンコ遊技全体に関る遊技制御プログラムや、遊技制御プログラムの実行に必要となる予め設定されたデータが格納されている。RAM68は、随時読み出しおよび書き込みが可能な記憶手段であって、メインCPU64が遊技制御プログラムを実行する際に各種データや入出力信号が格納される。
メイン制御基板62には、その他にも入出力ポートLSI、トランジスタ、各種ロジックIC等から構成される入出力インターフェース回路(図示省略)が設けられる。メインCPU64には、入出力インターフェース回路を介して各種検出器(例えば、始動口センサ41)から出力される検出信号が入力する。また、メインCPU64は、入出力インターフェース回路を介して各種駆動装置(例えば、ソレノイド40)に対して制御出力を行う。また、メイン制御基板62は、サブ制御基板70および払出制御基板52に接続され、これらの制御基板70,52とデータ通信を行う。なお、メイン制御基板62とサブ制御基板70とは、メイン制御基板62からサブ制御基板70への一方向にのみデータ通信(すなわち、コマンド通信)が可能に接続されている。同様に、メイン制御基板62と払出制御基板52とは、メイン制御基板62から払出制御基板52への一方向にのみデータ通信が可能に接続されている。
【0017】
サブ制御基板70は、メイン制御基板62から送信されたコマンドに基づいてランプ34の点灯、点滅等のランプ制御、スピーカ28から効果音を出力する音声制御、メイン制御基板62から送信されたコマンドの受信及び表示制御基板78に対するコマンドの送信を行う制御装置である。サブ制御基板70には、処理実行手段としてサブCPU72が装備される。サブCPU72にも、ROM74、RAM76が設けられる。ROM74には、サブCPU72が上述した各種制御を実行するための制御プログラムや、これら制御プログラムの実行に必要となる予め設定されたデータが格納されている。RAM76は、随時読み出しおよび書き込みが可能な記憶手段であり、サブCPU72が上記制御プログラムを実行する際に各種データや入出力信号が格納される。
サブ制御基板70には、その他にもメイン制御基板62と同様に出力インターフェース回路(図示省略)が設けられる。サブCPU72には、出力インターフェース回路を介してランプ34やスピーカ28が接続されている。また、サブ制御基板70は、メイン制御基板62および表示制御基板78に接続される。なお、サブ制御基板70と表示制御基板78とは、サブ制御基板70から表示制御基板78への一方向にのみデータ通信可能に接続されている。
上記サブCPU72は、メイン制御基板62からのコマンドを受信した場合に、受信したコマンドがランプ制御や音声制御に関するコマンドであるときは、このコマンドに従ってランプ34を点灯駆動すると共にスピーカ28から効果音等を発生させ、一方、受信したコマンドがランプ制御や音声制御に関係しないとき(すなわち、図柄表示器23の表示制御に関するコマンドのとき)は、このコマンドをそのまま表示制御基板78に送信する。
【0018】
表示制御基板78は、サブ制御基板70から送信されたコマンドを受けて図柄表示器23に遊技画像(例えば、特別図柄の図柄変動)を表示する制御装置である。表示制御基板78にも処理実行手段として表示CPU80や、VDP86(ビデオ・ディスプレイ・プロセッサ)が装備される。表示CPU80は、ROM82、RAM84を備える。ROM82には、図柄表示器23に遊技画像を表示するための制御プログラム等が格納されている。RAM84は、随時読み出しおよび書き込みが可能な記憶手段であり、表示CPU80が上記制御プログラムを実行する際に各種データや入出力信号が格納される。VDP86には図柄表示器23が接続される。VDP86は、表示CPU80の制御出力に応じて画像データを生成し、その生成した画像データを図柄表示器23に出力する処理を行う。表示制御基板78には、その他にもメイン制御基板62と同様にインターフェース回路(図示省略)等が設けられる。表示CPU80は、インターフェース回路を介してサブ制御基板70に接続されている。
【0019】
払出制御基板52は、メイン制御基板62から送信されたコマンド(賞球コマンド)に基づいて払出装置90を制御する制御装置である。払出制御基板52は処理実行手段として払出CPU56を備える。払出CPU56も、ROM58、RAM60を備える。ROM58には、メイン制御基板70からの賞球コマンドに基づいて賞球を払い出すための制御プログラム等が格納されている。RAM60は、随時読み出しおよび書き込みが可能な記憶手段であり、払出CPU56が上記制御プログラムを実行する際に各種データや入出力信号が格納される。また、払出制御基板52と発射制御基板88は、メイン制御基板62と同様にそれぞれの基板に設けられたインターフェース回路を介して接続されている。発射制御基板88は、遊技盤14に向けてパチンコ球を発射する発射装置の発射モータを制御する制御装置である。
【0020】
上述した各制御基板52,62,70,78,88や各種装置(図柄表示器23,スピーカ28,ランプ34等)には、電源基板50から電力が供給される。電源基板50は、遊技機に装備された分配基板(具体的には、遊技機に接続されるカードユニットに外部交流電源(AC24V)を分配するための基板)を介して外部交流電源に接続され、外部交流電源から供給される電力を各制御基板や各種装置の作動電圧(+5V,+12V,+34V)に変換し、各制御基板や各種装置に供給する。例えば、各制御基板52,62,70,78のCPU(払出CPU56,メインCPU64,サブCPU72,表示CPU80)には、図2に示すように、払出CPU56→メインCPU64→サブCPU72→表示CPU80の順に電力(+5V)が供給される。
【0021】
なお、停電検出回路54は払出制御基板52に設けられる。停電検出回路54は、外部交流電源からパチンコ機への電力供給が遮断されたことを検出する回路であって、電源基板50で生成される電源電圧(+34V)が設定電圧(本実施例では15V)より低下したときに停電信号を出力(ON)する。すなわち、電源電圧が設定電圧より高いと停電信号はOFFレベルとされ、電源電圧が設定電圧より低下すると停電信号はONレベルとなる。停電検出回路54から出力される停電信号は、上述した各制御基板52,62,70,78のCPU(払出CPU56,メインCPU64,サブCPU72,表示CPU80)に入力するようになっている。詳細には、メインCPU64と払出CPU56には入力ポートを介して停電信号が入力し、一方、サブCPU72と表示CPU80にはINT端子を介して停電信号が入力する。したがって、メインCPU64と払出CPU56はポーリングによって停電信号を監視し、一方、サブCPU72と表示CPU80は、停電信号が入力すると停電信号割込み処理(後述する)を開始するようになっている。
また、メインCPU64と払出CPU56はバックアップ機能を有し、電源遮断中もRAM68とRAM60に格納されている情報をそれぞれ保存し、電源復旧時に中断された処理を再開できるようになっている。一方、サブCPU72と表示CPU80にはバックアップ機能は設けられていない。
なお、バックアップ電源は、電源基板50から供給される+5V電源に接続されて充電される電気二重層コンデンサ(突入電流を抑制する抵抗を内蔵)と、バックアップ時の逆流を防止して電気二重層コンデンサからRAM60,68への供給路に切り換えるショットキーダイオード(順方向電圧が小さい)とから構成される。
【0022】
次に、上述した制御基板52,62,70,78の各CPU56,64,72,80で行われる処理について図面を参照して説明する。まず、メイン制御基板62のメインCPU64で行われる処理について説明する。
【0023】
(1)メイン制御基板
メインCPU64は、電源リセットされると待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、サイクルタイムカウンタ(以下、単にCTCという)によるタイマ割込み処理を定期的(本実施例では4ms毎)に行う。まず、図3を参照してメインCPU64の電源リセット時の処理について説明し、次いで、図4を参照してメインCPU64のタイマ割込み処理について説明する。
【0024】
(1−1)メインCPU64の電源リセット時の処理
図3にはメインCPU64の電源リセット時の処理のフローチャートが示されている。図3に示すように、メインCPU64は電源リセットされると、まず、初期化処理を行い(S10)、待機時間カウンタに第1設定値を設定する(S11)。待機時間カウンタは、メインCPU64が電源リセットされてから通常処理(復電処理と定常処理から構成される)に移行するまでの待機時間を規定するタイマである。また、本実施例では、ステップS11の第1設定値は1200msとされ、この値はメインCPU64のROM66に格納されている。
ステップS12に進むと、メインCPU64は、停電検出回路54から出力される停電信号の状態がOFFか否かを判定する。停電信号の状態がOFFでない場合〔ステップS12でNO〕は、ステップS11に戻って、待機時間カウンタに再び第1設定値を設定する。したがって、電源立上げ時等に電源電圧(+34V)が不安定となって停電信号がON−OFFする場合(図12に示す場合)は、電源電圧が安定した状態(停電信号がOFFで維持される状態)となってから所定時間(第1設定値で規定される時間)だけ通常処理への移行が待機される。一方、停電信号の状態がOFFの場合〔ステップS12でYES〕は、待機時間カウンタの値を1減算して(S13)、待機時間カウンタの値が0となったか否かを判定する(S14)。待機時間カウンタの値が0となる場合〔ステップS14でYES〕はステップS15に進み、待機時間カウンタの値が0でない場合〔ステップS14でNO〕はステップS12に戻って、待機時間カウンタのカウントダウンを継続する。
【0025】
ステップS15に進むと、RAMクリアスイッチがONされたか否かを判定する。RAMクリアスイッチは、遊技店の店員等によって操作されるスイッチであり、電源遮断時に保存したメインCPU64のRAM68の情報及び払出CPU56のRAM60の情報を消去するか否かを入力するためのスイッチである。
RAMクリアスイッチが操作されている場合〔ステップS15でYES〕はRAM68の情報をクリアし(S17)、RAMクリアスイッチが操作されていない場合〔ステップS15でNO〕はRAM68に保存されている情報が正常か否かを判定する(S16)。RAM68に保存されている情報が正常か否かは、RAM68のデータを用いて所定の演算をすることで算出されるチェックサム値が正常か否かで判定する。
RAM68の情報が正常でない場合〔ステップS16でNO〕は、RAM68の情報をクリアして(S17)、ステップS18に進む。一方、RAM68の情報が正常の場合〔ステップS16でYES〕はそのままステップS18に進む。ステップS18では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、メインCPU64は、後で詳述するタイマ割込み処理が可能となり、定常処理に移行することとなる。なお、RAM68の情報がクリアされていない場合は、電源断時に保存した情報をRAM68に保持した状態で定常処理に移行するため、電源断時に中断された処理が再開されることとなる。
【0026】
定常処理に移行すると、まず、停電信号がONとなっているか否かを判定する(S19)。停電信号がONとなっていない場合〔ステップS19でNO〕は、非当落乱数更新処理を行う(S20)。非当落乱数とは、パチンコ機が大当たりとなるか否か、確変となるか否かを決めるための乱数以外の乱数を意味し、例えば、リーチ乱数や変動パターン乱数等が相当する。ステップS20で非当落乱数を決めるためのカウンタの値を更新すると、ステップS19に戻って、ステップS19からの処理を繰り返す。
【0027】
一方、停電信号がONとなっている場合〔ステップS19でYES〕は、割込み処理が禁止され(S21)、次いで、チェックサム値が算出されてRAM68に保存され(S22)、RAM68へのアクセスが禁止される(S23)。これによって、停電信号がONとなったとき(すなわち、電源断時)のRAM68の状態が保存されることとなる。RAM68には電源遮断中もバックアップ電源(コンデンサ等)から電力が供給される。このため、RAM68に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット(いわゆる、パワーオンリセット)またはウォッチドッグタイマのタイムアップによって再びステップS10からの処理が開始され、RAM68に保存した情報をもとに電源断時に行われていた処理が再開される。
なお、上述したステップS21からの処理(電源断時処理)に移行するか否かの判定は、停電信号がONか否かの判定を複数回行い、停電信号ONの状態が複数回連続するときにステップS21からの処理に移行するようにしてもよい。
【0028】
(1−2)メインCPU62のタイマ割込み処理
図4にはCTCによるメインCPU64のタイマ割込み処理のフローチャートが示されている。このタイマ割込み処理は、従来公知のパチンコ機における処理と同様の処理であるため、ここでは簡単に説明する。
図4に示すように、タイマ割込み処理が開始されると、メインCPU64は、まず、割込みを禁止する(S24a)。そして、レジスタの情報を退避し(S24b)、次いで、スイッチ入力処理を行う(S25)。スイッチ入力処理は、始動口センサ41等からの検出信号をメインCPU64に取込む処理である。
ステップS26に進むと大当たり乱数等の当落乱数を更新する処理を行い、次いで、払出制御基板52に送信するコマンド(賞球コマンド等)を作成する処理を行い(S27)、特別図柄を変動表示するためのコマンドの作成やソレノイド40を駆動するための駆動データの作成等を行う(S28)。ステップS29に進むと、ステップS27やステップS28で作成されたコマンドや駆動データを払出制御基板52、サブ制御基板70、ソレノイド40に出力する処理を行う(S29)。
ステップS30では、ステップS24で退避したレジスタを復帰させ、次いで、割込みを許可する(S31)。これによって、メインCPU64は図3の定常処理(ステップS19〜S20)に戻ることとなる。
【0029】
(2)払出制御基板
次に、払出制御基板52の払出CPU56で行われる処理について説明する。払出CPU56もメインCPU64と略同様の処理を行う。すなわち、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると所定の処理を繰り返し行いながら、CTCによるタイマ割込み処理を定期的(メインCPU64と異なり1ms毎)に行う。まず、図5を参照して払出CPU56の電源リセット時の処理について説明し、次いで、図6を参照して払出CPU56のタイマ割込み処理について説明する。
【0030】
(2−1)払出CPU56の電源リセット時の処理
図5には払出CPU56の電源リセット時の処理のフローチャートが示されている。図5に示すように、払出CPU56は電源リセットされると、まず、初期化処理を行い(S32)、待機時間カウンタに第2設定値を設定する(S33)。本実施例では、ステップS33の第2設定値は200msであり、メインCPU64の待機時間よりも短くなっている。この第2設定値は、電源電圧が安定するまでの時間(電源復旧時に停電信号が出力されなくなるまでの時間)を実験的に求め、その求めた時間をもとに設定することが好ましい。なお、本実施例では、仮の値として200msに設定している。
ステップS34に進むと、払出CPU56は、待機時間カウンタの値を1減算して(S34)、待機時間カウンタの値が0となったか否かを判定する(S35)。待機時間カウンタの値が0となる場合〔ステップS35でYES〕はステップS36に進み、待機時間カウンタの値が0でない場合〔ステップS35でNO〕はステップS34に戻って、待機時間カウンタのカウントダウンを継続する。したがって、払出CPU56は、メインCPU64と異なり、電源電圧が不安定で停電信号がON−OFFする場合でも待機時間カウンタのカウントダウンを継続する。
ステップS36に進むと、停電信号がONになっているか否かを判定する(S36)。停電信号がONの場合〔ステップS36でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS36でNO〕はステップS37に進む。すなわち、払出CPU56は、メインCPU64と異なり、電源電圧が不安定な状態でも待機時間カウンタのカウントダウンを継続するため、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がOFFとなるまで待機するようになっている。
なお、ステップS33〜35の待機処理が開始されるとウォッチドッグタイマが作動し、この待機処理中は払出CPU56によってウォッチドッグタイマがクリアされる。一方、ステップS36の停電予告信号判定処理中は、払出CPU56によってウォッチドッグタイマがクリアされないようになっている。したがって、待機処理が終了してもなお停電予告信号が出力されている場合は、ウォッチドッグタイマのタイムアップによって払出CPU56がリセットされるようになっている。本実施例では、ウォッチドッグタイマのタイムアップ時間を200msに設定しているため、タイムアップによって払出CPU56が再度リセットされて停電予告信号判定処理を完了するためには合計600ms(待機時間200ms+タイムアップ時間200ms+待機時間200ms)を要する。本実施例の待機時間(すなわち、第2設定値)は実験的に求めた時間から設定しているが、このような場合を想定して、メイン制御基板62の待機時間は余裕を持った値(本実施例では1200ms)が設定されている。
【0031】
ステップS37に進むと、RAMクリアスイッチが操作されたか否かを判定し(S37)、RAMクリアスイッチが操作されている場合〔ステップS37でYES〕はRAM60の情報をクリアし(S39)、RAMクリアスイッチが操作されていない場合〔ステップS37でNO〕はRAM60に保存されている情報が正常か否かを判定する(S38)。ステップS38の判定も、メインCPU64のステップS16の判定と同様に行われる。
RAM60の情報が正常でない場合〔ステップS38でNO〕は、RAM60の情報をクリアして(S39)、ステップS40に進む。一方、RAM68の情報が正常の場合〔ステップS38でYES〕はそのままステップS40に進む。ステップS40では、割込み処理の初期設定を行い、割込み処理を許可する。これによって、払出CPU56は定常処理に移行する。なお、RAM60の情報がクリアされていない場合は、メインCPU64と同様、電源断時に中断された処理が再開される。
【0032】
定常処理に移行すると、まず、停電信号がONとなっているか否かを判定する(S41)。停電信号がONとなっていない場合〔ステップS41でNO〕は、タイマ割込み発生フラグがONとなっているか否かを判定する(S42)。タイマ割込み発生フラグは、後述するタイマ割込み処理が行われるとONされるフラグである。タイマ割込み発生フラグがONされていない場合〔ステップS42でNO〕はステップS41に戻ってステップS41からの処理を繰り返し、タイマ割込み発生フラグがONされている場合〔ステップS42でYES〕はステップS43以降の処理に進む。
ステップS43に進むと、まず、タイマ割込み発生フラグをOFFとし、次いで、メイン処理を行う(S44)。ステップS44のメイン処理では、メインCPU64からのコマンドを受信する処理、その受信したコマンドを解析する処理、解析結果に基づいて払出装置90を制御する処理等が行われる。ステップS44のメイン処理が終わると、再びステップS41に戻って、ステップS41からの処理を繰り返す。なお、ステップS43でタイマ割込み発生フラグがOFFされているため、次のタイマ割込み処理が行われない限り、ステップS43以降の処理は行われない。
【0033】
一方、停電信号がONとなっている場合〔ステップS41でYES〕は、払出装置90の払出モータの駆動を停止し(S45)、次いで、割込み処理が禁止される(S46)。そして、チェックサム値が算出されてRAM60に保存され(S47)、RAM60へのアクセスが禁止される(S48)。これによって、停電信号がONとなったとき(すなわち、電源断時)のRAM60の状態が保存される。RAM60には、メイン制御基板62のRAM68と同様に、電源遮断中もバックアップ電源(コンデンサ等)から電力が供給されるため、RAM60に保存された情報は電源遮断中も保持されることとなる。そして、その後に行われる電源リセット(いわゆる、パワーオンリセット)またはウォッチドッグタイマのタイムアップによって再びステップS32からの処理が開始され、RAM60に保存した情報をもとに電源断時に行われていた処理が再開される。
【0034】
(2−2)払出CPU56のタイマ割込み処理
図6にはCTCタイマによる払出CPU56のタイマ割込み処理のフローチャートが示されている。図6に示すように、タイマ割込み処理が開始されると、払出CPU56は、まず、レジスタの情報を退避し(S49)、次いで、タイマ割込み発生フラグをONし(S50)、ステップS49で退避したレジスタを復帰する(S51)。これによって、払出CPU64は図5の定常処理(ステップS41〜S44)に戻ることとなる。
【0035】
(3)サブ制御基板
次に、サブ制御基板70のサブCPU72で行われる処理について説明する。サブCPU72も、メインCPU64や払出CPU56と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。定常処理に移行すると、所定の処理を繰り返し行いながらCTCによる割込み処理を定期的に実行する。また、サブCPU72はバックアップ機能を有しないことから、できるだけ早く対応できるように停電信号がONした時の処理(電源断時の処理)がポーリングではなく停電信号による割り込みで行われる。なお、サブ制御基板70の電源断時の処理(停電処理)では、バックアップ機能を有するメイン制御基板62と払出制御基板52が余裕を持ってそれぞれの停電処理(電源断時の処理)を実行できるように、負荷容量を少しでも減らすべくランプ消灯処理等をレジスタの退避処理等と合わせて行っている。(メイン制御基板62と払出制御基板52では、ノイズによる誤動作を避けるためポーリングによって停電信号を検知している。)以下、図7を参照してサブCPU72の電源リセット時の処理について説明し、次いで、図8を参照してサブCPU72のタイマ割込み処理を説明し、最後に、図9を参照してサブCPU72の停電信号割込み処理について説明する。
【0036】
(3−1)サブCPU72の電源リセット時の処理
図7にはサブCPU72の電源リセット時の処理のフローチャートが示されている。図7に示すように、サブCPU72は電源リセットされると、まず、初期化処理を行い(S52)、待機時間カウンタに第3設定値を設定して待機時間カウンタのカウントダウンを開始する(S53)。ステップS53の第3設定値は200msであり、メインCPU64の待機時間よりも短く、払出CPU56の待機時間と同一となっている。
ステップS54に進むと、まず、サブCPU72のRAM76が正常か否かを判定する。RAM76が正常か否かの判定は、チェックサム値を算出することにより行う。
RAM76が正常の場合〔ステップS54でYES〕は、後述する電源断時割込み処理により退避した情報を復帰させ(S55)、表示制御基板78に出力するクリア信号をOFFとする(S56)。一方、RAM76が正常でない場合〔ステップS54でNO〕は、RAM76をクリアし(S57)、表示制御基板78に出力するクリア信号をONとする(S58)。このクリア信号は、表示CPU80のRAM84の情報をクリアするか否かを指令する1ビットの状態信号である。また、ステップS56及びS58は、ステップS53で待機時間カウンタのカウントダウンを開始すると直ちに行うことから、クリア信号の状態設定は電源リセット後直ちに行われる。
【0037】
ステップS59に進むと、待機時間カウンタの値が0となったか否かを判定する(S59)。待機時間カウンタの値が0となる場合〔ステップS59でYES〕はステップS60に進み、待機時間カウンタの値が0でない場合〔ステップS59でNO〕は待機時間カウンタの値が0となるまで待機する。
ステップS60では、停電信号がONになっているか否かを判定する(S60)。停電信号がONの場合〔ステップS60でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS60でNO〕はステップS61に進む。したがって、サブCPU72は、払出CPU56と同様に、待機時間カウンタのカウントダウン終了後に停電信号の状態を確認し、停電信号がOFFであると次の処理に進むこととなる。
【0038】
ステップS61では、再び待機時間カウンタに第4設定値を設定して待機時間カウンタのカウントダウンを開始する。したがって、サブCPU72は、待機時間カウンタのカウントダウンを2回行うことで、後述する表示CPU80や払出CPU56より長く待機するようになっている。なお、本実施例では、ステップS61の第4設定値は200msとされている。
ステップS62では、待機時間カウンタの値が0となったか否かを判定する(S62)。待機時間カウンタの値が0の場合〔ステップS62でYES〕はステップS63に進んで定常処理に移行し、待機時間カウンタの値が0でない場合〔ステップS62でNO〕は待機時間カウンタの値が0となるまで待機する。
【0039】
定常処理に移行すると、まず、タイマ割込み発生フラグがONとなっているか否かを判定する(S63)。タイマ割込み発生フラグは、後述するタイマ割込み処理によってONにされ、ステップS66のメイン処理においてOFFされる。タイマ割込み発生フラグがOFFの場合〔ステップS63でNO〕はタイマ割込み発生フラグがONするまで待機し、タイマ割込み発生フラグがONすると〔ステップS63でYES〕、表示CPU80からの作動中信号(後述する)を受信しているか否かを判定する(S64)。作動中信号を受信していない場合〔ステップS64でNO〕はクリア信号をONとし(ステップS65b)、作動中信号を受信している場合〔ステップS64でYES〕はクリア信号をOFFとして(S65a)、ステップS66のメイン処理に進む。すなわち、表示CPU80から作動中信号が出力されていると、表示CPU80が定常処理に移行していると判定できるため、サブCPU72から出力されているクリア信号をONからOFFとする。なお、サブCPU72は、ステップS63によってタイマ割込み発生フラグがONするまでステップS64の処理を待機する。後述するように本実施例では、2msのタイマを使用してタイマ割込み処理を行い、このタイマ割込み処理が8回行われるとタイマ割込み発生フラグをONし、ステップS64の処理に移行するようになっている。また、ステップS64で判定される作動中信号のサンプリングもタイマ割込み処理において行われる。
ステップS66のメイン処理に移行すると、サブCPU72はメイン制御基板62から送信されたコマンドに基づいて、ランプ34の点灯制御、スピーカ28の音声制御、表示制御基板78へのコマンド送信処理等を行う。ここで、ステップS54でYESの場合(RAM76が正常の場合)は、RAM76は停電信号受信時の状態に復帰されているため、このメイン処理は停電信号受信により中断された状態から再開されることとなる。したがって、ランプ34の点灯・点滅やスピーカ28からの効果音の発生等が継続されることとなる。ステップS66のメイン処理が終わると、再びステップS63に戻って、ステップS63からの処理を繰り返す。
【0040】
(3−3)サブCPU72のタイマ割込み処理
図8にはCTCタイマによるサブCPU72のタイマ割込み処理のフローチャートが示されている。図8に示すように、タイマ割込み処理が開始されると、サブCPU72は、まず、作動中信号を読み込んで記憶(すなわち、作動中信号の状態を記憶)し(S91)、次いで、直近のタイマ割込み発生フラグONからタイマ割込み処理を実行した回数が8回になるか否かを判定する(S92)。タイマ割込み処理の実行回数が8回にならない場合〔S92でNOの場合〕は、そのままタイマ割込み処理を終了する。一方、タイマ割込み処理の実行回数が8回になる場合〔S92でYESの場合〕は、タイマ割込み発生フラグをONして(S93)、タイマ割込み処理を終了する。
上述したことから明らかなように、タイマ割込み処理を8回行う毎にタイマ割込み発生フラグがONされる。本実施例においてサブCPU72のタイマ割込み処理は2ms毎に行われるため、タイマ割込み発生フラグのON(すなわち、図7のステップS64〜S66)は16ms毎に行われる。
【0041】
(3−3)サブCPU72の停電信号割込み処理
図9にはサブCPU72が停電信号を受信したときの処理(停電信号割込み処理)のフローチャートが示されている。図9に示すように、停電信号割込み処理が開始されると、サブCPU72は、まず、RAM76のレジスタの情報を退避し(S67)、次いで、ランプ38を消灯する処理を行う(S68)。次いで、停電信号がONか否かを判定する(S69)。
停電信号がOFFとなっている場合〔ステップS69でNO〕は、ステップS67で退避した情報をRAM76のレジスタに復帰して(S70)、停電信号割込み処理を終了する。一方、停電信号がONとなっている場合〔ステップS69でYES〕は、停電信号がOFFとなるまでステップS69の判定を繰り返す。したがって、▲1▼停電信号がOFFとならない場合(いわゆる、停電信号がONの状態で維持される場合)はステップS69のループ中にサブCPU72の動作電圧以下になることでサブCPU72の動作が停止され、一方、▲2▼停電信号が短時間でOFFとなる場合(すなわち、サブCPU72の動作が停止される前に停電信号がOFFとなる場合)は、停電信号受信によって中断された処理が再開される。
なお、▲3▼停電割込み処理中に停電信号がOFFとならずサブCPU72が動作を停止した場合でも、その後の短時間のうちに電源復旧して電源リセット時のRAM76の情報が正常であれば(すなわち、図7のステップS54でYES)、停電信号で中断した処理が再開される。すなわち、サブCPU72が動作を停止した後で、かつ、RAM76に印可される電圧がRAM76の正常動作電圧以下となる前に電源復旧した場合には、電源リセット時の処理によって停電信号で中断した処理が再開されることとなる。
【0042】
(4)表示制御基板
次に、表示制御基板78の表示CPU80で行われる処理について説明する。表示CPU80は、サブCPU72と同様に、電源リセットされると、まず、待機処理や復電処理等の非定常処理を行い、この非定常処理が終了すると定常処理に移行する。また、表示CPU80は、定常処理中にCTCによる割込み処理を行わず、さらに、停電信号がONした時の処理(電源断時の処理)も停電信号による割り込み処理も行われない。したがって、以下の説明では、表示CPU80の電源リセット時の処理についてのみ説明する。
なお、表示制御基板78に入力される停電信号は、サブCPU72への入力経路とは別に分岐して、図柄表示器23(液晶表示器)のバックライト駆動源のON/OFF回路に直接入力され、バックライト駆動源をOFFにする。これによって、停電時の負荷の低減対策を行っている(表示制御基板78は、後述するようにコマンド受信、表示制御データの出力、DMA転送等の複雑な処理を高速動作処理するため、停電信号によるバックライト駆動源のOFFを直接的に行っている。)。
【0043】
(4−1)表示CPU80の電源リセット時の処理
図10には表示CPU80の電源リセット時の処理のフローチャートが示されている。図10に示すように、表示CPU80は電源リセットされると、まず、初期化処理を行い(S71)、待機時間カウンタに第5設定値を設定して待機時間カウンタのカウントダウンを開始する(S72)。本実施例において、ステップS72の第5設定値は200msとされ、サブCPU72の1回目の待機時間と同一となっている。
待機時間カウンタのカウントダウンを開始すると、まず、表示CPU80のRAM84が正常か否かを判定する(S73)。RAM84が正常の場合〔ステップS73でYES〕は復帰処理フラグをONし(S74)、RAM84が正常でない場合〔ステップS73でNO〕は復帰処理フラグをOFFする(S75)。
【0044】
RAM84の異常判定が終了すると、待機時間カウンタの値が0となったか否かを判定する(S76)。待機時間カウンタの値が0となる場合〔ステップS76でYES〕はステップS77に進み、待機時間カウンタの値が0でない場合〔ステップS76でNO〕は待機時間カウンタの値が0となるまで待機する。
待機処理が終了すると、停電信号がONになっているか否かを判定する(S77)。停電信号がONの場合〔ステップS77でYES〕は停電信号がOFFとなるまで待機し、停電信号がONでない場合〔ステップS77でNO〕はステップS78に進む。したがって、表示CPU80は、サブCPU72と異なり待機時間カウンタの2回目のカウントダウンを行わず、サブCPU72より早いタイミングで通常処理に移行することとなる。
【0045】
停電信号がOFFとなると、復帰処理フラグがOFFとなっているか否かを判定する(S78)。復帰処理フラグがOFFの場合〔ステップS78でYES〕はステップS81に進み、復帰処理フラグがONの場合〔ステップS78でNO〕は、さらに、サブCPU72からのクリア信号がONとなっているか否かを判定する(S79)。クリア信号がOFFの場合〔ステップS79でNO〕はそのままステップS81に進み、クリア信号がONの場合〔ステップS79でYES〕は復帰処理フラグをOFFとして(S80)、ステップS81に進む。
ステップS81では、復帰処理フラグがOFFか否かを判定する(S81)。復帰処理フラグがOFFの場合〔ステップS81でYES〕はRAM84をクリアし(S82)、復帰処理フラグがONの場合〔ステップS81でNO〕はRAM84をクリアすることなくステップS84の定常処理へ移行する。
したがって、表示CPU80は、電源リセット時においてRAM84の情報が正常で、かつ、サブCPU72からのクリア信号を受信していないとき(すなわち、サブCPU72のRAM76が正常のとき)に限り、表示CPU80は停電により中断された処理を正常と判断したRAM84の情報を使って再開することとなる。したがって、図柄表示器23には停電によって中断された画像が再び表示されることとなる。
【0046】
ステップS84の定常処理について図11を参照して説明する。図11にはステップS84の定常処理のフローチャートが示されている。図11に示すように、表示CPU80は、まず、VDP86がDMA転送中か否かを判定する(S85)。具体的には、VDP86から出力されるVブランク信号に基づいて設定されるDMA転送中フラグから判定する。VDP86がDMA転送中の場合、すなわち、DMA転送中フラグがONの場合〔ステップS85でYES〕はDMA転送が終了するまで待機し、DMA転送が終了している場合、すなわち、DMA転送中フラグがOFFの場合〔ステップS85でNO〕はステップS86に進む。すなわち、VDP86は、所定の周期毎(本実施例では16ms毎)にDMA転送を行う。VDP86がDMA転送を行っている間は、VDP86へのアクセス等が禁止されるため、表示CPU80はVDP86のDMA転送が終了するまで待機する。
ステップS86では、一旦、DMA転送中フラグをONする。次いで、表示CPU80は、ウォッチドッグクリア信号をONとする(S87)。ウォッチドッグクリア信号は、表示制御基板70に設けられたウォッチドッグタイマ(図2においては図示省略)をクリアするための信号である。
次いで、表示CPU80はメイン処理を行う(S88)。メイン処理において表示CPU80は、サブ制御基板70から送信されたコマンドを割込み処理(図示しない)にて受信したコマンドに基づいてVDP86に表示制御データを出力する処理等を行う。
メイン処理が終わると、RAM84のチェックサム値を算出し(S89)、次いで、ウォッチドッグクリア信号をOFFとする(S90)。ウォッチドッグクリア信号をOFFすると、ステップS85に戻って次の周期のDMA転送が終了するまで待機する。
【0047】
したがって、表示CPU80の定常処理は所定周期(本実施例では16ms)で繰り返し行われ、VDP86によるDMA転送の残りの期間でステップS86からS90までの処理を行う。
また、表示CPU80が定常処理を1回行うと、ステップS87でONされたウォッチドッグクリア信号がステップS90でOFFされるため、表示CPU80からウォッチドッグクリア信号(1パルス)が出力される。ウォッチドッグクリア信号(1パルス)が出力されると、ウォッチドッグタイマがリセットされる。このため、表示CPU80が正常に定常処理を行っている限りウォッチドッグクリア信号が途切れることなく出力され、表示CPU80がウォッチドッグタイマによってリセットされることはない。
なお、表示CPU80から出力されるウォッチドッグクリア信号は、表示制御基板78に別途設けられた作動中信号出力回路(本実施例では、フリップ・フロップにより構成)に入力する。作動中信号出力回路は、入力するウォッチドッグクリア信号をカウントし、ウォッチドッグクリア信号が入力する毎に出力する信号(すなわち作動中信号)をON−OFFする。したがって、表示制御基板78からサブ制御基板70に出力される作動中信号の出力は、表示CPU80で定常処理が開始されると開始される。また、出力される作動中信号は、表示CPU80の定常処理の周期に合わせてON−OFFされる(すなわち、定常処理が2周期行われる毎に作動中信号が1パルス出力される)。
このように、本実施例では、ウォッチドッグタイマをリセットするためのクリア信号をもとに作動中信号を作成することによって複雑なプログラム(作動中信号の作成のためのプログラム)を必要とせず、高速動作処理を行う表示CPU80の負担が増加することが防止される。また、このクリア信号を契機に作動中信号のON−OFFを切替えるようにしたので、作動中信号の周期を略一定とすることができる。このため、表示CPU80が異常なく制御を行っていれば、サブCPU72による作動中信号のサンプリング結果の判定も毎回同一の結果を得ることができる。したがって、例えば、表示CPU80のシステムクロックが異常でプログラム周期に異常が発生した場合には作動中信号が正しい周期で出力されなくなり、サブCPU72はこのような異常を検出することができる。
【0048】
上述したことから明らかなように本実施例のパチンコ機では、各制御基板52,62,70,78(すなわち、CPU56,64,72,80)が電源リセットされてから通常処理に移行するタイミングは、各制御基板52,62,70,78の待機時間カウンタに設定される設定値によって決定されている。各制御基板52,62,70,78の通常処理移行タイミングの関係について、図12に示すタイミングチャートを参照して説明する。図12には電源投入時において外部電源から遊技機に供給される交流電源の波形と、電源電圧(+34V)の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板52,62,70,78が通常処理を開始するタイミングを示すタイミングチャートである。なお、各制御基板52,62,70,78の電源リセットされるタイミングは各制御基板52,62,70,78に設けられたリセットICのバラツキ等によって誤差(0〜180ms程度)が生じる。しかしながら、図12では説明の簡略化のため各制御基板52,62,70,78が同時に電源リセットされるものとする。
【0049】
図12に示すように、パチンコ機への電源スイッチがONされると、外部電源ACからパチンコ機への電力供給が開始される(図12の▲1▼)。外部電源ACからの電力供給が開始されると、パチンコ機の電源電圧DCも徐々に上昇する。そして、電源電圧DCが各制御基板52,62,70,78のリセット電圧となると、各制御基板52,62,70,78は電源リセットされ、電源リセット時の処理(まずは、待機処理)を開始する(図12の▲2▼)。
電源電圧DCは、各制御基板52,62,70,78が電源リセットされた後も上昇を続ける。この際、電源電圧DCは、外部電源AC等の影響を受け、変動しながら上昇する。そして、電源電圧DCが停電検出回路54の設定電圧(本実施例では15V)を超えると、停電検出回路54から出力される停電信号はOFF(HIGHレベル)となる(図12の▲3▼)。なお、停電検出回路54から出力される停電信号は、電源電圧DCの変動に伴ってON―OFFされる。
そして、各制御基板52,62,70,78が待機処理を終了するときには電源電圧DCも安定した状態となり、各制御基板52,62,70,78は電源電圧DCが安定した状態で通常処理に移行する。すなわち、表示制御基板78は第5設定値で規定される時間T1(200ms)だけ待機してから通常処理に移行し、サブ制御基板70は第3設定値と第4設定値で規定される時間T2(400ms)だけ待機してから通常処理に移行し、払出制御基板52は第2設定値で規定される時間T3(200ms)だけ待機してから通常処理に移行する。一方、メイン制御基板62は、待機時間カウンタのカウント中に停電信号がONとされると待機時間カウンタが初期化(リセット)されるため、停電信号がOFFで維持されるようになってから第1設定値で規定される時間T4(1200ms)だけ待機してから通常処理に移行する。
上述の説明から明らかなように、メイン制御基板62が通常処理に移行するタイミングは、その他の制御基板52,70,78が通常処理に移行するタイミングより遅くなるように構成されている。また、サブ制御基板70が通常処理に移行するタイミングは、サブ制御基板70の下位制御装置である表示制御基板78が通常処理に移行するタイミングより遅くなるように構成されている。したがって、電源立上げ時に電源電圧DCが不安定となっても、上位制御装置の方が下位制御装置より遅く通常処理に移行することとなる。このため、上位制御装置から下位制御装置にコマンドを送信するときは、下位制御装置は確実に通常処理に移行していることとなる。
【0050】
また、本実施例のパチンコ機では、サブ制御基板70と表示制御基板78にはバックアップ機能が設けられないが、所定条件下で停電等によって中断された処理を再開する。すなわち、サブ制御基板70は、電源投入時又は電源復旧時においてRAM76の情報が正常であるときは、その情報を用いて中断された処理を再開する。表示制御基板78も、電源投入時又は電源復旧時においてRAM84の情報が正常で、かつ、サブ制御基板70が中断された処理を再開するときは、その情報を用いて中断された処理を再開する。これによって、停電等によって中断された画像(例えば、図柄変動)の続きが図柄表示器23に表示されることとなる。
ここで、表示制御基板78は、サブ制御基板70が中断された処理を再開するか否かによってその後の処理が異なるため、サブ制御基板70が中断された処理を再開するか否かを知る必要がある。このため、サブ制御基板70は、RAM76に保存した情報が異常な場合(中断された処理を再開しない場合)は、表示制御基板78にクリア信号(1ビットの状態信号)を出力する。また、サブ制御基板70から出力されるクリア信号は、表示制御基板78が定常処理を開始した後はOFFする必要がある。このため、表示制御基板78は、定常処理に移行するとサブ制御基板70に作動中信号を出力するようになっている。以下、サブ制御基板70から出力されるクリア信号と表示制御基板78から出力される作動中信号の出力タイミングの関係について説明する。
【0051】
図13は、サブ制御基板70から出力されるクリア信号と、表示制御基板78から出力される作動中信号の出力タイミングを示すタイミングチャートである。なお、図13では、サブ制御基板70の電源リセット時(図13の▲1▼)から表示制御基板78の電源リセット時(図13の▲2▼)までの時間をt4で表し、リセットICのバラツキ等によって表示制御基板78の電源リセット時がサブ制御基板70の電源リセット時より遅れる場合を示している。
既に説明したようにサブ制御基板70は、電源リセットされると直ちにRAM76の異常判定を行い、クリア信号をON又はOFFとする。このため、図13に示すように、サブ制御基板70から出力されるクリア信号は、電源リセットされたタイミングと略同時にON又はOFFされる(▲1▼のタイミング)。すなわち、RAM76が正常なときはクリア信号をOFFし、RAM76が異常なときはクリア信号をONする。クリア信号をON又はOFFすると、サブ制御基板70は待機時間カウンタを用いて待機処理を2回行う。したがって、サブ制御基板70が通常処理に移行するタイミングは、電源リセットされてから時間t1,t2が経過した▲4▼のタイミングとなる。
【0052】
一方、表示制御基板78はサブ制御基板70が電源リセットされてから時間t4だけ経過したときに電源リセットされ(▲2▼のタイミング)、次いで、時間t3だけ待機して通常処理を開始する(▲3▼のタイミング)。
ここで、時間t4はリセットICのバラツキ等によって生じる誤差であり、本実施例では0〜180msを想定している。したがって、表示制御基板78の電源リセットが最も遅れたときでも(t4=180ms)、表示制御基板78が通常処理を開始するタイミングは、サブ制御基板70が電源リセットされてから380msとなる。このため、表示制御基板78は、サブ制御基板70が通常処理に移行するタイミングより早いタイミングで通常処理に移行することとなる。
【0053】
表示制御基板78は、通常処理に移行すると、まず、サブ制御基板70からのクリア信号の状態を確認し(図10のステップS79)、RAM84の情報をクリアするか否かを決定する。サブ制御基板70は、電源リセット後直ちにクリア信号をON又はOFFするため、表示制御基板78がクリア信号の状態を確認するタイミング(▲3▼のタイミング)より前にサブ制御基板70によるクリア信号をON又はOFFする処理は行われることとなる。
また、表示制御基板78が通常処理に移行して定常処理を繰り返し行うと、1サイクル毎にウォッチドッグクリア信号(1パルス)を出力する。ウォッチドッグクリア信号が出力されると、このウォッチドッグクリア信号に併せて作動中信号がサブ制御基板70に出力される。すなわち、ウォッチドッグクリア信号が2パルス出力される間に、作動中信号は1パルスだけ出力される。
サブ制御基板70は、通常処理に移行すると、表示制御基板78から出力される作動中信号を所定の時間間隔(2ms)でサンプリングし、作動中信号が1パルス分だけ入力したか否かを確認する。そして、作動中信号を1パルス分だけ入力したことを確認すると、クリア信号をONからOFFに切替える。
【0054】
上述の説明から明らかなように本実施例のパチンコ機では、バックアップ機能が設けられていないサブ制御基板70と表示制御基板78においても、電源投入時又は電源復旧時にRAM76,84の異常判定を行い、所定条件下で電源遮断により中断された処理を再開する。すなわち、停電検出回路54から停電信号が出力され各制御基板70,78の動作が停止しても、その動作停止時から短時間で電源復旧した場合(いわゆる、瞬停の場合)は、RAM76,84には正常動作可能電圧が供給されている可能性がある。したがって、電源投入又は電源復旧時に、各制御基板70,78はRAM76,84の異常判定を行い、RAM76,84が正常なときは、停電等によって中断された処理を再開するようになっている。このため、パチンコ機への電源遮断が瞬停等の場合には、瞬停時に表示されていた画像(図柄変動等の遊技演出)を最後まで図柄表示器23に表示することができる。
【0055】
以上、本発明の好適ないくつかの実施例について詳細に説明したが、本発明は上述した例に限られることなく、当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。例えば、下記に示す形態で実施することもできる。
【0056】
(1)上述した実施例では、表示制御基板のRAMが異常で電源断時の処理を再開できない場合でも、サブ制御基板のRAMが正常なときは、サブ制御基板のみが電源断時の処理を再開するようになっていた。しかしながら、本発明はこのような形態に限られず、表示制御基板が電源断時の処理を再開しない場合は、サブ制御基板は再開した電源断時の処理を中止するようプログラムすることもできる。例えば、表示制御基板のRAMの情報がクリアされた場合とクリアされない場合で、表示制御基板からサブ制御基板に出力される作動中信号の出力態様(例えば、周期,ONされる時間とOFFされる時間の比等)を変え、これによってサブ制御基板に表示制御基板のRAMの情報がクリアされたか否かを伝達するようにしてもよい。そして、表示制御基板のRAMの情報がクリアされている場合は、サブ制御基板はRAMの情報をクリアし、初期状態から処理を開始するように構成することができる。
あるいは、表示制御基板が電源断時の処理を再開できない場合は、サブ制御基板は表示制御基板に復帰コマンドを送信し、その復帰コマンドに基づいて表示制御基板は電源断時に図柄表示器に表示していた画像の続きを表示するようにしてもよい。例えば、サブ制御基板のRAMに、表示制御基板に送信したコマンドを記憶する記憶領域と、コマンド受信時からの経過時間を計測し、かつ、この計測した時間を記憶する記憶領域を設け、これら記憶領域に格納されている情報を復帰コマンドとして表示制御基板に再送信するように構成することができる。
【0057】
(2)上述した実施例では、ウォッチドッグクリア信号を利用して作動中信号を生成していた。しかしながら、作動中信号の生成方法はこのような方法に限られず、例えば、表示制御基板の表示CPUによって直接作動中信号をON−OFFするようにしてもよい。すなわち、表示CPUが表示CPUの出力端子の出力レベルを処理サイクルに合わせてON−OFFすることで、作動中信号を出力するようにしてもよい。
【0058】
(3)なお、本発明は、上述したパチンコ機以外の種々の遊技機(例えば、アレンジボール,雀球,スロットマシン等)でバックアップ機能を有さない制御装置に対して適用することも可能である。
【0059】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】本実施例に係るパチンコ機の正面図
【図2】図1に示すパチンコ機の制御系の構成を示すブロック図
【図3】メイン制御基板の電源リセット時の処理を示すフローチャート
【図4】メイン制御基板のタイマ割込み処理を示すフローチャート
【図5】払出制御基板の電源リセット時の処理を示すフローチャート
【図6】払出制御基板のタイマ割込み処理を示すフローチャート
【図7】サブ制御基板の電源リセット時の処理を示すフローチャート
【図8】サブ制御基板のタイマ割込み処理を示すフローチャート
【図9】サブ制御基板の停電信号割込み処理を示すフローチャート
【図10】表示制御基板の電源リセット時の処理を示すフローチャート
【図11】表示制御基板の定常処理を示すフローチャート
【図12】電源投入時において遊技機に供給される交流電源の波形と、+34V電源電圧の電圧波形と、停電検出回路から出力される停電信号の波形と、各制御基板の通常処理開始タイミングを示すタイミングチャート
【図13】サブ制御基板から出力されるクリア信号と、表示制御基板から出力される作動中信号の出力タイミングを示すタイミングチャート
【符号の説明】
14・・遊技盤
15・・図柄表示装置
23・・図柄表示器
25・・始動入賞口
26・・大入賞口
50・・電源基板
52・・払出制御基板
54・・停電検出回路
62・・メイン制御基板
70・・サブ制御基板
78・・表示制御基板
Claims (1)
- 上位制御装置と、その上位制御装置によって制御される下位制御装置とを有し、各制御装置には、遊技情報を記憶する記憶手段が設けられる一方で、電源断時に記憶手段の遊技情報を保持するバックアップ機能が設けられていない遊技機であって、
上位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がないかを判定する異常判定手段を有し、該異常判定手段によって異常がないと判定されたときはその遊技情報を用いて電源断前の処理を再開する一方で、異常があると判定されたときはその遊技情報をクリアして初期状態から処理を開始すると共に下位制御装置にクリア信号を出力し、下位制御装置は、電源投入または電源復旧時において当該制御装置の記憶手段に記憶されている遊技情報に異常がなく、かつ、上位制御装置からのクリア信号を受信していないときは、記憶手段に記憶されている遊技情報を用いて電源断前の処理を再開することを特徴とする遊技機。
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