JP2009201839A

JP2009201839A - 遊技台

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Publication number: JP2009201839A
Application number: JP2008048920A
Authority: JP
Inventors: Makoto Hara; 誠原
Original assignee: Daito Giken KK
Current assignee: Daito Giken KK
Priority date: 2008-02-29
Filing date: 2008-02-29
Publication date: 2009-09-10

Abstract

【課題】ＣＰＵの暴走などの異常を従来よりも正確に検知する。
【解決手段】ＣＰＵ異常監視手段と、前記計時手段が行う計時中の計時値をクリアするためのクリア信号を出力するクリア信号出力処理を少なくとも含む複数の処理の制御を行う遊技制御手段と、を備える。そして、前記遊技制御手段が制御するクリア信号出力処理は、第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含み、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアする。
【選択図】図６

Description

本発明は、スロットマシンやパチンコ機などに代表される遊技台に関する。

従来の遊技台（例えば、パチンコ機）は、発射装置によって球を遊技領域に向けて発射し、遊技領域に設けられた所定の入賞口に球を入球させることで、遊技者が所定の利益を獲得できるように構成されている。そして、このような遊技台の一つとして、制御プログラムが暴走した場合に自動的にＣＰＵをリセット状態に戻すためのＷＤＴ（ウォッチドッグタイマ）を備えた遊技台が提供されている（例えば、特許文献１参照）。
特開２００６−１０２５３０号公報

しかしながら、上記特許文献１に記載の遊技台では、制御プログラムが暴走した際に、制御プログラム上の所定の処理において出力されるＷＤＴクリア出力処理を含む無限ループが発生してしまった場合にＷＤＴの暴走監視が機能しなくなってしまうという問題があった。

本発明は、このような問題点を解決するためになされたものであって、ＣＰＵの暴走などの異常を従来よりも正確に検知し、遊技制御を安定的に行うことができる遊技台を提供することを目的とする。

（１）本発明は、計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段と、前記計時手段が行う計時中の計時値をクリアするためのクリア信号を出力するクリア信号出力処理を少なくとも含む複数の処理の制御を行う遊技制御手段と、を備えた遊技台において、前記遊技制御手段が制御するクリア信号出力処理は、第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含み、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とする、遊技台である。

（２）本発明はまた、前記遊技制御手段は、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の一方を、メインループ処理内で行い、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の他方を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理内で行うことを特徴とする、（１）に記載の遊技台である。

（３）本発明はまた、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間よりも短い時間に設定することを特徴とする、（１）または（２）に記載の遊技台である。

（４）本発明はまた、前記遊技制御手段が制御するクリア信号出力処理は、前記第１のタイミングおよび前記第２のタイミングとは異なる第３のタイミングで前記クリア信号を出力する第３のクリア信号出力処理をさらに含み、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第２のクリア信号出力処理によるクリア信号に基づいて次回の計時値をクリアした場合に、次々回の計時値は、前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第３のクリア信号出力処理によるクリア信号に基づいて次々回の計時値をクリアした場合に、前記次々回の計時値の次回の計時値は、前記第３のクリア信号出力処理によるクリア信号に基づいてクリアしないことを特徴とする、（１）〜（３）のいずれかに記載の遊技台である。

（５）本発明はまた、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、前記次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアし、前記次々回の計時値は、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第３のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とする、（４）に記載の遊技台である。

（６）本発明はまた、前記遊技制御手段は、前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のうちの２つのクリア信号出力処理を、メインループ処理内で行い、前記２つのクリア信号出力処理を除く１つのクリア信号出力処理を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理内で行うことを特徴とする、（３）〜（５）のいずれかに記載の遊技台である。

（７）本発明はまた、前記遊技制御手段は、前記メインループ処理内で行う２つのクリア信号出力処理の一方を、前記メインループ処理の開始時に行い、前記メインループ処理内で行う２つのクリア信号出力処理の他方を、前記メインループ処理の終了時に行うことを特徴とする、（６）に記載の遊技台である。

（８）本発明はまた、前記遊技制御手段は、前記メインループ処理前の初期設定処理において、前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のいずれかのクリア信号出力処理によって前記クリア信号を出力するとともに、前記初期設定処理内で最後にクリア信号を出力させるクリア信号出力処理を、前記メインループ処理の開始時に行うクリア信号出力処理と異ならせることを特徴とする、（６）または（７）に記載の遊技台である。

（９）本発明はまた、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間よりも短い時間に設定することを特徴とする、（３）〜（８）のいずれかに記載の遊技台である。

（１０）本発明はまた、電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段をさらに備え、前記遊技制御手段は、前記電圧値判定手段が電源の電圧値が所定の電圧値以上であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力することを特徴とする、（１）〜（９）のいずれかに記載の遊技台である。

（１１）本発明はまた、電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段をさらに備え、前記遊技制御手段は、前記電圧値判定手段が電源の電圧値が所定の電圧値未満であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力することを特徴とする、（１）〜（１０）のいずれかに記載の遊技台である。

（１２）本発明はまた、計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段と、前記計時手段が行う計時中の計時値をクリアするためのクリア信号を出力するクリア信号出力手段と、を備えた遊技台において、前記クリア信号出力手段は、第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含む複数種類のクリア信号出力処理で前記クリア信号を出力し、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とする、遊技台である。

（１３）本発明はまた、計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段を備えた遊技台において、前記ＣＰＵ異常監視手段は、第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＲＳフリップフロップ回路をさらに有し、前記ＣＰＵの第１の出力を前記第１のＡＮＤ回路の第１の入力に接続し、前記ＣＰＵの第２の出力を前記第２のＡＮＤ回路の第１の入力に接続し、前記第１のＡＮＤ回路の出力を前記ＲＳフリップフロップ回路のＲ入力および前記計時手段の入力に接続し、前記第２のＡＮＤ回路の出力を前記ＲＳフリップフロップ回路のＳ入力および前記計時手段の入力に接続し、前記ＲＳフリップフロップ回路のＱ出力を前記第１のＡＮＤ回路の第２の入力に接続し、前記ＲＳフリップフロップ回路のＱ反転出力を前記第２のＡＮＤ回路の第２の入力に接続し、前記計時手段が計時中の計時値を前記第１のＡＮＤ回路の出力に基づいてクリアした場合に、次回の計時値は、前記第１のＡＮＤ回路の出力に基づいてクリアせずに前記第２のＡＮＤ回路の出力に基づいてクリアすることを特徴とする、遊技台である。

（１４）本発明はまた、所定の遊技領域に球を発射する発射装置と、前記発射装置から発射された球を入球可能に構成された入賞口と、前記入賞口に入球した球を検知する検知手段と、前記検知手段が球を検知した場合に球を払出す払出手段と、をさらに備えたことを特徴とする、（１）〜（１３）のいずれかに記載の遊技台である。

（１５）本発明はまた、複数種類の図柄が施された複数のリールと、前記複数のリールの回転を開始させるスタートスイッチと、前記複数のリールの各々に対応して設けられ、前記リールの回転を個別に停止させるストップスイッチと、予め定められた複数種類の入賞役の内部当選の当否を抽選により判定する抽選手段と、停止時の前記複数のリールにより表示された図柄の組合せが前記抽選手段により内部当選した入賞役の図柄組合せであるか否かにより前記入賞役への入賞を判定する判定手段と、をさらに備えたことを特徴とする、（１）〜（１３）のいずれかに記載の遊技台である。

本発明に係る遊技台によれば、ＣＰＵの暴走などの異常を従来よりも正確に検知し、遊技制御を安定的に行うことができる。

以下、図面を用いて、本発明の実施例１に係るパチンコ機（遊技台）について詳細に説明する。

＜全体構成＞
まず、図１を用いて、パチンコ機１００の全体構成について説明する。なお、同図はパチンコ機１００を正面側（遊技者側）から見た外観斜視図である。

パチンコ機１００は、ガラス製または樹脂製の透明板部材１５２および透明部材保持枠（ガラス枠）１５４からなる扉部材１５６の奥側に視認可能に配設した後述する遊技盤(盤面)１０２を備えている。

また、発射杆１３８および発射槌１４０の下方には、発射杆１３８を制御して遊技領域１０４に向けて球の発射強度の操作を行うための操作ハンドル１４８を配設していると共に、貯留皿１４４の下方には、貯留皿１４４に貯留できない溢れ球を貯留するための下皿１５０を設けている。

図２は、遊技盤１０２を正面から見た略示正面図である。遊技盤１０２には、外レール１０６と内レール１０８とを配設し、遊技球（以下、単に「球」と称する場合がある。）が転動可能な遊技領域１０４を区画形成している。

遊技領域１０４の略中央には、演出装置２００を配設している。この演出装置２００には、略中央に横長の装飾図柄表示装置１１０を配設し、その周囲に、普通図柄表示装置１１２と、特別図柄表示装置１１４と、普通図柄保留ランプ１１６と、特別図柄保留ランプ１１８と、高確中ランプ１２０を配設している。なお、以下、普通図柄を「普図」、特別図柄を「特図」と称する場合がある。

演出装置２００は、可動部を動作して演出を行うものであり、詳細については後述する。装飾図柄表示装置１１０は、装飾図柄ならびに演出に用いる様々な画像を表示するための表示装置であり、本実施例では液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）によって構成する。この装飾図柄表示装置１１０は、左図柄表示領域１１０ａ、中図柄表示領域１１０ｂ、右図柄表示領域１１０ｃおよび演出表示領域１１０ｄの４つの表示領域に分割し、左図柄表示領域１１０ａ、中図柄表示領域１１０ｂおよび左図柄表示領域１１０ｃはそれぞれ異なった装飾図柄を表示し、演出表示領域１１０ｄは演出に用いる画像を表示する。さらに、各表示領域１１０ａ、１１０ｂ、１１０ｃ、１１０ｄの位置や大きさは、装飾図柄表示装置１１０の表示画面内で自由に変更することを可能としている。なお、装飾図柄表示装置１１０は、液晶表示装置に代えて、ドットマトリクス表示装置、７セグメント表示装置、ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）表示装置、ドラム式表示装置、リーフ式表示装置等他の表示デバイスを採用してもよい。

普図表示装置１１２は、普図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。特図表示装置１１４は、特図の表示を行うための表示装置であり、本実施例では７セグメントＬＥＤによって構成する。

普図保留ランプ１１６は、保留している普図変動遊技の数を示すためのランプであり、本実施例では、普図変動遊技を２つまで保留することを可能としている。特図保留ランプ１１８は、保留している特図変動遊技の数を示すためのランプであり、本実施例では、特図変動遊技を４つまで保留することを可能としている。高確中ランプ１２０は、遊技状態が高確率状態（後述する大当り遊技の当選確率を通常の確率よりも高く設定した遊技状態）であること、または高確率状態になることを示すためのランプであり、遊技状態を低確率状態（後述する大当り遊技の当選確率を通常の確率に設定した遊技状態）から高確率状態にする場合に点灯し、高確率状態から低確率状態にする場合に消灯する。なお、本実施例では、後述するミッションタイムに移行する場合にも高確中ランプ１２０を点灯し、ミッションタイムを終了した場合に高確中ランプ１２０を消灯するように構成している。

また、この演出装置２００の周囲には、一般入賞口１２２と、普図始動口１２４と、第１特図始動口１２６と、第２特図始動口１２８と、可変入賞口１３０を配設している。一般入賞口１２２は、本実施例では遊技盤１０２に複数配設しており、この一般入賞口１２２への入球を所定の球検出センサ（図示省略）が検出した場合（一般入賞口１２２に入賞した場合）、後述する払出装置５５２を駆動し、所定の個数（本実施例では１０個）の球を賞球として貯留皿１４４に排出する。貯留皿１４４に排出した球は遊技者が自由に取り出すことが可能であり、これらの構成により、入賞に基づいて賞球を遊技者に払い出すようにしている。なお、一般入賞口１２２に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。本実施例では、入賞の対価として遊技者に払い出す球を「賞球」、遊技者に貸し出す球を「貸球」と区別して呼ぶ場合があり、「賞球」と「貸球」を総称して「球（遊技球）」と呼ぶ。

普図始動口１１２４は、ゲートやスルーチャッカーと呼ばれる、遊技領域の所定の領域を球が通過したか否かを判定するための装置で構成しており、本実施例では遊技盤１０２の左側に１つ配設している。普図始動口１２４を通過した球は一般入賞口１２２に入球した球と違って、遊技島側に排出することはない。球が普図始動口１２４を通過したことを所定の玉検出センサが検出した場合、パチンコ機１００は、普図表示装置１１２による普図変動遊技を開始する。

第１特図始動口１２６は、本実施例では遊技盤１０２の中央に１つだけ配設している。この第１特図始動口１２６への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では３個）の球を賞球として貯留皿１４４に排出するとともに、特図表示装置１１４による特図変動遊技を開始する。なお、第１特図始動口１２６に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。

第２特図始動口１２８は、電動チューリップ（電チュー）と呼ばれ、本実施例では第１特図始動口１２６の真下に１つだけ配設している。この第２特図始動口１２８は、左右に開閉自在な羽根を備え、羽根の閉鎖中は球の入球が不可能であり、普図変動遊技に当選し、普図表示装置１１２が当たり図柄を停止表示した場合に羽根が所定の時間間隔、所定の回数で開閉する。第２特図始動口１２８への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では５個）の球を賞球として後述する貯留皿１４４に排出するとともに、特図表示装置１１４による特図変動遊技を開始する。なお、第２特図始動口１２８に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。

可変入賞口１３０は、大入賞口またはアタッカーと呼ばれ、本実施例では遊技盤１０２の中央部下方に１つだけ配設している。この可変入賞口１３０は、開閉自在な扉部材を備え、扉部材の閉鎖中は球の入球が不可能であり、特図変動遊技に当選し、特図表示装置１１４が大当たり図柄を停止表示した場合に扉部材が所定の時間間隔（例えば、開放時間２９秒、閉鎖時間１．５秒）、所定の回数（例えば１５回）で開閉する。可変入賞口１３０への入球を所定の球検出センサが検出した場合、後述する払出装置５５２を駆動し、所定の個数（本実施例では１５球）の球を賞球として貯留皿１４４に排出する。なお、可変入賞口１３０に入球した球は、パチンコ機１００の裏側に誘導した後、遊技島側に排出する。

さらに、これらの入賞口や始動口の近傍には、風車と呼ばれる円盤状の打球方向変換部材１３２や、遊技釘１３４を複数個、配設していると共に、内レール１０８の最下部には、いずれの入賞口や始動口にも入賞しなかった球をパチンコ機１００の裏側に誘導した後、遊技島側に排出するためのアウト口１３６を設けている。

このパチンコ機１００は、遊技者が貯留皿１４４に貯留している球を発射レール１４２の発射位置に供給し、遊技者の操作ハンドル１４８の操作量に応じた強度で発射モータ６０２を駆動し、発射杆１３８および発射槌１４０によって外レール１０６、内レール１０８を通過させて遊技領域１０４に打ち出す。そして、遊技領域１０４の上部に到達した球は、打球方向変換部材１３２や遊技釘１３４等によって進行方向を変えながら下方に落下し、入賞口（一般入賞口１２２、可変入賞口１３０）や始動口（第１特図始動口１２６、第２特図始動口１２８）に入賞するか、いずれの入賞口や始動口にも入賞することなく、または普図始動口１２４を通過するのみでアウト口１３６に到達する。

＜演出装置＞
次に、パチンコ機１００の演出装置２００について説明する。この演出装置２００の前面側には、ワープ装置２３０およびステージを配設し、演出装置２００の背面側には、装飾図柄表示装置１１０および遮蔽手段２５０を配設している。すなわち、演出装置２００において、装飾図柄表示装置１１０および遮蔽手段２５０は、ワープ装置２３０およびステージの後方に位置することとなる。

ワープ装置２３０は、演出装置２００の左上方に設けた入球口２３２に入った遊技球を演出装置２００の前面下方の前面ステージ２３４に排出し、さらに、前面ステージ２３４に排出した遊技球が前面ステージ２３４の中央部後方に設けた第２の入球口２３６に入った場合は、遊技球を、第１特図始動口１２６の上方である演出装置２００の下部中央に設けた排出口２３８から第１特図始動口１２６に向けて排出するものである。この排出口２３８から排出した遊技球は特図始動口１２６に入球しやすくなっている。

遮蔽手段２５０は、格子状の左扉２５０ａおよび右扉２５０ｂからなり、装飾図柄表示装置１１０および前面ステージ２３４の間に配設する。左扉２５０ａおよび右扉２５０ｂの上部には、図示しない２つのプーリに巻き回したベルトをそれぞれ固定している。すなわち、左扉２５０ａおよび右扉２５０ｂは、モータによりプーリを介して駆動するベルトの動作に伴って左右にそれぞれ移動する。遮蔽手段２５０は、左右扉２５０ａ、２５０ｂを閉じた状態ではそれぞれの内側端部が重なり、遊技者が装飾図柄表示装置１１０を視認し難いように遮蔽する。左右扉２５０ａ、２５０ｂを開いた状態ではそれぞれの内側端部が装飾図柄表示装置１１０の表示画面の外側端部と若干重なるが、遊技者は装飾図柄表示装置１１０の表示の全てを視認可能である。また、左右扉２５０ａ、２５０ｂは、それぞれ任意の位置で停止可能であり、例えば、表示した装飾図柄がどの装飾図柄であるかを遊技者が識別可能な程度に、装飾図柄の一部だけを遮蔽するようなことができる。なお、左右扉２５０ａ、２５０ｂは、格子の孔から後方の装飾図柄表示装置１１０の一部を視認可能にしてもよいし、格子の孔の障子部分を半透明のレンズ体で塞ぎ、後方の装飾図柄表示装置１１０による表示を漠然と遊技者に視認させるようにしてもよいし、格子の孔の障子部分を完全に塞ぎ（遮蔽し）、後方の装飾図柄表示装置１１０を全く視認不可にしてもよい。

＜図柄の種類＞
次に、図３（ａ）〜（ｃ）を用いて、パチンコ機１００の特図表示装置１１４、装飾図柄表示装置１１０、普図表示装置１１２が停止表示する特図および普図の種類について説明する。

同図（ａ）は特図の停止表示態様の一例を示したものである。本実施例の特図の停止表示態様には、大当たり図柄である「特図１」と、特別大当たり図柄である「特図２」と、外れ図柄である「特図３」の３種類がある。第１特図始動口１２６または第２特図始動口１２８に球が入賞したことを所定の球検出センサが検出したことを条件として特図変動遊技を開始した場合には、特図表示装置１１４は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「特図の変動表示」を行う。そして、特図の変動開始前に決定した変動時間が経過すると、特図変動遊技の当選を報知する場合には「特図１」または「特図２」を停止表示し、特図変動遊技の外れを報知する場合には「特図３」を停止表示する。なお、図中の白抜きの部分が消灯するセグメントの場所を示し、黒塗りの部分が点灯するセグメントの場所を示している。

同図（ｂ）は装飾図柄の一例を示したものである。本実施例の装飾図柄には、「装飾１」〜「装飾１０」の１０種類がある。第１特図始動口１２６または第２特図始動口１２８に球が入賞したことを所定の球検出センサが検出したことを条件にして、装飾図柄表示装置１１０の左図柄表示領域１１０ａ、中図柄表示領域１１０ｂ、右図柄表示領域１１０ｃの各図柄表示領域に、「装飾１」→「装飾２」→「装飾３」→・・・・「装飾９」→「装飾１０」→「装飾１」→・・・の順番で表示を切り替える「装飾図柄の変動表示」を行う。そして、後述する大当たり種別抽選用乱数値を用いた大当たり遊技の抽選の結果、大当たりを報知する場合には、図柄表示領域１１０ａ〜１１０ｃに大当たりに対応する図柄組合せ（本実施例では、同一の数字の装飾図柄の組合せ（例えば、「装飾２−装飾２−装飾２」））を停止表示し、特別大当たりを報知する場合には、特別大当たりに対応する図柄組合せ（本実施例では、同一の奇数番号数字の装飾図柄の組合せ（例えば、「装飾１−装飾１−装飾１」））を停止表示する。なお、大当たりに対応する図柄の組合せを停止表示した場合には、大当たり遊技または特別大当たり遊技を開始し、特別大当たりに対応する図柄の組合せを停止表示した場合には、特別大当たり遊技を開始する。また、外れを報知する場合には、図柄表示領域１１０ａ〜１１０ｃに大当たりに対応する図柄組合せ以外の図柄組合せを停止表示した後で、保留している装飾図柄の変動表示があれば、その変動表示を開始する。

同図（ｃ）は普図の停止表示態様の一例を示したものである。本実施例の普図の停止表示態様には、当たり図柄である「普図１」と、外れ図柄である「普図２」の２種類がある。普図始動口１２４を球が通過したことを所定の球検出センサが検出したことを条件として普図表示遊技を開始した場合には、普図表示装置１１２は、７個のセグメントの全点灯と、中央の１個のセグメントの点灯を繰り返す「普図の変動表示」を行う。そして、後述する普図抽選用乱数値を用いた普図変動遊技の抽選の結果、普図変動遊技の当選を報知する場合には「普図１」を停止表示し、普図変動遊技の外れを報知する場合には「普図２」を停止表示する。

＜制御部＞
次に、図４を用いて、このパチンコ機１００の制御部の回路構成について詳細に説明する。なお、同図は制御部の回路ブロック図を示したものである。

パチンコ機１００の制御部は、大別すると、遊技の中枢部分を制御する主制御部３００と、主制御部３００が送信するコマンド信号（以下、単に「コマンド」と呼ぶ）に応じて、主に演出の制御を行う副制御部４００と、主制御部３００が送信するコマンドに応じて、主に遊技球の払い出しに関する制御を行う払出制御部５５０と、遊技球の発射制御を行う発射制御部６００と、パチンコ機１００に供給される電源を制御する電源管理部６５０によって構成している。

＜主制御部＞
まず、パチンコ機１００の主制御部３００について説明する。

主制御部３００は、主制御部３００の全体を制御する基本回路３０２を備えており、この基本回路３０２には、ＣＰＵ３０４と、制御プログラムや各種データを記憶するためのＲＯＭ３０６と、一時的にデータを記憶するためのＲＡＭ３０８と、各種デバイスの入出力を制御するためのＩ／Ｏ３１０と、時間や回数等を計測するためのカウンタタイマ３１２と、後述するウォッチドッグタイマ回路（以下、単にＷＤＴ回路と称する場合がある）３１３を搭載している。なお、ＲＯＭ３０６やＲＡＭ３０８については他の記憶手段を用いてもよく、この点は後述する副制御部４００についても同様である。この基本回路３０２のＣＰＵ３０４は、水晶発信器３１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。

また、基本回路３０２には、水晶発信器３１４ａが出力するクロック信号を受信する度に０〜６５５３５の範囲で数値を変動させるハードウェア乱数カウンタとして使用しているカウンタ回路３１６と、各始動口、入賞口の入り口および可変入賞口の内部に設けた球検出センサを含む各種センサ３１８が出力する信号を受信し、増幅結果や基準電圧との比較結果（例えば、後述する入球検知信号）を基本回路３０２に出力するためのセンサ回路３２０と、特図表示装置１１４の表示制御を行うための表示回路３２２と、普図表示装置１１２の表示制御を行うための表示回路３２４と、各種状態表示部３２６（普図保留ランプ１１６、特図保留ランプ１１８、高確中ランプ１１８等）の表示制御を行うための表示回路３２８と、第２特図始動口１２８や可変入賞口１３０等を開閉駆動する各種ソレノイド３３０を制御するためのソレノイド回路３３２を接続している。

また、基本回路３０２には、情報出力回路３３４を接続しており、主制御部３００は、この情報出力回路３３４を介して、外部のホールコンピュータ（図示省略）等が備える情報入力回路６５２にパチンコ機１００の遊技情報（例えば、遊技状態）を出力する。

また、主制御部３００は、副制御部４００にコマンドを送信するための出力インタフェースと、払出制御部５５０にコマンドを送信するための出力インタフェースをそれぞれ備えており、この構成により、副制御部４００および払出制御部５５０との通信を可能としている。なお、主制御部３００と副制御部４００および払出制御部５５０との情報通信は一方向の通信であり、主制御部３００は副制御部４００および払出制御部５５０にコマンド等の信号を送信できるように構成しているが、副制御部４００および払出制御部５５０からは主制御部３００にコマンド等の信号を送信できないように構成している。

＜副制御部＞
次に、パチンコ機１００の副制御部４００について説明する。

副制御部４００は、主に主制御部３００が送信したコマンド等に基づいて副制御部４００の全体を制御する基本回路４０２を備えており、この基本回路４０２には、ＣＰＵ４０４と、制御プログラムや各種データを記憶するためのＲＯＭ４０６と、一時的にデータを記憶するためのＲＡＭ４０８と、各種デバイスの入出力を制御するためのＩ／Ｏ４１０と、時間や回数等を計測するためのカウンタタイマ４１２を搭載している。この基本回路４０２のＣＰＵ４０４は、水晶発信器４１４が出力する所定周期のクロック信号をシステムクロックとして入力して動作する。

また、基本回路４０２には、スピーカ４１６（およびアンプ）の制御を行うための音源ＩＣ４１８と、各種ランプ４２０の制御を行うための表示回路４２２と、演出装置２００の演出用可動体等を駆動する駆動装置であるソレノイドまたはモータ等が含まれる各種演出用駆動装置４２４の制御を行うための演出用駆動装置制御回路４２６と、装飾図柄表示装置（液晶表示装置）１１０および遮蔽手段２５０の制御を行うための副制御部５００と、チャンスボタン１４６の押下を検出して信号を出力するチャンスボタン検出回路３８０を接続している。

＜払出制御部、発射制御部、電源管理部＞
次に、パチンコ機１００の払出制御部５５０、発射制御部６００、電源管理部６５０について説明する。

払出制御部５５０は、主に主制御部３００が送信したコマンド等の信号に基づいて払出装置５５２を制御すると共に、払出センサ５５４が出力する制御信号に基づいて賞球または貸球の払い出しが完了したか否かを検出すると共に、インタフェース部５５６を介して、パチンコ機１００とは別体で設けられたカードユニット６５４との通信を行う。

発射制御部６００は、払出制御部５５０が出力する、発射許可または停止を指示する制御信号や、操作ハンドル１４８内に設けた発射強度出力回路が出力する、遊技者による発射ハンドル１４８の操作量に応じた発射強度を指示する制御信号に基づいて、発射杆１３８および発射槌１４０を駆動する発射モータ６０２の制御や、貯留皿１４４から発射レール１４２に球を供給する球送り装置６０４の制御を行う。

電源管理部６５０は、パチンコ機１００に外部から供給される交流電源を直流化し、所定の電圧に変換して主制御部３００、副制御部４００等の各制御部や払出装置５５２等の各装置に供給する。さらに、電源管理部６５０は、外部からの電源が断たれた後も所定の部品（例えば主制御部３００のＲＡＭ３０８等）に所定の期間（例えば１０日間）電源を供給するための蓄電回路（例えばコンデンサ）を備えている。

＜主制御部のＷＤＴ回路＞
次に、図５および図６（ａ）を用いて、上述の主制御部３００の基本回路３０２が備えるＷＤＴ回路３１３について詳細に説明する。なお、図５はＷＤＴ回路３１３の主要構成を示したブロック図であり、図６（ａ）はＷＤＴ回路３１３が備えるＷＤＴ制御回路３１３ａの主要構成を示したブロック図である。

図５に示すように、ＷＤＴ回路３１３は、内部バスを介してＣＰＵ３０４と通信可能に接続されたＷＤＴ制御回路３１３ａと、水晶発振器３１４ｂ（図４参照）から入力するクロック信号を分周可能なプリスケーラ３１３ｂと、このプリスケーラ３１３ｂから入力するクロック信号をさらに分周可能なカウントクロック選択回路３１３ｃと、このカウントクロック選択回路３１３ｃから入力するカウントクロック信号に基づいてカウント値を更新するカウンタ回路３１３ｄと、このカウンタ回路３１３ｄから入力する制御信号に基づいてＣＰＵ３０４にリセット信号を出力してＣＰＵ３０４をリセット可能な出力制御回路３１３ｅを備える。なお、この例では、出力制御回路３１３ｅから出力するリセット信号をＣＰＵ３０４のリセット入力に直接入力する構成例を示したが、出力制御回路３１３ｅから出力するリセット信号をリセットＩＣに入力し、このリセットＩＣからのリセット信号をＣＰＵ３０４のリセット入力に入力する構成としてもよい。また、リセットＩＣからのリセット信号を、ＣＰＵ３０４とＷＤＴ回路３１３の両方のリセット入力に入力する構成としてもよい。

図６に詳細に示すように、ＷＤＴ制御回路３１３ａは、ＣＰＵ３０４によって設定可能なコントロールレジスタとクリアレジスタを備える。コントロールレジスタは、ＷＤＴを使用しない設定、または、ＷＤＴを使用する場合のＷＤＴのタイムアウト時間の設定が可能なタイマ設定機能と、ＷＤＴを単純クリアモードでクリアするか、ＷＤＴを循環クリアモードでクリアするかの選択が可能なクリアモード設定機能の２つの機能を有している。また、クリアレジスタは、クリアモード設定を単純クリアモードに設定した場合にＷＤＴをクリアするために使用するクリアレジスタ０（図示省略）と、クリアモード設定を循環クリアモードに設定した場合にＷＤＴをクリアするために使用するクリアレジスタ１、２を有している。

コントロールレジスタのタイマ設定機能を用いてＣＰＵ３０４によってＷＤＴのタイムアウト時間を設定した場合には、設定したタイムアウト時間がカウントクロック選択回路３１３ｃに設定され、カウンタ回路３１３ｄにおけるカウント値（ＷＤＴ）の加算が開始される。なお、コントロールレジスタのタイマ設定機能によって設定可能なＷＤＴのタイムアウト時間は特に限定されないが、本実施例では、プリスケーラ３１３ｂに入力するクロック信号の周期が２０ＭＨｚの場合、０．１秒〜１２．７秒の範囲の時間に設定することが可能である。

また、コントロールレジスタのクリアモード設定機能を用いてＣＰＵ３０４によって単純クリアモードを設定した場合には、クリアレジスタ０に所定値（本実施例では０１９Ｈ）を設定することによってＷＤＴ制御回路３１３ａからカウンタ回路３１３ｄにクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアできるように構成している。一方、コントロールレジスタのクリアモード設定機能を用いてＣＰＵ３０４によって循環クリアモードを設定した場合には、最初にクリアレジスタ１に第１の所定値（本実施例では、０５１Ｈ）を設定したときに、ＷＤＴ制御回路３１３ａからカウンタ回路３１３ｄにクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアし、次にクリアレジスタ２に第２の所定値（本実施例では、００４Ｈ）を設定したときに、ＷＤＴ制御回路３１３ａからカウンタ回路３１３ｄにクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアできるように構成している（ＷＤＴのクリア処理の詳細は後述する）。

カウントクロック選択回路３１３ｃは、ＷＤＴ制御回路３１３ａのコントロールレジスタによって設定されたタイムアウト時間を記憶し、このタイムアウト時間と、カウント回路３１３ｄで加算するカウント値がオーバーフローする時間とが等しくなるようにカウントクロック信号の周期を調整してカウンタ回路３１３ｄに出力する。

カウンタ回路３１３ｄは、カウントクロック選択回路３１３ｃから入力するカウントクロック信号に基づいてカウント値を加算し、加算したカウント値がオーバーフローした場合（カウント値がコントロールレジスタによって設定されたタイムアウト時間と等しくなった場合）に出力制御回路３１３ｅにリセット信号の出力を指示する制御信号を出力する。一方、カウンタ回路３１３ｄは、ＷＤＴ制御回路３１３ａからクリア＆リスタートを指示する制御信号が入力した場合に、加算中のカウント値を０にクリアした後、カウントクロック選択回路３１３ｃから入力するカウントクロック信号に基づいてカウント値の加算を０から開始する。なお、本実施例では１回の信号出力でクリアおよびリスタートを行うように構成されているが、クリア信号とリスタート信号を別々に送信することでクリアタイミングとリスタートタイミングを異ならせる構成でもよい。

次に、図６（ｂ）および図７を用いて、ＷＤＴ回路３１３におけるＷＤＴのクリア制御について説明する。なお、図６（ｂ）はＷＤＴのクリア制御の流れを示したフローチャートであり、図７はＷＤＴのクリア制御の流れを模式的に示した図である。

ＷＤＴ制御回路３１３ａは、ステップＳ００１においてコントロールレジスタによってクリアモードが循環モードに設定され、且つ、ＷＤＴのタイムアウト時間が設定されてＷＤＴが起動された場合にステップＳ００２以降の処理に進む。最初に、ステップＳ００２では、ＣＰＵ３０４によって設定されたＷＤＴのタイムアウト時間内に、第１のＷＤＴクリア信号を受信したか否か、すなわち、ＣＰＵ３０４によってクリアレジスタ１に第１の所定値（０５１Ｈ）が設定されたか否かを判定し、該当する場合にステップＳ００３に進む。ステップＳ００３では、ＷＤＴ制御回路３１３ａはカウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。

続いて、ＷＤＴ制御回路３１３ａは、ステップＳ００４において、ＣＰＵ３０４によって設定されたＷＤＴのタイムアウト時間内に、第２のＷＤＴクリア信号を受信したか否か、すなわち、ＣＰＵ３０４によってクリアレジスタ２に第２の所定値（００４Ｈ）が設定されたか否かを判定し、該当する場合にステップＳ００５に進む。ステップＳ００５では、ＷＤＴ制御回路３１３ａはカウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。

以降、ＷＤＴ制御回路３１３ａは、ステップＳ００２〜Ｓ００５の処理を繰り返し実行することによって、クリアレジスタ１に第１の所定値（０５１Ｈ）が設定されたとき（第１のＷＤＴクリア信号を受信したとき）にＷＤＴをクリアした後、次にクリアレジスタ２に第２の所定値（００４Ｈ）が設定されたとき（第２のＷＤＴクリア信号を受信したとき）だけＷＤＴをクリアする。したがって、クリアモード設定を循環クリアモードに設定している場合は、クリアレジスタ１→クリアレジスタ２→クリアレジスタ１→クリアレジスタ２→・・・以外の順番でクリアレジスタ１、２の設定を行ったとき、クリアレジスタ１に第１の所定値とは異なる値（本実施例では、０５１Ｈ以外の値）を設定したとき、または、クリアレジスタ２に第２の所定値とは異なる値（本実施例では、００４Ｈ以外の値）を設定したときには、ＷＤＴ制御回路３１３ａからカウンタ回路３１３ｄにクリア＆リスタート信号は出力されず、ＷＤＴはクリアすることができない。なお、本実施例ではクリアレジスタ１に第１の所定値を設定してＷＤＴをクリアしてから第２の所定値を設定してＷＤＴをクリアするまでのタイムアウト時間と、クリアレジスタ２に第２の所定値を設定してＷＤＴをクリアしてから第１の所定値を設定してＷＤＴをクリアするまでのタイムアウト時間を同一の設定としているが、異なる設定にしてもよい。換言すれば、「ＣＰＵ異常監視手段は、ＣＰＵの異常と判定するための計時値を複数設定可能に構成され、第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合の次回の計時値と、第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合の次回の計時値と、をそれぞれ異なるように構成」してもよい。

＜主制御部メイン処理＞
次に、図８を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部メイン処理について説明する。なお、同図は主制御部メイン処理の流れを示すフローチャートである。

上述したように、主制御部３００には、電源が投入されると起動信号（リセット信号）を出力する起動信号出力回路（リセット信号出力回路）３３８を設けている。この起動信号を入力した基本回路３０２のＣＰＵ３０４は、リセット割り込みによりリセットスタートしてＲＯＭ３０６に予め記憶している制御プログラムに従って処理を実行する。

ステップＳ１０１では、初期設定１を行う。この初期設定１では、ＣＰＵ３０４の内部機能レジスタによるメモリ空間およびＩ／Ｏ空間の割り当て設定、ＣＰＵ３０４のスタックポインタ（ＳＰ）へのスタック初期値の設定、割り込みマスクの設定、Ｉ／Ｏポート３１０の初期設定、ＲＡＭ３０８に記憶する各種変数の初期設定などに加えて、ＷＤＴ回路３１３のコントロールレジスタの設定を行う。本実施例では、ＷＤＴ回路３１３のコントロールレジスタによって、クリアモード設定を循環モードに設定するとともに、ＷＤＴのタイムアウト時間（例えば、１００ｍｓに相当する数値）を設定してＷＤＴを起動する。なお、コントロールレジスタのクリアモード設定のタイミングはこれに限定されず、例えば、電源投入後は単純モードに設定し、初期設定後に循環モードに設定してもよく、また、後述する電断時に循環モードを単純モードに変更してもよい。また、電源投入後は循環モードに設定し、初期設定後に単純モードに設定してもよく、また、後述する電断時に単純モードを循環モードに変更してもよい。

ステップＳ１０２では、第１のＷＤＴクリア信号を出力する（ＷＤＴ回路３１３のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路３１３ａは、カウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ１０２では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、ステップＳ１０１においてＷＤＴのタイムアウト時間を設定してから（ＷＤＴを起動してから）ＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１０１においてＷＤＴのタイムアウト時間を設定してからステップＳ１０２において第１のＷＤＴクリア信号を出力するまでに必要なＣＰＵ３０４の最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、電源投入後の最初の第１のＷＤＴクリア信号の出力タイミングはこれに限定されず、例えば、最初の第２のＷＤＴクリア信号の出力タイミングよりも前であって、低電圧信号の監視後、ＲＡＭチェック後、電断時からの復帰後などでもよい。また、本実施例では単純クリアモードと循環クリアモードの設定を行い、循環クリアモードを選択した場合は単純クリアモードでのクリア（クリアレジスタ０に対するクリア信号出力によるクリア）を行うことができないようにしているが、それに限られず、循環クリアモードを選択した場合でもクリアレジスタ０に対するクリア信号出力によるクリアを行うことができるように構成してもよい。この場合、メインループに入る前の初期設定中または電源断時の処理でＷＤＴをクリアする場合はクリアレジスタ０に対するクリア信号出力でクリアし、メインループ後の所定の処理ではクリアレジスタ１またはクリアレジスタ２によるクリアを行うように構成してもよい。

ステップＳ１０３では、低電圧信号がオンであるか否か、すなわち、電圧監視回路３３６が、電源管理部６５０から主制御部３００に供給している電源の電圧値が所定の値（本実施例では９ｖ）未満である場合に電圧が低下したことを示す低電圧信号を出力しているか否かを監視する。そして、低電圧信号がオンの場合（ＣＰＵ３０４が電源の遮断を検知した場合）にはステップＳ１０２に戻り、低電圧信号がオフの場合（ＣＰＵ３０４が電源の遮断を検知していない場合）にはステップＳ１０４に進む。

ステップＳ１０４では、第２のＷＤＴクリア信号を出力する（ＷＤＴ回路３１３のクリアレジスタ２に第２の所定値（００４Ｈ）を設定する）。これにより、ＷＤＴ制御回路３１３ａは、カウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ１０４では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、ステップＳ１０２において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１０２において第１のＷＤＴクリア信号を出力してからステップＳ１０４において第２のＷＤＴクリア信号を出力するまでに必要なＣＰＵ３０４の最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、本実施例では、ステップＳ１０４において第２のＷＤＴクリア信号を出力する例を示したが、ステップＳ１０２において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアすればよいため、例えば、ステップＳ１０２の処理の直後で第２のＷＤＴクリア信号を出力するように構成してもよい。

ステップＳ１０５では、初期設定２を行う。この初期設定２では、後述する主制御部タイマ割り込み処理を定期毎に実行するための周期を決める数値をカウンタ・タイマ３１２に設定する処理、Ｉ／Ｏ３１０の所定のポート（例えば試験用出力ポート、副制御部４００への出力ポート）からクリア信号を出力する処理、ＲＡＭ３０８への書き込みを許可する設定等を行う。

ステップＳ１０６では、電源の遮断前（電断前）の状態に復帰するか否かの判定を行い、電断前の状態に復帰しない場合（主制御部３００の基本回路３０２を初期状態にする場合）にはステップＳ１０８に進み、該当しない場合はステップＳ１０７に進む。

具体的には、最初に、電源基板に設けた操作部を遊技店の店員などが操作した場合に送信されるＲＡＭクリア信号がオン（操作があったことを示す）であるか否か、すなわちＲＡＭクリアが必要であるか否かを判定し、ＲＡＭクリア信号がオンの場合（ＲＡＭクリアが必要な場合）には、基本回路３０２を初期状態にすべくステップＳ１０８に進む。一方、ＲＡＭクリア信号がオフの場合（ＲＡＭクリアが必要でない場合）は、ＲＡＭ３０８に設けた電源ステータス記憶領域に記憶した電源ステータスの情報を読み出し、この電源ステータスの情報がサスペンドを示す情報であるか否かを判定する。そして、電源ステータスの情報がサスペンドを示す情報でない場合には、基本回路３０２を初期状態にすべくステップＳ１０８に進み、電源ステータスの情報がサスペンドを示す情報である場合には、ＲＡＭ３０８の所定の領域（例えば全ての領域）に記憶している１バイトデータを初期値が０である１バイト構成のレジスタに全て加算することによりチェックサムを算出し、算出したチェックサムの結果が特定の値（例えば０）であるか否か（チェックサムの結果が正常であるか否か）を判定する。そして、チェックサムの結果が特定の値（例えば０）の場合（チェックサムの結果が正常である場合）には電断前の状態に復帰すべくステップＳ１０７に進み、チェックサムの結果が特定の値（例えば０）以外である場合（チェックサムの結果が異常である場合）には、パチンコ機１００を初期状態にすべくステップＳ１０８に進む。同様に電源ステータスの情報が「サスペンド」以外の情報を示している場合にもステップＳ１０８に進む。

ステップＳ１０７では、復電時処理を行う。この復電時処理では、電断時にＲＡＭ３０８に設けられたスタックポインタ退避領域に記憶しておいたスタックポインタを読み出し、スタックポインタに再設定する。また、電断時にＲＡＭ３０８に設けられたレジスタ退避領域に記憶しておいた各レジスタの値を読み出し、各レジスタに再設定した後、割り込み許可の設定を行う。以降、ＣＰＵ３０４が、再設定後のスタックポインタやレジスタに基づいて制御プログラムを実行する結果、パチンコ機１００は電源断時の状態に復帰する。すなわち、電断直前にタイマ割り込み処理（後述）に分岐する直前に行った（ステップＳ１０９〜Ｓ１１１内の所定の）命令の次の命令から処理を再開する。

ステップＳ１０８では、初期化処理を行う。この初期化処理では、割り込み禁止の設定、スタックポインタへのスタック初期値の設定、ＲＡＭ３０８の全ての記憶領域の初期化などを行う。

ステップＳ１０９では、第１のＷＤＴクリア信号を出力する（ＷＤＴ回路３１３のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路３１３ａは、カウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ１０９では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、ステップＳ１０４において第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１０４において第２のＷＤＴクリア信号を出力してからステップＳ１０９において最初の第１のＷＤＴクリア信号を出力するまでに必要なＣＰＵ３０４の最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、ＣＰＵ３０４では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、このステップＳ１０９において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１０９において第１のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、後述する主制御部タイマ割り込み処理において第２のＷＤＴクリア信号を出力してＷＤＴを定期的にクリアするように構成している（詳細は後述）。

ステップＳ１１０では、割り込み禁止の設定を行った後、基本乱数初期値更新処理を行う。この基本乱数初期値更新処理では、普図当選乱数カウンタ、および特図乱数値カウンタの初期値をそれぞれ生成するための２つの初期値生成用乱数カウンタと、普図タイマ乱数値、特図タイマ乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図タイマ乱数値として取り得る数値範囲が０〜２０とすると、ＲＡＭ３０８に設けた普図タイマ乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が２１であれば０を元の乱数カウンタ記憶領域に記憶する。他の初期値生成用乱数カウンタ、乱数カウンタもそれぞれ同様に更新する。また、この基本乱数初期値更新処理の終了後に割り込み許可の設定を行ってステップＳ１１１に進む。なお、このステップＳ１１０の割り込み許可後は、割り込み禁止中に保留されている割り込み処理がある場合と無い場合の両方に対応するために、第１、第２のＷＤＴクリア信号の両方を出力することが好ましい。

ステップＳ１１１では、演出乱数更新処理を行う。この演出乱数更新処理では、演出乱数として使用する所定のソフトカウンタを更新すると共に、割り込み許可の設定を行う。以降、主制御部３００は、所定の周期ごとに開始するタイマ割り込み処理を行っている間を除いて、ステップＳ１０９〜Ｓ１１１の処理を繰り返し実行する。

＜主制御部タイマ割り込み処理＞
次に、図９を用いて、主制御部３００のＣＰＵ３０４が実行する主制御部タイマ割り込み処理について説明する。なお、同図は主制御部タイマ割り込み処理の流れを示すフローチャートである。

主制御部３００は、所定の周期（本実施例では約１ｍｓに１回）でタイマ割り込み信号（ＣＴＣ信号）を発生するカウンタタイマ３１２を備えており、このＣＴＣ信号を契機として主制御部タイマ割り込み処理を所定の周期で開始する。なお、主制御部タイマ割り込み処理の周期はこの例に限定されず、例えば、ＣＴＣ信号の発生回数がＮ（Ｎは２以上の整数）回に達するたびに主制御部タイマ割り込み処理を実行するように構成してもよい。

ステップＳ２０１では、タイマ割り込みスタート処理を行う。このタイマ割り込みスタート処理では、ＣＰＵ３０４の各レジスタの値をスタック領域に一時的に退避する処理などを行う。

ステップＳ２０２では、第２のＷＤＴクリア信号を出力する（ＷＤＴ回路３１３のクリアレジスタ２に第２の所定値（００４Ｈ）を設定する）。これにより、ＷＤＴ制御回路３１３ａは、カウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ２０２では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、上記主制御部メイン処理のステップＳ１０９において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、上記主制御部メイン処理のステップＳ１０９において第１のＷＤＴクリア信号を出力してからステップＳ２０２において第２のＷＤＴクリア信号を出力するまでに必要なＣＰＵ３０４の最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、ＣＰＵ３０４では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、このステップＳ２０２において第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ２０２において第２のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、上記主制御部メイン処理のステップＳ１０９において第１のＷＤＴクリア信号を出力してＷＤＴをクリアするように構成している。

ステップＳ２０３では、入力ポート状態更新処理を行う。この入力ポート状態更新処理では、Ｉ／Ｏ３１０の入力ポートを介して、上述のガラス枠１５４が開放状態または閉鎖状態のいずれの状態であるかを検出するための開放センサ、上述の下皿１５０が球で一杯になったか否かを検出するための下皿満タンセンサ、および複数の球検出センサを含む各種センサ３１８の検出信号を入力して検出信号の有無を監視し、ＲＡＭ３０８に各種センサ３１８ごとに区画して設けた信号状態記憶領域に記憶する。本実施例では、前々回のタイマ割り込み処理（約２ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた前回検出信号記憶領域から読み出し、この情報をＲＡＭ３０８に各々の球検出センサごとに区画して設けた前々回検出信号記憶領域に記憶し、前回のタイマ割り込み処理（約１ｍｓ前）で検出した各々の球検出センサの検出信号の有無の情報を、ＲＡＭ３０８に各々の球検出センサごとに区画して設けた今回検出信号記憶領域から読み出し、この情報を上述の前回検出信号記憶領域に記憶する。また、今回検出した各々の球検出センサの検出信号を、上述の今回検出信号記憶領域に記憶する。

また、ステップＳ２０３では、上述の前々回検出信号記憶領域、前回検出信号記憶領域、および今回検出信号記領域の各記憶領域に記憶した各々の球検出センサの検出信号の有無の情報を比較し、各々の球検出センサにおける過去３回分の検出信号の有無の情報が一致するか否かを判定する。そして、各々の球検出センサにおいて過去３回分の検出信号の有無の情報が、予め定めた入賞判定パターン情報（本実施例では、前々回検出信号無し、前回検出信号有り、今回検出信号有りであることを示す情報）と一致した場合に、入賞口（一般入賞口１２２、可変入賞口１３０）や始動口（第１特図始動口１２６、第２特図始動口１２８）への入球、または普図始動口１２４の通過があったと判定する。例えば、一般入賞口１２２への入球を検出する球検出センサにおいて過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致した場合には、一般入賞口１２２へ入球したと判定し、以降の一般入賞口１２２への入球に伴う処理を行うが、過去３回分の検出信号の有無の情報が上述の入賞判定パターン情報と一致しなかった場合には、以降の一般入賞口１２２への入球に伴う処理を行わずに後続の処理に分岐する。

ステップＳ２０４およびステップＳ２０５では、基本乱数初期値更新処理および基本乱数更新処理を行う。これらの基本乱数初期値更新処理および基本乱数更新処理では、上記ステップＳ１１０で行った初期値生成用乱数カウンタの値の更新を行い、次に主制御部３００で使用する普図当選乱数値および特図乱数値をそれぞれ生成するための２つの乱数カウンタを更新する。例えば、普図当選乱数値として取り得る数値範囲が０〜１００とすると、ＲＡＭ３０８に設けた普図当選乱数値を生成するための乱数カウンタ記憶領域から値を取得し、取得した値に１を加算してから元の乱数カウンタ記憶領域に記憶する。このとき、取得した値に１を加算した結果が１０１であれば０を元の乱数カウンタ記憶領域に記憶する。また、取得した値に１を加算した結果、乱数カウンタが一周していると判定した場合にはそれぞれの乱数カウンタに対応する初期値生成用乱数カウンタの値を取得し、乱数カウンタの記憶領域にセットする。例えば、０〜１００の数値範囲で変動する普図当選乱数値生成用の乱数カウンタから値を取得し、取得した値に１を加算した結果が、ＲＡＭ３０８に設けた所定の初期値記憶領域に記憶している前回設定した初期値と等しい値（例えば７）である場合に、普図当選乱数値生成用の乱数カウンタに対応する初期値生成用乱数カウンタから値を初期値として取得し、普図当選乱数値生成用の乱数カウンタにセットすると共に、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するために、今回設定した初期値を上述の初期値記憶領域に記憶しておく。なお、普図当選乱数値生成用の乱数カウンタが次に１周したことを判定するための上述の初期値記憶領域とは別に、特図乱数生成用の乱数カウンタが１周したことを判定するための初期値記憶領域をＲＡＭ３０８に設けている。

ステップＳ２０６では、演出乱数更新処理を行う。この演出乱数更新処理では、主制御部３００で使用する演出用乱数値を生成するための乱数カウンタを更新する。

ステップＳ２０７では、タイマ更新処理を行う。このタイマ更新処理では、普通図柄表示装置１１２に図柄を変動・停止表示する時間を計時するための普図表示図柄更新タイマ、特別図柄表示装置１１４に図柄を変動・停止表示する時間を計時するための特図表示図柄更新タイマ、所定の入賞演出時間、所定の開放時間、所定の閉鎖時間、所定の終了演出期間などを計時するためのタイマなどを含む各種タイマを更新する。

ステップＳ２０８では、入賞口カウンタ更新処理を行う。この入賞口カウンタ更新処理では、入賞口（一般入賞口１２２、第１、第２特図始動口１２６、１２８、および可変入賞口１３０）に入賞（入球）があった場合に、ＲＡＭ３０８に各入賞口ごとに設けた賞球数記憶領域の値を読み出し、１を加算して、元の賞球数記憶領域に設定する。

ステップＳ２０９では、入賞受付処理を行う。この入賞受付処理では、第１、第２特図始動口１２６、１２８の入賞と判定し、且つ、保留している特図変動遊技の数が４未満である場合には、入賞した始動口に対応するハードウェア乱数を特図当選乱数値として取得する。また、大当たり種別抽選用カウンタ回路からカウント値を取得し、大当たり種別抽選用乱数値としてＲＡＭ３０８に設けた乱数値記憶領域に記憶する。また、普図始動口１２４の入賞と判定し、且つ、保留している普図変動遊技の数が２未満の場合には、普図抽選用カウンタ回路からカウント値を取得し、普図抽選用乱数値としてＲＡＭ３０８に設けた上述の特図用とは別の乱数値記憶領域に記憶する。なお、カウント値を取得する前にカウンタ回路が更新中か否かを判定し、更新中でない場合にカウント値を取得する構成でもよい。

ステップＳ２１０では、払出要求数送信処理を行う。なお、払出制御部５５０に出力する出力予定情報および払出要求情報は１バイトで構成しており、ビット７にストローブ情報（オンの場合、データをセットしていることを示す）、ビット６に電源投入情報（オンの場合、電源投入後一回目のコマンド送信であることを示す）、ビット４〜５に今回加工種別（０〜３）、およびビット０〜３に加工後の払出要求数を示すようにしている。

ステップＳ２１１では、普図状態更新処理を行う。この普図状態更新処理は、普図の状態に対応する複数の処理のうちの１つの処理を行う。例えば、普図変動中（後述する普図汎用タイマの値が１以上）における普図状態更新処理では、普図表示装置１１２を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。

また、普図変動表示時間が経過したタイミング（普図表示図柄更新タイマの値が１から０になったタイミング）における普図状態更新処理では、当りフラグがオンの場合には、上述の普図１の態様となるように普図表示装置１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行い、当りフラグがオフの場合には、上述の普図２の態様となるように普図表示装置１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行うと共に、その後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた普図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により普図の停止表示を行い、普図変動遊技の結果を遊技者に報知するようにしている。

また、所定の停止表示期間が終了したタイミング（普図停止時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、当りフラグがオンの場合には、所定の開放期間（例えば２秒間）、第２特図始動口１２８の羽根部材の開閉駆動用のソレノイド３３０に、羽根部材を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。

また、所定の開放期間が終了したタイミング（羽根開放時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、所定の閉鎖期間（例えば５００ｍ秒間）、羽根部材の開閉駆動用のソレノイド３３０に、羽根部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた羽根閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。

また、所定の閉鎖期間を経過したタイミング（羽根閉鎖時間管理用タイマの値が１から０になったタイミング）で開始する普図状態更新処理では、普図の状態を非作動中に設定する。普図の状態が非作動中の場合における普図状態更新処理では、何もせずに次のステップＳ２１２に移行するようにしている。

ステップＳ２１２では、普図関連抽選処理を行う。この普図関連抽選処理では、普図変動遊技および第２特図始動口１２８の開閉制御を行っておらず（普図の状態が非作動中）、且つ、保留している普図変動遊技の数が１以上である場合に、上述の乱数値記憶領域に記憶している普図当選乱数値に基づいた乱数抽選により普図変動遊技の結果を当選とするか、不当選とするかを決定する当り判定をおこない、当選とする場合にはＲＡＭ３０８に設けた当りフラグにオンを設定する。不当選の場合には、当りフラグにオフを設定する。また、当り判定の結果に関わらず、次に上述の普図タイマ乱数値生成用の乱数カウンタの値を普図タイマ乱数値として取得し、取得した普図タイマ乱数値に基づいて複数の変動時間のうちから普図表示装置１１２に普図を変動表示する時間を１つ選択し、この変動表示時間を、普図変動表示時間として、ＲＡＭ３０８に設けた普図変動時間記憶領域に記憶する。なお、保留している普図変動遊技の数は、ＲＡＭ３０８に設けた普図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している普図変動遊技の数から１を減算した値を、この普図保留数記憶領域に記憶し直すようにしている。また当り判定に使用した乱数値を消去する。

ステップＳ２１３では、特図状態更新処理を行う。この特図状態更新処理は、特図の状態に応じて、次の８つの処理のうちの１つの処理を行う。例えば、特図変動中（後述する特図汎用タイマの値が１以上）における特図状態更新処理では、特図表示装置１１２を構成する７セグメントＬＥＤの点灯と消灯を繰り返す点灯・消灯駆動制御を行う。

また、特図変動表示時間が経過したタイミング（特図表示図柄更新タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、大当たりフラグがオンで確変フラグがオフの場合には特図表示装置１１４に、上述の特図１、大当たりフラグがオンで確変フラグがオンの場合には特図表示装置１１４に、上述の特図２、大当たりフラグがオフの場合には、上述の特図３の態様となるように特図表示装置１１２を構成する７セグメントＬＥＤの点灯・消灯駆動制御を行うと共に、その後、所定の停止表示期間（例えば５００ｍ秒間）その表示を維持するためにＲＡＭ３０８に設けた特図停止時間管理用タイマの記憶領域に停止期間を示す情報を設定する。この設定により特図の停止表示をおこない、特図変動遊技の結果を遊技者に報知するようにしている。また、コマンド設定送信処理（ステップＳ２１５）で一般コマンド回転停止設定送信処理を実行させるために上述の送信情報記憶領域に０２Ｈを送信情報（一般情報）として追加記憶する。

また、所定の停止表示期間が終了したタイミング（特図停止時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、大当たりフラグがオンの場合には、所定の入賞演出期間（例えば３秒間）すなわち装飾図柄表示装置１１０による大当たりを開始することを遊技者に報知する画像を表示している期間待機するためにＲＡＭ３０８に設けた特図待機時間管理用タイマの記憶領域に入賞演出期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２１５）で一般コマンド入賞演出設定送信処理を実行させるために上述の送信情報記憶領域に０４Ｈを送信情報（一般情報）として追加記憶する。

また、所定の入賞演出期間が終了したタイミング（特図待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の開放期間（例えば２９秒間、または可変入賞口１３０に所定球数（例えば１０球）の遊技球の入賞を検出するまで）可変入賞口１３０の扉部材の開閉駆動用のソレノイド３３０に、扉部材を開放状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉開放時間管理用タイマの記憶領域に開放期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２１５）で一般コマンド大入賞口開放設定送信処理を実行させるために上述の送信情報記憶領域に１０Ｈを送信情報（一般情報）として追加記憶する。

また、所定の開放期間が終了したタイミング（扉開放時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、所定の閉鎖期間（例えば１．５秒間）可変入賞口１３０の扉部材の開閉駆動用のソレノイド３３０に、扉部材を閉鎖状態に保持する信号を出力するとともに、ＲＡＭ３０８に設けた扉閉鎖時間管理用タイマの記憶領域に閉鎖期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２１５）で一般コマンド大入賞口閉鎖設定送信処理を実行させるために上述の送信情報記憶領域に２０Ｈを送信情報（一般情報）として追加記憶する。

また、この扉部材の開放・閉鎖制御を所定回数（例えば１５ラウンド）繰り返し、終了したタイミングで開始する特図状態更新処理では、所定の終了演出期間（例えば３秒間）すなわち装飾図柄表示装置１１０による大当たりを終了することを遊技者に報知する画像を表示している期間待機するように設定するためにＲＡＭ３０８に設けた演出待機時間管理用タイマの記憶領域に演出待機期間を示す情報を設定する。また、コマンド設定送信処理（ステップＳ２１５）で一般コマンド終了演出設定送信処理を実行させるために上述の送信情報記憶領域に０８Ｈを送信情報（一般情報）として追加記憶する。

また、所定の終了演出期間が終了したタイミング（演出待機時間管理用タイマの値が１から０になったタイミング）で開始する特図状態更新処理では、特図の状態を非作動中に設定する。特図の状態が非作動中の場合における特図状態更新処理では、何もせずに次のステップＳ２１４に移行するようにしている。

ステップＳ２１４では、特図関連抽選処理を行う。この特図関連抽選処理では、特図変動遊技および可変入賞口１３０の開閉制御を行っておらず（特図の状態が非作動中）、且つ、保留している特図変動遊技の数が１以上である場合に、大当たり判定テーブル、高確率状態移行判定テーブル、タイマ番号決定テーブルなどを使用した各種抽選のうち、最初に大当たり判定を行う。具体的には、上述の乱数値記憶領域に記憶した特図当選乱数値が、大当たり判定テーブルの第１特図始動口用抽選データの数値範囲であるか否かを判定し、特図当選乱数値が第１特図始動口用抽選データの数値範囲である場合には、特図変動遊技の当選と判定してＲＡＭ３０８に設けた大当たりフラグの格納領域に大当たりとなることを示す情報を設定する（ここで、大当たりの情報をＲＡＭ３０８に設定することを大当たりフラグをオンに設定するという）。一方、特図当選乱数値が第１特図始動口用抽選データの数値範囲以外である場合には、特図変動遊技の外れと判定してＲＡＭ３０８に設けた大当たりフラグの格納領域に外れとなることを示す情報を設定する（ここで、外れの情報をＲＡＭ３０８に設定することを大当たりフラグをオフに設定するという）。なお、保留している特図変動遊技の数は、ＲＡＭ３０８に設けた特図保留数記憶領域に記憶するようにしており、当り判定をするたびに、保留している特図変動遊技の数から１を減算した値を、この特図保留数記憶領域に記憶し直すようにしている。また、当り判定に使用した乱数値を消去する。

大当たりフラグにオンを設定した場合には、次に確変移行判定を行う。具体的には、上述の乱数値記憶領域に記憶した大当たり種別抽選用乱数値が、移行判定乱数の数値範囲であるか否かを判定し、大当たり種別抽選用乱数値が抽選データの数値範囲である場合には、ＲＡＭ３０８に設けた確変（確率変動）フラグの格納領域に、特別大当たり遊技を開始することを示す情報を設定する。（ここで、特別大当たり遊技開始の情報をＲＡＭ３０８に設定することを確変フラグをオンに設定するという）。一方、大当たり種別抽選用乱数値が抽選データの数値範囲以外である場合には、上述の確変フラグの格納領域に、大当たり遊技を開始することを示す情報を設定する（ここで、大当たり遊技開始の情報をＲＡＭ３０８に設定することを確変フラグをオフに設定するという）。なお、ここでは特別大当たり遊技か大当たり遊技かを設定しているが、他にも、時短付大当たり、小／大当たりなど、複数の大当たり種別抽選を行ってもよい。なお、時短とは、通常の大当たり遊技後の遊技と比較して、普通図柄の当選確率が高くなる、普通図柄の変動時間か短くなる、普通図柄の抽選結果に基づいて開く羽根の開く時間が長くなる、または普通図柄の当選に基づいて開く羽根の開く回数が多くなる、の少なくともいずれかを満たした状態の遊技をいう。また、小／大当たりとは、獲得遊技球数の少ない大当たりと獲得遊技球数の多い大当たりのことである。

大当たり判定の結果に関わらず、次にタイマ番号を決定する処理を行う。具体的には、大当たりフラグの値、および取得した特図タイマ乱数値を含むタイマ乱数の数値範囲に対応するタイマ番号を選択し、ＲＡＭ３０８に設けた所定のタイマ番号格納領域に記憶する。さらに、そのタイマ番号に対応する変動時間を、特図変動表示時間として、上述の特図表示図柄更新タイマに記憶し、コマンド設定送信処理（ステップＳ２１５）で一般コマンド回転開始設定送信処理を実行させるために上述の送信情報記憶領域に０１Ｈを送信情報（一般情報）として追加記憶してから処理を終了する。

ステップＳ２１５では、コマンド設定送信処理を行う。なお、副制御部４００に送信する出力予定情報（コマンド）は１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（００Ｈの場合は基本コマンド、０１Ｈの場合は図柄変動開始コマンド、０４Ｈの場合は図柄変動停止コマンド、０５Ｈの場合は入賞演出開始コマンド、０６Ｈの場合は終了演出開始コマンド、０７Ｈの場合は大当たりラウンド数指定コマンド、０ＥＨの場合は復電コマンド、０ＦＨの場合はＲＡＭクリアコマンドをそれぞれ示すなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。

具体的には、ストローブ情報はコマンド送信処理でオン、オフするようにしている。また、コマンド種別が図柄変動開始コマンドの場合であればコマンドデータに、大当たりフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号などを示す情報を含み、図柄変動停止コマンドの場合であれば、大当たりフラグの値、確変フラグの値などを含み、入賞演出コマンドおよび終了演出開始コマンドの場合であれば、確変フラグの値などを含み、大当たりラウンド数指定コマンドの場合であれば確変フラグの値、大当たりラウンド数などを含むようにしている。コマンド種別が基本コマンドを示す場合は、コマンドデータにデバイス情報、第１特図始動口１２６への入賞の有無、第２特図始動口１２８への入賞の有無、可変入賞口１３０への入賞の有無などを含む。

また、上述の一般コマンド回転開始設定送信処理では、コマンド種別に０１Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当たりフラグの値、確変フラグの値、特図関連抽選処理で選択したタイマ番号、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド回転停止設定送信処理では、コマンド種別に０４Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当たりフラグの値、確変フラグの値などを示す情報を設定する。上述の一般コマンド入賞演出設定送信処理では、コマンド種別に０５Ｈ、コマンドデータにＲＡＭ３０８に記憶している入賞演出期間中に装飾図柄表示装置１１０・各種ランプ４２０・スピーカ４１６に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド終了演出設定送信処理では、コマンド種別に０６Ｈ、コマンドデータにＲＡＭ３０８に記憶している演出待機期間中に装飾図柄表示装置１１０・各種ランプ４２０・スピーカ４１６に出力する演出制御情報、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口開放設定送信処理では、コマンド種別に０７Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当たりラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。上述の一般コマンド大入賞口閉鎖設定送信処理では、コマンド種別に０８Ｈ、コマンドデータにＲＡＭ３０８に記憶している大当たりラウンド数、確変フラグの値、保留している特図変動遊技の数などを示す情報を設定する。副制御部４００では、受信した出力予定情報に含まれるコマンド種別により、主制御部３００における遊技制御の変化に応じた演出制御の決定が可能になるとともに、出力予定情報に含まれているコマンドデータの情報に基づいて、演出制御内容を決定することができるようになる。

ステップＳ２１６では、外部出力信号設定処理を行う。この外部出力信号設定処理では、ＲＡＭ３０８に記憶している遊技情報を、情報出力回路３３４を介してパチンコ機１００とは別体の情報入力回路６５２に出力する。

ステップＳ２１７では、デバイス監視処理を行う。このデバイス監視処理では、ステップ２０３において信号状態記憶領域に記憶した各種センサの信号状態を読み出して、ガラス枠開放エラーの有無または下皿満タンエラーの有無などを監視し、ガラス枠開放エラーまたは下皿満タンエラーを検出した場合に、副制御部４００に送信すべき送信情報に、ガラス枠開放エラーの有無または下皿満タンエラーの有無を示すデバイス情報を設定する。また、各種ソレノイド３３０を駆動して第２特図始動口１２８や、可変入賞口１３０の開閉を制御したり、表示回路３２２、３２４、３２８を介して普図表示装置１１２、特図表示装置１１４、各種状態表示部３２６などに出力する表示データを、Ｉ／Ｏ３１０の出力ポートに設定する。また、払出要求数送信処理（ステップＳ２１０）で設定した出力予定情報を出力ポート３１０を介して副制御部４００に出力する。

ステップＳ２１８では、低電圧信号がオンであるか否かを監視する。そして、低電圧信号がオンの場合（電源の遮断を検知した場合）にはステップＳ２２０に進み、低電圧信号がオフの場合（電源の遮断を検知していない場合）にはステップＳ２１９に進む。

ステップＳ２１９では、タイマ割り込みエンド処理を行う。このタイマ割り込みエンド処理では、ステップＳ２０１で一時的に退避した各レジスタの値を元の各レジスタに設定したり、割り込み許可の設定などを行う。

ステップＳ２２０では、第１のＷＤＴクリア信号を出力する（ＷＤＴ回路３１３のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路３１３ａは、カウンタ回路３１３ｄに対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ２２０では、ＷＤＴ回路３１３からのリセット信号の入力（ＣＰＵ３０４のリセット）を回避するために、ステップＳ２０２において第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ２０２において第２のＷＤＴクリア信号を出力してからステップＳ２２０において第１のＷＤＴクリア信号を出力するまでに必要なＣＰＵ３０４の最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、本実施例では、ステップＳ２２０において第１のＷＤＴクリア信号のみを出力する例を示したが、この処理に続けて第２のＷＤＴクリア信号を出力するように構成してもよい。また、ＮＭＩ（ノンマスカブル割り込み）によって電断（低電圧信号のオン）を検知する場合には、ＷＤＴを確実にクリアするために電断時に第１、第２のＷＤＴクリア信号を全て出力することが好ましい。

ステップＳ２２１では、復電時に電断時の状態に復帰するための特定の変数やスタックポインタを復帰データとしてＲＡＭ３０８の所定の領域に退避し、入出力ポートの初期化等の電断処理を行う。

＜本実施例に係る遊技台と従来の遊技台との違い＞
次に、図１０および図１１を用いて、本実施例に係る遊技台（パチンコ機１００）と従来の遊技台との違いについて説明する。なお、図１０（ａ）は従来の遊技台におけるＷＤＴのクリア処理の流れの一例を示したフローチャートであり、同図（ｂ）は本実施例に係るパチンコ機１００におけるＷＤＴのクリア処理の流れの一例を示したフローチャートである。また、図１１（ａ）は従来の遊技台におけるＷＤＴのタイムアウト設定時間と最大ループ時間との関係を示した図であり、同図（ｂ）は本実施例に係るパチンコ機１００におけるＷＤＴのタイムアウト設定時間と最大ループ時間との関係を示した図である。

従来の遊技台では、図１０（ａ）に示すように、ＣＰＵの暴走などによってＷＤＴのクリア処理を含んだ無限ループが発生した場合、ＷＤＴが無限ループ内でクリアされ続けるため、ＷＤＴによってＣＰＵの暴走などの異常を検知することは不可能である。これに対して、本実施例に係るパチンコ機１００では、同図（ｂ）に示すように、例えばメイン処理内で第１のＷＤＴクリア信号を出力してＷＤＴをクリアした場合、次は、例えば割り込み処理内でＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があり、第１のＷＤＴクリア信号を出力してＷＤＴをクリアする処理と、第２のＷＤＴクリア信号を出力してＷＤＴをクリアする処理を交互に実行する必要がある。そのため、例えば割り込み処理において、第２のＷＤＴクリア信号を出力してＷＤＴをクリアする処理を含んだ無限ループが発生した場合、次はメイン処理における第１のＷＤＴクリア信号を出力してＷＤＴをクリアする処理を行う必要があるが、無限ループによりこの処理が実行できないため、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができ、ＷＤＴによってＣＰＵの暴走などの異常を確実に検知することができる。

また、従来の遊技台では、図１１（ａ）に示すように、ＷＤＴのタイムアウト設定時間を最大ループ時間Ｎよりも長く設定する必要がある。これは、ＷＤＴのタイムアウト設定時間を最大ループ時間Ｎよりも短く設定してしまうと、最大ループ時間Ｎの間にＷＤＴのクリア処理を行うことができずに、予期しないタイミングでＷＤＴによって異常が検知されてしまうためである。ここで、最大ループ時間Ｎとは、ＣＰＵによって連続的に行う必要がある（ＷＤＴのクリアを行うことができない）処理の最大処理時間のことである。これに対して、本実施例に係るパチンコ機１００では、同図（ｂ）に示すように、タイムアウト設定時間Ｂ（例えば、第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてから第２のＷＤＴクリア信号を出力してＷＤＴをクリアするまでに許容される最大時間）や、タイムアウト設定時間Ａ（例えば、第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてから第１のＷＤＴクリア信号を出力してＷＤＴをクリアするまでに許容される最大時間）は、それぞれ最大ループ時間Ｎよりも短く設定することができる。そのため、ＷＤＴのタイムアウト時間をカウントするために必要なカウンタのデータ長を短くすることができ、限られた記憶領域を有効に活用することができる場合がある。なお、本実施例では、タイムアウト設定時間Ａを最大ループ時間Ｎ以下に設定している。具体的には、上記ステップＳ１０９処理内の第１のＷＤＴクリア信号を出力する直前で割り込みが発生し、割り込み処理内のステップＳ２０２処理で第２のＷＤＴクリア信号を出力してＷＤＴタイマのクリア＆リスタートを行った後、割り込み処理を行いメイン処理に復帰し、その直後に第１のＷＤＴクリア信号を出力してＷＤＴタイマのクリア＆リスタートを行ってから、割り込みが発生するまで（設定した割り込み周期（１ｍｓ）−ＷＤＴクリア信号出力に要する時間）以下に設定している。

以上説明したように、本実施例１に係るパチンコ機１００は、計時手段（例えば、カウンタ回路３１３ｄ）により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段（例えば、ＷＤＴ回路３１３）と、前記計時値（例えば、カウント値）をクリアするためのクリア信号（例えば、第１、第２のＷＤＴクリア信号）を出力するクリア信号出力処理を少なくとも含む複数の処理の制御を行う遊技制御手段（例えば主制御部３００）と、を備えた遊技台において、前記遊技制御手段が制御するクリア信号出力処理は、第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理（例えば、主制御部メイン処理）と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理（例えば、主制御部タイマ割り込み処理）と、を少なくとも含み、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号（例えば、第１のＷＤＴクリア信号）に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号（例えば、第２のＷＤＴクリア信号）のみに基づいてクリアすることを特徴とする、遊技台である。

本実施例１に係るパチンコ機１００によれば、ＣＰＵの暴走などによって第１のクリア信号出力処理または第２のクリア信号出力処理のいずれかを含んだ無限ループが発生した場合でも、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができる。そのため、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができる場合がある。

また、前記遊技制御手段は、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の一方（例えば、第１のクリア信号出力処理）を、メインループ処理（例えば、主制御部メイン処理のステップＳ１０９〜Ｓ１１１の処理）内で行い、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の他方（例えば、第２のクリア信号出力処理）を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理（例えば、主制御部タイマ割り込み処理）内で行うように構成してもよい。

このような構成とすれば、メインループ処理内で無限ループが発生した場合や、割り込み処理内で無限ループが発生した場合でも、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができ、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができる場合がある。

また、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間（例えば、図１１（ｂ）のタイムアウト設定時間Ｂ）と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間（例えば、図１１（ｂ）のタイムアウト設定時間Ａ）との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間（例えば、ＷＤＴのタイムアウト時間）よりも短い時間に設定してもよい。

このような構成とすれば、ＷＤＴを確実にクリアすることができる上に、タイムアウトの各々の設定時間を短くすることができ、ＷＤＴのカウントに用いるカウンタのデータ長を小さくして記憶領域を有効に活用できる場合がある。

また、電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段（例えば、主制御部メイン処理のステップＳ１０３）をさらに備え、前記遊技制御手段は、前記電圧値判定手段が電源の電圧値が所定の電圧値以上であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力してもよい。このような構成とすれば、遊技台の起動時に確実にＷＤＴをクリアすることができ、その後の処理を確実に実行できる場合がある。

また、電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段（例えば、主制御部タイマ割り込み処理のステップＳ２１８）をさらに備え、前記遊技制御手段は、前記電圧値判定手段が電源の電圧値が所定の電圧値未満であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力してもよい。このような構成とすれば、遊技台の電断時に確実にＷＤＴをクリアすることができ、その後の処理を確実に実行できる場合がある。

なお、本実施例１では、第１のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの先頭に配置し、第２のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理のスタート処理の直後に配置したが、本発明はこれに限定されず、例えば、第１のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの先頭に配置し、第２のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの最後に配置してもよい。また、第１のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理の先頭に配置し、第２のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理の最後に配置してもよい。

また、第１のＷＤＴクリア信号出力処理または第２のＷＤＴクリア信号出力処理を行うための条件を設定してもよい。たとえば、上記ステップＳ１０９で行う第１のＷＤＴクリア信号出力処理を行うか否かを所定のソフトカウンタがカウントするカウント値に基づいて判定してもよい。このカウント値は、たとえば第２のＷＤＴクリア信号出力処理を行った際に設定され（たとえば３０の値）、割り込み処理後、メインループ内に戻った際の第１のＷＤＴクリア信号出力処理の前に、カウント値を判定する。そして、カウント値が０であった場合は第１のＷＤＴクリア信号出力処理を行い、０でなかった場合はカウント値のデクリメントを行った後、第１のＷＤＴクリア信号を出力せずに終了する。このようにＷＤＴクリア信号の出力タイミングを所定の調整手段（ここではソフトカウンタ）により調整することで、図１１のタイムアウト設定時間Ａおよびタイムアウト設定時間Ｂの時間を調節することを可能とし、ＷＤＴのタイムアウト設定時間を短くすることができる。なお、タイムアウト設定時間を短い時間に設定するためには、タイムアウト設定時間Ａおよびタイムアウト設定時間Ｂを略同一にすることが望ましい。

また、本実施例では、第１のＷＤＴクリア信号を１回受け付けると次回は第１のＷＤＴクリア信号を受け付けずに第２のＷＤＴクリア信号を受け付け、第２のＷＤＴクリア信号を１回受け付けると次回は第２のＷＤＴクリア信号を受け付けずに第１のＷＤＴクリア信号を受け付けるように構成されているが、本発明はこれに限定されず、たとえば、第１のＷＤＴクリア信号を複数回受け付けると次回は第１のＷＤＴクリア信号を受け付けずに第２のＷＤＴクリア信号を受け付け、第２のＷＤＴクリア信号を１回受け付けると次回は第１のＷＤＴクリア信号を受け付けるように構成してもよい。

また、本実施例では第１のＷＤＴクリア信号を受け付けると第１のＷＤＴクリア信号および第３のＷＤＴクリア信号を受け付けないなど、所定のＷＤＴクリア信号を受け付けた場合に、次回のＷＤＴクリア信号は、前回とは異なる所定のＷＤＴクリア信号のみを受け付けていたが、第１のＷＤＴクリア信号を受け付けた場合に第２のＷＤＴクリア信号および第３のＷＤＴクリア信号を受け付けるというように、前回とは別のＷＤＴクリア信号であればいずれのＷＤＴクリア信号を受け付けるように構成してもよい。

また、本発明に係る遊技台の構成は、上記実施例に係るパチンコ機１００の構成に限定されるものではなく、例えば、以下に説明するような構成を採用することもできる。

次に、本発明の実施例２に係るパチンコ機について説明する。なお、上記実施例１に係るパチンコ機１００と同一の構成については説明を省略するとともに、図中において同一の符号を付すこととし、以下、上記実施例１に係るパチンコ機１００と異なる構成についてのみ説明する。

＜主制御部のＷＤＴ回路＞
図１２（ａ）は実施例２に係るＷＤＴ回路が備えるＷＤＴ制御回路の主要構成を示したブロック図である。

実施例２に係るＷＤＴ制御回路は、上記実施例１のクリアレジスタ１、２に加えて、クリアレジスタ３を備える。コントロールレジスタのクリアモード設定機能を用いてＣＰＵによって循環クリアモードを設定した場合には、最初にクリアレジスタ１に第１の所定値（本実施例では、０５１Ｈ）を設定したときに、ＷＤＴ制御回路からカウンタ回路にクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアし、次にクリアレジスタ２に第２の所定値（本実施例では、００４Ｈ）を設定したときに、ＷＤＴ制御回路からカウンタ回路にクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアし、最後にクリアレジスタ３に第３の所定値（本実施例では、００２Ｈ）を設定したときに、ＷＤＴ制御回路からカウンタ回路にクリア＆リスタートを指示する制御信号が出力されてＷＤＴをクリアできるように構成している。

図１２（ｂ）は実施例２に係るＷＤＴのクリア制御の流れを示したフローチャートである。

ＷＤＴ制御回路は、ステップＳ５０１においてコントロールレジスタによってクリアモードが循環モードに設定され、且つ、ＷＤＴのタイムアウト時間が設定されてＷＤＴが起動された場合にステップＳ５０２以降の処理に進む。最初に、ステップＳ５０２では、ＣＰＵによって設定されたＷＤＴのタイムアウト時間内に、第１のＷＤＴクリア信号を受信したか否か、すなわち、ＣＰＵによってクリアレジスタ１に第１の所定値（０５１Ｈ）が設定されたか否かを判定し、該当する場合にステップＳ５０３に進む。ステップＳ５０３では、ＷＤＴ制御回路はカウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。

続いて、ＷＤＴ制御回路は、ステップＳ５０４において、ＣＰＵによって設定されたＷＤＴのタイムアウト時間内に、第２のＷＤＴクリア信号を受信したか否か、すなわち、ＣＰＵによってクリアレジスタ２に第２の所定値（００４Ｈ）が設定されたか否かを判定し、該当する場合にステップＳ５０５に進む。ステップＳ５０５では、ＷＤＴ制御回路はカウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。

続いて、ＷＤＴ制御回路は、ステップＳ５０６において、ＣＰＵによって設定されたＷＤＴのタイムアウト時間内に、第３のＷＤＴクリア信号を受信したか否か、すなわち、ＣＰＵによってクリアレジスタ３に第３の所定値（００２Ｈ）が設定されたか否かを判定し、該当する場合にステップＳ５０７に進む。ステップＳ５０７では、ＷＤＴ制御回路はカウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。

以降、ＷＤＴ制御回路は、ステップＳ５０２〜Ｓ５０７の処理を繰り返し実行することによって、最初にクリアレジスタ１に第１の所定値（０５１Ｈ）が設定されたとき（第１のＷＤＴクリア信号を受信したとき）にＷＤＴをクリアし、次にクリアレジスタ２に第２の所定値（００４Ｈ）が設定されたとき（第２のＷＤＴクリア信号を受信したとき）だけＷＤＴをクリアし、最後にクリアレジスタ３に第３の所定値（００２Ｈ）が設定されたとき（第３のＷＤＴクリア信号を受信したとき）だけＷＤＴをクリアする。したがって、クリアモード設定を循環クリアモードに設定している場合は、クリアレジスタ１→クリアレジスタ２→クリアレジスタ３→クリアレジスタ１→クリアレジスタ２→・・・以外の順番でクリアレジスタ１〜３の設定を行ったとき、クリアレジスタ１に第１の所定値とは異なる値（本実施例では、０５１Ｈ以外の値）を設定したとき、クリアレジスタ２に第２の所定値とは異なる値（本実施例では、００４Ｈ以外の値）を設定したとき、または、クリアレジスタ３に第３の所定値とは異なる値（本実施例では、００２Ｈ以外の値）を設定したときには、ＷＤＴ制御回路からカウンタ回路にクリア＆リスタート信号は出力されず、ＷＤＴはクリアすることができない。

＜主制御部メイン処理＞
図１３は実施例２に係る主制御部メイン処理の流れを示すフローチャートであり、上記図８に対応する図面である。

この主制御部メイン処理では、実施例１に係る主制御部メイン処理のステップＳ１０９に替えてステップＳ６０１の処理を適用するとともに、ステップＳ６０２の処理を追加している。ステップＳ６０１では、第３のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ３に第３の所定値（００２Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ６０１では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、ステップＳ１０４において第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第３のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１０４において第２のＷＤＴクリア信号を出力してからステップＳ６０１において第３のＷＤＴクリア信号を出力するまでに必要なＣＰＵの最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、ＣＰＵでは、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、このステップＳ６０１において第３のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ６０１において第３のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、後述する主制御部タイマ割り込み処理において第１のＷＤＴクリア信号を出力してＷＤＴを定期的にクリアするように構成している（詳細は後述）。

また、ステップＳ６０２では、第２のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ２に第２の所定値（００４Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ６０２では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、後述する主制御部タイマ割り込み処理において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、主制御部タイマ割り込み処理において第１のＷＤＴクリア信号を出力してからステップＳ６０２において第２のＷＤＴクリア信号を出力するまでに必要なＣＰＵの最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、本実施例では、ステップＳ６０２において第２のＷＤＴクリア信号を出力する例を示したが、主制御部タイマ割り込み処理において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアすればよいため、例えば、ステップＳ６０１の処理の直後で第２のＷＤＴクリア信号を出力するように構成してもよい。

＜主制御部タイマ割り込み処理＞
図１４は実施例２に係る主制御部タイマ割り込み処理の流れを示すフローチャートであり、上記図９に対応する図面である。

この主制御部タイマ割り込み処理では、実施例１に係る主制御部タイマ割り込み処理のステップＳ２０２に替えてステップＳ７０１の処理を適用するとともに、ステップＳ２２０に替えてステップＳ７０２の処理を適用している。ステップＳ７０１では、第１のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ７０１では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、上記主制御部メイン処理のステップＳ６０１において第３のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、上記主制御部メイン処理のステップＳ６０１において第３のＷＤＴクリア信号を出力してからステップＳ７０１において第１のＷＤＴクリア信号を出力するまでに必要なＣＰＵの最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、ＣＰＵでは、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、このステップＳ７０１において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ７０１において第１のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、上記主制御部メイン処理のステップＳ６０２において第２のＷＤＴクリア信号を出力してＷＤＴをクリアするように構成している。

また、ステップＳ７０２では、第２のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ２に第２の所定値（００４Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、このステップＳ７０２では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵのリセット）を回避するために、ステップＳ７０１において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ７０１において第１のＷＤＴクリア信号を出力してからステップＳ７０２において第２のＷＤＴクリア信号を出力するまでに必要なＣＰＵの最大処理時間は、ＷＤＴのタイムアウト時間よりも短くなるように設定している。また、本実施例では、ステップＳ７０２において第２のＷＤＴクリア信号のみを出力する例を示したが、この処理に続けて第３のＷＤＴクリア信号を出力するように構成してもよく、また、第１、第２、第３のＷＤＴクリア信号をこの順番で全て出力するように構成してもよい。

以上説明したように、本実施例２に係るパチンコ機は、前記遊技制御手段が制御するクリア信号出力処理は、前記第１のタイミングおよび前記第２のタイミングとは異なる第３のタイミングで前記クリア信号を出力する第３のクリア信号出力処理をさらに含み、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理（例えば、主制御部タイマ割り込み処理のステップＳ７０１）によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第２のクリア信号出力処理（例えば、主制御部メイン処理のステップＳ６０２）によるクリア信号に基づいて次回の計時値をクリアした場合に、次々回の計時値は、前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第３のクリア信号出力処理（例えば、主制御部メイン処理のステップＳ６０１）によるクリア信号に基づいて次々回の計時値をクリアした場合に、前記次々回の計時値の次回の計時値は、前記第３のクリア信号出力処理によるクリア信号に基づいてクリアしないことを特徴とする遊技台である。

本実施例２に係るパチンコ機によれば、ＣＰＵの暴走などによって第１のクリア信号出力処理、第２のクリア信号出力処理または第３のクリア信号出力処理のいずれかを含んだ無限ループが発生した場合でも、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができる。そのため、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができる場合がある。

また、前記ＣＰＵ異常監視手段は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、前記次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアし、前記次々回の計時値は、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第３のクリア信号出力処理によるクリア信号のみに基づいてクリアしてもよい。

このような構成とすれば、ＣＰＵの暴走などによって第１のクリア信号出力処理、第２のクリア信号出力処理または第３のクリア信号出力処理のいずれかを含んだ無限ループが発生した場合でも、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができる。

また、前記遊技制御手段は、前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のうちの２つのクリア信号出力処理を、メインループ処理内で行い、前記２つのクリア信号出力処理を除く１つのクリア信号出力処理を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理内で行うように構成してもよい。

また、前記遊技制御手段は、前記メインループ処理内で行う２つのクリア信号出力処理の一方を、前記メインループ処理の開始時に行い、前記メインループ処理内で行う２つのクリア信号出力処理の他方を、前記メインループ処理の終了時に行うように構成してもよい。このような構成とすれば、いずれか一方の処理を含んだ無限ループが発生した場合（例えば、メインループの一部が無限ループになった場合）においてもＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができる場合がある。

また、前記遊技制御手段は、前記メインループ処理前の初期設定処理において、前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のいずれかのクリア信号出力処理によって前記クリア信号を出力するとともに、前記初期設定処理内で最後にクリア信号を出力させるクリア信号出力処理を、前記メインループ処理の開始時に行うクリア信号出力処理と異ならせてもよい。このような構成とすれば、第１のクリア信号出力処理→第２のクリア信号出力処理、第２のクリア信号出力処理→第３のクリア信号出力処理、または第３のクリア信号出力処理→第１のクリア信号出力処理という順番でクリア信号を出力することができ、ＷＤＴを確実にクリアすることができる場合がある。

また、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間よりも短い時間に設定してもよい。

なお、本実施例２では、第３のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの先頭に配置し、第２のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの最後に配置し、第１のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理のスタート処理の直後に配置したが、本発明はこれに限定されず、例えば、第３のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループの先頭に配置し、第２のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理のスタート処理の直後に配置し、第１のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理の最後に配置してもよい。また、４つ以上のＷＤＴクリア信号を用いて同様の処理を行ってもよく、例えば４つのＷＤＴクリア信号を用いる場合、第１、２のＷＤＴクリア信号の出力処理を主制御部メイン処理のメインループ内に配置し、第３、４のＷＤＴクリア信号の出力処理を主制御部タイマ割り込み処理内に配置してもよい。

次に、本発明の実施例３に係るパチンコ機について説明する。なお、上記実施例１に係るパチンコ機１００と同一の構成については説明を省略するとともに、図中において同一の符号を付すこととし、以下、上記実施例１に係るパチンコ機１００と異なる構成についてのみ説明する。

図示は省略するが、実施例３に係るＷＤＴ制御回路のカウンタ回路は、ＣＰＵからＷＤＴクリア信号を入力した場合にカウンタ値をクリアするように構成している。

＜主制御部メイン処理＞
図１５は実施例３に係る主制御部メイン処理の流れを示すフローチャートであり、上記図８に対応する図面である。

この主制御部メイン処理では、実施例１に係る主制御部メイン処理のステップＳ１０２に替えてステップＳ８０１、Ｓ８０２の処理を適用するとともに、ステップＳ１０９に替えてステップＳ８０３〜Ｓ８０６の処理を適用している。ステップＳ８０１では、ＷＤＴ制御回路のカウンタ回路にＷＤＴクリア信号を出力してＷＤＴをクリアし、ステップＳ８０２では、ＲＡＭ３０８に記憶している第１のフラグをセットする。また、ステップＳ８０３では、第１のフラグがセットされているか否かを判定し、該当する場合にはステップＳ８０４においてＷＤＴ制御回路のカウンタ回路にＷＤＴクリア信号を出力してＷＤＴをクリアする。また、次のステップＳ８０５では、上記第１のフラグをクリアした後、ステップＳ８０６では、ＲＡＭ３０８に記憶している第２のフラグをセットする。なお、本実施例においては循環モードを搭載していないＷＤＴ回路３１３による例である。

＜主制御部タイマ割り込み処理＞
図１６は実施例３に係る主制御部タイマ割り込み処理の流れを示すフローチャートであり、上記図９に対応する図面である。

この主制御部タイマ割り込み処理では、実施例１に係る主制御部タイマ割り込み処理のステップＳ２０２に替えてステップＳ９０１〜９０４の処理を適用するとともに、ステップＳ２２０に替えてステップＳ９０５の処理を適用している。ステップＳ９０１では、第２のフラグがセットされているか否かを判定し、該当する場合にはステップＳ９０２においてＷＤＴ制御回路のカウンタ回路にＷＤＴクリア信号を出力してＷＤＴをクリアする。また、次のステップＳ９０３では、上記第２のフラグをクリアした後、ステップＳ９０４では、上記第１のフラグをセットする。また、ステップＳ９０５では、ＷＤＴ制御回路のカウンタ回路にＷＤＴクリア信号を出力してＷＤＴをクリアする。

本実施例３に係るパチンコ機のように、制御プログラムによってＷＤＴのクリア処理の順序を制御しても、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができるという効果を得ることができる場合がある。また、単純な回路構成で、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができるという効果を得ることができる場合がある。

なお、本実施例３では第１、第２のフラグを用いてＷＤＴクリア信号の順序を制御する例を示したが、例えば、３種類のフラグを用いて上記実施例２に係るパチンコ機と同様に３つのＷＤＴクリア信号の順序の制御を行ってもよく、また、４種類以上のフラグを用いて４つ以上のＷＤＴクリア信号の順序を制御するように構成してもよい。

次に、本発明の実施例４に係るパチンコ機について説明する。この実施例４に係るパチンコ機は、上記実施例１に係るパチンコ機１００の副制御部４００に本発明を適用したものである。

＜副制御部メイン処理＞
最初に、図１７（ａ）を用いて、副制御部４００のＣＰＵ４０４が実行する副制御部メイン処理について説明する。なお、同図は副制御部メイン処理の流れを示すフローチャートである。

副制御部４００には、電源が投入されるとリセット信号を出力するリセット信号出力回路を設けている。このリセット信号を入力した基本回路４０２のＣＰＵ４０４は、リセット割り込みによりリセットスタートしてＲＯＭ４０６に予め記憶した制御プログラムに従って処理を実行する。

まず、ステップＳ１３００では、第１のＷＤＴクリア信号を出力する（副制御部４００が備えるＷＤＴ回路のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。また、ステップＳ１３０１では、入出力ポートの初期設定や、各種変数の初期化等を行う。

ステップＳ１３０２では、第２のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ２に第２の所定値（００４Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、ＣＰＵ４０４では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵ４０４のリセット）を回避するために、このステップＳ１３０２において第２のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第１のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１３０２において第２のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、後述する変数更新割り込み処理において第１のＷＤＴクリア信号を出力してＷＤＴをクリアするように構成している（詳細は後述）。

ステップＳ１３０３では、コマンド入力処理（詳細は後述）を行う。ステップＳ１３０４では、Ｉ／Ｏ４１０の出力ポートを介して副制御部５００にコマンドを出力する。

ステップＳ１３０５では、後述するタイマ変数記憶領域の値が１０以上であるか否かを判定する。タイマ変数記憶領域の値が１０以上である場合はステップＳ１３０６に進み、タイマ変数記憶領域の値が１０未満である場合にはステップＳ１３０２に進む。

ステップＳ１３０７では、タイマ変数記憶領域に０を格納する。ステップＳ１３０８では、演出データ更新処理を行う。この演出データ更新処理では、後述する変動パターン選択処理で記憶する変動番号、仮停止図柄の組合せ、および停止図柄の組合せの種別の更新を行うと共に、装飾図柄の変動表示を開始してからの経過時間に基づいて装飾図柄表示装置１１０、遮蔽手段２５０、スピーカ４１６、各種ランプ４２０および演出装置２００の演出用可動体等による演出を制御するための動作制御データの更新を行う。

ステップＳ１３０７では、決定された演出情報が示している態様で装飾図柄変動表示を行うように次回実行する処理で副制御部５００に出力するコマンド（例えば左に装飾７を停止することを指示するコマンドや遮蔽手段２５０を動作させるコマンド等）をＲＡＭ４０８に設けた液晶コマンド格納領域に格納する等、スピーカ４１６、各種ランプ４２０、および演出用可動体を制御する準備を行う。また、所定の条件が成立している場合には所定の演出を実行するか否か、例えばチャンスボタンを用いた演出を行うか否か等の抽選を行う。

ステップＳ１３０８では、音出力処理を行う。この音出力処理ではスピーカ制御用の情報に含まれるスピーカ４１６に出力する音声データをＩ／Ｏ４１０の出力ポートに設定し、スピーカ４１６の出力制御を音源ＩＣ４１８に行わせる。

ステップＳ１３０９では、ランプ制御処理を行う。このランプ制御処理では、各種ランプ制御用の情報に含まれる各種ランプ４２０に出力するランプの点灯・消灯を示すデータ等をＩ／Ｏ４１０の出力ポートに設定し、各種ランプ４２０の点灯や消灯の制御を表示回路４２２に行わせる。

ステップＳ１３１０では、演出用駆動装置制御処理を行う。この演出用駆動装置制御処理では、演出用可動体の制御用の情報に含まれる動作タイミングを示すデータ等をＩ／Ｏ４１０の出力ポートに設定し、演出用可動体等を駆動する各種演出用駆動装置４２４の制御を演出用駆動装置制御回路４２６に行わせる。

副制御部４００は、後述するストローブ処理、チャンスボタン割り込み処理などによる中断を除いて、以降、ステップＳ１３０２〜Ｓ１３１０の処理を繰り返し実行する。

＜コマンド入力処理＞
次に、図１７（ｂ）を用いて、上記副制御部メイン処理におけるコマンド入力処理について説明する。同図はコマンド入力処理の流れを示すフローチャートである。

ステップＳ１４０１では、後述するコマンド記憶領域の内容を確認し、未処理のコマンドが残っているか否かを判断する。そして、コマンド記憶領域に未処理のコマンドが残っている場合にはステップＳ１４０２に進み、コマンド記憶領域に未処理のコマンドが残っていない場合には処理を終了して副制御部メイン処理に復帰する。

ステップＳ１４０２では、コマンド記憶領域に記憶している未処理コマンドのうちの次に処理するべき未処理コマンドの種類に基づいて、図１８（ａ）に示す変動パターン選択処理（例えば未処理コマンドが上記図柄変動開始コマンドに基づいて実行する）や、同図（ｂ）に示す図柄停止処理等を行う。未処理コマンドに基づく処理は他にも備えている。例えば、大当たり中に可変入賞口１３０の開放制御を開始するたびに主制御部３００が出力し、大当たり開始後の可変入賞口１３０の開放回数を示す情報を含むラウンド開始コマンドが未処理コマンドである場合に行うラウンド開始処理等である。その他の処理は、ここでは割愛する。

変動パターン選択処理のステップＳ１５０１では、未処理コマンドに含まれている上記大当たりフラグの値、確変フラグの値、およびタイマ番号を抽出し、ＲＡＭ４０８のそれぞれの記憶領域に記憶する。また、上述の変動番号選択テーブルや図柄決定テーブルを参照して演出データ（本実施例では変動番号、仮停止図柄・停止図柄の組合せ等）を選択し、これをＲＡＭ４０８に設けた記憶領域に記憶した後、処理を終了する。

図柄停止処理のステップＳ１６０１では、上記図柄記憶領域に記憶している停止図柄の組合せを構成する３つの装飾図柄を装飾図柄表示装置１１０の左、中、右図柄表示領域１１０ａ〜１１０ｃの３つの表示領域に表示するように設定して処理を終了する。また、上記ラウンド開始処理では未処理コマンドに含まれている上記大当たり開始後の可変入賞口１３０の開放回数を示す情報を抽出し、ＲＡＭ４０８の記憶領域に記憶する。

＜ストローブ割り込み処理＞
次に、図１８（ｃ）を用いて、副制御部４００のストローブ割り込み処理について説明する。なお、同図はストローブ割り込み処理の流れを示すフローチャートである。

このストローブ割り込み処理は、副制御部４００が、主制御部３００が出力するストローブ信号を検出した場合に実行する処理である。ストローブ割り込み処理のステップＳ１７０１では、主制御部３００が出力したコマンドを未処理コマンドとしてＲＡＭ４０８に設けた上記コマンド記憶領域に記憶する。

＜チャンスボタン割り込み処理＞
次に、図１８（ｄ）を用いて、副制御部４００のチャンスボタン割り込み処理について説明する。なお、同図はチャンスボタン割り込み処理の流れを示すフローチャートである。

このチャンスボタン割り込み処理は、副制御部４００がチャンスボタン検出回路３６４によってチャンスボタン１４６の操作を検出した場合に実行する処理である。

チャンスボタン割り込み処理のステップＳ１８０１では、ＲＡＭ４０８の検知カウンタ記憶領域に記憶している、チャンスボタン１４６の押下回数を計測するための検知カウンタから値を取得し、取得した値に１を加算してから元の検知カウンタ記憶領域に記憶する。

＜変数更新割り込み処理＞
次に、図１８（ｅ）を用いて、副制御部４００のＣＰＵ４０４によって実行する変数更新割り込み処理について説明する。なお、同図は変数更新割り込み処理の流れを示すフローチャートである。

副制御部４００は、所定の周期（本実施例では２ｍｓに１回）でタイマ割り込みを発生するハードウェアタイマを備えており、このタイマ割り込みを契機として、変数更新割り込み処理を所定の周期で実行する。

変数更新割り込み処理のステップＳ１９０１では、第１のＷＤＴクリア信号を出力する（ＷＤＴ回路のクリアレジスタ１に第１の所定値（０５１Ｈ）を設定する）。これにより、ＷＤＴ制御回路は、カウンタ回路に対してクリア＆リスタート信号を出力してＷＤＴをクリアする。なお、ＣＰＵ４０４では、ＷＤＴ回路からのリセット信号の入力（ＣＰＵ４０４のリセット）を回避するために、このステップＳ１９０１において第１のＷＤＴクリア信号を出力してＷＤＴをクリアしてからＷＤＴのタイムアウト時間が経過する前までに第２のＷＤＴクリア信号を出力してＷＤＴをクリアする必要があるが、ステップＳ１９０１において第１のＷＤＴクリア信号を出力した後、ＷＤＴのタイムアウト時間が経過する前に、上記副制御部メイン処理のステップＳ１３０２において第２のＷＤＴクリア信号を出力してＷＤＴをクリアするように構成している。また、ステップＳ１９０２では、ＲＡＭ４０８のタイマ変数記憶領域の値に１を加算して元のタイマ変数記憶領域に記憶する。

本実施例４に係るパチンコ機のように、副制御部４００に本発明を適用しても、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができるという効果を得ることができる場合がある。

なお、上記実施例２では、第１〜第３のＷＤＴクリア信号の順序の制御をＷＤＴ回路３１３で行う例を、また、上記実施例３では、第１、第２のＷＤＴクリア信号の順序の制御を制御プログラムで行う例をそれぞれ示したが、例えば、図１９、図２０および図２１に示すような外付けのＷＤＴ回路を適用して第１〜第２のＷＤＴクリア信号の順序の制御を行ってもよい。

図１９における外付け回路は、コンデンサＣ１に電圧が蓄積し、所定の電圧となった場合にＷＤＴ２に信号が入力され、該入力に基づいてＷＤＴ２はリセット信号を出力するように構成されている。同様に、コンデンサＣ２に電圧が蓄積し、所定の電圧となった場合にＷＤＴ１に信号が入力され、該入力に基づいてＷＤＴ１はリセット信号を出力するように構成されている。すなわち、コンデンサＣ１およびＣ２が上記実施例１でいうカウンタ回路３１３ｄに相当する。

また、ＣＰＵ３０４は第１ＡＮＤ回路Ａ１に出力する第１の出力信号と、第２ＡＮＤ回路２Ａ２に出力する第２の出力信号を出力する。なお、ここでいう第１の出力信号および第２の出力信号は、それぞれ実施例１における第１のＷＤＴクリア信号および第２のＷＤＴクリア信号に相当する。

また、第１ＡＮＤ回路Ａ１は、ＣＰＵ３０４からの出力信号と比較信号とを入力した場合にＷＤＴ１およびＷＤＴ２に信号を出力し、ＷＤＴ１およびＷＤＴ２は該信号の入力に基づいてコンデンサＣ１およびＣ２に蓄積した電圧を放電する。ここで、ＷＤＴ１は遅延回路（コンデンサ）により、ＷＤＴ２よりも信号を遅く入力するため、対応するコンデンサＣ２の放電はコンデンサＣ１よりも若干遅く終了する。また、ＷＤＴ信号の出力が終了した後でも遅延回路（コンデンサ）に電圧が蓄積されているため、ＷＤＴ１の信号入力はＷＤＴ２よりも遅れて終了する。

また、第２ＡＮＤ回路Ａ２は、ＣＰＵ３０４からの出力信号と比較信号とを入力した場合にＷＤＴ１およびＷＤＴ２に信号を出力し、ＷＤＴ１およびＷＤＴ２は該信号の入力に基づいてコンデンサＣ１およびＣ２に蓄積した電圧を放電する。ここで、ＷＤＴ２は遅延回路（コンデンサ）により、ＷＤＴ１よりも信号を遅く入力するため、対応するコンデンサＣ１の放電はコンデンサＣ２よりも若干遅く終了する。また、ＷＤＴ信号の出力が終了した後でも遅延回路（コンデンサ）に電圧が蓄積されているため、ＷＤＴ２の信号入力はＷＤＴ１よりも遅れて終了する。

また、オペアンプＯＰ１はＣ１およびＣ２にかかる電圧を比較し、Ｃ１のほうがＣ２よりも大きかった場合に比較信号比較信号を出力する。

以上の構成により、外付け回路により「第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアする」という本発明の構成を達成することができる。

図２０における外付け回路は、コンデンサＣ１に電圧が蓄積し、所定の電圧となった場合にＷＤＴに信号が入力され、該入力に基づいてＷＤＴはリセット信号を出力するように構成されている。

また、第１ＡＮＤ回路Ａ１は、ＣＰＵ３０４からの出力信号と比較信号Ａとを入力した場合にＷＤＴ１に信号を出力し、ＷＤＴ１は該信号の入力に基づいてコンデンサＣ１に蓄積した電圧を放電する。さらに、ＷＤＴ１に出力される信号はフリップフロップ回路のＲ端子にも出力され、該出力により比較信号ＢがＯＮ状態になると共に比較信号ＡがＯＦＦ状態となる。また、フリップフロップ回路の入力は、コンデンサＣ３により、ＷＤＴ１の入力よりも若干遅れてフリップフロップ回路に入力される。

同様に、第２ＡＮＤ回路Ａ２は、ＣＰＵからの出力信号と比較信号Ｂとを入力した場合にＷＤＴ１に信号を出力し、ＷＤＴ１は該信号の入力に基づいてコンデンサＣ１に蓄積した電圧を放電する。さらに、ＷＤＴ１に出力される信号はフリップフロップ回路のＳ端子にも出力され、該出力により比較信号ＡがＯＮ状態になると共に比較信号ＢがＯＦＦ状態となる。また、フリップフロップ回路の入力は、コンデンサＣ３により、ＷＤＴ１の入力よりも若干遅れてフリップフロップ回路に入力される。

図２１における外付け回路は、コンデンサＣ１に電圧が蓄積し、所定の電圧となった場合にＷＤＴに信号が入力され、該入力に基づいてＷＤＴはリセット信号を出力するように構成されている。

また、ＣＰＵ３０４はフリップフロップ回路のＳ端子に出力する第１の出力信号と、Ｒ端子に出力する第２の出力信号を出力する。なお、ここでいう第１の出力信号および第２の出力信号は、それぞれ実施例１における第１のＷＤＴクリア信号および第２のＷＤＴクリア信号に相当する。

また、エッジ検出回路Ａおよびエッジ検出回路Ｂは、それぞれの信号がＯＦＦからＯＮに変わった場合にＷＤＴ１に対してＷＤＴクリア信号を出力する。

また、上記実施例においては、遊技球を遊技媒体としたパチンコ機の例を示したが、本発明はこれに限定されるものではなく、例えば、メダル（コイン）を遊技媒体としたスロットマシンなどにも適用可能である。以下、スロットマシンの一例について説明する。

＜全体構成＞
まず、図２２を用いて、スロットマシン１１００の全体構成について説明する。なお、同図はスロットマシン１１００の外観斜視図を示したものである。

スロットマシン１１００は、略箱状の本体１１０１と、この本体１１０１の前面開口部に取り付けられた前面扉１１０２とを有して構成されている。スロットマシン１１００の本体１１０１の中央内部には、外周面に複数種類の図柄が所定コマ数だけ配置されたリールが３個（左リール１１１０、中リール１１１１、右リール１１１２）収納され、スロットマシン１１００の内部で回転できるように構成されている。各図柄は帯状部材に等間隔で適当数印刷され、この帯状部材が所定の円形枠材に貼り付けられて各リール１１１０乃至１１１２が構成されている。リール１１１０乃至１１１２上の図柄は、遊技者から見ると、図柄表示窓１１１３から縦方向に概ね３つ表示され、合計９つの図柄が見えるようになっている。そして、各リール１１１０乃至１１１２を回転させることにより、遊技者から見える図柄の組み合せが変動することとなる。

また、図柄表示窓１１１３の外枠には、点滅や点灯などの点灯制御によって、後述する有効ラインや入賞ラインを報知するためのライン表示ＬＥＤ（図示省略）が配置されている。

さらに、スロットマシン１１００内部において各々のリール１１１０乃至１１１２の近傍には、投光部と受光部からなる光学式センサ（図示省略）が設けられており、この光学式センサの投光部と受光部の間を、リールに設けられた一定の長さの遮光片が通過するように構成されている。このセンサの検出結果に基づいてリール上の図柄の回転方向の位置を判断し、目的とする図柄が入賞ライン１１１４上に表示されるようにリール１１１０乃至１１１２を停止させる。

入賞ライン表示ランプ１１２０は、有効となる入賞ラインを示すランプである。有効となる入賞ラインは、スロットマシン１１００に投入されたメダルの数によって予め定まっている。５本の入賞ライン１１１４のうち、例えば、メダルが１枚投入された場合、中段の水平入賞ラインが有効となり、メダルが２枚投入された場合、上段水平入賞ラインと下段水平入賞ラインが追加された３本が有効となり、メダルが３枚投入された場合、右下り入賞ラインと右上り入賞ラインが追加された５本が入賞ラインとして有効になる。なお、入賞ライン１１１４の数については５本に限定されるものではない。

スタートランプ１１２１は、リール１１１０乃至１１１２が回転することができる状態にあることを遊技者に知らせるランプである。再遊技ランプ１１２２は、前回の遊技において入賞役の一つである再遊技役に入賞した場合に、今回の遊技が再遊技可能であること（メダルの投入が不要であること）を遊技者に知らせるランプである。告知ランプ１１２３は、内部抽選において、特定の入賞役（例えば、ＢＢ（ビッグボーナス）やＲＢ（レギュラーボーナス）等のボーナス）に内部当選していることを遊技者に知らせるランプである。メダル投入ランプ１１２４は、メダルの投入が可能であることを知らせるランプである。払出枚数表示器１１２５は、何らかの入賞役に入賞した結果、遊技者に払出されるメダルの枚数を表示するための表示器である。遊技回数表示器１１２６は、メダル投入時のエラー表示や、ビッグボーナスゲーム中（ＢＢゲーム中）の遊技回数、所定の入賞役の入賞回数等を表示するための表示器である。貯留枚数表示器１１２７は、スロットマシン１１００に電子的に貯留されているメダルの枚数を表示するための表示器である。リールパネルランプ１１２８は、演出用のランプである。

メダル投入ボタン１１３０、１１３１は、スロットマシン１１００に電子的に貯留されているメダルを所定の枚数分投入するためのボタンである。この例では、メダル投入ボタン１１３０が押下される毎に１枚ずつ最大３枚まで投入され、メダル投入ボタン１１３１が押下されると３枚投入されるようになっている。メダル投入口１１３４は、遊技を開始するに当たって遊技者がメダルを投入するための投入口である。すなわち、メダルの投入は、メダル投入ボタン１１３０又は１１３１により電子的に投入することもできるし、メダル投入口１１３４から実際のメダルを投入することもできる。精算ボタン１１３２は、スロットマシン１１００に電子的に貯留されたメダル及びベットされたメダルを精算し、メダル払出口１１５５よりメダル受皿１１５６に排出するためのボタンである。メダル返却ボタン１１３３は、投入されたメダルが詰まった場合に押下してメダルを取り除くためのボタンである。

スタートレバー１１３５は、遊技の開始操作を行うためのレバー型のスイッチである。即ち、メダル投入口１１３４に所望する枚数のメダルを投入して、スタートレバー１１３５を操作すると、これを契機としてリール１１１０乃至１１１２が回転し、遊技が開始される。ストップボタン１１３７乃至１１３９は、スタートレバー１１３５の操作によって回転を開始したリール１１１０乃至１１１２に対する停止操作を行うためのボタンであり、各リール１１１０乃至１１１２に対応して設けられている。そして、いずれかのストップボタン１１３７乃至１１３９を操作すると対応するいずれかのリール１１１０乃至１１１２が停止することになる。

ドアキー孔１１４０は、スロットマシン１１００の前面扉１１０２のロックを解除するためのキーを挿入する孔である。メダル払出口１１５５は、メダルを払出すための払出口である。メダル受皿１１５６は、メダル払出口１１５５から払出されたメダルを溜めるための器である。なお、メダル受皿１１５６は、本実施例１では発光可能な受皿を採用している。

上部ランプ１１５０、サイドランプ１１５１、中央ランプ１１５２、腰部ランプ１１５３、下部ランプ１１５４は、遊技を盛り上げるための装飾用のランプである。演出装置１１９０は、例えば開閉自在な扉装置（シャッター）１１６３が前面に取り付けられた液晶表示装置を含み、この演出装置１１９０には、例えば小役告知等の各種の情報が表示される。音孔１１６０は、スロットマシン１１００内部に設けられているスピーカの音を外部に出力するための孔である。タイトルパネル１１６２には、スロットマシン１１００を装飾するための図柄が描かれる。

＜制御部＞
次に、図２３を用いて、このスロットマシン１１００の主制御部１３００の回路構成について詳細に説明する。なお、同図は主制御部１３００の回路ブロック図を示したものである。

スロットマシン１１００の制御部は、大別すると、遊技の中枢部分を制御する主制御部１３００と、主制御部１３００が送信したコマンドに応じて各種機器を制御する副制御部１４００とからなる。

主制御部１３００は、主制御部１３００の全体を制御するための演算処理装置であるＣＰＵ１３１０や、ＣＰＵ１３１０が各ＩＣや各回路と信号の送受信を行うためのデータバス及びアドレスバスを備え、その他、以下に述べる構成を有する。

ＣＰＵ１３１０には、センサやスイッチの状態を常時監視するためのタイマ割り込み処理の周期やモータの駆動パルスの送信周期を設定するためのタイマ回路１３１５をバスを介して接続している。ＣＰＵ１３１０は、電源が投入されると、データバスを介してＲＯＭ１３１２の所定エリアに格納した分周用のデータをタイマ回路１３１５に送信する。タイマ回路１３１５は、受信した分周用のデータを基に割り込み時間を決定し、この割り込み時間ごとに、割り込み要求をＣＰＵ１３１０に送信する。ＣＰＵ１３１０は、この割込み要求を契機に、各センサ等の監視や駆動パルスの送信を実行する。例えば、ＣＰＵ１３１０のシステムクロックを６ＭＨｚ、タイマ回路１３１５の分周値を１／２５６、ＲＯＭ１３１２の分周用のデータを４４に設定した場合、この割り込みの基準時間は、２５６×４４÷６ＭＨｚ＝１．８７７ｍｓとなる。

さらに、ＣＰＵ１３１０には、各ＩＣを制御するためのプログラム、入賞役の内部抽選時に用いる抽選データ、リールの停止位置等の各種データを記憶しているＲＯＭ１３１２や、一時的なデータを保存するためのＲＡＭ１３１３を接続している。なお、これらのＲＯＭ１３１２やＲＡＭ１３１３については他の記憶手段を用いてもよく、この点は後述する副制御部１４００においても同様である。

また、ＣＰＵ１３１０には、外部の信号を受信するための入力インタフェース１３６０を接続し、割込み時間ごとに入力インタフェース１３６０を介して、メダル投入センサ１３２０、スタートレバーセンサ１３２１、ストップボタンセンサ１３２２、メダル投入ボタンセンサ１３２３、精算スイッチセンサ１３２４、メダル払出センサ１３２６の状態を検出し、各センサを監視している。

スタートレバーセンサ１３２１はスタートレバー１１３５の操作を検出するためのセンサである。ストップボタンセンサ１３２２はストップボタン１１３７〜１１３９のいずれかが押された場合、どのストップボタンが押されたかを検出するためのセンサである。メダル投入ボタンセンサ１３２３はメダル投入ボタン１１３０、１１３１のいずれかが押下された場合、どのメダル投入ボタンが押されたかを検出するためのセンサである。精算スイッチセンサ１３２４は、精算ボタン１１３２に設けており、精算ボタン１１３２が一回押されると、貯留しているメダル及びベットしているメダルを精算して払い出すことになる。

ＣＰＵ１３１０には、さらに、入力インタフェース１３６１、出力インタフェース１３７０、１３７１をアドレスデコード回路１３５０を介してアドレスバスに接続している。ＣＰＵ１３１０は、これらのインタフェースを介して外部のデバイスと信号の送受信を行っている。入力インタフェース１３６１には、インデックスセンサ１３２５を接続しており、インデックスセンサ１３２５は、リール１１１０〜１１１２に設けた遮光片が通過するたびにハイレベルになる。ＣＰＵ１３１０は、この信号を検出すると、リールが１回転したものと判断し、リールの回転位置情報をゼロにリセットする。出力インタフェース１３７０には、リールを駆動させるためのモータを制御するリールモータ駆動部１３３０と、ホッパー１１７２のモータを駆動するためのホッパーモータ駆動部１３３１と、遊技ランプ１３４０（入賞ライン表示ランプ１１２０、スタートランプ１１２１、再遊技ランプ１１２２、告知ランプ１１２３、メダル投入ランプ１１２４等）と、７セグメント（ＳＥＧ）表示器１３４１（払出枚数表示器１１２５、遊技回数表示器１１２６、貯留枚数表示器１１２７等）と、後述する外部集中端子板１４５０を接続している。

また、ＣＰＵ１３１０には、水晶発信器１３１１が出力するクロック信号を受信する度に０〜６５５３５の範囲で数値を変動させるハードウェア乱数カウンタとして使用しているカウンタ回路１３１４と、水晶発信器１３１６が出力するクロック信号が入力するＷＤＴ回路１３１７を接続している。なお、ＷＤＴ回路１３１７は、上記実施例１に係るＷＤＴ回路３１３と同様の構成を有している。

このようなスロットマシン１１００に本発明を適用し、遊技制御手段（例えば、主制御部３００）が制御するクリア信号出力処理は、第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含み、ＣＰＵ異常監視手段（例えば、ＷＤＴ回路１３１７）は、前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とするスロットマシンとしてもよい。このようなスロットマシン１１００によれば、ＣＰＵの暴走などによって第１のクリア信号出力処理または第２のクリア信号出力処理のいずれかを含んだ無限ループが発生した場合でも、従来の遊技台のようにＷＤＴが無限ループ内でクリアされ続けるような事態を回避することができる。そのため、ＣＰＵの暴走などの異常を確実に検知し、遊技制御を安定的に行うことができる場合がある。

なお、本発明の実施の形態に記載された作用および効果は、本発明から生じる最も好適な作用および効果を列挙したに過ぎず、本発明による作用および効果は、本発明の実施の形態に記載されたものに限定されるものではない。また、実施例に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。

本発明に係る遊技台は、スロットマシンや遊技機（パチンコ等）に代表される遊技台に適用することができる。

パチンコ機を正面側（遊技者側）から見た外観斜視図である。遊技盤を正面から見た略示正面図である。（ａ）特図の停止表示態様の一例を示したものである。（ｂ）装飾図柄の一例を示したものである。（ｃ）普図の停止表示態様の一例を示したものである。制御部の回路ブロック図を示したものである。ＷＤＴ回路の主要構成を示したブロック図である。（ａ）ＷＤＴ回路が備えるＷＤＴ制御回路の主要構成を示したブロック図である。（ｂ）ＷＤＴのクリア制御の流れを示したフローチャートである。ＷＤＴのクリア制御の流れを模式的に示した図である。主制御部メイン処理の流れを示すフローチャートである。主制御部タイマ割り込み処理の流れを示すフローチャートである。（ａ）従来の遊技台におけるＷＤＴのクリア処理の流れの一例を示したフローチャートである。（ｂ）本実施例に係るパチンコ機におけるＷＤＴのクリア処理の流れの一例を示したフローチャートである。（ａ）従来の遊技台におけるＷＤＴのタイムアウト設定時間と最大ループ時間との関係を示した図である。（ｂ）本実施例に係るパチンコ機におけるＷＤＴのタイムアウト設定時間と最大ループ時間との関係を示した図である。（ａ）実施例２に係るＷＤＴ回路が備えるＷＤＴ制御回路の主要構成を示したブロック図である。（ｂ）実施例２に係るＷＤＴのクリア制御の流れを示したフローチャートである。実施例２に係る主制御部メイン処理の流れを示すフローチャートである。実施例２に係る主制御部タイマ割り込み処理の流れを示すフローチャートである。実施例３に係る主制御部メイン処理の流れを示すフローチャートである。実施例３に係る主制御部タイマ割り込み処理の流れを示すフローチャートである。（ａ）副制御部メイン処理の流れを示すフローチャートである。（ｂ）コマンド入力処理の流れを示すフローチャートである。（ａ）変動パターン選択処理の流れを示すフローチャートである。（ｂ）図柄停止処理の流れを示すフローチャートである。（ｃ）ストローブ割り込み処理の流れを示すフローチャートである。（ｄ）チャンスボタン割り込み処理の流れを示すフローチャートである。（ｅ）変数更新割り込み処理の流れを示すフローチャートである。ＷＤＴのクリア処理を回路を用いて実現する例を示した図である。ＷＤＴのクリア処理を回路を用いて実現する他の例を示した図である。ＷＤＴのクリア処理を回路を用いて実現するさらに他の例を示した図である。スロットマシンの外観斜視図を示したものである。同スロットマシンの主制御部の回路ブロック図を示したものである。

符号の説明

１００パチンコ機
１０２遊技盤
１０４遊技領域
１１０装飾図柄表示装置
１１２普図表示装置
１１４特図表示装置
１２２一般入賞口
１２４普図始動口
１２６第１特図始動口
１２８第２特図始動口
１３０可変入賞口
３００主制御部
４００、５００副制御部
５５０払出制御部
６００発射制御部
６５０電源管理部

Claims

計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段と、
前記計時手段が行う計時中の計時値をクリアするためのクリア信号を出力するクリア信号出力処理を少なくとも含む複数の処理の制御を行う遊技制御手段と、を備えた遊技台において、
前記遊技制御手段が制御するクリア信号出力処理は、
第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含み、
前記ＣＰＵ異常監視手段は、
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号に基づいてクリアすることを特徴とする、
遊技台。
前記遊技制御手段は、
前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の一方を、メインループ処理内で行い、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理の他方を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理内で行うことを特徴とする、
請求項１に記載の遊技台。
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間よりも短い時間に設定することを特徴とする、
請求項１または２に記載の遊技台。
前記遊技制御手段が制御するクリア信号出力処理は、
前記第１のタイミングおよび前記第２のタイミングとは異なる第３のタイミングで前記クリア信号を出力する第３のクリア信号出力処理をさらに含み、
前記ＣＰＵ異常監視手段は、
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第２のクリア信号出力処理によるクリア信号に基づいて次回の計時値をクリアした場合に、次々回の計時値は、前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせず、前記第３のクリア信号出力処理によるクリア信号に基づいて次々回の計時値をクリアした場合に、前記次々回の計時値の次回の計時値は、前記第３のクリア信号出力処理によるクリア信号に基づいてクリアしないことを特徴とする、
請求項１〜３のいずれかに記載の遊技台。
前記ＣＰＵ異常監視手段は、
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、前記次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアし、前記次々回の計時値は、前記第１のクリア信号出力処理および前記第２のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第３のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とする、
請求項４に記載の遊技台。
前記遊技制御手段は、
前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のうちの２つのクリア信号出力処理を、メインループ処理内で行い、前記２つのクリア信号出力処理を除く１つのクリア信号出力処理を、前記メインループ処理の実行中に割り込んで所定の処理を行うことが可能な割り込み処理内で行うことを特徴とする、
請求項３〜５のいずれかに記載の遊技台。
前記遊技制御手段は、
前記メインループ処理内で行う２つのクリア信号出力処理の一方を、前記メインループ処理の開始時に行い、前記メインループ処理内で行う２つのクリア信号出力処理の他方を、前記メインループ処理の終了時に行うことを特徴とする、
請求項６に記載の遊技台。
前記遊技制御手段は、
前記メインループ処理前の初期設定処理において、前記第１のクリア信号出力処理、前記第２のクリア信号出力処理および前記第３のクリア信号出力処理のいずれかのクリア信号出力処理によって前記クリア信号を出力するとともに、
前記初期設定処理内で最後にクリア信号を出力させるクリア信号出力処理を、前記メインループ処理の開始時に行うクリア信号出力処理と異ならせることを特徴とする、
請求項６または７に記載の遊技台。
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第２のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間と、前記第３のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアしてから前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアするまでの時間との和を、前記ＣＰＵ異常判定手段がＣＰＵの異常と判定するタイムアウト時間よりも短い時間に設定することを特徴とする、
請求項３〜８のいずれかに記載の遊技台。
電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段をさらに備え、
前記遊技制御手段は、
前記電圧値判定手段が電源の電圧値が所定の電圧値以上であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力することを特徴とする、
請求項１〜９のいずれかに記載の遊技台。
電源の電圧値が所定の電圧値以上であるか否かを判定可能な電圧値判定手段をさらに備え、
前記遊技制御手段は、
前記電圧値判定手段が電源の電圧値が所定の電圧値未満であると判定した場合に、前記クリア信号出力処理によるクリア信号を全て出力することを特徴とする、
請求項１〜１０のいずれかに記載の遊技台。
計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段を備えた遊技台において、
前記ＣＰＵ異常監視手段は、
第１のＡＮＤ回路と、第２のＡＮＤ回路と、ＲＳフリップフロップ回路をさらに有し、
前記ＣＰＵの第１の出力を前記第１のＡＮＤ回路の第１の入力に接続し、
前記ＣＰＵの第２の出力を前記第２のＡＮＤ回路の第１の入力に接続し、
前記第１のＡＮＤ回路の出力を前記ＲＳフリップフロップ回路のＲ入力および前記計時手段の入力に接続し、
前記第２のＡＮＤ回路の出力を前記ＲＳフリップフロップ回路のＳ入力および前記計時手段の入力に接続し、
前記ＲＳフリップフロップ回路のＱ出力を前記第１のＡＮＤ回路の第２の入力に接続し、
前記ＲＳフリップフロップ回路のＱ反転出力を前記第２のＡＮＤ回路の第２の入力に接続し、
前記計時手段が計時中の計時値を前記第１のＡＮＤ回路の出力に基づいてクリアした場合に、次回の計時値は、前記第１のＡＮＤ回路の出力に基づいてクリアせずに前記第２のＡＮＤ回路の出力に基づいてクリアすることを特徴とする、
遊技台。
計時手段により計時を行い、計時結果に基づいてＣＰＵの異常を判定するＣＰＵ異常監視手段と、
前記計時手段が行う計時中の計時値をクリアするためのクリア信号を出力するクリア信号出力手段と、を備えた遊技台において、
前記クリア信号出力手段は、
第１のタイミングで前記クリア信号を出力する第１のクリア信号出力処理と、前記第１のタイミングとは異なる第２のタイミングで前記クリア信号を出力する第２のクリア信号出力処理と、を少なくとも含む複数種類のクリア信号出力処理で前記クリア信号を出力し、
前記第１のクリア信号出力処理によるクリア信号に基づいて前記計時値をクリアした場合に、次回の計時値は、前記第１のクリア信号出力処理によるクリア信号に基づいてクリアせずに前記第２のクリア信号出力処理によるクリア信号のみに基づいてクリアすることを特徴とする、
遊技台。
所定の遊技領域に球を発射する発射装置と、
前記発射装置から発射された球を入球可能に構成された入賞口と、
前記入賞口に入球した球を検知する検知手段と、
前記検知手段が球を検知した場合に球を払出す払出手段と、をさらに備えたことを特徴とする、
請求項１〜１３のいずれかに記載の遊技台。
複数種類の図柄が施された複数のリールと、
前記複数のリールの回転を開始させるスタートスイッチと、
前記複数のリールの各々に対応して設けられ、前記リールの回転を個別に停止させるストップスイッチと、
予め定められた複数種類の入賞役の内部当選の当否を抽選により判定する抽選手段と、
停止時の前記複数のリールにより表示された図柄の組合せが前記抽選手段により内部当選した入賞役の図柄組合せであるか否かにより前記入賞役への入賞を判定する判定手段と、をさらに備えたことを特徴とする、
請求項１〜１３のいずれかに記載の遊技台。