JP3817743B2 - 半導体集積回路装置、半導体装置及びそれを含む電子機器 - Google Patents
半導体集積回路装置、半導体装置及びそれを含む電子機器 Download PDFInfo
- Publication number
- JP3817743B2 JP3817743B2 JP50686399A JP50686399A JP3817743B2 JP 3817743 B2 JP3817743 B2 JP 3817743B2 JP 50686399 A JP50686399 A JP 50686399A JP 50686399 A JP50686399 A JP 50686399A JP 3817743 B2 JP3817743 B2 JP 3817743B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor
- auxiliary
- power supply
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 155
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 37
- 230000010355 oscillation Effects 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 description 26
- 238000012545 processing Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 25
- 238000005259 measurement Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 17
- 238000004140 cleaning Methods 0.000 description 13
- 101100059544 Arabidopsis thaliana CDC5 gene Proteins 0.000 description 12
- 101150115300 MAC1 gene Proteins 0.000 description 12
- 230000006870 function Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 101100244969 Arabidopsis thaliana PRL1 gene Proteins 0.000 description 5
- 102100039558 Galectin-3 Human genes 0.000 description 5
- 101100454448 Homo sapiens LGALS3 gene Proteins 0.000 description 5
- 101150051246 MAC2 gene Proteins 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、半導体集積回路、半導体装置及びそれを含む電子機器に関し、特に時間計測回路での計時用クロック信号を停止するものに関するものである。
背景技術
この種の時間計測回路として例えば図12に示すものが挙げられる。図9には、一般的な時間計測回路の一例が示されている。図12に、従来の補助クロック信号で動作する時間計測回路を含む半導体集積回路のブロック図を示す。
半導体集積回路は、システムメインクロック信号760に基づいて駆動するメイン回路710と、計時等を目的とした補助クロック信号770に基づいて駆動する補助回路730と、前記補助回路730とメイン回路710とをブロック間信号781、782、783により電気的に接続するインタフェース回路720と、を含み構成される。ここで、システムメインクロック信号は、メイン回路を動作させるためのクロックであり、補助クロック信号は、例えば時計等の計時を行なうような補助のクロックである。
さらに、半導体集積回路は、メイン回路710に電気的に接続されて、メイン回路710に電位を供給する主電源回路750と、補助回路730と電気的に接続されて、補助回路730に電位を供給する補助用電源回路740と、を有する。
メイン回路710内には、システムメインクロック信号760を入力とし、該システムメインクロック信号760で動作する第1の制御回路712と、前記第1の制御回路712とブロック間信号762により電気的に接続され、主電源回路750とブロック間信号764により電気的に接続される第2の制御回路714と、を含み構成される。
補助回路730内には、補助クロック信号770を入力とし、該補助クロック信号770で動作する第1の制御回路732と、第1の制御回路732とブロック間信号772により電気的に接続される第2の制御回路734及びその他の回路736と、を含み構成される。
上記のような構成の半導体集積回路では、補助回路730とは独立して、メイン回路710のシステムメインクロック信号760を停止させる場合、ブロック間信号764により該システムメインクロック信号760を停止することで行なう。
しかしながら、前記補助回路730では、メイン回路710に関係なく動作を継続したり、該補助クロック信号770を停止したりすることはできなかった。このため、メイン回路の消費電力は、必要に応じて抑えることが可能であったが、補助回路、及び補助用電源を停止することができないため、補助回路において電力が常時消費されるために、半導体集積回路全体としての消費電力を抑えることができないという問題点があった。
また、補助クロック信号770を停止できないため、該クロック信号770により動作する回路は、必要・不必要に関係なく動作を継続し消費電力が増加することになる。特に、補助回路730が例えば時間計測回路等にて形成される場合には、一定時間の計測を行なうために、その一定時間以上の計測は必要ないような場合でも前記補助回路730を停止できないため、一定時間以外の計測されない時間分に消費される電力を抑えることができず、低消費電力化に寄与できないという問題点があった。
さらに、半導体装置においては、低消費電力化の観点から、低電圧仕様のものが主流となりつつあるため、時間計測回路と共に使用されるこれらを搭載した半導体装置においても、時間計測回路の動作が消費電力に大きな影響を与えることになるため、低消費電力が要求されるようになってきた。
本発明は、上記した技術の課題を解決するためになされたものであり、その目的とするところは、必要のない場合は補助回路を停止し、前記補助回路で消費される消費電力を抑えると共に、半導体集積回路全体としての低消費電力化をも図ることのできる半導体集積回路、半導体装置及びそれを含む電子機器を提供することにある。
発明の開示
本発明に係る半導体集積回路は、少なくとも一つの第1のクロック信号に基づいて動作する少なくとも一つの第1の半導体回路を有する。さらに、少なくとも、前記第1のクロック信号と独立した少なくとも一つの第2のクロック信号と、前記第1の半導体回路からの要求と、に基づいて動作し、前記第1の半導体回路を補助する少なくとも一つの第2の半導体回路を有する。前記第2の半導体回路は、必要に応じて前記第2のクロック信号を停止させる停止手段を有する。
本発明によれば、第1の半導体回路と、第2の半導体回路とを有するものの場合、第1の半導体回路は、第1のクロック信号を停止させることで、第1の半導体回路の動作を停止することができる。一方、第2の半導体回路を停止させる場合、第2のクロック信号を停止させることで、第2の半導体回路の動作を停止することができる。これにより、従来は、第2の半導体回路を停止できなかったのに対して、本発明では、第2のクロック信号を所望の期間停止させることで、第2の半導体回路を使用期間中のみ動作させれば良く、動作されない分の第2の半導体回路にて消費される消費電力の低減を図ることが可能となる。
また、本発明では、前記停止手段は、前記第2のクロック信号の停止、非停止を制御する少なくとも一つのクロック制御信号を生成する制御信号生成手段を有する。さらに、前記クロック制御信号に基づいて、前記第2のクロック信号の動作を停止制御する動作制御手段を有する。
本発明によれば、クロック制御信号に基づいて動作制御される動作制御手段により、前記第2のクロック信号の停止、非停止を制御できる。これにより、所望の期間のみ第2のクロック信号を停止できる。
また、本発明では、前記停止手段は、前記第1の半導体回路からの要求に基づいて、前記第2のクロック信号の停止時間が設定される設定手段を有する。さらに、前記第2のクロック信号の動作時間をカウントして、当該カウンタ値を前記動作制御手段に向けて出力する計数手段を有する。前記動作制御手段は、前記カウンタ値が前記停止時間に至った時に、前記制御信号生成手段の前記クロック制御信号を出力させて、前記第2のクロック信号を停止させることが好ましい。
本発明によれば、第2のクロック信号の停止時間が設定される設定手段により、第2の半導体回路が停止される停止開始時刻、停止終了時刻を所望に設定できる。これにより、第2の半導体回路を制御できる。
また、本発明では、前記動作制御手段、前記計数手段、及び前記制御信号生成手段は、各々第1導電型のトランジスタと、前記第1導電型と逆の導電性を有する第2導電型のトランジスタと、をそれぞれ有する。前記計数手段の第1導電型のトランジスタと、前記動作制御手段及び前記制御信号生成手段の第1導電型のトランジスタとが電気的に分離する。前記計数手段の第2導電型のトランジスタと、前記動作制御手段及び前記制御信号生成手段の第2導電型のトランジスタとが電気的に接続することが好ましい。
本発明によれば、第1導電型のトランジスタと、第2導電型のトランジスタとを形成し、計数手段と、動作制御手段及び制御信号発生手段とを電気的に分離することで、電位供給を各々独立して行なうことができる。
また、本発明では、前記設定手段は、前記第2のクロック信号の停止時間を記憶する記憶手段を有する。さらに、前記第1の半導体回路からの要求に基づいて、少なくとも前記記憶手段に前記停止時間を書き込むデータ書込手段を有する。
本発明によれば、記憶手段に、第2のクロック信号を停止させる前記停止時間を予め記憶可能に形成しておくことで、所定の時間まで、第2のクロック信号を動作させ、その後停止させるという時間設定を、必要に応じて容易に可変できる。
また、本発明では、前記第2の半導体回路は、該第2の半導体回路自体の回路動作を行なうための電源回路と、前記電源回路を制御する制御回路と、を有する。前記制御信号生成手段は、前記制御回路を制御する制御信号を前記制御回路に向けて出力することが好ましい。
本発明によれば、第2の半導体回路に電位を供給するための電源回路と、電源回路を制御する制御手段とを有することで、制御信号生成手段により電源回路自体をも停止することができる。即ち、この種の第2の半導体回路においては、第2の半導体回路内に流れるのはトランジスタ等のリーク電流のみであり、電源回路を停止しなくても、第2の半導体回路を駆動させている第2のクロック信号を停止状態(スリープ状態)とすることで、消費電力を低減することもできる。しかし、電源回路自体を停止させていないため、リーク電流分の若干の電力は消費される。そこで、本発明においては、上述の第2のクロック信号の停止に加えて、電源回路をも停止するような構成とすることで、このような電力消費をも削減でき、さらなる低消費電力化を図ることができる。
また、本発明では、前記第2の半導体回路の計数手段と、前記動作制御手段及び前記制御信号生成手段とは、各々前記電源回路を供給源として動作することが好ましい。
本発明によれば、制御信号生成手段、計数手段、動作制御手段を、上記の電源回路を供給源として動作させることで、電源回路を停止させることで、各々の手段を構成する回路の停止をも図ることができる。
また、本発明では、前記第2の半導体回路は、時間計測回路であることが好ましい。
本発明によれば、時間計測回路である場合には、所定の計測時間のみ第2の半導体回路を動作させ、前記計測時間以外の時間は第2の半導体回路を停止させることができる。これにより、時間計測回路を半導体回路に備えた場合にも、消費電力を抑えることのできる回路を形成できる。
また、本発明では、前記第2の半導体回路と前記第1の半導体回路との間でデータの入出力を行なうための入出力手段をさらに有する。
本発明によれば、第1の半導体回路と第2の半導体回路とで、互いに異なる電圧で回路が駆動するような場合には、この入出力手段により例えば電圧変換等を行い、第1の半導体回路と第2の半導体回路との間でデータの入出力を行なうことができる。
また、本発明では、前記第2の半導体回路は、前記データ保持手段と、前記動作制御手段及び前記制御信号生成手段と、の間でデータの入出力を行なうための入出力手段をさらに有することが好ましい。
本発明によれば、前記データ保持手段と、前記動作制御手段及び前記制御信号生成手段と、で互いに異なる電圧で駆動するような回路を形成できる。このような場合には、この入出力手段により例えば電圧変換等を行い、前記データ保持手段と、前記動作制御手段及び前記制御信号生成手段と、との間でデータの入出力を行なうことができる。
また、本発明では、前記第1の半導体回路は、第1の半導体回路に電位を供給するための主電源回路を有する。さらに、前記第1のクロック信号に基づいて前記主電源回路を停止させる電源停止信号を出力することで、前記主電源回路を制御する主電源制御回路を有する。
本発明によれば、第1の半導体回路においては、主電源回路を停止することで、第1の半導体回路における動作電力の消費を低減することができる。従って、第2の半導体回路での低消費電力に加えて、第1の半導体回路での低消費電力化が図れるので、半導体装置全体としての低消費電力化を図ることができる。
本発明に係る半導体装置は、上述の半導体集積回路を有する。さらに、前記半導体集積回路の前記第1の半導体回路への供給電圧を形成する第1の電源回路を有する。さらに、前記半導体集積回路の前記第2の半導体回路への供給電圧を形成する第2の電源回路を有する。そして、半導体集積回路、第1の電源回路、第2の電源回路を同一基板上に形成することが好ましい。
本発明によれば、第1の電源回路、半導体集積回路、第2の電源回路を同一基板上に形成することで、第1の半導体回路を停止する場合は、第1の電源回路を停止することで実行でき、第2の半導体回路を停止する場合は、第2の電源回路を停止することで実行できる。
本発明に係る半導体装置は、上述の半導体集積回路を有する。さらに、前記第1のクロック信号を生成するための第1の発振回路を有する。さらに、前記第2のクロック信号を生成するための第2の発振回路を有する。さらに、前記半導体集積回路、前記第1、第2の発振回路を同一基板上に形成すると共に、前記基板上の各回路に電力を供給するための基板用電源を有する。
本発明によれば、第1、第2のクロック信号を生成する第1、第2の発振回路を有することで、第1、第2の発振回路を発振停止することで、第1、第2の半導体回路を停止できる。また、基板用電源を形成することで、この基板用電源の停止により、第1の半導体回路を停止することができる。
本発明に係る電子機器は、上述の半導体装置を含む。この電子機器によれば、第2の半導体回路を第1の半導体回路とは独立して停止することで、第2の半導体回路が動作中以外は第2の半導体回路を停止することができ、第2の半導体回路内で消費される消費電力を低減することができる。これにより、電子機器全体としても無駄な電力を削減することができ、最適な低消費電力の電子機器を実現できる。
【図面の簡単な説明】
第1図は、本発明に係る半導体集積回路の実施の形態の一例を示すブロック図である。
第2図は、第1図の半導体集積回路の補助ブロックの詳細を示すブロック図である。
第3図は、第1図の半導体集積回路のメイン回路の詳細を示すブロック図である。
第4図は、第1図の半導体集積回路の概略動作を示すフローチャートである。
第5図は、第1図の半導体集積回路のメイン回路と補助回路との動作タイミングを示すタイミングチャートである。
第6図は、第1図の半導体集積回路のメイン回路のCPUの詳細を示す機能ブロック図である。
第7図は、本発明に係る半導体集積回路の他の実施の形態の一例を示すブロック図である。
第8図は、本発明に係る半導体集積回路の他の実施の形態の一例を示す断面図である。
第9図は、本発明に係る半導体集積回路を用いた装置の実施の形態の一例の全体構成を示すブロック図である。
第10図は、本発明に係る半導体集積回路を含む電子機器の内部ブロック図の例である。
第11図は、第10図に示したの電子機器の一例の外観を示す斜視図である。
第12図は、従来の補助用クロック信号での半導体回路を有する半導体集積回路の全体を示すブロック図である。
発明を実施するための最良の形態
以下、本発明の半導体集積回路を時間計測回路に適用した実施の形態について、図面を参照して具体的に説明する。
[実施の形態1]
(全体構成)
図1は、半導体集積回路1の全体構成を示すブロック図である。この半導体集積回路1は、例えばプリンタ等の電子機器において使用されるものである。より詳細には、電源投入前の電源停止期間に基づいて、電源投入時(再起動時)にクリーニング動作等を行なうか否かを判断する場合に、上記電源停止期間を計測する時間計測回路を内蔵したものである。尚、この電子機器の全体の概要については、後述の実施の形態4にて詳述する。
本例の半導体集積回路1は、図1に示すように、システムメインクロック信号20(第1のクロック信号)に基づいて動作するメイン回路10(第1の半導体回路)を有する。さらに、システムメインクロック信号と独立した補助クロック信号92(第2のクロック信号)に基づいて動作し、メイン回路10を補助する補助回路50(第2の半導体回路)を有する。この補助回路50が上述の時間計測回路に該当する。また、メイン回路10と補助回路50との間には、メイン回路10と補助回路50との間でデータの入出力を行なうための入出力手段としてのインターフェース回路30を有する。
さらに、メイン回路10には、メイン回路10に電位を供給してメイン回路10自体の回路動作を行なうための外部の主電源回路2が接続される。補助回路50には、補助回路50に電位を供給するための半導体集積回路1の外部の補助用電源回路3が接続される。このようにして、補助用電源回路3と主電源回路2とが半導体集積回路1の外部を構成している。従って、本例においては、メイン回路10、インターフェイス回路30、補助回路50とで半導体集積回路1、即ち1チップのCPUを構成している。
メイン回路10は、システムメインクロック信号20に基づいて、信号22を出力する第1の制御回路12と、システムメインクロック信号20に基づいて主電源回路2を停止させる電源停止信号24を出力することで、主電源回路2を制御する主電源制御回路としての第2の制御回路14と、を有する。尚、第2の制御回路14からは、第1の制御回路12に向けて入力されるフィードバック信号26が出力される。
補助回路50は、例えば時間を計測するための時間計測回路等にて構成され、当該補助回路50を使用しない時に、補助クロック信号92(計時クロック)を自動停止させる停止手段51を有する。即ち、補助回路50は、補助用電源回路3のオン、オフにより停止するのではなく、補助クロック信号92で動作する内部の回路を止めるよう機能する。この理由は、補助回路50は、動作中では回路の動作電流により電力は消費されるが、動作停止中ではスタティック状態になるので、回路内を流れるのはトランジスタの無視できる範囲のリーク電流のみであり、特別電源を外す処理を行なわなくても問題ないからである。尚、停止させるタイミングの設定は、プリンタ側の仕様に基づき、後述するレジスタ82a〜82c(図2参照)にて設定できる。
停止手段51は、補助クロック信号92の停止、非停止を制御する少なくとも一つの補助クロック制御信号95(クロック制御信号)を生成する制御信号生成手段としての制御信号発生回路70と、補助クロック制御信号95に基づいて、補助クロック信号92の動作を停止制御する動作制御手段としての動作制御回路60と、メイン回路10からの要求に基づいて、補助クロック信号92の停止時間が設定される設定手段を含むその他の回路80と、補助クロック信号92の動作時間をカウントして、当該カウンタ値を動作制御回路60に向けて出力する計数手段、データ保持手段としてのデータ保持レジスタ52と、を有する。
ここで、動作制御回路60は、カウンタ値が停止時間に至った時に、制御信号発生回路70の補助クロック制御信号95を出力させて、補助クロック信号92を停止させる。
また、補助回路50内には、補助クロック信号92を元信号として動作するその他の回路80と動作制御回路60との間が電気的に接続されることにより伝達される信号98、制御信号発生回路70と動作制御回路60との間が電気的に接続されることにより伝達される信号97、データ保持レジスタ52から動作制御回路60に向けて出力される条件判断信号94、動作制御回路60からデータ保持レジスタ52に向けて出力される信号93、制御信号発生回路70から動作制御回路60に向けて出力される補助クロック制御信号95、制御信号発生回路70からデータ保持レジスタ52に向けて出力する信号96、を有する。
さらに、補助回路50からインターフェース回路30を介してメイン回路10に向けて出力される信号40、42、メイン回路10からインターフェース回路30を介して補助回路50に向けて出力される信号44、46を有する。
尚、信号44、46は、主電源回路2をオフするという信号、所定期間後に補助回路50を停止させる計時データを補助回路50内に書込むため信号等であり、これらを転送するための各種配線にて形成されている。また、信号40、42では、補助回路50からメイン回路10に、補助回路50が所定期間例えば1週間停止したかを見るためのデータ保持レジスタ52のカウンタ値の読出を行なうための転送をも行われる。さらに、インターフェース回路30の内部には、異なる電流源例えば5V系のメイン回路10と、3V系の補助回路50と、の間で、各々の電源電圧を合わせるためのレベルシフタ(電圧変換手段)を設けている。
上記のような構成の半導体集積回路1の動作を、図1及び図4を用いて説明する。図4は、図1の半導体集積回路の概略動作を示すフローチャートである。
メイン回路10では、システムメインクロック信号20は常に動作し、第1、第2の制御回路12、14を用いて主電源回路2を制御することで、主電源回路2をオン、オフする。
そして、メイン回路10の動作中に、後述するメインスイッチ(電源スイッチ)のオフ操作(ステップ「以下、sと記す」101)により、メイン回路10を退避状態にし、主電源回路2をオフする。即ち、メインスイッチのオフにより電源を停止させるような指令が図示しない配線を介してメイン回路10に供給されると、メイン回路10は退避処理を行なう。メイン回路10の動作が全て終了すると、第2の制御回路14は、主電源回路2に向けて、主電源回路2のオフを許可する電源停止許可信号24を送信する。このように、主電源回路2をオフすることで、メイン回路10は動作停止する。なお、退避処理期間は、本例においては、図5のタイミングチャートにて示すように、メインスイッチがオフしてからメイン回路10がオフとなるまでの期間T1を意味する。
ここで、メイン回路10の退避処理の期間を利用して、本例では以下のような処理が行われる。即ち、主電源回路2をオフする前に、補助クロック信号を動作させて、この補助クロック信号92に基づいて、データ保持レジスタ52は、カウント動作(計時動作)を開始する(s102)。また、補助クロック信号92を一定条件(主電源回路2の停止後の所定期間経過後)で停止させるように、当該期間(図5に示すT3)を示す計時データを、補助回路50内の後述するレジスタ82a〜82c(図2参照)に書き込む書込処理等を行なう(s103)。
なお、レジスタ82a〜82c等を構成する記憶手段は、例えば不揮発性ROM等にて形成されるこが好ましく、このような場合には、補助回路50の電源オフにより内部のデータ(計時データ)が消去されない。従って、電源オン時にレジスタ82a〜82cに計時データを書込んでおくことで、電源オフ後、再度電源をオンした時に、当該計時データを読出すことができる。
このように、メイン回路10においては、メインスイッチのオフ操作後、退避処理を行い、その後、最終的に主電源回路2をオフする。
一方、補助回路50内においては、主電源回路2がオフする直前には、補助クロック信号92に基づいて、データ保持レジスタ52は、カウント動作を開始し、主電源回路2がオフした後も、継続してカウント動作を続行する。このように、図5に示すように、メイン回路10がオフとなっている直前の時刻t2に補助回路50は動作を開始し、計測期間T3の間動作を続行する。
そして、所定期間経過後、制御信号発生回路70は、設定された計時データの内容値と、計時されたカウンタ値とが一致した場合に出力される(条件一致を示す)補助クロック制御信号(停止信号)95を発生し、動作制御回路60に向けて出力する。
動作制御回路60は、補助クロック制御信号95が入力されると共に、データ保持レジスタ52の補助クロック制御信号95出力時(現在)のカウンタ値が条件判断信号94として入力される。動作制御回路60は、条件判断信号94に従って必要な場合、補助クロック信号92を停止し一定レベルの電位の信号を発生する。従って、補助クロック信号92による回路動作が必要ない場合、自動的に補助クロック信号92を停止でき、消費電力を抑えることができる。計測期間中に主電源回路がオンしない時は、1週間経った時点で、補助クロック信号を停止させる(s104)。
この後、さらに時間が経過し、再度、メインスイッチのオン操作(図5のt4)に基づいて、メイン回路10の主電源回路2がオン(図5のt5)されると(s105)、補助クロック信号92に基づいて補助回路50は動作し、補助クロック信号が1週間以上停止していたか否かを確認するために、上記カウンタ値の読出動作が行われる(図5のt5)(s106)。
尚、主電源回路2は、100V電源から作った5V用電源を用いても、5V用の電源をボード上で切り離しできる回路構成にしても良い。また、上記例では、主電源回路2、補助用電源回路3を除く半導体集積回路1を1チップとしたが、主電源回路2、補助用電源回路3を各々、電源用ICを用いて半導体集積回路1に含める構成としても良い。
ここで、電源投入時に、クリーニング動作が必要かどうかを判断するには、補助回路内のカウント値と当該内容値との比較により行なう(s107)。そして、1週間以上メイン回路の主電源回路がオンされない場合は、クリーニング動作を行なう(s108)。また、補助クロック信号は、クリーニングする一定期間動作させ、後は停止させる。従って、1週間以内に主電源回路がオンとなった場合には、クリーニング動作は行わない。
このように、メイン回路のシステムメインクロック信号が停止し、補助回路の補助クロック信号も所望の期間停止できるので、従来に比べて、大幅に回路内の消費電力を削減できる。
(補助用クロックについて)
次に、補助回路50の詳細について、図2を用いて説明する。図2に示すように、データ保持レジスタ52は、補助クロック信号92を制御する信号制御手段としても機能し、並列配置された秒カウンタ54a、分カウンタ54b、時間カウンタ54c、日カウンタ54dを有する。また、データ保持レジスタ52を構成するカウンター54a〜54dは、様々な用途にてカウントアップできるよう調整可能に形成される。通常は、リアルタイムクロックで使う場合は、オン状態として、オフ状態としない。
尚、データ保持レジスタ52において、カウンターでカウントアップしない時でも、発振回路66からのクロックを基準信号として動作させることで、レジスタ86からの入力に基づいて、データ読出/書込回路84は、レベルシフタ34を介して、メイン回路10に向けて信号40、42を送ることができる。
動作制御回路60は、時間をカウントして当該カウンタ値と一致すると割込信号を発生する割込用のコンベア回路62と、必要に応じて制御信号発生回路70からの補助クロック制御信号95を停止させるための制御用のレジスタ64と、水晶発振器Xtalに基づいて基準信号を発振する発振インバータを含む発振回路66、分周回路67、分周回路68、を有する。なお、レジスタ64は、補助クロック制御信号95を停止するためのものであり、計時オートオフビットが1で割込処理を停止し、0で割込処理を行なうように制御する。
発振回路66内には、水晶振動子X’talが接続されたインバータ及びNAND回路を含み、フィードバックで当該インバータをオフすることで、発振回路66を停止させる。メイン回路10にも、補助回路50の発振回路66と同様の発振回路が構成される。
発振回路66、分周回路67、分周回路68は、消費電力を落として作業したいような場合、又はスリープ状態で使うような場合は、低速の周波数で動作するように形成される。また、周期カウンタ54a〜54dは、高速でも低速でも動作可能に形成される。さらに、メイン回路10でも、高速動作が必要でなくて、例えば処理待ち時間とかに入った場合、自動的に低速動作の方に切り換えることもできるよう構成しても良い。
制御信号発生回路70は、データ保持レジスタ52のカウンタ値とレジスタ82a〜82cの計時データとを比較する比較手段として機能し、例えばANDゲート等にて形成される。
その他の回路80には、記憶手段としての並列配置されたタイマーカウンタ即ち、分コンベアレジスタ82a、時間コンベアレジスタ82b、日コンベアレジスタ82c、データ書込手段、データ読出手段としてのデータ読出/書込回路84、レジスタ86を含み構成される。
コンベアレジスタ82a〜82cは、通常のRTC(リアルタイムクロック)として使用した場合に、コンベアレジスタ82a〜82cをオン状態とし、例えば8時に信号を出力するように設定する場合、コンベアレジスタ82aには「0」、コンベアレジスタ82bには「8」、コンベアレジスタ82cには「0」が設定される。この場合には、時間コンベアレジスタ82bと分コンベアレジスタ82aだけで割込処理を行ない、設定時刻にコンベア回路62に向けて信号が出力される。但し、コンベアレジスタ82a〜82cをオフ状態として、RTCとして使う信号を、カウンタにて生成することもできる。
インターフェース回路30は、メイン回路10は例えば5V駆動で、補助回路50は例えば3V駆動で形成するように、電源電圧が異なる場合に、メイン回路10と補助回路50との間で電圧を変換する電圧変換手段としてのレベルシフタ34、36と、NAND回路32と、を含み構成される。このNAND回路32は、プルアップトランジスタ又はプルダウントランジスタを付加した回路であることが好ましい。
尚、補助回路50を構成するトランジスタを、5Vでも動作するトランジスタを3Vで使用するような構成としている場合には、5Vから3Vに電圧変換するためのレベルシフタを設ける必要はない。さらに、補助回路50の低い電源系から、メイン回路10の高い電源系に入ってくる信号40、42にはレベルシフタ34を設け、メイン回路10の高い電源系から補助回路50の低い電源系に入る信号44、46にはレベルシフタ36を設けない構成としても良い。また、インターフェース回路30を、補助回路50の中に組込む構成としても良い。
また、発振回路66から外部に接続されるテスト用の外部接続回路に接続される配線途中においても、同様な理由によりレベルシフタ90を設けても良い。
次に、上記のような構成の補助回路50の動作を説明する。
設定期間を例えば7日とすると、コンベアレジスタ82a・82b・82cには、補助回路50を停止させる所定の設定時間例えば7日が設定される。即ち、メイン回路10からの要求(信号44、46)に基づいて、データ読出/書込回路84は、当該時間に関するデータ例えば7日であれば、分コンベアレジスタ82a・時間コンベアレジスタ82b・日コンベアレジスタ82cの順に「0」、「0」、「7」と各コンベアレジスタ82a・82b・82cに書き込む。
一方、データ保持レジスタ52は、分周回路68からの信号93に基づいて、各カウンタ54a、54b、54c、54dにてカウンタ値をカウントアップしていく。
このカウントアップの開始、即ち、データ保持レジスタ52をオン状態とするのは、メイン回路10の主電源回路2をオフする直前のタイミングで行なう。これにより、データ保持レジスタ52がオン状態となる前に、レジスタ86をリセット状態とすることで、レジスタ値をリセットすることができる。
また、このカウントアップの開始並びにリセット操作は、メインスイッチのオフ操作から主電源回路2がオフとなるまでの、いわゆるメイン回路10の退避処理時間を利用して行われる。この退避処理時間では、主電源回路2の停止前の若干の時間(内蔵されている充電コンデンサの放電作用時間)内に、メイン回路10側から信号44、46を介して電源の停止を知らせる電源停止信号等が補助回路50に入力され、データ読出/書込回路84及びレジスタ86により、データ保持レジスタ52をオン状態として、カウントアップが開始される。また、リセットも同時に行われる。その後、データ読出/書込回路84は、レジスタ86のオン状態への切り換えによりカウントアップが開始されるのを確認すると、信号40、42を介してメイン回路10側へ、カウントアップ確認信号等の確認用の信号が伝達される。そして、メイン回路10では、上記確認用の信号が入力されると、第2の制御回路14が電源停止信号24を主電源回路2に出力して、メイン回路10を完全に停止させる。
ここで、タイマーとして機能する発振回路66、分周回路67、分周回路68、データ保持レジスタ52において、データ保持レジスタ52をオン状態、オフ状態に切換え制御するのは、タイマー制御手段としてのレジスタ86の内容により制御される。即ち、通常、計時用に動作継続して使用されるクロックを用いて、レジスタ86をオフすることで、データ保持レジスタ52をオフ状態し、レジスタ86をオンすることでデータ保持レジスタ52をオン状態とする。
尚、補助回路50がオフした時点でのカウンタ値は、カウンタ54a〜54dに入り、しかも、外部の補助用電源回路3からの電力が供給されているので、補助回路50はスタティック状態であり、データ保持レジスタ52をオフ状態としても、カウントアップされたカウント値は消えない。従って、消去する場合には、レジスタ86をリセット状態とすることで、データ保持レジスタ52のカウント値を消去できる。
ここで、コンベア回路62では、データ保持レジスタ52にてカウントされたカウンタ値と、レジスタ82a・82b・82c書込まれた内容値とを比較して、当該内容値とカウンタ値とが一致すると(7日経つと)、割込信号97を出力する。そして、制御信号発生回路70では、割込信号97と、レジスタ64からのデジタルデータとを比較する。
レジスタ64は、補助クロック制御信号95を停止するためのものであり、計時オートオフビット(モード)が0の時、割込信号97を補助クロック制御信号95として出力させ、割込処理を開始する。
そして、データ保持レジスタ52がオフ状態に設定されていれば、制御信号発生回路70は、補助クロック制御信号95を出力することで、発振回路66及び分周回路68を停止させる。ここで、制御信号発生回路70は、例えばANDゲートにて構成されるので、上記動作を可能としている。
発振回路66の停止時には、発振回路66のインバータ発振部と、分周回路68との動作をストップさせると共に、補助クロック制御信号95がレジスタ86に入力されることにより、レジスタ86はデータ保持レジスタ52をオフ状態として、カウントアップ動作を自動的に停止させる。
尚、メイン回路10の主電源回路2のオンにより、再度データ保持レジスタ52をオン状態とした時には、データ保持レジスタ52のカウンタ値が出力されるので、当該経過期間が解る。
補助回路50が停止状態となり、所定の時間経過後に、再度メインスイッチのオン操作により主電源回路2の電源が投入されると、メイン回路10は再び動作状態となる。
ここで、電源投入時に、例えば7日以上経った場合は、所望の動作例えばクリーニング動作を行い、7日未満である場合には、クリーニング動作を行なわないような設定をした場合には、クリーニング動作するか否かを決める時の信号は、データ読出/書込回路84からメイン回路10に向かう信号40にて出力される。
このように、再度の電源投入時のカウンタ54a〜54dの内容を読み出してみることで、クリーニング動作の判断を行うことができる。
以上のように、本実施の形態によれば、補助回路50の停止を、メイン回路10のインターフェース回路30、インターフェース信号40、42、44、46に関係無く実現することが可能である。また、メイン回路を停止した後、所定期間計測できれば後は計測できなくても良く、必要とする期間だけ計時されるので、消費電力の低減が図れる。
(メイン回路について)
次に、メイン回路の詳細例について説明する。図3には、メイン回路の具体的な機能ブロック図が示されている。図3に示すように、マイクロコンピュータ10は、32ビットマイクロコンピュータであり、CPU(制御回路、積和演算回路、ALU)100、ROM151、RAM150、高周波発振回路180、低周波発振回路181、リセット回路182、プリスケーラ170、16ビットプログラマブルタイマ183や8ビットプログラマブルタイマ184やクロックタイマ185等のタイマ回路、インテリジェントDMA169や高速DMA168等のデータ転送制御回路、割り込みコントローラ112、シリアルインターフェース161、BCU(バスコントロールユニット)160、A/D変換器163やD/A変換器164等のアナログインターフェース回路、入力ポート165や出力ポート166やI/Oポート167などのI/O回路、及びそれらを接続する各種バス172、173、各種ピン171を含む。
1チップの半導体基板上に形成されるこのマイクロコンピュータは、32ビットのデータを処理できるRISC方式のマイクロコンピュータである。そしてパイプライン方式及びロード・ストア方式のアーキテクチャーを採用し、ほとんど全ての命令を1クロックの期間で実行する。全ての命令は16ビットの固定長で記述されており、これにより極めて小さい命令コードサイズを実現している。
CPUは、スタックポインタ専用レジスタであるSPを有し、各種のスタックポインタ専用命令の解読、実行を行う。該CPUは、前述した構成を有しており、命令解読手段、命令読出手段、及び各種命令の実行手段として機能する。
このように、CPUの外部の回路、具体的にはバスコントロールユニット内に設けられた拡張部を用い、RAMから読み出された処理データを32ビットにゼロ拡張またはサイン拡張できるばかりでなく、CPU内のレジスタに記憶された8ビットまたは16ビットの処理データを、必要に応じて32ビットにゼロ拡張またはサイン拡張して所望のレジスタに格納することができる。
特に、このような処理データの拡張を、1命令サイクルで実行することにより、あたかも拡張部をCPU内に設けた場合と同様な処理スピードで、前述したデータの読み出しと拡張処理とを実行することができる。さらに、従来よりコードサイズを縮小できるので、例えばオンチップ上のROMを有効に使うことができる。また、レジスタ退避やレジスタ復旧の処理を効率よく記憶し、割り込み処理及びサブルーチンコール・リターンの処理を高速に行うことができる。
本例は、積和演算命令に含まれる実行回数情報に基づき特定される回数だけ積和演算回路に積和演算を実行させる例である。
図6に、積和演算回路110を内蔵するマイクロコンピュータのブロック図を示す。図6では、マイクロコンピュータは32ビットのデータを処理する。また積和演算回路110は、各々が16ビットの第1、第2の積和入力データMDA、MDBを乗算し、その乗算結果である32ビットのデータを64ビットのMACレジスタ113に加算する。
図6のマイクロコンピュータは、32ビットのデータを処理する制御回路100−1と、マイクロコンピュータとメモリ150とを接続するバスを制御するバスコントロールユニットBCU160と、積和演算を実行する積和演算回路110と、マイクロコンピュータの内部や外部からの種々の割り込みを受け付け制御回路100−1に割り込み要求を出す割り込みコントローラ162と、データの加減演算などの算術演算及び論理和、論理積、論理シフトなどの論理演算を行うALU(算術論理演算ユニット)108を含む。
ここで、制御回路100−1は、積和演算命令を含む命令を受け、受け付けた命令を解析し、解析した命令を実行するための制御を行うものであり、16ビット長の命令を使用している。また、制御回路100−1は、R0からR15までの16本の32ビットのレジスタから成る汎用レジスタ101と、PC(プログラムカウンタ)102とを含む。この制御回路100−1の制御の下で、積和演算回路110は積和演算を実行し、ALU108は算術演算、論理演算を実行する。そしてこれらの制御回路100−1、積和演算回路110及びALU108が、マイクロコンピュータ100の中央処理ユニット(CPU)として機能する。
制御回路100−1、BCU160及び積和演算回路110は、内部データバスを介してデータ転送を行う。BCU160は、外部アドレスバスと外部データバスを用いて、メモリ150から第1、第2の積和入力データMDA、MDBを読み込む。
積和演算回路110は、第1、第2の積和入力データMDA、MDBを一時的に保持するTEMPmレジスタ131及びTEMPnレジスタ132と、一時的に保持されたMDA、MDBを乗算する乗算器111と、この乗算結果を用いて加算処理を行う加算器112−1と、加算結果を保持する64ビットのMACレジスタ(積和結果用レジスタ)113を含む。積和演算回路110は、16ビットのMDA、MDBを入力として、その乗算結果とMACレジスタ113の内容とを加算し、その加算結果をMACレジスタ113に格納する動作を行う。
次に、上述の回路の動作について説明する。積和演算命令実行前に、メモリ上の第1の領域に第1の積和入力データMDA0〜MDALを格納し、第2のメモリ領域に第2の積和入力データMDB0〜MDBLを格納しておく。また、汎用レジスタ101が含むレジスタRm、Rnに第1、第2の領域の先頭アドレスをロードしておき、第1、第2の積和入力データの先頭データMDA0、MDB0をRm、Rnが指すようにしておく。また、汎用レジスタ101が含むレジスタRcに、積和演算の実行回数をロードしておくと共に、MACレジスタ113を初期化しておく。この状態で制御回路100−1が積和演算命令を受け付けると、この積和演算命令を解析する制御回路100−1の制御の下で、積和演算命令実行のための種々の処理が行われる。
以上のような処理が行われるように制御回路100−1が、積和演算回路110、BCU160、ALU108等を制御することで、1つの命令で所望の回数だけ積和演算を実行することが可能となる。
このように本例では、実行回数分だけ積和演算命令を並べるプログラムや、実行回数をデクリメントし実行回数が零か否かを判断するプログラムを作成する必要がないため、コードサイズの効率化、命令を格納するメモリの小規模化、処理の高速化を図りながら、1つの積和演算命令で所望の回数だけ積和演算命令を実行することが可能となる。また本例では、積和演算を実行中に積和演算命令を毎回フェッチする必要がない。従って、積和入力データの読み込みと積和演算命令のフェッチが競合することで発生する積和演算命令実行の遅延を回避できると供に、無駄なフェッチによる電力消費を節減できる。
尚、積和演算の実行回路を特定させる積和演算命令の実施形態としては種々のものが考えられる。例えば積和演算命令に、複数の命令の中から積和演算命令を指定するための6ビットのオペレーションコードと、レジスタRcを16個の汎用レジスタの中から指定する4ビットのオペランドとを含ませて形成しても良い。このようにすることで、命令長を16ビット以内に抑えることが可能となり、コードサイズの効率化、命令を格納するメモリの小規模化を図れる。
(制御回路の詳細)
図6は、図3の制御回路100−1、積和演算回路110、ALU108の詳細例を示すブロック図である。
本例のCPUはパイプラインとロード・ストア型のアーキテクチュアによって、殆ど全ての命令を1サイクルで実行する。全ての命令は16ビットの固定長で記述されており、本例のCPUの処理する命令は極めて小さいオブジェクトコードサイズを実現している。
特に、本例のCPUは、スタックポインタを取り扱う処理を効率よく記述し実行するためにスタックポインタ専用のレジスタを有し、該スタックポインタ専用レジスタを暗黙のオペランドとするオブジェクトコードを有するスタックポインタ専用命令群の命令セットを解読、実行出来るよう構成されている。
図6は、本例のCPUの回路構成の概略を説明するための図である。本CPU100は、汎用レジスタ101、プログラムカウンタが格納されているPC102、プロセッサーステータスレジスタ(PSR)103、スタックポインタ専用のレジスタであるSP104を含むレジスタセットと、命令デコーダ105、即値生成器106、アドレス加算器107、ALU108、PCインクリメンタ109及び各種内部バス、各種内部信号線等を含む。
図6において、I_ADDR_BUSは命令アドレスバスであり、I_DATA_BUSは命令データバスである。これらのバスを用いて命令メモリ150-1から積和演算命令などの命令が読み出される。またD_ADDR_BUSはデータアドレスバス、D_DATA_BUSはデータバスであり、これらのバスを用いてデータメモリ150-2から第1、第2の積和入力データMDA、MDBなどのデータが読み出される。このように本例ではいわゆるハーバードアーキテクチャのバス構成を採用している。
PA_BUS、PB_BUS、WW_BUS、XA_BUSは内部バスであり、AUX_BUSは制御回路100−1と積和演算回路110との間でデータのやり取りを行うためのバスである。IA、DAは、各々、制御回路100−1(CPU)からI_ADDR_BUS、D_ADDR_BUSにアドレスを出力するためのものである。DINは、D_DATA_BUSからのデータを制御回路100−1に入力するためのものであり、DOUTは、制御回路100−1からのデータをD_DATA_BUSに出力するためのものである。
命令デコーダ105は、I_DATA_BUSから入力された命令を受け付けると共に解析し、命令の実行に必要な種々の制御信号を出力する。例えば命令に応じた種々の指示を、即値生成器106を介して制御回路100−1の各部に与える。また、割り込みコントローラ162(図3参照)からの割り込みを受け付けた場合には、割り込みハンドラを起動するTRAP VECTORをD_ADDR_BUSに出力すると共に、TRAP信号をアクティブ(=1)にして割り込みが発生したことを積和演算回路110に伝える。また積和演算命令を受け付けた場合には、mac信号をアクティブにして積和演算命令が発行されたことを積和演算回路110に伝える。
即値生成器106は、命令に含まれる即値に基づき、命令の実行時に使用する32ビットの即値データを生成したり、各命令の実行に必要な0、±1、±2、±4のconstantデータを生成したりする。PCインクリメンタ109は、1つの命令を実行する毎にPC102の値をインクリメントする処理を行う。アドレス加算器107は、各種レジスタに格納されている情報や即値生成器106で生成される即値データを用いて加算処理を行い、メモリ150からの読み出し処理に必要なアドレスを生成する。
汎用レジスタ101は16本の32ビットのレジスタR0〜R15を含んでいる。SP104は、スタックポインタ専用の32ビットのレジスタであり、スタックの先頭番地を指すスタックポインタを格納する。PSR(プロセッサステータスレジスタ)103は、各種のフラグを格納する32ビットのレジスタである。
ALU108は、算術演算や論理演算を行うものであり、本例では実行回数のデクリメント処理も行う。ゼロディテクタ133は、ALU108の演算結果が零の場合にALU_zeroをアクティブ(=1)にする。これによりPSR103にゼロフラグがセットされると共に、実行回数が零になったことが積和演算回路110に伝えられる。バスマルチプレクサ130は、PA_BUS、PB_BUS、WW_BUSのいずれか1つを選択してAUX_BUSに接続するためのものである。バスマルチプレクサ130はTEMPmレジスタ131、TEMPnレジスタ132を含み、第1、第2の積和入力データMDA、MDBが両方とも揃った時にこれらのデータを積和演算回路110に出力する。
積和演算回路110は、ステートマシーン114を含んでいる。このステートマシーン114は、ALU_zero、trap、macなどの各種の信号に基づいて積和演算回路110の状態を制御する。
さて、MACステート(MAC0〜MAC8)は積和演算回路110(ステートマシーン114)の状態は、以下の各状態に遷移する。
▲1▼mac:積和演算命令を命令デコーダ105が受け付けた時に1(アクティブ)になる信号である。
▲2▼mac_end:積和演算命令の終了条件が成立すると1になる信号であり、具体的にはmac_zero又はmac_trapが1になると1になる信号である。
▲3▼mac_zero:積和演算の実行回数が零になった時に1になる信号である。ここで、mac_zeroは、マイクロコンピュータがリセットされた場合或いはMACステートがMAC8又はMAC9になった場合に0になる。またMACステートがMAC3、MAC5又はMAC7の時にゼロディテクタ133からのALU_zero信号が1になると1になる。
▲4▼mac_trap:積和演算命令の実行中に割り込みが発生した場合に1になる信号である。ここで、mac_trapは、マイクロコンピュータがリセットされた場合或いはMACステートがMAC8又はMAC9になった場合に0になる。またMACステートがMAC5又はMAC7の時に命令デコーダ105からのtrap信号が1になると1になる。
積和演算命令が発行されずmac=0の場合には、MACステートはMAC0にとどまる。一方、mac=1になるとMAC1に移行する。MAC1からMAC2、MAC2からMAC3へはクロックに同期して無条件(UCT)に移行する。
MAC3で、mac_endが1の場合にはMAC9に移行すると共に、mac_endが0にリセットされる。MAC9に移行した後、mac=1ならMAC1に戻り、mac=0ならMAC0に戻る。一方、mac_endが0の場合にはMAC3からMAC4に移行する。
MAC4からMAC5へはクロックに同期して無条件に移行する。この際、実行回数がデクリメントされるため、mac_zeroが1になる可能性がある。そこでMAC5で、mac_endが1か否かを判断し、1の場合にはMAC8に移行し、MAC8からMAC0又はMAC1に戻る。一方、mac_endが0の場合は、MAC5からMAC6に移行する。
MAC6からMAC7へはクロックに同期して無条件に移行する。この際、実行回数がデクリメントされるため、mac_zeroが1になる可能性がある。そこでMAC7で、mac_endが1か否かを判断し、1の場合にはMAC8に移行し、0の場合はMAC6に戻る。
例えば積和演算の実行回数が0に設定されていた場合には、MACステートは、まずMAC0、MAC1、MAC2、MAC3と変化する。そしてmac_end=1(mac_zero=1)となっているため、MAC3からMAC9、MAC0(又はMAC1)と変化する。
実行回数が1に設定された場合には、MACステートは、MAC0、MAC1、MAC2、MAC3、MAC4と変化する。そしてMAC4からMAC5への移行の際に実行回数がデクリメントされるためmac_end=1になる。この結果、MACステートはMAC4からMAC5、MAC8、MAC0(又はMAC1)と変化することになる。
実行回数が2に設定された場合には、MACステートは、MAC0、MAC1、MAC2、MAC3、MAC4、MAC5、MAC6、MAC7、MAC8、MAC0(又はMAC1)と変化する。即ちこの場合には、MAC4からMAC5、MAC6からMAC7の間で実行回数がデクリメントされて零になる。なお実行回数が3以上の場合には、MAC6からMAC7に移行しMAC6に戻る動作を実行回数が零になるまで繰り返すことになる。
割り込み要求がなされた場合には、MAC5又はMAC7まで状態が進んだ所で初めてmac_trap=1(mac_end=1)か否かが判断され、MAC8に移行することになる。
本例のステートマシーン114の1つの特徴は、所望の回数の積和演算を完了した場合(mac_zero=1)又は割り込み要求がなされた場合(mac_trap=1)にアクティブになるmac_end信号に基づいて、MACステートを初期ステートMAC0(又はMAC1)に戻す点にある。このようにすることで、所望の回数の積和演算を完了した場合に用いる状態遷移を利用して、割り込み要求がなされた場合に行う状態遷移も実行することが可能となる。これによりステートマシーン114の構成の簡素化を図ることができる。
このように、本例では、レジスタR14、R15の内容が、割り込み処理終了後の積和演算の継続実行の際に使用される内容に変化した後に(F3、F4、F5、F6)、MACステートが初期ステートMAC0(又はMAC1)に戻る。このようにすることで、割り込み処理の終了後に、112h、232hのアドレスにある積和入力データMDA、MDBに基づいて積和演算を適切に継続実行することが可能となる。
また本例では、積和演算の実行回数がデクリメントした後に(F7)、MACステートが初期ステートに戻る。従って、R13には、デクリメント後の実行回数2が格納されることになり(F8、F9)、割り込み処理の終了後に、残りの2回の積和演算を継続実行することが可能となる。
そして、上記したように、CPU110は、1つの積和演算命令で複数回の積和演算を実行できるようになっている。このため、このマイクロコンピュータは、これまでDSP、画像処理専用IC、音処理専用ICなどが行っていた処理を代行することができ、このマイクロコンピュータが組み込まれる電子機器の低コスト化、小型化を図ることが可能となる。
[実施の形態2]
図7には、データ保持レジスタが分離可能な本発明の半導体集積回路のブロック図を示す。尚、メイン回路については、上記実施の形態1と同様の構成であるので図7では省略する。
半導体集積回路200は、図示しないメイン回路と、第1の補助回路210と、上述した実施の形態1と同様の計時等を目的とした補助クロック信号260が入力される第2の補助回路230と、第1、第2の補助回路210、230間に介在される入出力手段としてのインターフェース回路220と、を有する。即ち、本例においては、上述した実施の形態1での補助回路を、第1の補助回路210と第2の補助回路230とに電気的に分離した構成としている。
第1の補助回路210は、補助クロック信号260の動作時間をカウントして、当該カウンタ値を動作制御回路232に向けて出力するデータ保持レジスタ212を形成している。
第2の補助回路230は、上述した実施の形態1と同様の補助クロック制御信号265に基づいて、補助クロック信号260の動作を停止制御する動作制御回路232と、補助クロック信号260の停止、非停止を制御する補助クロック制御信号265を生成する制御信号発生回路234と、メイン回路からの要求に基づいて、補助クロック信号260の停止時間が設定される設定手段を含むその他の回路236と、を含み構成される。
ここで、動作制御回路232は、カウンタ値が停止時間に至った時に、制御信号発生回路234の補助クロック制御信号265を出力させて、補助クロック信号260を停止させる。
また、第2の補助回路230内には、その他の回路236と動作制御回路232との間が電気的に接続されることにより伝達される信号268、制御信号発生回路234と動作制御回路232との間が電気的に接続されることにより伝達される信号267、制御信号発生回路234から動作制御回路232に向けて出力される補助クロック制御信号265、を有する。
さらに、第1の補助回路210のデータ保持レジスタ212からインターフェース回路220を介して動作制御回路232に向けて出力される条件判断信号263、264、動作制御回路232からインターフェース回路220を介してデータ保持レジスタ212に向けて出力される信号261、262、制御信号発生回路234からインターフェース回路220を介してデータ保持レジスタ212に向けて出力する信号266、269を有する。
さらに、半導体集積回路200は、第1、第2のの補助回路210、230に電圧を供給することで各回路の動作を行なうための半導体集積回路の外部の補助用電源回路250と、第2の補助回路230に接続されて補助用電源回路250を制御する制御回路240と、を有する。制御信号発生回路234は、制御回路240を制御する制御信号270を制御回路240に向けてさらに出力する。そして、この制御回路240は、第2の補助回路230への電位供給を停止する機能を有する。
インターフェース回路220は、データ保持レジスタ212と、動作制御回路232及び制御信号発生回路234と、の間でデータの入出力を行なうためののもであり、主として第1の補助回路210と第2の補助回路230との間の各電圧を調整する機能を有し、例えばレベルシフタ等を有することが好ましい。
尚、第2の補助回路230と図示しないメイン回路との間にも、電圧調整のためのインターフェース回路が設けられるのは、上記実施の形態1同様である。
本例では、制御信号発生回路234より発生する補助クロック制御信号265と、データ保持レジスタ212からの条件判断信号263、264と、に基づいて、動作制御回路232は補助クロック信号260を停止し一定レベルの電位の信号を発生する。そして、制御信号発生回路234は、保持すべきデータを信号266、269を介してデータ保持レジスタ212に書込み、かつ、電位供給の制御信号270を発生し、補助用電源回路250から第2の補助回路230への電位供給を停止する。この時、補助用電源回路250から第1の補助回路210への電位供給は継続する。ここにおいて、第1の補助回路210、第2の補助回路230を形成する各々の第一導電型のトランジスタが電気的に分離されているために、第1、第2の補助回路210、230に各々独立して電源供給しても問題ない。
従って、補助クロック信号260による回路動作が必要ない場合、本例の半導体集積回路によって、自動的に補助クロック信号260を停止し、かつ、電位供給を停止できる。また、データ保持レジスタ212を含む第1の補助回路210の電源を停止させることなく、第2の補助回路230のみを停止できる。これにより、データ保持レジスタ212を、電源停止時にも記憶データの消失しない特殊な不揮発性のROM等にて構成しなくとも、記憶データの消失を防止できる。
このため、必要なデータを保持しながら、第2の補助回路230の消費電力を無くすことが可能である。
さらに、補助用電源回路250の制御により、第2の補助回路230への電源供給停止と共に、第1の補助回路210への電源供給停止とする構成としても良い。この場合には、第1の補助回路210の消費電力をも抑えることが可能である。尚、インターフェース回路220は、第1、第2の補助回路210、230のいずれのブロックから電位供給されても問題はない。また、本例ではインターフェース回路220を設けない構成としても、上記の効果を実現することが可能である。
[実施の形態3]
図8に、上記実施の形態2において、第1の補助回路と、補助用電源回路とが分離可能な半導体集積回路の断面図を示す。本例は半導体基板301がP+基板の場合を示している。
図8では、第1の補助回路と第2の補助回路との間で、電流を遮断するために、ウエルを分離した状態を示している。即ち、実施の形態2で示したように、図7に示す動作制御回路232、制御信号発生回路234、及びその他の回路236を含む第2の補助回路230は、各々第1導電型のトランジスタと、第1導電型と逆の導電性を有する第2導電型のトランジスタと、をそれぞれ有する。
また、データ保持レジスタ212を含む第1の補助回路210は、各々第1導電型のトランジスタと、第1導電型と逆の導電性を有する第2導電型のトランジスタと、をそれぞれ有する。
そして、データ保持レジスタ212を構成する第1導電型のトランジスタと、動作制御回路232、制御信号発生回路234、及びその他の回路236を構成する第1導電型のトランジスタとが電気的に分離するように構成される。また、データ保持レジスタ212を構成する第2導電型のトランジスタと、動作制御回路232、制御信号発生回路234、及びその他の回路236を構成する第2導電型のトランジスタとが電気的に接続するように構成される。
上記のような構成とすることにより、データ保持レジスタ212と、動作制御回路232、制御信号発生回路234、及びその他の回路236に各々独立して電位供給できる。
本例においては、図8に示すように、P基板301上に形成されたNウエル層303、電源分離領域としてのPウエル層302、Nウエル層304を形成している。
Nウエル層303の領域内には、フィールド酸化膜305と、このフィールド酸化膜305を介してN+拡散層310(基板コンタクト領域)と、P+拡散層308(第1導電型のトランジスタ領域)と、を有する。
また、Pウエル層302の領域内には、フィールド酸化膜306が形成されている。
Nウエル層304の領域内には、フィールド酸化膜307と、このフィールド酸化膜307を介してN+拡散層311(基板コンタクト領域)と、P+拡散層309(第1導電型のトランジスタ領域)と、を有する。
そして、Nウエル層303、N+拡散層310とで第1の補助回路210のNch(第1導電型)トランジスタの一部を構成している。
一方、Nウエル層304、N+拡散層311とで第2の補助回路230のNch(第1導電型)トランジスタの一部を構成している。
上記のような構成とすることにより、Nウェル層303と、Nウェル層304との間にPウェル層302を設け、Nウェル層303、304を独立させることにより、該Pウェル層302が電源分離領域となる。
従って、各Nウェル層303、304中に配置された回路の各々の第1導電型のトランジスタに各々独立して電位供給でき、図7に示した第1の補助回路210のみに電位を供給し、動作が不要な第2の補助回路230の電位供給を停止し、動作不要な回路の消費電力を無くすことが可能である。
以上のように本実施の形態においては、補助クロック信号の複数のクロック信号を有する半導体集積回路に於いて、第1の補助回路と、第2の補助回路とを設けることにより、第2の補助回路において補助クロック信号を未使用の場合、該補助クロック信号を停止でき、消費電力を抑えることができる。
また、データ保持レジスタを含む第1の補助回路と、動作制御回路及び制御信号発生回路を含む第2の補助回路とを、電気的に分離し、かつ、第1の補助回路と補助用電源回路とを分離することにより、補助クロック信号を使用しない場合、データ保持レジスタにてデータ保持しながら、動作が必要ない第2の補助回路への電位供給を停止し消費電力を押さえることができる。尚、本例においては、P基板上に各層を形成する場合を例に採り説明したが、N型半導体基板の場合も上記同様、2つのPウエル層の間にNウエル層を形成し、該Nウエル層を電源分離領域として形成すれば良い。より詳細には、一方のPウエル層を含む領域を第1の補助回路のPch(第2導電型)トランジスタの一部として形成し、他方のPウエル層を含む領域を第2の補助回路のPch(第2導電型)トランジスタの一部として形成する。
[実施の形態4]
次に、上述の半導体集積回路を用いた電子機器の実施の形態について図9を用いて説明する。図9は、上述の半導体集積回路を電子機器例えばプリンターに適用した一例の概略を示すブロック図である。
同図において、電子機器400は、大別して、100Vに繋がる電子機器システム全体を動作させるための例えば100V系の電源402と、この電源402と電気的に接続されて上述の半導体集積回路を含むCPUを搭載したボード404と、このボード404に電気的接続された制御対象406と、を含み構成される。
ボード404には、メイン回路414及び補助回路412を含んだCPU410と、補助回路412に繋がり補助クロック信号を生成するための計時用の水晶発振器(X’tal)420(第1の発振回路)と、メイン回路414に繋がりシステムメインクロック信号を生成するためのメイン回路用の水晶発振器(X’tal)414(第2の発振回路)と、補助回路412に電源を供給するための補助用電源回路432と、メイン回路414に電源を供給するための主電源回路であるボード用電源430(基板用電源)と、メイン回路414に接続されたマスクROM440と、CPU410に電気的に接続されて、ユーザーが電子機器システム全体をオンオフ動作させるためのメインスイッチ450と、他のIC等、を含み構成される。これらは、同一基板上に形成することが好ましい。
制御対象406としては、例えばプリンターのヘッドや、駆動用のステッピングモータ等が挙げられる。
尚、マスクROM440の中に、電源投入時にマスクROM440からメイン回路414に向けて計時データを読出すような処理空間(プログラム)が記憶されている。
上記のような構成の電子機器400の動作を説明する。
メイン回路414の動作中に、メインスイッチ450をオフ操作すると、メイン回路414を退避状態にし、ボード用電源430をオフする。ボード404の退避処理が終了すると、電源停止許可信号がボード404から電源402に向けて出力し、電源402がオフする。
ここで、ボード用電源430をオフする前に、水晶発振器420により補助クロック信号を動作させて、補助回路412を動作させる。この補助回路412において、特定期間例えば1週間を計測することで、カウントを開始する。また、退避処理においては、所望期間後の停止期間に関する計時データ例えば1週間等のデータを、マスクROM440に書込む書込処理を行なう。計測期間中に主電源回路がオンしない時は、1週間経った時点で、補助クロック信号を停止させる。
次に、再度、メインスイッチ450のオン操作により、電源402をオンし、ボード用電源430をオンすると、補助クロック信号が1週間以上停止していたか否かを確認するためにカウント値を読出す。即ち、パワーオンリセット行い、マスクROM内の計時データを読込む。
ここで、1週間以上ボード用電源がオンされなかった否かを判断するために、この電源投入時に、クリーニング動作が必要かどうかを判断するには、補助回路412内のカウント値と当該内容値との比較を行い、クリーニング動作するかどうかを判断する。オンされなかった場合は、クリーニング動作を行なう。このように、電子機器400のようなプリンターでは、使用時はいいが、所定時間以上使用しないとインクが目詰まりする可能性があるので、ボード用電源430を再度オンした時に、クリーニング動作を強制的に行なう。
また、補助クロック信号は、クリーニングする一定期間動作させ、後は停止させる。従って、1週間以内にボード用電源430がオンとなった場合には、クリーニング動作は行わない。
このように、メイン回路のシステムメインクロック信号が停止し、補助回路の補助クロック信号も所望の期間停止できるので、従来に比べて、大幅に回路内の消費電力を削減できる。
[実施の形態5]
次に、上述の回路を用いた電子機器の実施の形態について図10及び図11を用いて説明する。
マイクロコンピュータを含む電子機器に関する実例である。上述の半導体集積回路と、半導体集積回路のメイン回路回路への供給電圧を形成する第1の電源回路と、半導体集積回路の補助回路への供給電圧を形成する第2の電源回路と、を同一基板上に形成している。
図10に電子機器の1つであるプリンタの内部ブロック図を示し、図11にその外観図を示す。このプリンタでは、操作パネル620からの操作情報、コードメモリ630及びフォントメモリ640から文字情報に基づいて、ビットマップメモリ650を作業領域として、印刷画像を生成し、プリント出力部660を用いて出力する。またプリンタの状態やモードを表示パネル670を用いてユーザに伝える。マイクロコンピュータ500は、実施例1〜6で説明した積和演算機能を用いて、直線や円弧の描画、画像の拡大、縮小などの処理を行うことになる。
なお本発明のマイクロコンピュータを適用できる電子機器としては、上記以外にも例えば、携帯電話(セルラーフォン)、PHS、ページャ、オーディオ機器、電子手帳、電子卓上計算機、POS端末、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、パーソナルコンピュータ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダなど種々のものを考えることができる。
尚、本発明に係る装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、一つの補助クロック信号に基づいて補助回路を動作させる構成としたが、複数の補助クロック信号に基づいて補助回路を動作させる構成としても良い。この場合には、発振器を一つにして分周器を複数構成しても良いし、発振器を複数形成しても良い。
また、一つのシステムメインクロック信号に基づいてメイン回路を動作させる構成としたが、複数のシステムメインクロック信号に基づいてメイン回路を動作させる構成としても良い。さらに、補助回路を一つ、メイン回路を一つとする構成としたが、補助回路を複数、メイン回路を一つ、メイン回路を一つ、補助回路を複数、補助回路を複数・メイン回路を複数のいずれの構成であっても良い。しかも、各々のブロックが各々複数の信号で動作する構成であっても良い。
さらに、補助用電源回路は、補助回路の停止と共に、補助用電源に対して電源停止許可信号を出力して停止させる構成としても良い。
また、例えば前記実施の形態では、本発明をリスクタイプのCPUに適用する場合を例に取り説明したが、これ以外のタイプのCPU、例えばシスクタイプのCPU等に幅広く適用することができる。
Claims (15)
- 少なくとも一つの第1のクロック信号に基づいて動作する少なくとも一つの第1の半導体回路と、
前記第1のクロック信号と独立した少なくとも一つの第2のクロック信号と、前記第1の半導体回路からの要求と、に基づいて動作し、前記第1の半導体回路を補助する少なくとも一つの第2の半導体回路と、
を有し、
前記第2の半導体回路は、前記第2のクロック信号を停止させる停止手段を有することを特徴とする半導体集積回路。 - 請求項1において、
前記停止手段は、
前記第2のクロック信号の停止、非停止を制御する少なくとも一つのクロック制御信号を生成する制御信号生成手段と、
前記クロック制御信号に基づいて、前記第2のクロック信号の動作を停止制御する動作制御手段と、
を有することを特徴とする半導体集積回路。 - 請求項2において、
前記停止手段は、
前記第1の半導体回路からの要求に基づいて、前記第2のクロック信号の停止時間が設定される設定手段と、
前記第2のクロック信号の動作時間をカウントして、カウントされた当該カウンタ値を前記動作制御手段に向けて出力する計数手段と、
をさらに有し、
前記動作制御手段は、前記カウンタ値が前記停止時間に至った時に、前記制御信号生成手段の前記クロック制御信号を出力させて、前記第2のクロック信号を停止させることを特徴とする半導体集積回路。 - 請求項3において、
前記動作制御手段、前記計数手段、及び前記制御信号生成手段は、各々第1導電型のトランジスタと、前記第1導電型と逆の導電性を有する第2導電型のトランジスタと、をそれぞれ有し、
前記計数手段の第1導電型のトランジスタと、前記動作制御手段及び前記制御信号生成手段の第1導電型のトランジスタとが電気的に分離し、かつ、前記計数手段の第2導電型のトランジスタと、前記動作制御手段及び前記制御信号生成手段の第2導電型のトランジスタとが電気的に接続するように形成することを特徴とする半導体集積回路。 - 請求項3において、
前記設定手段は、
前記第2のクロック信号の停止時間を記憶する記憶手段と、
前記第1の半導体回路からの要求に基づいて、少なくとも前記記憶手段に前記停止時間を書き込むデータ書込手段と、
を含むことを特徴とする半導体集積回路。 - 請求項3において、
前記第2の半導体回路は、該第2の半導体回路に電位を供給するための電源回路と、前記電源回路を制御する制御回路と、を有し、
前記制御信号生成手段は、前記制御回路を制御する制御信号を前記制御回路に向けて出力することを特徴とする半導体集積回路。 - 請求項6において、
前記第2の半導体回路の計数手段と、前記動作制御手段及び前記制御信号生成手段とは、各々前記電源回路を供給源として動作することを特徴とする半導体集積回路。 - 請求項7において、
前記第2の半導体回路は、時間計測回路であることを特徴とする半導体集積回路。 - 請求項1において、
前記第2の半導体回路と前記第1の半導体回路との間でデータの入出力を行なうための入出力手段をさらに有することを特徴とする半導体集積回路。 - 請求項3において、
前記第2の半導体回路は、前記データ保持手段と、前記動作制御手段及び前記制御信号生成手段と、の間でデータの入出力を行なうための入出力手段をさらに有することを特徴とする半導体集積回路。 - 請求項1において、
前記第1の半導体回路は、
該第1の半導体回路に電位を供給するための主電源回路と、
前記第1のクロック信号に基づいて前記主電源回路を停止させる電源停止信号を出力することで、前記主電源回路を制御する主電源制御回路と、
を有することを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路と、
前記半導体集積回路の前記第1の半導体回路への供給電圧を形成する第1の電源回路と、
前記半導体集積回路の前記第2の半導体回路への供給電圧を形成する第2の電源回路と、
を同一基板上に形成したことを特徴とする半導体装置。 - 請求項1に記載の半導体集積回路と、
前記第1のクロック信号を生成するための第1の発振回路と、
前記第2のクロック信号を生成するための第2の発振回路と、
前記半導体集積回路、前記第1、第2の発振回路を同一基板上に形成すると共に、前記基板上の各回路に電力を供給するための基板用電源と、
を有することを特徴とする半導体装置。 - 請求項12に記載の半導体装置を含む電子機器。
- 請求項13に記載の半導体装置を含む電子機器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17862397 | 1997-07-03 | ||
PCT/JP1998/002920 WO1999001811A1 (fr) | 1997-07-03 | 1998-06-30 | Dispositif comprenant un circuit integre a semi-conducteur, dispositif a semi-conducteur et appareil electronique comprenant ce dispositif |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3817743B2 true JP3817743B2 (ja) | 2006-09-06 |
Family
ID=16051694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50686399A Expired - Fee Related JP3817743B2 (ja) | 1997-07-03 | 1998-06-30 | 半導体集積回路装置、半導体装置及びそれを含む電子機器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6249167B1 (ja) |
JP (1) | JP3817743B2 (ja) |
KR (1) | KR100490576B1 (ja) |
TW (1) | TW401538B (ja) |
WO (1) | WO1999001811A1 (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7114056B2 (en) | 1998-12-03 | 2006-09-26 | Sun Microsystems, Inc. | Local and global register partitioning in a VLIW processor |
US7117342B2 (en) * | 1998-12-03 | 2006-10-03 | Sun Microsystems, Inc. | Implicitly derived register specifiers in a processor |
JP4140156B2 (ja) * | 1999-12-21 | 2008-08-27 | 横河電機株式会社 | アドレス発生回路、アドレス発生装置およびアドレス発生方法 |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
US6950954B1 (en) * | 2000-10-26 | 2005-09-27 | Cypress Semiconductor Corporation | Method and circuit for synchronizing a write operation between an on-chip microprocessor and an on-chip programmable analog device operating at different frequencies |
US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
JP2005159111A (ja) * | 2003-11-27 | 2005-06-16 | Matsushita Electric Ind Co Ltd | マルチチップ型半導体装置 |
US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
US8082531B2 (en) * | 2004-08-13 | 2011-12-20 | Cypress Semiconductor Corporation | Method and an apparatus to design a processing system using a graphical user interface |
US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
TWI306686B (en) * | 2005-09-30 | 2009-02-21 | Wistron Corp | Computer system and related control device and method |
US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
US7941682B2 (en) * | 2007-05-09 | 2011-05-10 | Gainspan, Inc. | Optimum power management of system on chip based on tiered states of operation |
JP5127342B2 (ja) * | 2007-07-26 | 2013-01-23 | 株式会社東芝 | 受信装置および方法 |
US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
JP5160530B2 (ja) * | 2009-12-17 | 2013-03-13 | 株式会社東芝 | 半導体装置 |
US10031864B2 (en) * | 2013-03-15 | 2018-07-24 | Seagate Technology Llc | Integrated circuit |
US11675004B2 (en) * | 2020-05-14 | 2023-06-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and apparatus for detecting defective logic devices |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4316247A (en) * | 1979-10-30 | 1982-02-16 | Texas Instruments, Inc. | Low power consumption data processing system |
JPH02293915A (ja) | 1989-05-08 | 1990-12-05 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
JPH04167113A (ja) | 1990-10-31 | 1992-06-15 | Nec Home Electron Ltd | 情報処理装置 |
JPH06195147A (ja) * | 1992-12-23 | 1994-07-15 | Fujitsu Ltd | クロック制御装置 |
JPH086681A (ja) * | 1994-04-18 | 1996-01-12 | Hitachi Ltd | 省電力制御システム |
JP3385811B2 (ja) | 1994-07-20 | 2003-03-10 | セイコーエプソン株式会社 | 半導体装置、マイクロコンピュータおよび電子機器 |
EP0732699B1 (en) * | 1995-03-14 | 2001-09-05 | Nec Corporation | An internal clock generator for a synchronous dynamic RAM |
-
1998
- 1998-06-30 US US09/254,136 patent/US6249167B1/en not_active Expired - Lifetime
- 1998-06-30 JP JP50686399A patent/JP3817743B2/ja not_active Expired - Fee Related
- 1998-06-30 KR KR10-1999-7001777A patent/KR100490576B1/ko not_active IP Right Cessation
- 1998-06-30 WO PCT/JP1998/002920 patent/WO1999001811A1/ja active IP Right Grant
- 1998-07-01 TW TW087110663A patent/TW401538B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20000068419A (ko) | 2000-11-25 |
TW401538B (en) | 2000-08-11 |
KR100490576B1 (ko) | 2005-05-17 |
US6249167B1 (en) | 2001-06-19 |
WO1999001811A1 (fr) | 1999-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3817743B2 (ja) | 半導体集積回路装置、半導体装置及びそれを含む電子機器 | |
JP2762670B2 (ja) | データ処理装置 | |
US7181188B2 (en) | Method and apparatus for entering a low power mode | |
KR100430769B1 (ko) | 클럭 주파수 변환 회로 | |
JP4515093B2 (ja) | Cpuのパワーダウン方法及びそのための装置 | |
US5634131A (en) | Method and apparatus for independently stopping and restarting functional units | |
JPH08314587A (ja) | 省電力電源回路 | |
JP2000047872A (ja) | 低消費電力動作機能を備えたマイクロプロセッサ | |
JP2004140503A (ja) | 電子機器と電力供給方法 | |
WO2007122596A1 (en) | Method and system for power-state transition controllers | |
JPH04236682A (ja) | マイクロコンピュータシステム | |
JP2001350738A (ja) | フラッシュメモリ内蔵マイクロコンピュータ | |
JPH0728549A (ja) | マイクロコンピュータ | |
JP2001022582A (ja) | 低消費電力マイクロプロセッサおよびマイクロプロセッサシステム | |
US6381705B1 (en) | Method and device for reducing current consumption of a microcontroller | |
JP2001202155A (ja) | 低消費電力処理装置 | |
JPH07281782A (ja) | クロック制御回路 | |
JPS63126018A (ja) | 半導体集積回路 | |
JPH10340127A (ja) | 情報処理装置 | |
JPH10301659A (ja) | マイクロプロセッサ | |
JPH0764664A (ja) | マイクロコンピュータ | |
JP2004070854A (ja) | データプロセッサ | |
US7243250B2 (en) | Electronic apparatus and method for controlling semiconductor integrated circuit | |
JPH04127210A (ja) | 低消費電力プロセッサ | |
EP1372065B1 (en) | System large scale integrated circuit (LSI), method of designing the same, and program therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060605 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |