CN101495937B - 多模式均匀等待时间时钟产生方法、电路以及微处理器 - Google Patents

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Abstract

本文中描述一种多模式均匀等待时间时钟产生电路(CGC)。在一个实例中，所述多模式均匀等待时间CGC响应于时钟斩波信号为有效而经由时钟产生路径产生脉冲时钟信号，且响应于所述时钟斩波信号为无效而经由所述相同时钟产生路径产生相位时钟信号。所述时钟斩波信号响应于模式控制输入信号处于第一状态而被激活，且响应于所述模式控制输入信号处于第二状态或多个时钟启用信号为无效而被去激活。在一个或一个以上实施例中，多模式均匀等待时间CGC被包括在微处理器中以用于当在定时敏感模式下操作时将脉冲时钟信号提供到级间脉冲式顺序存储元件，且用于当在定时不敏感模式下操作时将相位时钟信号提供到所述级间脉冲式顺序存储元件。

Description

多模式均匀等待时间时钟产生方法、电路以及微处理器
技术领域
本发明大体上涉及时钟门控，且明确地说，涉及产生具有均匀等待时间的多模式时钟信号。
背景技术
高性能集成电路(明确地说，微处理器)通常提供各种模式的操作。微处理器通常以各种操作模式(例如高性能、低功率、待机或测试模式)中的一种模式来操作。微处理器在分派有定时关键应用时以高性能模式操作。一些微处理器使用脉冲式顺序存储元件(例如，脉冲式锁存器或触发器)以在执行与定时关键应用有关的指令时改进性能。举例来说，脉冲式顺序存储元件分散于全部指令执行管线以用于改进管线级之间的数据传送速度。脉冲式顺序存储元件响应于脉冲时钟信号(即，脉冲宽度小于时钟周期的一半的时钟信号)而俘获和/或发射数据。
然而，当配置为定时不敏感的操作模式(例如，低功率、待机或测试模式)时。明确地说，微处理器中所含有的脉冲式顺序存储元件可能无法适当运作。举例来说，在扫描测试期间，脉冲式顺序存储元件通常布置成一个或一个以上“扫描链”以有助于将测试数据加载到微处理器中和从微处理器卸载测试结果。当配置为扫描链时，脉冲式顺序存储元件在由窄时钟脉冲触发时通常不会适当运作。如此，使用相位时钟信号(即，脉冲宽度接近时钟周期的一半的时钟信号)来计时脉冲式顺序存储元件以确保适当的功能性。
常规的微处理器通常包括用于将脉冲和相位时钟信号两者提供到脉冲式顺序存储元件的独立时钟产生器。也就是说，一个时钟产生器提供用于在定时关键的操作模式期间计时脉冲式存储元件的脉冲时钟信号，且一独立的时钟产生器提供用于在定时不敏感的操作模式期间计时脉冲式存储元件的相位时钟信号。将所述独立时钟产生器的时钟信号输出呈现给多路复用器电路以供基于微处理器的特定操作模式进行选择。在此些应用中，双时钟信号产生器消耗额外的区域和功率。此外，由所述时钟产生器之一产生的时钟信号遭受与无效时钟产生器相关联的额外电容。
时钟偏移进一步复杂化了对用于将脉冲和相位时钟信号两者提供到脉冲式顺序存储元件的独立时钟产生器的使用。时钟偏移是当时钟信号分布于例如微处理器等整个系统上时所述时钟信号的空间变化。时钟偏移通常由时钟路径的各种电阻/电容(RC)特征和微处理器内不同点处的时钟信号的不同加载而引起。当双时钟产生器具有相似的时钟输入到输出等待时间时，时钟偏移得到减小。换句话说，产生具有近似相同等待时间的时钟信号的时钟产生器将时钟偏移减到最小。然而，鉴于例如制造和电路布局变化等各种考虑，生产具有相似的时钟输入到输出等待时间的独立时钟产生器是困难的。
发明内容
根据本文中所教示的方法和设备，呈现一种多模式均匀等待时间时钟产生电路。所述多模式均匀等待时间时钟产生电路经配置以通过以下方式来产生具有均匀等待时间的多模式时钟信号：响应于时钟斩波信号为有效而经由时钟产生路径产生脉冲时钟信号，且响应于所述时钟斩波信号为无效而经由所述相同时钟产生路径产生相位时钟信号。时钟斩波信号响应于模式控制输入信号处于第一状态而被激活，且响应于所述模式控制输入信号处于第二状态或多个时钟启用信号为无效而被去激活。
因此，在至少一个实施例中，多模式均匀等待时间时钟产生电路包含时钟产生级、时钟斩波级和模式控制电路。所述时钟产生级具有单个时钟产生路径，并且经配置以响应于时钟斩波信号为有效而产生脉冲时钟信号且响应于所述时钟斩波信号为无效而产生相位时钟信号。所述时钟斩波级经配置以当在脉冲模式下启用时激活所述时钟斩波信号且当在相位模式下启用时去激活所述时钟斩波信号。所述模式控制电路经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于所述模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于多个时钟启用信号为无效而停用所述时钟斩波级。
对应于以上多模式均匀等待时间时钟产生方法和设备，示范性微处理器包含多模式均匀等待时间时钟产生电路和一个或一个以上管线，每一管线具有由级间脉冲式顺序存储元件分开的多个级。所述多模式均匀等待时间时钟产生电路包含时钟产生级、时钟斩波级和模式控制电路。所述时钟产生级具有单个时钟产生路径，并且经配置以响应于时钟斩波信号为有效而将脉冲时钟信号提供到所述级间脉冲式顺序存储元件且响应于时钟斩波信号为无效而将相位时钟信号提供到所述级间脉冲式顺序存储元件。所述时钟斩波级经配置以当在脉冲模式下启用时激活所述时钟斩波信号且当在相位模式下启用时去激活所述时钟斩波信号。所述模式控制电路经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于多个时钟启用信号为无效而停用所述时钟斩波级。
当然，本发明不限于以上实施例。所属领域的技术人员将在阅读以下具体实施方式和查看附图后认识到额外的可能实施例。
附图说明
图1为包括多模式均匀等待时间时钟产生电路的微处理器的方框图。
图2为多模式均匀等待时间时钟产生电路的方框图。
图3为说明用于产生具有均匀等待时间的多模式时钟信号的程序逻辑的逻辑流程图。
图4为多模式均匀等待时间时钟产生电路的电路图。
图5A到图5B为由图4的多模式均匀等待时间时钟产生电路所产生的各种信号的时序图。
具体实施方式
图1说明包括多模式均匀等待时间时钟产生电路(CGC)12的微处理器10。所述CGC 12包括在微处理器10的时钟产生、控制和分布电路14中或与所述电路14相关联。所述时钟产生、控制和分布电路14响应于外部系统时钟信号(SYSCLK)而管理微处理器10的内部定时。响应于微处理器10所接收的外部模式控制输入信号(mode_ctrl)，在脉冲计时模式或相位计时模式下启用CGC 12。当微处理器10经配置用于峰值性能(例如，正常功能操作模式或扫描测试模式的发射阶段或俘获阶段)时将模式控制输入信号设定为用于指示脉冲模式的第一状态。相反，当微处理器10经配置用于稳定性能(例如，扫描测试模式的加载阶段或卸载阶段或者低功率或待机操作模式)时将模式控制输入信号设定为用于指示相位模式的第二状态。
在任一计时模式期间，CGC 12产生用于计时微处理器10的脉冲式顺序存储元件16-A到16-D(即，脉冲式锁存器或触发器电路)的时钟信号输出(clk_out)。CGC 12所产生的时钟信号的脉冲宽度由CGC 12的操作模式确定。当在脉冲模式下启用时，CGC12产生脉冲时钟信号(即，脉冲宽度小于时钟周期的一半的时钟信号)。当在相位模式下启用时，CGC 12产生相位时钟信号(即，脉冲宽度接近时钟周期的一半的时钟信号)。
脉冲式顺序存储元件16-A到16-D接收由CGC 12产生的时钟信号。当微处理器10在定时敏感模式(即，脉冲模式)下操作时，脉冲时钟信号致使脉冲式顺序存储元件16-A到16-D以最佳速度运作。脉冲式顺序存储元件16-A到16-D在由具有短脉冲宽度的时钟信号触发时较快速地俘获和/或发射数据。相反，当微处理器10在定时不敏感模式(即，相位模式)下操作时，由CGC 12产生的相位时钟信号致使脉冲式顺序存储元件16-A到16-D较慢地但以对定时变化更为不敏感的方式来俘获和/或发射数据。
CGC 12经由单个时钟产生路径(未图示)产生脉冲和相位时钟信号。如此，单个时钟产生路径通过使所产生的时钟信号经受相同的时钟输入到输出等待时间而不管时钟产生模式如何来减小时钟偏移。也就是说，由CGC 12产生的时钟信号导致在脉冲和相位模式两者下具有相同的等待时间。因此，将由CGC 12引起的时钟偏移减到最小。
在操作中，微处理器10从存储器(未图示)检索指令和相应数据。微处理器10执行所述指令且将结果存储到存储器。在非限制性实例中，微处理器10包括用于执行指令的多个管线18-A到18-D。每一管线包括多个级，所述级包括用于执行指令或指令的一部分的组合逻辑20-A到20-D。所述级由级间脉冲式顺序存储元件16-A到16-D分开。级间脉冲式顺序存储元件16-A到16-D响应于触发信号(例如，由CGC 12产生的时钟信号)而从先前管线级俘获数据和/或将数据发射到后续级。
在一个实施例中，存储器高速缓存22(例如，第二级高速缓存)存储经由微处理器10的总线接口逻辑(未图示)从外部存储器所检索的地址和数据信息。存储器高速缓存22将指令信息转发到指令高速缓存24，并且将数据转发到数据高速缓存26且从数据高速缓存26接收数据。指令单元28将指令流的集中控制提供到微处理器10的管线18-A到18-D。完成单元30追踪从由指令单元28分派到由管线18-A到18-D执行的指令处理。每一管线在多个级中执行从指令单元28接收的指令。在非限制性实例中，分支管线18-A包括用于执行指令的组合逻辑20-A的两个级，浮点管线18-B包括组合逻辑20-B的四个级，整数管线18-C包括组合逻辑20-C的三个级，且加载或存储管线18-D包括组合逻辑20-D的两个级。所属领域的技术人员将了解，微处理器10可为超管线化和/或超标量的。如此，微处理器10可包括用于执行指令的各种管线，其中每一管线可包括由级间脉冲式顺序存储元件分开的各个级。
图2说明多模式均匀等待时间CGC 12的实施例。CGC 12包括时钟产生级32、时钟斩波级34、模式控制电路36和时钟启用电路38。模式控制电路36响应于模式控制输入信号(mode_ctrl)而在脉冲或相位模式下启用CGC 12。在操作中，时钟斩波级34将时钟斩波信号(CHOP)提供到时钟产生级32。如图3的程序逻辑的步骤100所说明，时钟产生级32依据时钟斩波信号的状态而产生脉冲或相位时钟信号(clk_out)。当时钟斩波信号为有效时，时钟产生级32产生脉冲时钟信号。相反，当时钟斩波信号为无效时，时钟产生级32产生相位时钟信号。
如图3的程序逻辑的步骤102所说明，多个时钟启用信号(例如，test_en和clk_en)确定时钟斩波信号为有效还是无效。当在脉冲或相位模式下启用CGC 12时，所述时钟启用信号中的至少一者为有效的。举例来说，当在相位模式下启用CGC 12时，test_en为有效的，且当在脉冲模式下启用CGC 12时，clk_en为有效的。否则，所有时钟启用信号为无效的，因而指示可停用CGC 12以节省功率。如图3的程序逻辑的步骤104所说明，模式控制电路36致使时钟斩波级34在所有时钟启用信号均为无效时去激活时钟斩波信号。明确地说，模式控制电路36激活脉冲时钟抑制信号(pulse_inhibit)，因而向时钟斩波级34指示时钟斩波信号将被去激活。如此，功率消耗得到减小，因为当时钟启用信号为无效时，时钟斩波级34不再进行切换。如下文将详细论述，如果启用时钟产生级32，则经去激活的时钟斩波信号致使时钟产生级32产生相位时钟信号。功率消耗可通过时钟启用电路38响应于时钟启用信号为无效而停用时钟产生级32来进一步得到减小。明确地说，时钟启用电路38在所有时钟启用信号均为无效时激活时钟输出抑制信号(clk_out_inhibit)，因而停用时钟产生级32。
如图3的程序逻辑的步骤106所说明，模式控制输入信号控制在哪种模式下启用CGC12。也就是说，当模式控制输入信号处于指示脉冲模式的第一状态时，模式控制电路36去激活脉冲时钟抑制信号。作为响应，时钟斩波级34激活时钟斩波信号(如图3的程序逻辑的步骤108所说明)，因而致使时钟产生级32产生脉冲时钟信号。当模式控制输入信号处于指示相位模式的第二状态时，模式控制电路36激活脉冲时钟抑制信号。作为响应，时钟斩波级34去激活时钟斩波信号(如图3的程序逻辑的步骤104所说明)，因而致使时钟产生级32产生相位时钟信号。
图4说明多模式均匀等待时间CGC 12的示范性电路实施方案。接下来参看图5A到图5B来描述示范性电路实施方案，图5A到图5B分别说明在脉冲和相位模式期间由多模式均匀等待时间CGC 12产生的各种信号的定时关系。CGC 12的时钟产生级32包括单个时钟产生路径，所述时钟产生路径包含时钟门控电路40和反相器42。CGC 12的时钟斩波级34包括时钟斩波门控电路44和延迟元件46。CGC 12的模式控制电路36包括“与或非”(AOI)逻辑门48，且CGC 12的时钟启用电路38包括逻辑电路50。
时钟产生级32的单个时钟产生路径通过不管时钟产生模式如何均产生具有相同时钟输入到输出等待时间的时钟信号来减小时钟偏移。当在脉冲模式下启用CGC 12时，时钟门控电路40通过组合相位时钟输入信号(clk_in)与有效时钟斩波信号(CHOP)来产生脉冲时钟信号。因为有效时钟斩波信号是相位时钟输入信号的延迟版本，所以时钟产生级32的输出(clk_out)是脉冲宽度对应于与时钟斩波级34相关联的延迟的周期性脉冲信号。如此，由于与时钟门控电路40和反相器42相关联的延迟(tdclk_gen_stage)，clk_out以微小偏移来与相位时钟输入信号边缘对准，如图5A所说明。
当在相位模式下启用CGC 12时，时钟产生级32通过用经去激活的时钟斩波信号门控相位时钟输入信号来产生相位时钟信号。经去激活的时钟斩波信号充当相位时钟门控信号，因为其固定在某电压电平处且不会振荡。如此，时钟产生级32的输出(clk_out)是脉冲宽度对应于相位时钟输入信号的脉冲宽度的周期性脉冲信号。此外，由于与时钟门控电路40和反相器42相关联的延迟(tdclk_gen_stage)，周期性相位信号输出以相同微小偏移来与相位时钟输入信号边缘对准，如图5B所说明。因为由CGC 12产生的脉冲和相位时钟信号两者经受相同延迟(即，与时钟门控电路40和反相器42相关联的延迟(tdclk_gen_stage))，所以将与CGC 12相关联的时钟偏移减到最小。
CGC的时钟斩波级34通过延迟相位时钟输入信号来激活时钟斩波信号。明确地说，当模式控制电路36在脉冲模式下启用时钟斩波级34时，时钟斩波门控电路44将相位时钟输入信号(clk_in)传递到延迟元件46。在一个实例中包含两个反相器52的延迟元件46延迟相位时钟输入信号，且将经延迟的相位时钟输入信号作为时钟斩波信号提供到时钟产生级32。时钟斩波级34通过阻止将相位时钟输入信号传递到延迟元件46来去激活时钟斩波信号。明确地说，当模式控制电路36在相位模式下启用时钟斩波级34时，时钟斩波门控电路44通过输出固定电平的相位时钟门控信号来去激活时钟斩波信号。
模式控制电路36的AOI逻辑门48包含第一级56和第二级58。第一级56在所有时钟启用信号(例如，test_en和clk_en)均为无效时通过激活脉冲时钟抑制信号(pulse_inhibit)来停用时钟斩波级34。有效的脉冲时钟抑制信号向时钟斩波级34指示将去激活时钟斩波信号。如此，当CGC 12为无效(即，所有时钟启用信号均为无效)时，功率消耗得到减小。为了在CGC 12为无效时进一步减小功率消耗，时钟启用电路38的逻辑电路50响应于所有时钟启用信号均为无效而停用时钟产生级32。以AOI逻辑门48继续，第二级58在模式控制输入信号处于脉冲模式状态时通过去激活脉冲时钟抑制信号而在脉冲模式下启用时钟斩波级34。相反，第二级58在模式控制输入信号处于相位模式状态时通过激活脉冲时钟抑制信号而在相位模式下启用时钟斩波级34。
多模式均匀等待时间CGC 12可有利地包括在可用于一个以上时钟模式的任何集成电路(例如，图1中所说明的微处理器10)中。在一个实例中，当集成电路经配置为处于正常功能操作模式或扫描测试模式的发射阶段或俘获阶段中的一者时，将模式控制输入信号设定为用于指示脉冲模式的第一状态。或者，当集成电路处于扫描测试模式的加载阶段或卸载阶段或者低功率或待机操作模式中的一者时，将模式控制输入信号设定为用于指示相位模式的第二状态。
在考虑到以上范围的变化和应用的情况下，应理解本发明既不受以上描述限制，也不受附图限制。而是，本发明仅受所附权利要求书和其合法等效物限制。

Claims (13)

1.一种产生具有均匀等待时间的多模式时钟信号的方法，其包含：
响应于相位时钟输入信号和时钟斩波信号为有效而经由时钟产生路径产生脉冲时钟信号，其中所述时钟斩波信号在激活的情况下是所述相位时钟输入信号的延迟版本；
在所述时钟斩波信号为无效的情况下响应于所述相位时钟输入信号而经由所述时钟产生路径产生相位时钟信号；
响应于模式控制输入信号处于第一状态而激活所述时钟斩波信号；和
响应于所述模式控制输入信号处于第二状态和多个时钟启用信号为无效中的一者而去激活所述时钟斩波信号。
2.根据权利要求1所述的方法，其进一步包含响应于所述脉冲和相位时钟信号中的一者而由多个脉冲式顺序存储元件俘获数据。
3.一种多模式均匀等待时间时钟产生电路，其包含：
时钟产生级，其具有单个时钟产生路径，所述时钟产生级经配置以在时钟斩波信号为有效的情况下响应于相位时钟输入信号而产生脉冲时钟信号，且在所述时钟斩波信号为无效的情况下响应于所述相位时钟输入信号而产生相位时钟信号；
时钟斩波级，其包括延迟单元以延迟所述相位时钟输入信号，使得在所述时钟斩波信号为有效的情况下所述时钟斩波信号是所述相位时钟输入信号的延迟版本，所述时钟斩波级经配置以当在脉冲模式下启用时激活所述时钟斩波信号，且当在相位模式下启用时去激活所述时钟斩波信号；和
模式控制电路，其经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于所述模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于多个时钟启用信号为无效而停用所述时钟斩波级。
4.根据权利要求3所述的多模式均匀等待时间时钟产生电路，其进一步包含“与或非”（AOI）逻辑门，所述“与或非”（AOI）逻辑门经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于所述模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于所述时钟启用信号为无效而停用所述时钟斩波级。
5.根据权利要求4所述的多模式均匀等待时间时钟产生电路，其中所述“与或非”（AOI）逻辑门包含：
第一级，其经配置以响应于所述时钟启用信号为无效而停用所述时钟斩波级；和
第二级，其经配置以响应于所述模式控制输入信号处于所述第一状态而在脉冲模式下启用所述时钟斩波级，且响应于所述模式控制输入信号处于所述第二状态而在相位模式下启用所述时钟斩波级。
6.一种集成电路，其包含根据权利要求4所述的多模式均匀等待时间时钟产生电路。
7.根据权利要求6所述的集成电路，其中所述模式控制输入信号响应于处于正常功能操作模式、扫描测试模式的发射阶段或所述扫描测试模式的俘获阶段中的一者的所述集成电路而处于所述第一状态，且所述模式控制输入信号响应于处于所述扫描测试模式的加载阶段、所述扫描测试模式的卸载阶段、低功率模式或待机模式中的一者的所述集成电路而处于所述第二状态。
8.一种微处理器，其包含：
一个或一个以上管线，每一管线具有由级间脉冲式顺序存储元件分开的多个级；和
多模式均匀等待时间时钟产生电路，其包含时钟产生级、时钟斩波级和模式控制电路，其中：
所述时钟产生级具有单个时钟产生路径，所述时钟产生级经配置以在时钟斩波信号为有效的情况下响应于相位时钟输入信号而将脉冲时钟信号提供到所述级间脉冲式顺序存储元件，且在所述时钟斩波信号为无效的情况下响应于所述相位时钟输入信号而将相位时钟信号提供到所述级间脉冲式顺序存储元件；
所述时钟斩波级包括延迟单元以延迟所述相位时钟输入信号，使得在所述时钟斩波信号为有效的情况下所述时钟斩波信号是所述相位时钟输入信号的延迟版本，其中所述时钟斩波级经配置以当在脉冲模式下启用时激活所述时钟斩波信号且当在相位模式下启用时去激活所述时钟斩波信号；和
所述模式控制电路经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于所述模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于多个时钟启用信号为无效而停用所述时钟斩波级。
9.根据权利要求8所述的微处理器，其中所述时钟斩波级包含：
门控电路，其经配置以当在脉冲模式下启用时传递所述相位时钟输入信号的所述延迟版本且当在相位模式下启用时抑制所述相位时钟输入信号的所述延迟版本的产生。
10.根据权利要求8所述的微处理器，其进一步包含“与或非”（AOI）逻辑门，所述“与或非”（AOI）逻辑门经配置以响应于模式控制输入信号处于第一状态而在脉冲模式下启用所述时钟斩波级，响应于所述模式控制输入信号处于第二状态而在相位模式下启用所述时钟斩波级，且响应于所述时钟启用信号为无效而停用所述时钟斩波级。
11.根据权利要求10所述的微处理器，其中所述“与或非”（AOI）逻辑门包含：
第一级，其经配置以响应于所述时钟启用信号为无效而停用所述时钟斩波级；和
第二级，其经配置以响应于所述模式控制输入信号处于所述第一状态而在脉冲模式下启用所述时钟斩波级且响应于所述模式控制输入信号处于所述第二状态而在相位模式下启用所述时钟斩波级。
12.根据权利要求8所述的微处理器，其进一步包含时钟启用电路，所述时钟启用电路经配置以响应于时钟启用信号为无效而停用所述时钟产生级。
13.根据权利要求8所述的微处理器，其中所述时钟斩波信号响应于处于正常功能操作模式、扫描测试模式的发射阶段或所述扫描测试模式的俘获阶段中的一者的所述微处理器，而被激活，且所述时钟斩波信号响应于处于所述扫描测试模式的加载阶段、所述扫描测试模式的卸载阶段、低功率模式或待机模式中的一者的所述微处理器，而被去激活。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7395411B2 (en) * 2005-03-14 2008-07-01 Sony Computer Entertainment Inc. Methods and apparatus for improving processing performance by controlling latch points
CN101841324A (zh) * 2010-06-02 2010-09-22 四川和芯微电子股份有限公司 具有自动复位功能的移位分频器
CN102122922B (zh) * 2011-02-22 2014-05-21 雷良军 多模功率放大器及相应的移动通信设备
CN102394605A (zh) * 2011-11-23 2012-03-28 湖南南车时代电动汽车股份有限公司 一种igbt试验用脉冲发生方法及装置
CN104780594B (zh) * 2013-12-10 2019-05-14 马维尔国际有限公司 一种通信方法和装置以及用户设备
US10979054B1 (en) * 2020-01-14 2021-04-13 Nuvotonn Technology Corporation Coupling of combinational logic circuits for protection against side-channel attacks

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1238043A (zh) * 1996-12-02 1999-12-08 西门子公司 用于精确采集一由时钟控制电输入量所导出的直流电流的电路装置
US6271691B1 (en) * 1999-06-30 2001-08-07 Kabushiki Kaisha Toshiba Chopper type voltage comparison circuit
CN1549453A (zh) * 2003-05-19 2004-11-24 旺宏电子股份有限公司 巢状斩波电路及斩断模拟输入信号以供取样的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851711A (en) * 1988-02-02 1989-07-25 International Business Machines Corporation Asymmetrical clock chopper delay circuit
EP0632384A1 (en) * 1993-06-30 1995-01-04 International Business Machines Corporation High speed and programmable array clock generator circuit for abist semiconductor memory chips
JPH07152454A (ja) * 1993-11-30 1995-06-16 Toshiba Corp 情報処理装置
JPH11122097A (ja) * 1997-10-15 1999-04-30 Toshiba Corp クロック分周回路及び論理回路装置
JP2000293504A (ja) * 1999-04-07 2000-10-20 Nec Corp 半導体装置
US7146517B2 (en) * 2002-05-02 2006-12-05 Cray, Inc. Clock pulse shaver with selective enable pulse width
JP2004213571A (ja) * 2003-01-08 2004-07-29 Sony Corp クロック制御装置、マイクロプロセッサ、電子機器及びクロック制御方法、並びにクロック制御プログラム
KR100546320B1 (ko) * 2003-02-27 2006-01-26 삼성전자주식회사 클럭 트리 합성 장치 및 방법
KR100499387B1 (ko) 2003-06-04 2005-07-04 엘지전자 주식회사 클럭신호의 지연을 이용한 클럭신호 위상변화 검출 장치및 방법
JP4242787B2 (ja) * 2004-01-20 2009-03-25 富士通株式会社 情報処理装置
US6850460B1 (en) * 2004-05-12 2005-02-01 International Business Machines Corporation High performance programmable array local clock generator
US7042672B2 (en) * 2004-09-30 2006-05-09 Agere Systems Inc. Velocity controlled disk drive head retraction with reduced audible noise

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1238043A (zh) * 1996-12-02 1999-12-08 西门子公司 用于精确采集一由时钟控制电输入量所导出的直流电流的电路装置
US6271691B1 (en) * 1999-06-30 2001-08-07 Kabushiki Kaisha Toshiba Chopper type voltage comparison circuit
CN1549453A (zh) * 2003-05-19 2004-11-24 旺宏电子股份有限公司 巢状斩波电路及斩断模拟输入信号以供取样的方法

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