KR20160017112A - 다중 전원 순차 논리 유닛 - Google Patents

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Abstract

본 명세서에서는 프로세서 내의 순차 논리 유닛의 클럭-출력 지연을 줄이기 위한 장치, 방법 및 시스템이 설명된다. 장치는 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하고, 입력 신호를 수신하는 데이터 경로 - 데이터 경로는 출력 신호를 생성함 -; 및 제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로 - 클럭 경로의 상기 논리 게이트들은 상기 출력 신호를 생성하기 위해 샘플링 신호를 이용하여 상기 입력 신호를 샘플링함 -를 포함하는 순차 유닛을 포함하고, 제2 전원 레벨은 제1 전원 레벨보다 높다. 장치는 순차 유닛의 셋업 시간을 개선하고(즉, 줄이고), 프로세서가 순차 유닛의 성능 저하 없이 최소 동작 전압(Vmin)에서 동작하는 것을 가능하게 한다.

Description

다중 전원 순차 논리 유닛{MULTI-SUPPLY SEQUENTIAL LOGIC UNIT}
본 발명의 실시예들은 일반적으로 프로세서 분야에 관한 것이다. 구체적으로, 본 발명의 실시예들은 클럭-출력(clock-to-output) 지연을 줄이고 프로세서 내의 다중 전원 순차 논리 유닛의 타이밍 파라미터들을 개선하기 위한 장치, 시스템 및 방법에 관한 것이다.
프로세서에서 전력 소모를 줄이기 위해, 프로세서의 논리 게이트는 최소 동작 전압(Vmin)에서 동작한다. 본 명세서에서 용어 "최소 동작 전압"은 그 아래에서는 논리 게이트 또는 회로가 올바르게 동작하지 못하는 프로세스 기술에 대한 최소 전원 전압 레벨을 지칭한다.
그러나, 순차 논리 게이트들 및 범용 조합 논리 게이트들이 Vmin 전원 전압 레벨들에서 동작할 때 플립플롭 또는 래치와 같은 순차 논리 게이트들의 성능은 NAND 게이트, NOR 게이트, 인버터 등과 같은 범용 조합 논리 게이트들의 성능보다 더 많이 저하된다. 본 명세서에서 용어 "성능"은 일반적으로 논리 게이트의 입력 노드로부터 출력 노드로의 신호의 전파 지연을 지칭한다. 용어 "성능"은 또한 순차 논리 유닛의 셋업 시간과 같은 타이밍 파라미터들을 지칭한다. 논리 게이트에 대한 전원 레벨이 감소할 때, 논리 게이트의 지연이 증가하며, 따라서 논리 게이트의 성능이 저하된다. 순차 논리 유닛에 대한 전원 레벨이 감소할 때, 셋업 시간이 증가하며, 이는 순차 논리 유닛의 성능을 저하시킨다.
도 1은 단일 전원 레벨에서 동작하는 입력(D), 출력(Q) 및 클럭 입력(CLK)을 갖는 통상적인 플립플롭(100)이다. 플립플롭들은 일반적으로 조합 논리(CL)의 경계들에 배치된다. 플립플롭(100)의 데이터 경로에서의 고유의 충돌로 인해, 플립플롭(100)에 대한 전원 레벨이 (예로서, Vmin으로) 감소할 때, 클럭-출력(CLK-Q) 지연이 증가한다. 더구나, 감소된 전원 레벨들에서(예로서, Vmin에서) 플립플롭을 동작시키는 것은 플립플롭(100)의 셋업 시간을 증가시키며, 따라서 그의 성능을 저하시킨다.
프로세서 내의 순차 논리 유닛의 클럭-출력 지연을 줄이기 위한 장치, 방법 및 시스템을 제공하고자 한다.
아래에서는 실시예들의 일부 양태들의 기본적인 이해를 제공하기 위해 본 발명의 실시예들의 간단한 요약이 제공된다. 이러한 요약은 본 발명의 실시예들의 광범위한 개요가 아니다. 이것은 실시예들의 중요한 또는 필수적인 요소들을 식별하는 것도, 실시예들의 범위를 정의하는 것도 의도하지 않는다. 그 유일한 목적은 본 발명의 실시예들의 일부 개념들을 나중에 제공되는 더 상세한 설명에 대한 서론으로서 간단한 형태로 제공하는 것이다.
본 발명의 실시예들은 클럭-출력 지연을 줄이고 프로세서 내의 다중 전원 순차 논리 유닛의 타이밍 파라미터들을 개선하기 위한 장치, 시스템 및 방법에 관한 것이다.
일 실시예에서, 상기 장치는 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하고, 입력 신호를 수신하는 데이터 경로 - 상기 데이터 경로는 출력 신호를 생성함 -; 및 제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로 - 상기 클럭 경로의 상기 논리 게이트들은 상기 출력 신호를 생성하기 위해 샘플링 신호를 이용하여 상기 입력 신호를 샘플링함 -를 포함하고, 상기 제2 전원 레벨은 상기 제1 전원 레벨보다 높다. 일 실시예에서, 상기 시스템은 무선 접속부; 및 상기 무선 접속부에 통신적으로 결합되는 프로세서를 포함하고, 상기 프로세서는 순차 논리 유닛, 즉 상기 장치를 포함한다.
일 실시예에서, 상기 방법은 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하는 데이터 경로에 입력 신호를 제공하는 단계; 상기 데이터 경로로부터 출력 신호를 생성하는 단계; 제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로에 클럭 신호를 제공하는 단계; 및 상기 출력 신호를 생성하기 위해 상기 입력 신호를 샘플링하는 상기 클럭 경로에 의해 샘플링 신호를 생성하는 단계를 포함하고, 상기 제2 전원 레벨은 상기 제1 전원 레벨보다 높다.
아래의 설명 및 첨부 도면들은 본 발명의 실시예들의 소정의 예시적인 양태들을 상세히 설명한다. 그러나, 이러한 양태들은 본 발명의 실시예들의 원리들을 이용할 수 있는 다양한 방법들 중 일부만을 나타낸다. 본 발명의 실시예들은 첨부된 청구항들의 넓은 범위 내에 속하는 대안들, 변경들 및 변형들의 형태의 모든 균등물들을 포함하는 것을 의도한다. 본 발명의 실시예들의 다른 장점들 및 새로운 특징들은 도면들과 함께 고려될 때 본 발명의 실시예들에 대한 아래의 상세한 설명으로부터 명백해질 것이다.
프로세서 내의 순차 논리 유닛의 클럭-출력 지연을 줄이기 위한 장치, 방법 및 시스템이 제공된다.
본 발명의 실시예들은 아래에 제공되는 상세한 설명으로부터 그리고 본 발명의 다양한 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이지만, 이는 본 발명을 특정 실시예들로 한정하는 것으로 간주되지 않아야 하며, 설명 및 이해를 위한 것일 뿐이다.
도 1은 단일 전원 상에서 동작하는 플립플롭이다.
도 2는 본 발명의 일 실시예에 따른 다중 전원 플립플롭 순차 논리 유닛이다.
도 3은 본 발명의 일 실시예에 따른 벡터형 순차 논리 구성이다.
도 4는 본 발명의 일 실시예에 따른 비벡터형 순차 논리 구성이다.
도 5는 본 발명의 일 실시예에 따른, 클럭-출력 지연을 줄이고, 타이밍 파라미터들을 개선하기 위한 방법의 흐름도이다.
도 6은 본 발명의 일 실시예에 따른, 클럭-출력 지연을 줄이고, 타이밍 파라미터들을 개선하기 위한 다중 전원 순차 논리 유닛을 포함하는 프로세서를 포함하는 스마트 장치의 시스템 레벨 도면이다.
도 7은 본 발명의 일 실시예에 따른, 승압형 슬레이브 래치를 갖는 다중 전원 플립플롭 순차 논리 유닛이다.
본 발명의 실시예들은 클럭-출력 지연을 줄이고 프로세서 내의 다중 전원 순차 논리 유닛의 타이밍 파라미터들을 개선하기 위한 장치, 시스템 및 방법에 관한 것이다.
본 명세서에서 설명되는 실시예들은 프로세서의 논리 유닛들에 대한 전반적인 더 낮은 Vmin을 가능하게 하기 위해 최적의 전원 레벨들을 순차 논리 유닛에 제공한다. 더 낮은 Vmin은 절전으로 이어지며, 따라서 프로세서의 성능을 개선한다. 일 실시예에서, 순차 논리 유닛의 클럭 신호 경로는 순차 논리 유닛의 데이터 신호 경로와 다른 전원 레벨에서 동작한다. 예를 들어, 데이터 신호 경로는 Vmin 전원 레벨에서 동작하는 반면, 클럭 신호 경로는 Vmin 전원 레벨보다 높은 다른 전원 레벨에서 동작한다.
그러한 실시예에서, 프로세서의 데이터 경로의 전원 레벨은 Vmin 전원 레벨로 설정될 수 있으며, 순차 논리 유닛은 Vmin 전원 레벨에서 프로세서의 데이터 경로를 동작시키는 데 병목이 되지 않는다. 클럭 경로를 승압함으로써, 즉 클럭 경로를 데이터 경로의 전원 레벨에 비해 더 높은 전원 레벨에서 동작시킴으로써, 순차 논리 유닛에서의 고유 데이터 충돌이 감소하여, 데이터의 해결이 더 빨라지며, 또한 데이터 경로가 더 빨라진다(예를 들어, 도 1의 플립플롭(100)의 데이터 경로 속도보다 50% 빨라진다). 본 명세서에서 설명되는 실시예들은 또한 클럭 분배 회로망이 더 낮은 전원 레벨(Vmin)에서 동작하는 것을 가능하게 하여, 클럭 분배 회로망에서의 전력 소비를 줄인다.
아래의 설명에서는 본 발명의 실시예들의 더 충분한 설명을 제공하기 위해 다양한 상세들이 설명된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세들 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는, 본 발명의 실시예들을 불명확하게 하지 않기 위해 공지 구조들 및 장치들은 상세히 도시되지 않고 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 구성적인 신호 경로들을 지시하기 위해 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 지시하기 위해 하나 이상의 단부에 화살표를 가질 수 있다. 그러한 지시들은 한정을 의도하지 않는다. 오히려, 라인들은 하나 이상의 실시예와 관련하여 회로 또는 논리 유닛의 더 쉬운 이해를 촉진하기 위해 사용된다. 설계 요구들 또는 선호들에 의해 지시되는 바와 같이, 임의의 표현된 신호는 실제로는 임의의 방향으로 이동할 수 있고 임의의 적절한 타입의 신호 스킴에 따라 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.
아래의 설명 및 청구항들에서는, 용어 "결합" 및 그의 파생어들이 사용될 수 있다. 본 명세서에서 용어 "결합"은 (물리적으로, 전기적으로, 자기적으로, 광학적으로, 기타 등등으로) 직접 접촉하는 둘 이상의 요소를 지칭한다. 본 명세서에서 용어 "결합"은 서로 직접 접촉하지 않지만 여전히 서로 협력하거나 상호작용하는 둘 이상의 요소도 지칭할 수 있다.
본 명세서에서 사용될 때, 달리 지정되지 않는 한, 일반 객체를 설명하기 위한 서수 형용사 "제1", "제2" 및 "제3" 등의 사용은 동일 객체들의 상이한 예들을 지시할 뿐이며, 그렇게 설명되는 객체들이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 존재해야 한다는 것을 의미하는 것을 의도하지 않는다.
본 발명의 실시예들을 불명확하게 하지 않기 위해, 본 명세서에서 설명되는 순차 논리 유닛은 플립플롭이다. 그러나, 본 발명의 실시예들의 본질은 래치, 셋-리셋 플립플롭, 토글 플립플롭 등을 포함하는 모든 종류의 순차 논리 유닛들에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 다중 전원 플립플롭 순차 논리 유닛(200)(다중 전원 FF라고도 함)이다. 일 실시예에서, 다중 전원 FF는 동기화된 출력 'Q'를 생성하기 위해 클럭 신호(CLK)에 의해 샘플링되는 입력 데이터 'D'를 수신한다. 일 실시예에서, 다중 전원 FF는 적어도 2개의 전원 - 제1 전원(210 및 제2 전원(211) -을 수신하도록 구성된다. 점선들은 제2 전원(211) 상에서 동작하는 신호 경로를 나타내고, 실선들은 제1 전원(210) 상에서 동작하는 신호 경로를 나타낸다. 용어 "전원" 및 "전원 레벨"은 교환 가능하게 사용된다. 본 명세서에서 설명되는 실시예들에서, 제1 전원 레벨(210)은 제2 전원(211)과 무관하게 조정될 수 있으며, 그 반대도 가능하다.
일 실시예에서, 다중 전원 FF(200)는 클럭 경로 내에 레벨 시프터(201)를 포함하며, 레벨 시프터(201)는 제1 전원 레벨(210)로부터의 CLK 신호를 제2 전원 레벨(211)에서 동작하는 CLKB 신호로 레벨 시프팅하도록 동작할 수 있다. 일 실시예에서, 레벨 시프터(201)는 50% 듀티 사이클 출력을 제공하며, 전압 변동들에 대해 보상된다. 다른 실시예들에서는, 다른 형태의 레벨 시프터들이 레벨 시프터(201)를 위해 사용될 수 있다. 이 실시예에서, 레벨 시프터(201)는 다중 전원 FF(200) 내에 배치된다. 그러나, 다른 실시예들에서, 레벨 시프터(201)는 여러 다중 전원 FF 사이에 공유될 수 있으며, 다중 전원 FF(200) 밖에 배치될 수 있다.
도 2의 실시예에서, 클럭 경로는 레벨 시프터(201) 및 인버터들(202, 203)을 포함하며, 이들은 샘플링 클럭 신호를 패스 게이트들(204, 207)에 제공하고, 인버터들(205, 208)을 인에이블/디스에이블한다. 샘플링 클럭 신호, 즉 레벨 시프터(201) 및 인버터들(202, 203)의 출력은 데이터 신호 'D' 및 후술하는 데이터 경로 내의 신호들보다 높은 전압 스윙을 갖는다. 샘플링 클럭 신호, 즉 레벨 시프터(201) 및 인버터들(202, 203)의 출력이 데이터 입력 신호 'D' 및 데이터 경로 내의 신호들보다 높은 전압 스윙을 갖는 이유는 레벨 시프터(201) 및 인버터들(202, 203)이 제1 전원 레벨(210)보다 높은 제2 전원 레벨(211)에서 동작하기 때문이다. 일 실시예에서, 레벨 시프터(201)는 제1 전원 레벨(210)로부터의 CLK 신호를 제2 전원 레벨(211)로 변환한다. 레벨 시프트된 CLK 신호는 입력 신호 'D'보다 높은 전압 스윙을 갖는다.
이 실시예에서, 데이터 경로는 신호 'D'로부터 출력 'Q'까지의 경로이며, 패스 게이트(204), 마스터 셀 인버터들(205, 206), 패스 게이트(207) 및 슬레이브 셀 인버터들(208, 209)을 포함한다. 패스 게이트들(204, 207)은 송신 게이트들이라고도 하며, 서로 병렬 접속된 P 및 N 트랜지스터들을 포함한다. 일 실시예에서, 논리 게이트들(패스 게이트(204), 인버터들(205, 206), 패스 게이트(207) 및 인버터들(208, 209))은 제2 전원 레벨(211)보다 낮은 제1 전원 레벨(210)에서 동작한다. 데이터 경로 내의 신호들의 전압 스윙은 클럭 신호 경로 내의 신호들의 전압 스윙보다 낮은데, 그 이유는 제1 전원 레벨(210)이 제2 전원 레벨(211)보다 낮기 때문이다.
본 명세서에서 설명되는 실시예들에서, 클럭 신호(CLK)의 전이로부터 데이터 'D'가 출력 'Q'로서 전파할 때까지 걸리는 시간인 CLK-Q 지연은 클럭 신호 경로가 데이터 경로의 전원 레벨(210)보다 높은 전원 레벨(211)에서 동작하므로 감소한다. (클럭 경로라고도 하는) 클럭 신호 경로를 더 높은 전원 레벨(211)에서 동작시킴으로써, 단일 전원 플립플롭(100)에 고유한 데이터 충돌이 다중 전원 FF(200)에 대해 감소하는데, 그 이유는 클럭 신호가 데이터 신호보다 강하기 때문이다(더 높은 전원 레벨에 있기 때문이다). 다중 전원 FF(200)에서의 데이터 충돌을 줄임으로써, 다중 전원 FF(200)에서의 메타 안정성의 확률도 도 1의 FF(100)에서의 메타 안정성의 확률에 비해 감소한다. 다중 전원 FF(200)에서의 데이터 충돌을 줄임으로써 그리고 클럭 경로를 승압함으로써, 즉 클럭 경로를 데이터 경로보다 높은 전원 레벨에 배치함으로써, 다중 전원 FF(200)의 셋업 시간이 도 1의 단일 전원 FF(100)의 셋업 시간보다 향상된다.
도 3은 본 발명의 일 실시예에 따른 벡터형 순차 논리 구성(300)이다. 본 명세서에서 용어 "벡터형 구성"은 함께 그룹화된 둘 이상의 FF를 지칭하며, 따라서 그들은 그들 각각의 데이터 입력 신호들을 샘플링하기 위해 동일 클럭 신호를 필요로 한다. 일 실시예에서, FF들의 벡터형 구성을 위한 클럭 파이프라인(또는 클럭 신호 경로)는 도 2를 참조하여 설명된 레벨 시프터(201) 밖에 배치된다. 예를 들어, 도 2를 참조하여 설명된 레벨 시프터(201) 및 인버터들(202, 203)은 도 3의 경우에 다중 전원 FF(200) 밖에 배치된다. 이 실시예에서, 벡터형 FF들은 벡터형 FF들에 대한 입력들로서 제2 전원(211) 상의 샘플링 클럭 신호 및 반전된 샘플링 클럭 신호 양자를 수신한다.
도 3을 다시 참조하면, 레벨 시프터(201)로부터의 점선들은 제2 전원 레벨(211)에서 동작하는 신호 경로를 나타내고, 논리 게이트들(버퍼 등)로부터의 실선들은 제1 전원 레벨(210)에서 동작하는 신호 경로를 나타낸다. 도 3의 아키텍처(300)는 조합 논리(CL)(304, 305, 306) 각각 사이에 배치되는 3 세트의 벡터형 FF들(301, 302, 303)을 나타낸다. 이 실시예에서, 클럭 트리(307), 조합 논리들(304, 305, 306) 및 FF들은 제1 전원 레벨(210)에서 동작한다.
일 실시예에서, 벡터형 FF들(301, 302, 303)의 전력 소비는 더 감소하는데, 그 이유는 레벨 시프터(201) 및 인버터(202)가 도 2의 다중 전원 FF(200) 밖에 배치되고, 다수의 FF들에 의해 공유되기 때문인데, 즉 샘플링 클럭 신호(CLK_D) 및 그의 반전된 버전(CLK_B) 양자가 벡터형 FF들(301, 302, 303)로 전송되기 때문이다. 이 실시예에서는, 전원 라우팅 혼잡이 감소하는데, 그 이유는 제2 전원(211)이 더 이상 벡터형 FF들(301, 302, 303) 내로 라우팅되지 않기 때문이다. 그러한 실시예에서는, 벡터형 FF들의 면적도 감소하는데, 그 이유는 레벨 시프터(201) 및 인버터(202)가 벡터형 FF들 밖에 배치되기 때문이다. 일 실시예에서, 제2 전원 레벨(211)은 전압 조절기에 의해 국지적으로 생성되거나, 데이터 경로가 Vmin에서 동작하지 않을 때 데이터 경로에 대한 전원과 동일한 레벨에 있다. 그러한 실시예에서, 제2 전원 레벨(211)의 레벨은 제1 전원 레벨(210)과 무관하게 조정될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비벡터형 순차 논리 구성(400)이다. 본 명세서에서 용어 "비벡터형 구성"은 함께 그룹화되지 않은 분산형 FF들을 지칭한다. 그러한 구성에서는, 동일한 클럭 분배 포인트로부터의 동일한 클럭 신호가 FF들의 그룹으로 전송되지 않는다. 이 실시예에서, 레벨 시프터(201)로부터의 점선들은 제2 전원 레벨(211)에서 동작하는 신호 경로를 나타내며, 논리 게이트들(예로서, 버퍼들(401) 및 클럭 트리 버퍼들(402))로부터의 실선들은 제1 전원 레벨(210)에서 동작하는 신호 경로를 나타낸다. 버퍼(401)는 클럭 신호들을 분배 회로망을 통해 버퍼(401)로 전송하는 글로벌 클럭 버퍼(도시되지 않음)보다 FF에 거리상 더 가까운 로컬 클럭 버퍼라고도 한다.
비벡터형 순차 논리 구성에서, 레벨 시프터(201)는 FF의 밖에 배치되고, 인버터들(202, 203)은 FF 안에 배치된다. 그러한 실시예에서, FF는 제1 및 제2 전원 레벨들(210, 211)을 계속 공급받는다. FF의 데이터 경로는 제1 전원 레벨(210)에서 동작하며, FF의 클럭 신호 경로는 제2 전원 레벨(211)에서 동작한다.
도 5는 본 발명의 일 실시예에 따른, 클럭-출력(CLK-Q) 지연을 줄이고 다중 전원 FF(200)를 통해 타이밍 파라미터들(예로서, 셋업 시간)을 향상시키기 위한 방법 흐름도(500)이다.
흐름도(500) 내의 블록들은 특정 순서로 도시되지만, 액션들의 순서는 변경될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있으며, 일부 액션들/블록들은 병렬로 수행될 수 있다. 게다가, 다양한 실시예들에서는 CLK-Q 지연을 줄이고 순차 논리 유닛에 대한 타이밍 파라미터들을 향상시키기 위해 하나 이상의 액션/블록이 생략될 수 있다. 도 5의 흐름도는 도 2-4의 실시예들을 참조하여 설명된다.
블록 501에서, 제1 전원 레벨(210)에서 동작하는 논리 게이트들을 포함하는 데이터 경로에 입력 신호 'D'가 제공된다. 데이터 경로는 신호 'D'로부터 출력 'Q'까지의 경로이며, 패스 게이트(204), 마스터 셀 인버터들(205, 206), 패스 게이트(207) 및 슬레이브 셀 인버터들(208, 209)을 포함한다. 블록 502에서, 데이터 경로로부터 출력 신호 'Q'가 생성된다. 일 실시예에서, 제1 전원 레벨(210)은 데이터 경로 내의 논리 게이트들에 대한 최소 동작 전원 전압 레벨이다. 일 실시예에서, 데이터 경로는 도 2를 참조하여 설명된 바와 같은 임의의 레벨 시프터와 무관하다.
일 실시예에서, 데이터 경로는 입력 신호를 수신하는 마스터 셀; 및 마스터 셀에 결합되고, 출력 신호를 생성하는 슬레이브 셀을 포함하며, 방법은 슬레이브 셀에 제2 전원 레벨(211)을 제공하는 단계; 및 데이터 경로의 논리 게이트들을 포함하는 마스터 셀에 제1 전원 레벨(210)을 제공하는 단계를 더 포함한다. 위의 실시예는 후술하는 도 7에 대응한다.
도 5를 다시 참조하면, 블록 503에서, 제2 전원 레벨(211)에서 동작하는 논리 게이트들을 포함하는 클럭 경로에 클럭 신호(CLK)가 제공된다. 클럭 경로는 레벨 시프터(201) 및 인버터들(202, 203)을 포함하며, 이들은 패스 게이트들(204, 207)에 샘플링 클럭 신호를 제공하고, 인버터들(205, 208)을 인에이블/디스에이블한다.
블록 504에서, 출력 신호 'Q'를 생성하기 위한 입력 신호 'D'를 샘플링하기 위해 클럭 경로에 의해 샘플링 신호가 생성되며, 제2 전원 레벨(211)은 제1 전원 레벨(210)보다 높다. 블록 505에서, 레벨 시프터(201)는 클럭 신호를 클럭 경로에 제공하기 전에 클럭 신호(CLK)를 제1 전원 레벨(210)로부터 제2 전원 레벨(211)로 레벨 시프팅한다. 일 실시예에서, 레벨 시프팅은 도 3-4를 참조하여 설명된 바와 같은 클럭 분배 회로망의 출력에서 레벨 시프터(201)에 의해 수행된다.
도 6은 본 발명의 일 실시예에 따른, 클럭-출력 지연을 줄이고 타이밍 파라미터들을 개선하기 위한 다중 전원 순차 논리 유닛을 포함하는 프로세서를 포함하는 장치의 시스템 레벨 도면이다. 도 6은 평면 인터페이스 커넥터들이 사용될 수 있는 이동 장치의 일 실시예의 블록도이다. 컴퓨팅 장치(600)는 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선 인에이블드 전자 판독기 또는 다른 무선 이동 장치와 같은 이동 컴퓨팅 장치를 나타낸다. 소정의 컴포넌트들이 일반적으로 도시되며, 그러한 장치의 모든 컴포넌트들이 장치(600) 내에 도시되지는 않는다는 것을 이해할 것이다.
장치(600)는 장치(600)의 주요 처리 동작들을 수행하는 프로세서(610)를 포함한다. 일 실시예에서, 프로세서(610)는 다중 전원 FF(200)(도 7을 참조하여 설명된 700)를 포함한다. 프로세서(610)는 도 3-4를 참조하여 설명된 바와 같은 벡터형 및 비벡터형 구성들 양자를 구비할 수 있다.
도 6을 다시 참조하면, 프로세서(610)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래밍 가능 논리 장치 또는 다른 처리 수단과 같은 하나 이상의 물리 장치를 포함할 수 있다. 프로세서(610)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 장치 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 사람 사용자 또는 다른 장치들과의 I/O(입출력)와 관련된 동작들, 전력 관리와 관련된 동작들, 및/또는 장치(600)를 다른 장치에 접속하는 것과 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O와 관련된 동작들도 포함할 수 있다.
일 실시예에서, 장치(600)는 컴퓨팅 장치에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예로서, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예로서, 드라이버, 코덱) 컴포넌트들을 나타내는 오디오 서브시스템(620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력은 물론, 마이크 입력을 포함할 수 있다. 그러한 기능들을 위한 장치들은 장치(600) 내에 통합되거나 장치(600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(610)에 의해 수신 및 처리되는 오디오 명령들을 제공함으로써 장치(600)와 상호작용한다.
디스플레이 서브시스템(630)은 사용자가 컴퓨팅 장치와 상호작용하기 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예로서, 디스플레이 장치) 및 소프트웨어(예로서, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(630)은 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 장치를 포함하는 디스플레이 인터페이스(632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(632)는 디스플레이와 관련된 적어도 소정의 처리를 수행하기 위해 프로세서(610)로부터 분리된 논리를 포함한다. 일 실시예에서, 디스플레이 서브시스템(630)은 사용자에게 출력 및 입력 양자를 제공하는 터치 스크린(또는 터치 패드) 장치를 포함한다.
I/O 제어기(640)는 사용자와의 상호작용과 관련된 하드웨어 장치들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(640)는 오디오 서브시스템(620) 및/또는 디스플레이 서브시스템(630)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 게다가, I/O 제어기(640)는 사용자가 시스템과 상호작용할 수 있게 하는 장치(600)에 접속되는 추가적인 장치들에 대한 접속 포인트를 나타낸다. 예를 들어, 장치(600)에 부착될 수 있는 장치들은 마이크 장치, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 장치, 키보드 또는 키패드 장치, 또는 카드 판독기 또는 다른 장치와 같은 특정 애플리케이션들과 함께 사용하기 위한 다른 I/O 장치를 포함할 수 있다.
전술한 바와 같이, I/O 제어기(640)는 오디오 서브시스템(620) 및/또는 디스플레이 서브시스템(630)과 상호작용할 수 있다. 예를 들어, 마이크 또는 다른 오디오 장치를 통한 입력은 장치(600)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령들을 제공할 수 있다. 게다가, 디스플레이 출력 대신에 또는 그에 더하여 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치 스크린을 포함하는 경우, 디스플레이 장치는 I/O 제어기(640)에 의해 적어도 부분적으로 관리될 수 있는 입력 장치로도 작용한다. 장치(600) 상에는 I/O 제어기(640)에 의해 관리되는 I/O 기능들을 제공하기 위한 추가적인 버튼들 또는 스위치들도 존재할 수 있다.
일 실시예에서, I/O 제어기(640)는 가속도계, 카메라, 광센서 또는 다른 환경 센서, 또는 장치(600) 내에 포함될 수 있는 다른 하드웨어와 같은 장치들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 수 있는 것은 물론, 시스템에 환경 입력을 제공하여 (잡음에 대한 필터링, 휘도 검출을 위한 디스플레이들의 조정, 카메라를 위한 플래시의 적용 또는 다른 특징들과 같은) 그의 동작들에 영향을 줄 수 있다.
일 실시예에서, 장치(600)는 배터리 전력 사용, 배터리의 충전 및 절전 동작과 관련된 특징들을 관리하는 전력 관리(650)를 포함한다. 메모리 서브시스템(660)은 장치(600) 내에 정보를 저장하기 위한 메모리 장치들을 포함한다. 메모리는 비휘발성(메모리 장치에 대한 전력이 중단되는 경우에 상태가 변하지 않음) 및/또는 휘발성(메모리 장치에 대한 전력이 중단되는 경우에 상태가 불확실함) 메모리 장치들을 포함할 수 있다. 메모리(660)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서 또는 다른 데이터는 물론, 시스템(600)의 애플리케이션들 및 기능들의 실행과 관련된 시스템 데이터(장기적인지 일시적인지에 무관함)도 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행 가능 명령어들(예로서, 도 5의 흐름도 또는 전술한 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 기계 판독 가능 매체(예로서, 메모리(660)로서도 제공된다. 기계 판독 가능 매체(예로서, 메모리(660))는 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 또는 컴퓨터 실행 가능 명령어들을 저장하기에 적합한 다른 타입의 기계 판독 가능 매체를 포함할 수 있지만, 이에 한정되지 않는다. 예를 들어, 본 발명의 실시예들은 통신 링크(예로서, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들을 통해 원격 컴퓨터(예로서, 서버)로부터 요청 컴퓨터(예로서, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예로서, BIOS)으로서 다운로드될 수 있다.
접속부(670)는 장치(600)가 외부 장치들과 통신하는 것을 가능하게 하기 위한 하드웨어 장치들(예로서, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예로서, 드라이버, 프로토콜 스택)을 포함한다. 장치는 다른 컴퓨팅 장치들, 무선 액세스 포인트들 또는 기지국들은 물론, 헤드셋, 프린터 또는 다른 장치들과 같은 주변 장치들과 같은 분리된 장치들일 수 있다.
접속부(670)는 다수의 상이한 타입의 접속부를 포함할 수 있다. 일반적으로, 장치(600)는 셀룰러 접속부(672) 및 무선 접속부(674)를 갖는 것으로 도시된다. 셀룰러 접속부(672)는 일반적으로 무선 캐리어들에 의해 제공되는, 예를 들어 GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 셀룰러 네트워크 접속부를 지칭한다. 무선 접속부(674)는 셀룰러가 아닌 무선 접속부를 지칭하며, (블루투스, 근거리장 등과 같은) 개인 영역 네트워크, (Wi-Fi와 같은) 근거리 네트워크, 및/또는 (WiMAX와 같은) 광역 네트워크, 또는 다른 무선 통신을 포함할 수 있다.
주변 접속부들(680)은 하드웨어 인터페이스들 및 커넥터들은 물론, 주변 접속들을 행하기 위한 소프트웨어 컴포넌트들(예로서, 드라이버, 프로토콜 스택)도 포함한다. 장치(600)는 다른 컴퓨팅 장치들에 대한 주변 장치("to" 682)일 수 있을 뿐만 아니라, 그에 접속된 주변 장치들("from" 684)도 가질 수 있다는 것을 이해할 것이다. 장치(600)는 일반적으로 장치(600) 상의 콘텐츠의 관리(예로서, 다운로딩 및/또는 업로딩, 변경, 동기화)와 같은 목적들을 위해 다른 컴퓨팅 장치들에 접속하기 위한 "도킹" 커넥터를 구비한다. 게다가, 도킹 커넥터는 장치(600)로 하여금 예를 들어 오디오비주얼 또는 다른 시스템들에 대한 콘텐츠 출력을 제어하는 것을 가능하게 하는 소정의 주변 장치들에 장치(600)가 접속하는 것을 가능하게 할 수 있다.
독점 도킹 커넥터 또는 다른 독점 접속 하드웨어에 더하여, 장치(600)는 일반 또는 표준 기반 커넥터들을 통해 주변 접속부들(680)을 만들 수 있다. 일반 타입들은 (임의의 다수의 상이한 하드웨어 인터페이스를 포함할 수 있는) 유니버설 직렬 버스(USB), 미니 디스플레이 포트(MDP)를 포함하는 디스플레이 포트, 고화질 멀티미디어 인터페이스(HDMI), 파이어와이어 또는 다른 타입을 포함할 수 있다.
본 명세서에서 "일 실시예", "하나의 실시예", "일부 실시예들" 또는 "다른 실시예들"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함된다는 것을 의미한다. "일 실시예", "하나의 실시예" 또는 "소정 실시예들"의 다양한 출현들은 반드시 모두가 동일 실시예들을 지칭하지는 않는다. 명세서가 컴포넌트, 특징, 구조 또는 특성이 포함될 수 있다고 설명하는 경우, 그러한 특정 컴포넌트, 특징, 구조 또는 특성은 포함되는 것이 필요하지 않다. 명세서 또는 청구항이 "하나의" 요소를 지칭하는 경우, 이것은 단지 하나의 요소만이 존재한다는 것을 의미하지 않는다. 명세서 또는 청구항들이 "추가적인" 요소를 지칭하는 경우, 이것은 둘 이상의 추가적인 요소가 존재하는 것을 배제하지 않는다.
본 발명은 본 발명의 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어 이 분야의 통상의 기술자들에게는 그러한 실시예들의 많은 대안, 변경 및 변형이 명백할 것이다.
예를 들어, 순차 논리 유닛에서의 데이터의 유지를 향상시키기 위해, 순차 논리 유닛의 슬레이브 셀 부분은 순차 논리 유닛의 마스터 셀 부분보다 높은 전원에서 동작할 수 있다. 도 7은 본 발명의 일 실시예에 따른, 승압된 슬레이브 래치를 갖는 다중 전원 FF 순차 논리 유닛(700)이다. 반복을 피하기 위해, 여기서는 도 2와 도 7 간의 차이들만이 설명된다. 점선들은 제2 전원(211)에서 동작하는 신호 경로를 나타내며, 실선들은 제1 전원(210)에서 동작하는 신호 경로를 나타낸다.
일 실시예에서, 슬레이브 셀 부분(701)은 인버터들(708, 709)을 포함한다. 이 실시예에서, 인버터들(708, 709)은 클럭 경로와 같이 제2 전원 레벨(211)에서 동작한다. 그러한 실시예에서는, 슬레이브 셀(701)에 대해 추가적인 레벨 시프터가 필요하지 않다. 일 실시예에서는, 출력 드라이버(710)가 (트랜지스터 W/L과 관련하여) 축소될 수 있는데, 그 이유는 슬레이브 셀(701)이 제1 전원 레벨(210)보다 높은 제2 전원 레벨(211)에서 동작하기 때문이다.
본 발명의 실시예들은 첨부된 청구항들의 넓은 범위 내에 속하는 바와 같은 모든 그러한 대안들, 변경들 및 변형들을 포함하는 것을 의도한다.
독자가 기술 명세서의 성질 및 요지를 확인하는 것을 가능하게 하는 요약서가 제공된다. 요약서는 청구항들의 범위 또는 의미를 한정하는 데 사용되지 않을 것이라는 것을 이해하면서 제출된다. 아래의 청구항들은 상세한 설명 내에 통합되며, 각각의 청구항은 개별 실시예로서 그 자신에 의거한다.

Claims (7)

  1. 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하고, 입력 신호를 수신하는 데이터 경로 - 상기 데이터 경로는 출력 신호를 생성함 -; 및
    제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로 - 상기 클럭 경로의 상기 논리 게이트들은 샘플링 신호를 이용하여 상기 입력 신호를 샘플링하여 상기 출력 신호를 생성함 - 를 포함하고,
    상기 제2 전원 레벨은 상기 제1 전원 레벨보다 높은, 장치.
  2. 제1항에 있어서,
    상기 제1 전원 레벨은 상기 데이터 경로 내의 상기 논리 게이트들에 대한 최소 동작 전원 전압 레벨인 장치.
  3. 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하고, 입력 신호를 수신하는 데이터 경로 - 상기 데이터 경로는 출력 신호를 생성함 -;
    제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로 - 상기 클럭 경로의 상기 논리 게이트들은 샘플링 신호를 이용하여 상기 입력 신호를 샘플링하여 상기 출력 신호를 생성하며, 상기 제2 전원 레벨은 상기 제1 전원 레벨보다 높음 - ;
    클럭 신호를 상기 제1 전원 레벨로부터 상기 제2 전원 레벨로 레벨 시프팅하는 레벨 시프터; 및
    상기 샘플링 신호를 반전시켜 반전된 샘플링 신호를 생성하는 인버터 - 상기 샘플링 신호 및 상기 반전된 샘플링 신호는 벡터형 순차 논리 회로들에 분배됨 - 를 포함하는 장치.
  4. 제1 전원 레벨에서 동작하는 논리 게이트들을 포함하는 데이터 경로에 입력 신호를 제공하는 단계;
    상기 데이터 경로로부터 출력 신호를 생성하는 단계;
    제2 전원 레벨에서 동작하는 논리 게이트들을 포함하는 클럭 경로에 클럭 신호를 제공하는 단계; 및
    상기 클럭 경로의 상기 논리 게이트들에 의해 상기 출력 신호를 생성하기 위해 상기 입력 신호를 샘플링하는 샘플링 신호를 생성하는 단계를 포함하고,
    상기 제2 전원 레벨은 상기 제1 전원 레벨보다 높고,
    상기 제1 전원 레벨은 상기 데이터 경로 내의 상기 논리 게이트들에 대한 최소 동작 전원 전압 레벨이고, 상기 제2 전원 레벨은 상기 제1 전원 레벨보다 60% 더 높으며, 상기 데이터 경로는 임의의 레벨 시프터와 무관한, 방법.
  5. 순차 논리 회로로서,
    제1 논리 상태 또는 제2 논리 상태에 있을 수 있는 데이터 신호를 제공하는 패스 게이트 - 상기 제2 상태는 제2 데이터 상태 전압과 연관되고, 상기 제1 상태는 제1 데이터 상태 전압과 연관되고, 상기 제2 데이터 상태 전압은 상기 제1 데이터 상태 전압보다 높음 -; 및
    제1 클럭 상태 또는 제2 클럭 상태에 있을 수 있는 클럭으로부터 수신된 클럭 어서션(clock assertion)에 응답하여 상기 제공된 데이터 상태를 저장하는 래치 회로 - 상기 제1 클럭 상태는 제1 클럭 전압과 연관되고, 상기 제2 클럭 상태는 제2 클럭 전압과 연관되고, 상기 제2 클럭 전압은 상기 제1 클럭 전압보다 높고 상기 제2 클럭 전압은 상기 제2 데이터 상태 전압보다 높음 - 를 포함하고,
    상기 제2 데이터 상태 전압 레벨은 상기 패스 게이트에 결합된 출력을 갖는 데이터 경로 내의 논리 게이트들에 대한 최소 동작 전원 전압 레벨인, 순차 논리 회로.
  6. 제5항에 있어서,
    상기 데이터 경로는 임의의 레벨 시프터와 무관한, 순차 논리 회로.
  7. 논리 회로로서,
    제1 전원 및 제2 전원 - 상기 제2 전원의 전압은, 상기 제1 전원의 전압의 전압 레벨보다 큰 전압 레벨을 가짐 - 과 상기 제2 전원의 전압을 초과하지 않는 동작 범위를 갖는 클럭을 이용하여 상기 제1 전원의 전압을 초과하지 않는 동작 범위를 갖는 데이터 신호를 래칭하는 플롭을 포함하는 순차 논리 회로; 및
    상기 플롭에 상기 데이터 신호를 제공하는 하나 이상의 데이터 게이트 - 상기 하나 이상의 데이터 게이트는 상기 제1 전원에 의해 전력을 공급받음 - ; 및
    상기 클럭을 제공하는, 상기 플롭 외부의 레벨 시프터와 하나 이상의 클럭 게이트 - 상기 하나 이상의 클럭 게이트는 상기 제1 전원에 의해 전력을 공급받음 - 를 포함하는, 논리 회로.
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