TWI556082B - 用於減少處理器中多電源供應順序邏輯單元之時脈對輸出延遲的設備、方法及系統 - Google Patents

用於減少處理器中多電源供應順序邏輯單元之時脈對輸出延遲的設備、方法及系統 Download PDF

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Description

用於減少處理器中多電源供應順序邏輯單元之時脈對輸出延遲的設備、方法及系統
本發明之實施例大體上關於處理器之範疇。更特別地，本發明之實施例關於一種設備、系統、及方法，用於減少時脈對輸出延遲，並用於改進處理器中多電源供應順序邏輯單元之時序參數。
為減少處理器中功率消耗，處理器之邏輯閘係以最小操作電壓(Vmin)操作。文中「最小操作電壓」乙詞係指最小電源電壓位準之製程技術，在此之下邏輯閘或電路將無法正確操作。
然而，當供應順序邏輯閘及一般組合邏輯閘以Vmin電源位準操作時，諸如正反器或閂鎖之供應順序邏輯閘的性能降低地較諸如NAND閘、NOR閘、反相器等一般組合邏輯閘之性能為多。文中「性能」乙詞大體上係指從邏輯閘之輸入節點至輸出節點的信號傳播延遲。「性能」乙 詞亦指時序參數，諸如供應順序邏輯單元之建立時間。隨著邏輯閘之電源位準減少，邏輯閘之延遲增加，使得邏輯閘之性能降低。當供應順序邏輯單元之電源位準減少時，建立時間增加，此降低了供應順序邏輯單元之性能。
圖1為典型正反器100，具輸入D、輸出Q及時脈輸入CLK，其係以單一電源位準操作。正反器大體上設於組合邏輯(CL)之邊界。因正反器100之資料路徑中的固有競爭，正反器100之時脈對輸出(CLK-Q)延遲隨著電源位準減少(例如在Vmin)而增加。此外，於減少之電源位準(例如在Vmin)操作正反器造成正反器100的建立時間增加，因而降低其性能。
下列呈現簡化之本發明之實施例的綜述，以提供實施例之若干方面的基本理解。綜述並非本發明之實施例的廣泛概述。其不希望識別實施例之主要或關鍵元件，亦非實施例之範圍。唯一的目的是以簡化的形式呈現本發明之實施例的若干概念，作為之後呈現之更詳細說明的序曲。
本發明之實施例關於用於減少時脈對輸出延遲及用於改進處理器中多電源供應順序邏輯單元之時序參數的設備、系統及方法。
在一實施例中，設備包含：用以接收輸入信號之資料路徑，包括邏輯閘而以第一電源位準操作；用以產生輸出信號之資料路徑；及包括邏輯閘而以第二電源位準操作之 時脈路徑，時脈路徑之邏輯閘使用取樣信號產生輸出信號而取樣輸入信號；其中，第二電源位準係高於第一電源位準。在一實施例中，系統包含：無線連接；及通信地耦合至無線連接之處理器，該處理器包括：供應順序邏輯單元，即設備。
在一實施例中，方法包含：提供輸入信號至包括以第一電源位準操作之邏輯閘的資料路徑；從資料路徑產生輸出信號；提供時脈信號至包括以第二電源位準操作之邏輯閘的時脈路徑；以及藉由時脈路徑產生取樣信號取樣輸入信號而產生輸出信號；其中，第二電源位準係高於第一電源位準。
下列說明及附圖詳細提出本發明之實施例的某些描述方面。然而，該些方面指示可採用本發明之實施例之原理的若干不同方式。本發明之實施例希望以落於申請專利範圍之廣泛範圍內之替代、修改及變化的形式包含所有等效論述。當結合圖式考量時，從下列本發明之實施例的詳細說明，本發明之實施例的其他優點及新穎特徵將變得顯而易見。
100‧‧‧正反器
200、700‧‧‧多電源正反器供應順序邏輯單元
201‧‧‧位準移位器
202、203、205、206、208、209、708、709‧‧‧反相器
204、207‧‧‧通過閘
210‧‧‧第一電源
211‧‧‧第二電源
300‧‧‧向量供應順序邏輯組態
301、302、303‧‧‧向量FF
304、305、306‧‧‧組合邏輯
307‧‧‧時脈樹
400‧‧‧非向量供應順序邏輯組態
401‧‧‧邏輯閘緩衝器
402‧‧‧時脈樹緩衝器
500‧‧‧方法流程圖
501、502、503、504、505‧‧‧方塊
600‧‧‧計算裝置
610‧‧‧處理器
620‧‧‧音頻子系統
630‧‧‧顯示子系統
632‧‧‧顯示介面
640‧‧‧I/O控制器
650‧‧‧電力管理
660‧‧‧記憶體子系統
670‧‧‧連接
672‧‧‧蜂巢式連接
674‧‧‧無線連接
680‧‧‧週邊連接
682、684‧‧‧週邊裝置
701‧‧‧僕細胞部分
710‧‧‧輸出驅動器
從以下提供之詳細說明及從本發明之各式實施例之附圖，將更加完整理解本發明之實施例，然而不應將本發明侷限於特定實施例，而係僅為說明及理解之目的。
圖1為於單一電源操作之正反器。
圖2為依據本發明之一實施例的多電源正反器供應順序邏輯單元。
圖3為依據本發明之一實施例的向量供應順序邏輯組態。
圖4為依據本發明之一實施例的非向量供應順序邏輯組態。
圖5為依據本發明之一實施例的方法流程圖，用於減少時脈對輸出延遲，並用於改進時序參數。
圖6為依據本發明之一實施例的包含處理器之智慧型裝置的系統位準圖，該處理器包括多電源供應順序邏輯單元，用於減少時脈對輸出延遲，並用於改進時序參數。
圖7為依據本發明之一實施例的具升壓從屬閂鎖之多電源正反器供應順序邏輯單元。
本發明之實施例關於用於減少時脈對輸出延遲及用於改進處理器中多電源供應順序邏輯單元之時序參數的設備、系統、及方法。
文中所討論之實施例提供最佳電源位準至供應順序邏輯單元以啟動處理器之邏輯單元的總體較低的Vmin。低Vmin轉化為省電，因而改進處理器之性能。在一實施例中，供應順序邏輯單元之時脈信號路徑與供應順序邏輯單元之資料信號路徑係以不同電源位準操作。例如，資料信號路徑係以Vmin電源位準操作，同時時脈信號路徑係以 高於Vmin電源位準之不同電源位準操作。
在該等實施例中，處理器之資料路徑的電源位準可設定為Vmin電源位準，而無以Vmin電源位準操作處理器之資料路徑之瓶頸的供應順序邏輯單元。藉由升壓時脈路徑，即以相較於資料路徑之電源位準的較高電源位準操作時脈路徑，減少供應順序邏輯單元中固有資料競爭，導致更快資料解析，其接著導致更快資料路徑(例如，較圖1之正反器100的資料路徑速度快達50%)。文中所討論之實施例亦允許時脈分配網路以較低電源位準(Vmin)操作，而減少時脈分配網路中之電力消耗。
在下列說明，討論許多細節以提供本發明之實施例的更徹底說明。然而，對熟悉本技藝之人士而言，顯然可實現本發明之實施例而無該些特定細節。在其他狀況下，眾所周知的結構及裝置係以方塊圖形式顯示，而非詳細顯示，以避免混淆本發明之實施例。
請注意，在實施例之相應圖式中，信號係以線表示。若干線較粗，表示多成分信號路徑，及/或於一或多端點具有箭頭以表示主要資訊流方向。該等標示不希望限制。而是，線係用以連接一或多個示範實施例以利更易理解電路或邏輯單元。受設計需要或偏好主窄之任何代表之信號，實際上可包含以任一方向行進之一或多個信號，並可以任何適當類型之信號方案予以實施。
在下列說明及申請專利範圍中，可使用「耦合」用詞及其衍生字。文中「耦合」用詞係指二或更多元件，其直 接接觸(實體、電氣、磁性、光學等)。文中「耦合」用詞亦可指二或更多元件，彼此間接接觸，但仍合作或彼此互動。
如文中所使用，除非特別指定，使用序數「第一」、「第二」及「第三」等說明共同對象，僅表示係指類似對象之不同狀況，不希望暗示所說明之對象必須處於特定順序，不論是時間、空間或任何其他方式排序。
為了不混淆本發明之實施例，文中所說明之供應順序邏輯單元為正反器。然而，本發明之實施例的本質可應用於所有類型之供應順序邏輯單元，包括閂鎖、置位-復位正反器、觸發正反器等。
圖2為依據本發明之一實施例之多電源正反器供應順序邏輯單元200(亦稱為多電源FF)。在一實施例中，多電源FF接收輸入資料「D」，其係藉由時脈信號CLK取樣以產生同步輸出「Q」。在一實施例中，多電源FF經組配以接收至少二電源-第一電源210及第二電源211。虛線代表以第二電源211操作之信號路徑，同時實線代表以第一電源210操作之信號路徑。用詞「電源」及「電源位準」係互換使用。在文中所討論之實施例中，第一電源位準210可無關乎第二電源211進行調整，反之亦然。
在一實施例中，多電源FF 200包括時脈路徑中之位準移位器201，其中，位準移位器201可操作而將CLK信號位準從第一電源位準210移位至以第二電源位準211操作之CLKB信號。在一實施例中，位準移位器201提供 50%工作週期輸出並補償電壓變化。在其他實施例中，其他形式位準移位器可用於位準移位器201。在本實施例中，位準移位器201係設於多電源FF 200內部。然而，在其他實施例中，位準移位器201可於若干多電源FF之間共用，並可設於多電源FF 200外部。
在圖2之實施例中，時脈路徑包含位準移位器201及反相器202及203，其提供取樣時脈信號至通過閘204及207，並啟動/停用反相器205及208。取樣時脈信號(即位準移位器201及反相器202及203之輸出)具有較資料信號「D」及以下討論之資料路徑中的信號更高之電壓擺動。取樣時脈信號(即位準移位器201及反相器202及203之輸出)具有較資料信號「D」及資料路徑中的信號更高之電壓擺動的原因為位準移位器201及反相器202及203係以高於第一電源位準210的第二電源位準211操作。在一實施例中，位準移位器201將CLK信號從第一電源位準210轉換為第二電源位準211。位準移位之CLK信號具有較輸入信號「D」更高之電壓擺動。
在本實施例中，資料路徑為從信號「D」至輸出「Q」之路徑，並包含通過閘204、主細胞反相器205及206、通過閘207及僕細胞反相器208及209。通過閘204及207亦稱為傳輸閘，並包含彼此並聯之P及N電晶體。在一實施例中，邏輯閘(通過閘204、反相器205及206、通過閘207、及反相器208及209)係以低於第二電源位準211之第一電源位準210操作。因為第一電源位準 210低於第二電源位準211，資料路徑中信號之電壓擺動低於時脈信號路徑中信號之電壓擺動。
在文中所討論之實施例中，CLK-Q延遲為從時脈信號CLK轉換至資料「D」以輸出「Q」傳播之時間，因為時脈信號路徑係以較資料路徑之電源位準210更高之電源位準211操作而減少。藉由以較高電源位準211操作時脈信號路徑(亦稱為時脈路徑)，因為時脈信號較資料信號強(處於較高電源位準)，多電源FF 200之單一供應正反器100中之固有資料競爭減少。藉由減少多電源FF 200中之資料競爭，多電源FF 200中亞穩態之可能性相較於圖1之FF 100中亞穩態之可能性亦減少。藉由減少多電源FF 200中之資料競爭及藉由升壓時脈路徑，即將時脈路徑置於較資料路徑更高電源位準，多電源FF 200之建立時間改進超越圖1之單一供應FF 100的建立時間。
圖3為依據本發明之一實施例的向量供應順序邏輯組態300。文中「向量組態」用詞係指二或更多FF，其成群使得需要相同時脈信號以取樣其個別資料輸入信號。在一實施例中，FF之向量組態的時脈管線(或時脈信號路徑)係設於參照圖2討論之位準移位器201外部。例如，參照圖2討論之位準移位器201及反相器202及203係設於圖3之多電源FF 200外部。在本實施例中，向量FF接收第二電源211上之取樣時脈信號及反相取樣時脈信號作為至向量FF之輸入。
回頭參照圖3，來自位準移位器201之虛線代表以第 二電源位準211操作之信號路徑，同時來自邏輯閘之實線(緩衝器等)代表以第一電源位準210操作之信號路徑。圖3之架構300描繪三組向量FF-301、302及303-其分別設於組合邏輯(CL)304、305及306之間。在本實施例中，時脈樹307、組合邏輯304、305及306、及FF係以第一電源位準210操作。
在一實施例中，因為位準移位器201及反相器202設於圖2之多電源FF 200外部並與多個FF共用，即取樣時脈信號CLK_D及其反相版本CLK_B發送至向量FF 301、302及303，向量FF 301、302及303之電力消耗進一步減少。在本實施例中，因為第二電源211不再於向量FF301、302及303內部發送，電源路由擁塞減少。在該等實施例中，因為位準移位器201及反相器202設於向量FF外部，向量FF之區域亦減少。在一實施例中，當資料路徑並非以Vmin操作時，藉由電壓調節器局部產生第二電源位準211或處於與資料路徑之電源相同位準。在該等實施例中，可參照第一電源位準210而獨立地調整第二電源位準211之位準。
圖4為依據本發明之一實施例的非向量供應順序邏輯組態400。文中「非向量組態」用詞係指未成群之分配FF。在該等組態中，來自相同時脈分配點之相同時脈信號未傳輸至一群FF。在本實施例中，來自位準移位器201之虛線代表以第二電源位準211操作之信號路徑，同時來自邏輯閘緩衝器(例如401及時脈樹緩衝器402)之實線 代表以第一電源位準210操作之信號路徑。緩衝器401亦稱為局部時脈緩衝器，其距離上較整體時脈緩衝器(未顯示)更接近FF，整體時脈緩衝器透過分配網路傳輸時脈信號至緩衝器401。
在非向量供應順序邏輯組態中，位準移位器201設於FF外部，同時反相器202及203設於FF內部。在該等實施例中，FF被持續供應第一及第二電源位準210及211。FF之資料路徑係以第一電源位準210操作，同時FF之時脈信號路徑係以第二電源位準211操作。
圖5為依據本發明之一實施例的方法流程圖500，用於經由多電源FF 200減少時脈對輸出(CLK-Q)延遲及用於改進時序參數(例如，建立時間)。
儘管流程圖500中之方塊係以特別順序顯示，動作之順序可修改。因而，所描繪之實施例可以不同順序實施，且若干動作/方塊可並列實施。此外，在不同實施例中可省略一或多個動作/方塊，以減少供應順序邏輯單元之CLK-Q延遲並改進時序參數。參照圖2-4之實施例描繪圖5之流程圖。
在方塊501，輸入信號「D」提供至包括以第一電源位準210操作之邏輯閘的資料路徑。資料路徑為從信號「D」至輸出「Q」之路徑，並包含通過閘204、主細胞反相器205及206、通過閘207、及僕細胞反相器208及209。在方塊502，從資料路徑產生輸出信號「Q」。在一實施例中，第一電源位準210為資料路徑中邏輯閘之最小 操作電源電壓位準。在一實施例中，資料路徑與參照圖2說明之任何位準移位器無關。
在一實施例中，資料路徑包含：接收輸入信號之主細胞；及耦合至主細胞之僕細胞，以產生輸出信號，其中，該方法進一步包含：提供僕細胞第二電源位準211；以及提供主細胞(包括資料路徑之邏輯閘)第一電源位準210。以上實施例相應於以下所討論之圖7。
回頭參照圖5，在方塊503，時脈信號CLK被提供至包括以第二電源位準211操作之邏輯閘的時脈路徑。時脈路徑包含位準移位器201及反相器202及203，其提供取樣時脈信號至通過閘204及207，並啟動/停用反相器205及208。
在方塊504，藉由時脈路徑產生取樣信號以取樣輸入信號「D」而產生輸出信號「Q」，其中，第二電源位準211高於第一電源位準210。在方塊505，在提供時脈信號至時脈路徑之前，位準移位器201將時脈信號CLK位準從第一電源位準210移位至第二電源位準211。在一實施例中，如參照圖3-4所討論，位準移位器201於時脈分配網路之輸出實施位準移位。
圖6為依據本發明之一實施例之包含處理器之裝置的系統-位準圖，該處理器包含多電源供應順序邏輯單元，用於減少時脈對輸出延遲並改進時序參數。圖6為行動裝置之實施例的方塊圖，其中可使用平面介面連接器。計算裝置600代表行動計算裝置，諸如運算平板、行動電話或 智慧型手機、支援無線的電子閱讀器、或其他無線行動裝置。將理解的是大體上顯示若干組件，裝置600中所示並非該等裝置之所有組件。
裝置600包括處理器610，其實施裝置600之主要處理操作。在一實施例中，處理器610包括多電源FF 200(及參照圖7所討論之700)。處理器610可具有如參照圖3-4所討論之FF的向量及非向量組態。
回頭參照圖6，處理器610可包括一或多個實體裝置，諸如微處理器、應用處理器、微控制器、可程控邏輯裝置、或其他處理機構。藉由處理器610實施之處理操作包括於其上執行應用程式及/或裝置功能之操作平台或操作系統的執行。處理操作包括有關人類使用者或其他裝置之I/O(輸入/輸出)的操作、有關電力管理的操作、及/或有關將裝置600連接至其他裝置的操作。處理操作亦可包括有關音頻I/O及/或顯示I/O的操作。
在一實施例中，裝置600包括音頻子系統620，其代表與提供音頻功能至計算裝置有關之硬體(例如，音頻硬體及音頻電路)及軟體(例如，驅動器、編解碼器)組件。音頻功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。該等功能之裝置可整合入裝置600，或連接至裝置600。在一實施例中，藉由提供所接收並由處理器610處理之音頻命令，使用者與裝置600互動。
顯示子系統630代表硬體(例如，顯示裝置)及軟體(例如，驅動器)組件，其提供使用者視覺及/或觸覺顯 示以與計算裝置互動。顯示子系統630包括顯示介面632，其包括特定螢幕或硬體裝置用以提供顯示予使用者。在一實施例中，顯示介面632包括與處理器610分離之邏輯以實施與顯示有關之至少若干處理。在一實施例中，顯示子系統630包括觸控螢幕(或觸控墊)裝置，其提供輸出及輸入予使用者。
I/O控制器640代表與使用者互動有關之硬體裝置及軟體組件。I/O控制器640可操作以管理音頻子系統620及/或顯示子系統630之一部分的硬體。此外，I/O控制器640描繪連接至裝置600之額外裝置之連接點，經此使用者可與系統互動。例如，可連接至裝置600之裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或與諸如讀卡機或其他裝置之特定應用程式一同使用之其他I/O裝置。
如上述，I/O控制器640可與音頻子系統620及/或顯示子系統630互動。例如，經由麥克風或其他音頻裝置之輸入可提供裝置600之一或多個應用程式或功能的輸入或命令。此外，取代或除了顯示輸出以外可提供音頻輸出。在另一範例中，若顯示子系統包括觸控螢幕，顯示裝置亦作為輸入裝置，其至少部分可由I/O控制器640管理。該些亦可為裝置600上之額外按鈕或開關，以提供由I/O控制器640管理之I/O功能。
在一實施例中，I/O控制器640管理裝置，諸如加速計、相機、光感應器或其他環境感應器、或裝置600中所 包括之其他硬體。輸入可為直接使用者互動之一部分，以及提供環境輸入至系統以影響其操作(諸如濾除雜訊、調整亮度檢測之顯示、相機閃光燈應用、或其他特徵)。
在一實施例中，裝置600包括電力管理650，其管理電池電力使用、電池充電、及有關省電操作之特徵。記憶體子系統660包括用於將資訊儲存於裝置600中之記憶體裝置。記憶體可包括非揮發性(若至記憶體裝置之電力中斷，狀態並未改變)及/或揮發性(若至記憶體裝置之電力中斷，狀態不定)記憶體裝置。記憶體660可儲存應用資料、使用者資料、音樂、相片、文件、或其他資料，以及有關系統600之應用程式及功能之執行的系統資料(不論長期或暫時)。
實施例之元件亦提供為機器可讀取媒體(例如，記憶體660)用於儲存電腦可執行指令(例如，實施圖5之流程圖及以上所討論之任何其他程序的指令)。機器可讀取媒體(例如，記憶體660)可包括但不侷限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、或適於儲存電子或電腦可執行指令之其他類型機器可讀取媒體。例如，本發明之實施例可下載為電腦程式(例如，BIOS)，其可藉資料信號經由通訊鏈路(例如，數據機或網路連接)而從遠端電腦(例如，伺服器)轉移至要求電腦(例如，客戶)。
連接670包括硬體裝置(例如，無線及/或有線連接器及通訊硬體)及軟體組件(例如，驅動器、協定疊)以 啟動裝置600與外部裝置通訊。裝置可為分離裝置，諸如其他計算裝置、無線存取點或基地台，以及週邊裝置諸如頭戴式耳機、印表機或其他裝置。
連接670可包括多個不同類型連接。概括來說，係以蜂巢式連接672及無線連接674描繪裝置600。蜂巢式連接672大體上係指無線載波提供之蜂巢式網路連接，諸如經由GSM(全球行動通訊系統)或變化或衍生、CDMA(分碼多工)或變化或衍生、TDM(時分多工)或變化或衍生、或其他蜂巢式服務標準所提供。無線連接674係指並非蜂巢式之無線連接，可包括個人區域網路(諸如藍牙、近場等)、局域網路(諸如Wi-Fi)及/或廣域網路(諸如WiMax)，或其他無線通訊。
週邊連接680包括硬體介面及連接器，以及軟體組件(例如，驅動器、協定疊)，以進行週邊連接。將理解的是裝置600可為其他計算裝置之週邊裝置(「至」682)，以及具有與其連接之週邊裝置(「從」684)。裝置600通常具有「塢」連接器為了諸如管理(例如，下載及/或上載、改變、同步)裝置600上內容之目的而連接至其他計算裝置。此外，塢連接器可允許裝置600連接至若干週邊裝置，其允許裝置600控制內容輸出，例如連接至音頻視覺或其他系統。
除了專屬塢連接器或其他專屬連接硬體外，裝置600可經由普通或標準連接器而形成週邊連接680。普通型可包括通用序列匯流排(USB)連接器(其可包括任何數量 之不同硬體介面)、包括迷你顯示埠(MDP)、高解析度多媒體介面(HDMI)、韌體或其他類型之顯示埠。
說明書中提及「實施例」、「一實施例」、「若干實施例」或「其他實施例」表示結合實施例所說明之特徵、結構、或特性包括於至少若干實施例中，但不一定是所有實施例。「實施例」、「一實施例」或「若干實施例」之各式出現不一定均指相同實施例。若說明書表達「可」、「可能」或「應」包括組件、特徵、結構或特性，不一定需包括特定組件、特徵、結構或特性。若說明書或申請專利範圍係指「一」元件，並非表示僅該些元件之一。若說明書或申請專利範圍係指「一額外」元件，並非排除存在一個以上額外元件。
雖然本發明已結合其特定實施例予以說明，但鑑於上述說明，對於熟悉本技藝之人士而言，該等實施例的許多替代、修改及變化將是顯而易見的。
例如，為提昇將資料保留於供應順序邏輯單元中，可以較供應順序邏輯單元之主細胞部分更高之電源操作供應順序邏輯單元之僕細胞部分。圖7為依據本發明之一實施例之具升壓從屬閂鎖的多電源FF供應順序邏輯單元700。為避免重複，文中僅討論圖2及圖7之間之差異。虛線代表以第二電源位準211操作之信號路徑，同時實線代表以第一電源位準210操作之信號路徑。
在一實施例中，僕細胞部分701包含反相器708及709。在本實施例中，反相器708及709如同時脈路徑係 以第二電源位準211操作。在該等實施例中，僕細胞701不需額外位準移位器。在一實施例中，因為僕細胞701係以高於第一電源位準210之第二電源位準211操作，輸出驅動器710可縮小尺寸(在電晶體W/L方面)。
本發明之實施例希望包含所有該等替代、修改及變化以便落於申請專利範圍之廣泛範圍內。
提供發明摘要將允許讀者釐清技術揭露之特性及要點。應理解所提出之發明摘要將不用以限制申請專利範圍之範圍及意義。下列申請專利範圍將併入詳細說明，且每一申請專利範圍將基於本身而作為不同實施例。
200‧‧‧多電源正反器供應順序邏輯單元
201‧‧‧位準移位器
202、203、205、206、208、209‧‧‧反相器
204、207‧‧‧通過閘
210‧‧‧第一電源
211‧‧‧第二電源

Claims (30)

  1. 一種多電源供應順序邏輯單元，包含：資料信號路徑，接收輸入信號，該資料信號路徑包括邏輯閘，該邏輯閘被供以並操作於第一電源位準，該資料信號路徑用以產生輸出信號；以及時脈信號路徑，包括邏輯閘，該邏輯閘被供以並操作於高於該第一電源位準的第二電源位準，該時脈信號路徑之該邏輯閘用以取樣該輸入信號，並使用取樣信號以產生該輸出信號，其中，該時脈信號路徑之該邏輯閘包括位準移位器，其在產生該取樣信號之前將時脈信號位準從該第一電源位準移位至該第二電源位準，且其中，該第一電源位準與該第二電源位準係以彼此無關的方式進行調整。
  2. 如申請專利範圍第1項之多電源供應順序邏輯單元，其中，該取樣信號由該位準移位器產生。
  3. 如申請專利範圍第1項之多電源供應順序邏輯單元，進一步包含：位準移位器，耦合至時脈分配網路之輸出節點，該時脈分配網路操作於該第一電源位準。
  4. 如申請專利範圍第3項之多電源供應順序邏輯單元，進一步包含：緩衝器，耦合至該位準移位器以提供時脈信號至該時脈信號路徑之該邏輯閘，該時脈信號操作於該第二電源位 準。
  5. 如申請專利範圍第1項多電源供應順序邏輯單元，其中，該資料信號路徑包含：接收該輸入信號的主細胞；以及耦合至該主細胞的僕細胞，用以產生該輸出信號。
  6. 如申請專利範圍第1項之多電源供應順序邏輯單元，其中，該僕細胞操作於該第二電源位準，而包括該資料信號路徑之該邏輯閘的該主細胞操作於該第一電源位準。
  7. 如申請專利範圍第1項之多電源供應順序邏輯單元，其中，該第一電源位準為該資料信號路徑中該邏輯閘之最小操作電源電壓位準。
  8. 如申請專利範圍第1項之多電源供應順序邏輯單元，進一步包含：反相器，反相該取樣信號以產生反相取樣信號。
  9. 如申請專利範圍第8項之多電源供應順序邏輯單元，其中，該取樣信號及該反相取樣信號分配至向量供應順序邏輯電路。
  10. 如申請專利範圍第1項之多電源供應順序邏輯單元，其中，該資料信號路徑與任何位準移位器無關。
  11. 一種用於減少多電源供應順序邏輯單元之時脈對輸出延遲的方法，包含：提供輸入信號至資料信號路徑，該資料信號路徑包括操作於第一電源位準之邏輯閘； 提供時脈信號至時脈信號路徑，該時脈信號路徑包括操作於高於該第一電源位準的第二電源位準之邏輯閘；在提供該時脈信號至該時脈信號路徑之前，將該時脈信號位準從該第一電源位準移位至該第二電源位準；藉由該時脈信號路徑之該邏輯閘產生取樣信號，以及藉由使用該取樣信號取樣該輸入信號以從該資料信號路徑產生輸出信號，其中，該第一電源位準與該第二電源位準係以彼此無關的方式進行調整。
  12. 如申請專利範圍第11項之方法，其中，該取樣信號由該位準移位器產生。
  13. 如申請專利範圍第11項之方法，其中，在時脈分配網路之輸出節點的輸出實施位準移位，該時脈分配網路操作於該第一電源位準。
  14. 如申請專利範圍第13項之方法，進一步包含：提供時脈信號至該時脈信號路徑之該邏輯閘，該時脈信號操作於該第二電源位準。
  15. 如申請專利範圍第11項之方法，其中，該資料信號路徑包含：接收該輸入信號的主細胞；以及耦合至該主細胞的僕細胞，用以產生該輸出信號。
  16. 如申請專利範圍第11項之方法，進一步包含：提供該第二電源位準予該僕細胞；以及提供該第一電源位準予該主細胞，該主細胞包括該資 料信號路徑之該邏輯閘。
  17. 如申請專利範圍第11項之方法，其中，該第一電源位準為該資料信號路徑中該邏輯閘之最小操作電源電壓位準。
  18. 如申請專利範圍第11項之方法，進一步包含：藉由反相器反相該取樣信號以產生反相取樣信號。
  19. 如申請專利範圍第18項之方法，其中，該取樣信號及該反相取樣信號分配至向量供應順序邏輯電路。
  20. 如申請專利範圍第11項之方法，其中，該資料信號路徑與任何位準移位器無關。
  21. 一種用於減少多電源供應順序邏輯單元之時脈對輸出延遲的系統，包含：無線連接；以及處理器，通信地耦合至該無線連接，該處理器包括：順序邏輯單元，包含：資料信號路徑，接收輸入信號，該資料信號路徑包括邏輯閘，該邏輯閘被供以並操作於第一電源位準，該資料信號路徑用以產生輸出信號；以及時脈信號路徑，包括邏輯閘，該邏輯閘被供以並操作於比該第一電源位準高的第二電源位準，該時脈信號路徑之該邏輯閘用以取樣該輸入信號，並使用取樣信號以產生該輸出信號，其中，該時脈信號路徑之該邏輯閘包括位準 移位器，其在產生該取樣信號之前將時脈信號位準從該第一電源位準移位至該第二電源位準，且其中，該第一電源位準與該第二電源位準係以彼此無關的方式進行調整。
  22. 如申請專利範圍第21項之系統，其中，該取樣信號由該位準移位器產生。
  23. 如申請專利範圍第21項之系統，進一步包含：位準移位器，耦合至時脈分配網路之輸出節點，該時脈分配網路操作於該第一電源位準。
  24. 如申請專利範圍第23項之系統，，進一步包含：緩衝器，耦合至該位準移位器以提供時脈信號至該時脈信號路徑之該邏輯閘，該時脈信號操作於該第二電源位準。
  25. 如申請專利範圍第21項之系統，其中，該資料信號路徑包含：接收該輸入信號的主細胞；以及耦合至該主細胞的僕細胞，用以產生該輸出信號。
  26. 如申請專利範圍第21項之系統，其中，該僕細胞操作於該第二電源位準，而包括該資料信號路徑之該邏輯閘的該主細胞操作於該第一電源位準。
  27. 如申請專利範圍第21項之系統，其中，該第一電源位準為該資料信號路徑中該邏輯閘之最小操作電源電壓位準。
  28. 如申請專利範圍第21項之系統，進一步包含：反相器，反相該取樣信號以產生反相取樣信號。
  29. 如申請專利範圍第28項之系統，其中，該取樣信號及該反相取樣信號分配至向量供應順序邏輯電路。
  30. 如申請專利範圍第21項之系統，其中，該資料信號路徑與任何位準移位器無關。
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