TWI608493B - 具有低功率軌對軌輸入共同模式範圍的高速感測放大器閂鎖 - Google Patents

具有低功率軌對軌輸入共同模式範圍的高速感測放大器閂鎖 Download PDF

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TWI608493B
TWI608493B TW105107604A TW105107604A TWI608493B TW I608493 B TWI608493 B TW I608493B TW 105107604 A TW105107604 A TW 105107604A TW 105107604 A TW105107604 A TW 105107604A TW I608493 B TWI608493 B TW I608493B
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潘卡 都達沃兒
成竹 班迪
立群 鄭
達興 陳
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Description

具有低功率軌對軌輸入共同模式範圍的高速感測放大器閂鎖
本發明係具有低功率軌對軌輸入共同模式範圍的高速感測放大器閂鎖相關之領域。
感測放大器閂鎖(SAL)被用於接收輸入資料。傳統SAL的一個實例係強臂閂鎖。然而，傳統SAL在低操作供應電壓方面具有很差的效能。例如，當操作供應電壓低於1V時，傳統SAL無法感測相對於固定電壓參考的輸入信號(即，傳統SAL不具有軌對軌輸入共同模式範圍)。傳統SAL也顯示在更低工作電壓的高時脈至輸出(Tco)延遲，這使得傳統SAL不相容用於在低電壓和高速輸入輸出(I/O)連接中使用。
100‧‧‧架構
101‧‧‧輸入感測級
102‧‧‧電力管理電路
103‧‧‧決定電路
104‧‧‧閂鎖電路
in‧‧‧輸入信號
Vref‧‧‧參考電壓
200‧‧‧SAL
201‧‧‧輸入感測級
202‧‧‧電力管理電路
203‧‧‧作決定電路
204‧‧‧閂鎖電路
MPa‧‧‧p型電晶體
MP1‧‧‧p型電晶體
MP2‧‧‧p型電晶體
MP3‧‧‧p型電晶體
MP4‧‧‧p型電晶體
MNa‧‧‧p型電晶體
MN1‧‧‧n型電晶體
MN2‧‧‧n型電晶體
MN3‧‧‧n型電晶體
MN4‧‧‧n型電晶體
201a‧‧‧電晶體
201b‧‧‧電晶體
201c‧‧‧電晶體
201d‧‧‧電晶體
MP5‧‧‧p型電晶體
MP6‧‧‧p型電晶體
MP7‧‧‧p型電晶體
MP8‧‧‧p型電晶體
203a‧‧‧頭端交叉耦接電路
203c‧‧‧尾端交叉耦接電路
203b‧‧‧預充電電路
a‧‧‧節點
b‧‧‧節點
c‧‧‧節點
d‧‧‧節點
e‧‧‧節點
f‧‧‧節點
MN5‧‧‧電晶體
MP9‧‧‧電晶體
MN6‧‧‧電晶體
MP10‧‧‧電晶體
MN9‧‧‧電晶體
MN10‧‧‧電晶體
MN11‧‧‧電晶體
MN12‧‧‧電晶體
MP11‧‧‧電晶體
MN7‧‧‧電晶體
MP12‧‧‧電晶體
MN8‧‧‧電晶體
Vsupply‧‧‧電源供應
MP13‧‧‧電晶體
MP14‧‧‧電晶體
MN13‧‧‧電晶體
MN14‧‧‧電晶體
inv1‧‧‧反向器
inv2‧‧‧反向器
Inv3‧‧‧反向器
NOR1‧‧‧NOR邏輯閘
NAND1‧‧‧NAND邏輯閘
NAND2‧‧‧NAND邏輯閘
in0‧‧‧輸入
300‧‧‧SAL
302‧‧‧電力管理電路
303‧‧‧作決定電路
304‧‧‧閂鎖電路
NOR2‧‧‧NOR邏輯閘
NOR3‧‧‧NOR邏輯閘
buf1‧‧‧緩衝器
buf2‧‧‧緩衝器
400‧‧‧SAL
500‧‧‧Rx架構
2100‧‧‧計算裝置
2110‧‧‧處理器
2190‧‧‧處理器
2120‧‧‧音頻子系統
2130‧‧‧顯示子系統
2132‧‧‧顯示介面
2140‧‧‧I/O控制器
2150‧‧‧電源管理
2160‧‧‧記憶體子系統
2170‧‧‧連接
2172‧‧‧蜂巢式連接
2174‧‧‧無線連接
2180‧‧‧周邊連線
將從下面提出的詳細說明及從本揭露之各種實施例的附圖來更充分地了解本揭露之實施例，然而，其 不應被用來將本揭露限於特定實施例，而僅用於說明和了解。
第1圖繪示根據本揭露之一些實施例之感測放大器閂鎖(SAL)的高階架構。
第2圖繪示根據本揭露之一些實施例之SAL的電路實作。
第3圖繪示根據本揭露之一些實施例之SAL的電路實作。
第4圖繪示根據本揭露之一些實施例之具有整合之輸入感測級之SAL的電路實作。
第5圖繪示根據本揭露之一些實施例之具有SAL的接收器。
第6圖繪示根據一些實施例之具有SAL的智慧型裝置或電腦系統或SoC(系統晶片)。
【發明內容及實施方式】
一些實施例說明具有軌對軌輸入共同模式範圍(ICMR)的低功率感測放大器閂鎖(SAL)。在一些實施例中，SAL包含：輸入感測級、作決定電路、及電力管理電路。在一些實施例中，輸入感測級感測相對於另一信號(例如，參考信號或輸入信號的互補)的輸入信號。在一些實施例中，輸入感測級包含用以致能軌對軌ICMR的補償裝置。
在一些實施例中，作決定電路耦接至輸入感 測級，並判斷輸入信號是否是邏輯低或邏輯高。在一些實施例中，作決定電路的內部節點被預充電至預定邏輯準位(即，至邏輯低或邏輯高)以致能輸入信號是否是邏輯低或邏輯高的高速判斷。
在一些實施例中，電力管理電路，其耦接至輸入感測級及作決定電路，可操作以監控作決定電路的狀態並用以根據監控的狀態去能輸入感測級。在一些實施例中，電力管理電路包含偵測邏輯，其監控作決定電路的輸出以致於當作決定電路已判斷輸入信號的級(即，已判斷輸入信號是否是邏輯低或邏輯高)時去能流過輸入感測級之電流。
在一些實施例中，SAL在三個階段中操作一預充電階段、評估階段、及閂鎖階段。在預充電階段期間，在一些實施例中，作決定電路的節點被預充電至已知電壓(例如，邏輯零或邏輯1)。預充電節點的一個原因在於確保內部節點不具有不想要的電荷，這可能造成資料偵測失敗或過早進入評估階段。在評估階段期間，在一些實施例中，作決定電路被充電或放電以確保作決定電路的交叉耦接電路正常運行(即，它被激活以做其決定)。這樣，全擺幅資料在提供所決定的資料之節點中取得。在一些實施例中，在評估階段期間，電力管理電路去能輸入感測級以節省電力。在閂鎖階段期間，在一些實施例中，在預充電狀態期間，由作決定電路決定的資料被閂鎖並保持其值。
有各種實施例的許多技術效果。例如，SAL的靈敏度比傳統的SAL更好(即，以相對於參考信號偵測輸入資料之各種實施例之SAL的能力遠遠優於傳統的SAL)。在一個實例中，SAL的靈敏度比傳統SAL的靈敏度好四倍。SAL的時脈至輸出延遲(Tco)比傳統SAL的Tco的小得多。如此，各種實施例之SAL能用於在高資料率(例如，每秒8Giga位元(Gbps)以上的資料率)操作的低電壓設計。在一些實施例中，藉由將操作階段分成預充電、評估、及閂鎖階段，SAL能在評估階段去能其輸入感測級以節省電力。其他技術效果將從各種實施例顯而易見。
在下例說明中，討論了許多細節以提供對本揭露之實施例的更全面性說明。然而，本領域之技藝者將清楚明白無需這些具體細節便可能實現本揭露之實施例。在其他情況下，以方塊圖形式(而不是詳細地)來顯示熟知結構和裝置以免模糊本揭露之實施例。
請注意在實施例之對應圖中，信號係以線來表示。有些線可能較粗以指示更多構成信號路徑、及/或在一或更多端上具有箭頭以指示主要資訊流方向。這樣的指示不打算為限制的。反而，結合一或更多示範實施例來使用線以有助於更容易了解電路或邏輯單元。如設計需要或偏好所指定之任何表示信號實際上可能包含可能在任一方向上傳送且可能以任何適當類型之信號架構來實作的一或更多信號。
在整篇說明書中，及在申請專利範圍中，「連接」之詞係表示被連接之事物之間的直接電性、機械式、或磁性連接而沒有任何中間裝置。「耦接」之詞係表示被連接之事物之間的直接電性、機械式、或磁性連接或透過一或更多被動或主動中間裝置的間接連接。「電路」或「模組」之詞可能指配置以彼此合作來提供期望功能的一或更多被動及/或主動元件。「信號」之詞可能指至少一個電流信號、電壓信號、磁性信號、或資料/時脈信號。「一」、「一個」、和「該」之含義包括複數參考。「中」之含義包括「中」和「上」。
「實質上」、「接近」、「近似」、「附近」、及「大約」之詞通常係指在目標值的+/- 20%內。除非另有指明，否則使用「第一」、「第二」、和「第三」等的序數形容詞來說明一般物件，僅表示正參考之類似物件的不同實例，且不打算意味著必須以給定序列(時間上、或空間上)、分級或以任何其他方式來如此說明物件。
為了呈現本揭露之目的，「A及/或B」和「A或B」之措辭表示(A)、(B)、或(A且B)。為了呈現本揭露之目的，「A、B及/或C」之措辭表示(A)、(B)、(C)、(A且B)、(A且C)、(B且C)、或(A、B且C)。
為了實施例之目的，各種電路、模組、及邏輯方塊中的電晶體是金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、和塊體端。電晶體也包括三閘極 和FinFet電晶體、閘極環繞式圓柱形電晶體、穿隧式FET(TFET)、方線、或矩形帶電晶體或實作電晶體功能的其他裝置，如碳奈米管或自旋裝置。即，MOSFET對稱源極和汲極端係相同端且本文中可互換使用。另一方面，TFET裝置具有不對稱源極和汲極端。本領域之那些技藝者將了解在不脫離本揭露之範圍內可能使用其他電晶體，例如，雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。
第1圖繪示根據本揭露之一些實施例之SAL的高階架構100。在一些實施例中，架構100包含輸入感測級101、電力管理電路102、決定電路103、及閂鎖電路104。在一些實施例中，電力管理電路102如參考第4圖所述地被移除。
回去參考第1圖，在一些實施例中，輸入感測級101比較輸入信號「in」與參考電壓「Vref」以判斷輸入信號是否是邏輯低或邏輯高。在一些實施例中，輸入感測級101包含互補裝置以致能軌對軌ICMR。在一些實施例中，在時脈信號Clk之相位期間致能輸入感測級101。例如，輸入感測級101被致能以當Clk之相位為高時且當Clkb之相位為低時感測輸入信號「in」，其中Clkb係Clk的反向或互補。參考第2-4圖來說明輸入感測級101的一些實施例。
回去參考第1圖，在一些實施例中，輸入感測級101係差動級。在一上述實施例中，「Vref」被替換 為輸入信號「in」的互補(即，「inb」與「in」比較，其中「inb」是信號「in」的互補或反向)。在一些實施例中，輸入感測級101包含雙差動級，其導致偵測的較低靈敏度。例如，雙差動級降低輸入感測級101的輸入偏移，使得能解決輸入信號「in」與「Vref」或「inb」之間的細微差異。這裡，用於信號和節點的標籤可互換使用。例如，「in」可能取決於句子的上下文而指輸入信號「in」或節點「in」。
在一些實施例中，決定電路103接收輸入感測級101的輸出並判斷輸出是否是邏輯低或邏輯高(即，決定電路103的狀態)。參考第2-4圖來說明決定電路103的一些實施例。回去參考第1圖，在一些實施例中，決定電路103接收Clk和Clkb信號以使決定電路103在預充電和評估階段中操作。在一些實施例中，在預充電階段期間，決定電路103的節點被預充電至已知電壓(例如，邏輯零或邏輯1)。預充電節點的一個原因在於確保內部節點不具有不想要的電荷，這可能造成資料偵測失敗或過早進入評估階段。在一些實施例中，在評估階段期間，決定電路103之節點被充電或放電以確保決定電路103的交叉耦接電路正常運行(即，它被激活)。這樣，全擺幅資料在提供所決定的資料之節點中取得。
在一些實施例中，來自決定電路103的全擺幅資料被閂鎖電路104接收，其提供閂鎖的「輸出」。在一些實施例中，閂鎖電路104包括交叉耦接的NAND或 NOR邏輯閘以閂鎖決定電路103的輸出。在一些實施例中，被閂鎖電路104閂鎖的資料在決定電路103的預充電階段期間保持其值。
在一些實施例中，電力管理電路102耦接至決定電路103和輸入感測級101。在一些實施例中，在決定電路103的評估階段期間，電力管理電路102去能輸入感測級101以節省電力。在一些實施例中，在決定電路103的預充電階段期間，電力管理電路102致能輸入感測級101(即，使輸入感測級101可操作以感測相對於「Vref」或「inb」信號的輸入信號「in」)。在一些實施例中，電力管理電路102包括偵測邏輯，其監控決定電路103的狀態以去能流過輸入感測級101之電流。例如，在低頻率操作期間(例如，小於500MHz)，輸入感測級101會在決定電路103的評估階段期間被去能以節省電力。在一些實施例中，電力管理電路102被移除且決定電路103與輸入感測級101整合。參考第4圖來說明一個這樣的實施例。
第2圖繪示根據本揭露之一些實施例之SAL 200的電路實作。指出具有與任何其他圖之元件相同的參考編號(或名稱)之第2圖的那些元件會以類似於所述方式之任何方式操作或作用，但並不限於此。
在一些實施例中，SAL 200包含輸入感測級101/201、電力管理電路102/202、作決定電路103/203、及閂鎖電路104/204。在一些實施例中，輸入感測級 101/201包含如所示地耦接在一起的p型電晶體MPa、MP1、MP2、MP3、及MP4。在一些實施例中，輸入感測級101/201包含如所示地耦接在一起的n型電晶體MNa、MN1、MN2、MN3、及MN4。在一些實施例中，電晶體MP1和MP2係電力節省電路201a的一部分。在一些實施例中，電晶體MN1和MN2係電力節省電路201d的一部分。在一些實施例中，電力節省電路201a/b之電晶體的閘極端由電力管理電路102/202的輸出控制。例如，來自電力管理電路102/202的輸出「and_sig」控制電晶體MN1和MN2的閘極端，同時「or_sig」控制電晶體MP1和MP2的閘極端，其中「or_sig」係藉由反向「and_sig」被反向器inv3產生。
在一些實施例中，電晶體MP3和MP4係p型輸入電晶體201b用於分別接收輸入「Vref」和「In0」。在一些實施例中，電晶體MN3和MN4係n型輸入電晶體201c用於分別接收輸入「Vref」和「In0」。在一些實施例中，藉由令p型和n型輸入電晶體201b/c接收輸入信號，達到軌對軌ICMR。軌對軌ICMR藉由輸入感測級101/201增進偵測邏輯0以及邏輯1。在一些實施例中，電晶體MN3和MN4具有相同大小(即，相同W/L)且電晶體MP3和MP4具有相同大小。
在一些實施例中，輸入感測級101/201包含頭端和尾端裝置MPa和MNa，其可分別被Clkb和Clk信號控制。頭端裝置MPa的源極端耦接至Vsupply(即，電源供 應)且尾端裝置MNa的源極端耦接至地。如此，輸入感測級101/201在Clk的高相位(即，Clkb的低相位)期間被致能以感測輸入信號(即，「in0」和「Vref」)。在一些實施例中，電晶體MP3的汲極/源極端、電晶體MP4的汲極/源極端、電晶體MN3的汲極/源極端、和電晶體MN4的汲極/源極端被提供作為輸入感測級101/201的輸出用於作決定電路103/203。
在一些實施例中，作決定電路103/203包含頭端交叉耦接電路203a、尾端交叉耦接電路203c、及預充電電路203b。在一些實施例中，頭端和尾端交叉耦接電路203a/c係耦接至預充電電路203b。在一些實施例中，頭端和尾端交叉耦接電路203a/c接收來自輸入感測級101/201的輸出並評估它們。
在一些實施例中，頭端交叉耦接電路203a包含p型電晶體MP5/MP6和p型電晶體MP8/MP7，使得電晶體MN3的汲極端(即，節點「e」)耦接至電晶體MP8的閘極端，且電晶體MN4的汲極端(即，節點「f」)耦接至電晶體MP6的閘極端。本領域之技藝者將知道汲極和源極端是不同端，但在電晶體之製造方面是相同的。在一些實施例中，節點「e」也耦接至p型通閘MP5/MP6的汲極端和至MN5/MP9的源極/汲極端。在一些實施例中，節點「f」也耦接至p型通閘MP8/MP7的汲極端和至MN6/MP10的源極/汲極端。
在一些實施例中，尾端交叉耦接電路203c包 含n型電晶體MN9/MN10和n型電晶體MN11/MN12，使得電晶體MP3的汲極端(即，節點「c」)耦接至電晶體MN11的閘極端，且電晶體MP4的汲極端(即，節點「d」)耦接至電晶體MN10的閘極端。在一些實施例中，節點「c」也耦接至n型電晶體MN9/MN10的汲極端和至MN7/MN11的源極/汲極端。在一些實施例中，節點「d」也耦接至n型電晶體MN11/MN12的汲極端和至MN8/MP12的源極/汲極端。
在一些實施例中，預充電電路203b包括通閘MN5/MP9、MP10/MN6、MP11/MN7、和MP12/MN8。在一些實施例中，通閘MN5/MP9串聯耦接於通閘MN7/MP11，其中共同節點(或耦接節點)是節點「a」。在一些實施例中，通閘MN6/MP10串聯耦接於通閘MN8/MP12，其中共同節點(或耦接節點)是節點「b」。在一些實施例中，節點「a」耦接至電力管理電路102/202及閂鎖電路104/204。在一些實施例中，節點「b」耦接至電力管理電路102/202及閂鎖電路104/204。在一些實施例中，節點「a」耦接至p型電晶體MP14，而節點「b」耦接至p型電晶體MP13。電晶體MP14和MP13被稱作上拉裝置，因為它們被致能(即，導通)而充電節點「a」和「b」至Vsupply。在一些實施例中，電晶體MP13和MP14的源極端耦接至電源供應Vsupply。
在一些實施例中，作決定電路103/203之電晶體MP5、MN5、MN7、MN8、MN6、MP7、和MP13的閘 極端被Clk信號控制。在一些實施例中，作決定電路103/203之電晶體MP9、MP10、MP11、MP12、MN9、和MN12的閘極端被Clkb信號控制。
在一些實施例中，電力管理電路102/202包括如所示地耦接在一起的反向器inv1和inv2和NOR邏輯閘NOR1。在一些實施例中，電力管理電路102/202包含「a」和「b」的邏輯準位以判斷是否去能輸入感測級101/201。在一些實施例中，閂鎖電路104/204閂鎖「a」和「b」的狀態並分別提供閂鎖的輸出psa_outx和psa_out。在一些實施例中，閂鎖電路104/204包括如所示之交叉耦接的NAND邏輯閘NAND1和NAND2。
考量當輸入信號「in0」是邏輯0且Clk在高相位(即，邏輯1)時。在這樣的情況中，電晶體MP4被導通而電晶體MN4被截止。由於當Clk在低相位(即，邏輯0)時節點「a」和「b」被上拉電晶體MP13和MP14預充電至邏輯高，因此當Clk在高相位時電力管理電路102/202致能輸入感測級101/201(即，電晶體MP1、MP2、MN1和MN2被導通)。
繼續實例，節點「e」和「f」充電至Vsupply(VCC)且節點「c」和「d」放電至邏輯0(Gnd)，因為頭端和尾端交叉耦接通閘203a和203c分別被導通。當Clk在高相位時，Clkb在低相位，其致能輸入感測級101/201。當Clk在高相位時，上拉電晶體MP13和MP14被截止。當作決定電路103/203基於節點「e」、「f」、 「c」、和「d」之狀態作決定時，頭端和尾端交叉耦接通閘203a和203c分別維持節點電壓(即，節點「e」、「f」、「c」、和「d」上的電壓)，直到開始下一次預充電階段為止。
在預充電階段期間，Clk是邏輯0(即，低相位)且Clkb是邏輯1(即，高相位)。在此情況中，輸入感測級101/201分別被頭端和尾端電晶體MPa和MNa去能，其被截止。當Clk是邏輯0時，電晶體MP13、MP14、MP5、MP7、MN9、和MN12被導通，其上拉節點「a」、「b」、「e」、和「f」至Vsupply，而節點「c」和「d」被下拉至接地。在預充電階段期間，電晶體MP1、MP2、MN1、和MN2被導通，但從Vsupply至地的路徑被電晶體MPa和MNa截斷，其當Clk在邏輯0時維持截止。
在評估階段期間，Clk電晶體從邏輯0至邏輯1(即，Clkb從邏輯1至邏輯0)，輸入「in0」被頭端和尾端交叉耦接通閘203a和203c感測(即，節點「e」、「f」、「c」、和「d」上的電壓被感測)並轉成電流。這些電流被用以充電或放電節點「c」、「d」、「e」、和「f」。由於節點「c」、「d」、「e」、和「f」充電/放電，因此交叉耦接電晶體MP6、MP8、MN10、和MN11在其各自汲極端決定值作為互補狀態。例如，節點「e」被決定為邏輯1且節點「f」被決定為邏輯0，或反之亦然。
在此階段中，預充電電路203b的通閘被導通，於是節點「e」經由節點「a」被短路至節點「c」，且節點「f」經由節點「b」被短路至節點「d」。這樣，節點「a」和「b」獲得輸入「in0」之感測的值。在評估階段期間，輸入感測級101/201的前端和尾端電晶體MNa和MPa被導通，但電力管理電路102/202被激活，因為節點「a」和「b」具有互補狀態。這些互補狀態使電力管理電路102/202的輸出為邏輯0，這接著使電力電路201a和201d截止並切斷在輸入感測級101/201中從Vsupply至地的電流路徑。如此，輸入感測級101/201在評估階段期間被截止，這節省電力。節點「a」和「b」上的評估之值接著被傳送至閂鎖電路104/204，其在之後預充電階段期間保留評估之值。在一些實施例中，藉由消除MN5、MP11、MP12、和MN6來簡化預充電電路203b。如此，減少電晶體的數量。
第3圖繪示根據本揭露之一些實施例之SAL 300的電路實作。指出具有與任何其他圖之元件相同的參考編號(或名稱)之第3圖的那些元件會以類似於所述方式之任何方式操作或作用，但並不限於此。為了不模糊第3圖之實施例，說明第2圖與第3圖之間的差異。
SAL 300類似於SAL 200，除了修改電力管理電路102/302、作決定電路103/303、及閂鎖電路104/304。在一些實施例中，作決定電路103/203的上拉裝置MP12和MP14被替換成作決定電路103/303中的下拉 裝置MN13和MN14，其中電晶體MN13和MN14被Clkb信號控制。在一些實施例中，實作閂鎖電路104/304具有交叉耦接的NOR邏輯閘NOR2和NOR3取代NAND1和NAND2邏輯閘。在一些實施例中，電力管理電路102/202的反向器inv1和inv2分別被電力管理電路102/302中的緩衝器buf1和buf2取代。功能上，SAL 300和SAL 200類似但具有替代實作。
第4圖繪示根據本揭露之一些實施例之具有整合之輸入感測級之SAL 400的電路實作。指出具有與任何其他圖之元件相同的參考編號(或名稱)之第4圖的那些元件會以類似於所述方式之任何方式操作或作用，但並不限於此。
在此實施例中，輸入感測級101/201與作決定電路103/303整合，並移除電力管理電路102/202。可能使用SAL 400的一個示範實例係用於高速應用(例如，8Gbps以上的速度)。在較高資料率(或速度)，輸入信號「In0」的脈衝寬度比在較低資料率之輸入信號「In0」的脈衝寬度更小。如此，針對較高資料率，從電力管理電路102/202/302之電力節省量可能不非常高，因此可以移除電力管理電路102/202/302。例如，用於高資料率之從Vsupply至地的洩漏電流比用於低資料率小很多，因此降低此洩漏電流所需的額外電路可能比藉由進一步減少洩漏所實現之節省增加更多成本(在面積方面)。
在一些實施例中，輸入感測級101/201被簡化 成如所示地耦接在一起的電晶體MPa、MNa、MP3、MP4、MN3、和MN4。這裡，電晶體MP4和MN4是輸入電晶體，其接收輸入信號「In0」，而電晶體MP3和MN3接收參考電壓「Vref」(或輸入信號「In0b」的互補，其中「In0b」是「In0」的反向)。在一些實施例中，作決定電路與作決定電路103/203或103/303相同。
為了簡單起見，不顯示上拉裝置MP13和MP14(當正使用作決定電路103/203時)。然而，如參考第2圖所述，上拉裝置MP13和MP14被用於預充電節點「a」和「b」。在一個這樣的實施例中，具有NAND閘的閂鎖電路104/204被用於閂鎖輸出「a」和「b」。在一些實施例中，當作決定電路被實作成103/303時，接著如參考第3圖所述地使用下拉裝置MN13和MN14。在一個這樣的實施例中，具有NOR閘的閂鎖電路104/304被用於閂鎖輸出「a」和「b」。類似SAL 200和SAL 300，SAL 400在三個階段中操作-預充電階段、評估階段、及閂鎖階段-如參考第1-2圖所述。
第5圖繪示根據本揭露之一些實施例之具有SAL(例如，200/300/400之其一者)的接收器(Rx)架構500。指出具有與任何其他圖之元件相同的參考編號(或名稱)之第5圖的那些元件會以類似於所述方式之任何方式操作或作用，但並不限於此。
在一些實施例中，Rx架構500包含類比前端(AFE)、數位層、和鏈結層。在一些實施例中，AFE包含 如所示地耦接在一起的SAL 100(例如，200/300/400之其一者)、緩衝器、延遲鎖相迴路(DLL)、正反器(FF1、FF2)、除法器(例如，除以四的Div-by-4)、偶數串聯輸入至並聯輸出(SIPO)、和奇數SIPO。在一些實施例中，AFE的SAL 100接收Rx資料(Rxd)並決定此資料。例如，SAL 100在4Gbps下接收資料並產生閂鎖的資料。在一些實施例中，AFE的緩衝器接收Rx激發信號(例如，2GHz時脈)，其重新被DLL調整使得Rx激發信號在閂鎖之資料眼的中心。
在一些實施例中，數位層包含激發信號(例如，時脈)定心邏輯、每道時脈/資料偏移補償邏輯、和時脈插入延遲。在一些實施例中，鏈結層包含Rx FIFO(先進先出)緩衝器。在一些實施例中，激發信號定心邏輯可操作以將Rx激發信號定在資料眼的中心以擷取具有最佳邊界(即，最高電壓邊界)的資料。在一些實施例中，每道時脈/資料偏移補償邏輯被用以調整用於每道之關聯於時脈和資料放大器的放大器偏移。在一些實施例中，時脈插入延遲可操作以加入延遲至時脈(例如，藉由及時將其邊緣推出)用於符合時序需求。
第6圖繪示根據一些實施例之具有SAL 100(例如，SAL 200/300/400)的智慧型裝置或電腦系統或SoC(系統晶片)。指出具有與任何其他圖之元件相同的參考編號(或名稱)之第6圖的那些元件會以類似於所述方式之任何方式操作或作用，但並不限於此。
第6圖繪示其中能使用平坦表面介面連接器之行動裝置的實施例之方塊圖。在一些實施例中，計算裝置2100代表行動計算裝置，如計算平板電腦、行動電話或智慧型手機、具有無線功能的電子閱讀器、或其他無線行動裝置。將了解通常顯示出某些元件，且在計算裝置2100中並非顯示出上述裝置的所有元件。
在一些實施例中，根據所述之一些實施例，計算裝置2100包括具有SAL的第一處理器2110。根據一些實施例，計算裝置2100的其他方塊可能也包括SAL。本揭露之各種實施例可能也包含2170內的網路介面(如無線介面)，使得系統實施例可能整合至無線裝置(例如，手機或個人數位助理)中。
在一實施例中，處理器2110(及/或處理器2190)能包括一或更多實體裝置，如微處理器、應用處理器、微控制器、可編程邏輯裝置、或其他處理工具。由處理器2110進行的處理操作包括執行於其上執行應用程式及/或裝置功能的作業平台或作業系統。處理操作包括與人類使用者或與其他裝置之I/O(輸入/輸出)相關的操作、與電源管理相關的操作、及/或與將計算裝置2100連接至另一裝置相關的操作。處理操作可能也包括與音頻I/O及/或顯示I/O相關的操作。
在一實施例中，計算裝置2100包括音頻子系統2120，其代表關聯於將音頻功能提供至計算裝置的硬體(例如，音頻硬體和音頻電路)和軟體(例如，驅動程式、 編解碼器)元件。音頻功能會包括揚聲器及/或耳機輸出、以及麥克風輸入。用於上述功能的裝置能整合至計算裝置2100中、或連接至計算裝置2100。在一實施例中，使用者藉由提供被處理器2110接收和處理的音頻命令來與計算裝置2100互動。
顯示子系統2130代表對使用者提供視覺及/或觸覺顯示以與計算裝置2100互動的硬體(例如，顯示裝置)和軟體(例如，驅動程式)元件。顯示子系統2130包括顯示介面2132，其包括用以對使用者提供顯示的特定螢幕或硬體裝置。在一實施例中，顯示介面2132包括與處理器2110分離的邏輯以進行與顯示相關的至少一些處理。在一實施例中，顯示子系統2130包括將輸出和輸入皆提供給使用者的觸控螢幕(或觸控墊)裝置。
I/O控制器2140代表與使用者互動相關的硬體裝置和軟體元件。I/O控制器2140可操作以管理硬體，其為音頻子系統2120及/或顯示子系統2130的一部分。此外，I/O控制器2140繪示用於連接至計算裝置2100之額外裝置的連接點，使用者可能藉其與系統互動。例如，能附接於計算裝置2100的裝置可能包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或用於與特定應用一起使用的其他I/O裝置(如讀卡機或其他裝置)。
如上所述，I/O控制器2140能與音頻子系統2120及/或顯示子系統2130互動。例如，透過麥克風或其 他音頻裝置的輸入能對計算裝置2100之一或更多應用或功能提供輸入或命令。此外，能提供音頻輸出來取代顯示輸出、或除了顯示輸出之外能提供音頻輸出。在另一實例中，若顯示子系統2130包括觸控螢幕，則顯示裝置也當作輸入裝置，其能至少部分地由I/O控制器2140管理。在計算裝置2100上也能有額外的按鈕或開關以提供I/O控制器2140所管理的I/O功能。
在一實施例中，I/O控制器2140管理如加速度計、照相機、光感測器或其他環境感測器的裝置、或能包括在計算裝置2100中的其他硬體。輸入會是直接使用者互動的部分，以及將環境輸入提供至系統以影響其操作(如，過濾雜訊、對亮度偵測調整顯示、對照相機施用閃光燈、或其他特徵)。
在一實施例中，計算裝置2100包括電源管理2150，其管理電池電源使用、電池之充電、及與省電操作相關的特徵。記憶體子系統2160包括用於將資訊儲存於計算裝置2100中的記憶體裝置。記憶體能包括非揮發性(若中斷給記憶體裝置的電力，則狀態不改變)及/或揮發性(若中斷給記憶體裝置的電力，則狀態是不確定的)記憶體裝置。記憶體子系統2160能儲存應用資料、使用者資料、音樂、相片、文件、或其他資料、以及與執行計算裝置2100之應用和功能相關的系統資料(無論長期或暫時)。
實施例之元件也被提供作為用於儲存電腦可 執行指令(例如，用以實作本文所論述之任何其他處理的指令)的機器可讀媒體(例如，記憶體2160)。機器可讀媒體(例如，記憶體2160)可能包括，但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型之適用於儲存電子或電腦可執行指令的機器可讀媒體。例如，本揭露之實施例可能被下載為電腦程式(例如，BIOS)，其可能藉由經由通訊鏈結(例如，數據機或網路連線)的資料信號從遠端電腦(例如，伺服器)傳送至請求電腦(例如，客戶端)。
連接2170包括用以使計算裝置2100能與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體元件(例如，驅動程式、協定堆疊)。計算裝置2100可以是單獨的裝置，如其他計算裝置、無線存取點或基地台、以及如耳機、印表機、或其他裝置的周邊裝置。
連接2170能包括多個不同類型的連接。概括來說，繪示計算裝置2100具有蜂巢式連接2172和無線連接2174。蜂巢式連接2172通常係指無線載波所提供(如經由GSM(行動通訊全球網路)或變化或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他蜂巢式服務標準所提供)的蜂巢式網路連接。無線連接(或無線介面)2174係指不是蜂巢式的無線連接，且能包括個人區域網路(如藍芽、近場等)、區域網路(如Wi-Fi)、 及/或廣域網路(如WiMax)、或其他無線通訊。
周邊連線2180包括用以製造周邊連線的硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)。將了解計算裝置2100可以是連接至其他計算裝置的周邊裝置(「至」2182)、以及具有連接至它的周邊裝置(「從」2184)兩者。為了如管理(例如，下載及/或上載、改變、同步)計算裝置2100上的內容之目的，計算裝置2100通常具有「對接」連接器來連接至其他計算裝置。此外，對接連接器能使計算裝置2100能連接至某些周邊裝置，其使計算裝置2100能控制輸出至例如視聽或其他系統的內容。
除了專屬對接連接器或其他專屬連接硬體之外，計算裝置2100還能經由共同或標準為基的連接器來製造周邊連線2180。常見類型能包括通用序列匯流排(USB)連接器(其能包括一些不同的硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。
在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」意味著結合實施例所述之特定特徵、結構、或特性係包括在至少一些實施例而不一定是所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定全指相同的實施例。若本說明書說明「可」、「可能」、或「可以」包括元件、特徵、結構、或特性，則不必包括特定元 件、特徵、結構、或特性。若本說明書或申請專利範圍提到「一」或「一個」元件，則並不意味著只有其中一個元件。若本說明書或申請專利範圍提到「額外」元件，則並不排除有超過一個額外元件。
再者，在一或多實施例中，可能以任何適當方式來結合特定特徵、結構、功能、或特性。例如，第一實施例在關聯於兩個實施例的特定特徵、結構、功能、或特性並非互斥的任何地方可能與第二實施例結合。
儘管已結合其具體實施例來說明本揭露，但依照上述說明，本領域之那些通常技藝者將清楚明白上述實施例的許多替代方案、修改和變化。例如，其他記憶體架構(例如，動態RAM(DRAM))可能使用所討論之實施例。本揭露之實施例打算包含所有這樣的替代方案、修改、和變化以致落在所附之申請專利範圍的廣泛範圍內。
此外，為了簡單說明和討論，且為了免於模糊本揭露，連接至積體電路(IC)晶片及其他元件的熟知電源/接地連線可能或可能不會顯示於所呈現的圖內。此外，佈置可能以方塊圖形式來顯示以免模糊本揭露，且亦有鑒於關於上述方塊圖佈置之實作的具體細節會高度依賴於其中將實作本揭露的平台之事實(即，上述具體細節應適宜地在本領域之技藝者的範圍內)。這裡提出了具體細節(例如，電路)來說明本揭露之示範實施例，本領域之技藝者應清楚明白無需這些具體細節、或具有這些具體細節之變化便能實現本揭露。因此，本說明被視為說明性而不 是限制性的。
下列實例關於進一步實施例。可能在一或多個實施例中的任何地方使用實例中的具體說明。也可能針對方法或程序來實作本文所述之裝置的所有可選特徵。
例如，提出一種裝置，其包含：輸入感測級，用於感測相對於另一信號的輸入信號；作決定電路，耦接至輸入感測級，用於判斷輸入信號是否是邏輯低或邏輯高；及電力管理電路，耦接至輸入感測級及作決定電路，其可操作以監控作決定電路的狀態並用以根據監控的狀態去能輸入感測級。
在一些實施例中，裝置包含閂鎖電路，用以閂鎖作決定電路的輸出。在一些實施例中，閂鎖電路包含交叉耦接的NAND或NOR邏輯閘。在一些實施例中，輸入感測級包含用於根據電力管理電路之輸出去能流過輸入感測級之電流的閘控裝置。在一些實施例中，其中輸入感測級可操作以在時脈信號之相位期間感測輸入信號。
在一些實施例中，作決定電路可操作以在時脈信號之相位期間預充電其內部節點。在一些實施例中，作決定電路可操作以產生全擺幅輸出信號。在一些實施例中，另一信號係參考信號。在一些實施例中，另一信號係輸入信號的互補信號。
在另一實例中，提出一種系統，其包含：記憶體；處理器，耦接至記憶體，處理器具有包括感測放大器閂鎖的接收器，其中感測放大器閂鎖包含根據上述之裝 置的裝置；及無線介面，用於允許處理器與另一裝置通訊。
在一些實施例中，處理器包含串聯輸入至並聯輸出(SIPO)電路，用於轉換閂鎖電路之輸出至並聯輸出。在一些實施例中，記憶體係磁性隨機存取記憶體(MRAM)或動態隨機存取記憶體(DRAM)之其一者。
在另一實例中，提出一種裝置，其包含作決定電路，與輸入感測級整合，其中作決定電路可操作以判斷輸入信號是否是邏輯低或邏輯高，且其中作決定電路可操作以在時脈信號之相位期間預充電其內部節點；及閂鎖電路，用以閂鎖作決定電路的輸出。
在一些實施例中，作決定電路可操作以比較輸入信號與另一信號。在一些實施例中，另一信號係參考信號。在一些實施例中，另一信號係輸入信號的互補信號。在一些實施例中，作決定電路包含串聯耦接的至少四個通閘，且其中至少四個通閘可被時脈信號之相位控制。在一些實施例中，閂鎖電路包含交叉耦接的NAND或NOR邏輯閘。
在另一實例中，提出一種系統，其包含：記憶體；處理器，耦接至記憶體，處理器具有包括感測放大器閂鎖的接收器，其中感測放大器閂鎖包含根據上述之裝置的裝置；及無線介面，用於允許處理器與另一裝置通訊。
在一些實施例中，處理器包含串聯輸入至並 聯輸出(SIPO)電路，用於轉換閂鎖電路之輸出至並聯輸出。在一些實施例中，記憶體係磁性隨機存取記憶體(MRAM)或動態隨機存取記憶體(DRAM)之其一者。
在另一實例中，提出一種方法，其包含：藉由輸入感測級感測相對於另一信號的輸入信號；判斷輸入信號是否是邏輯低或邏輯高；及根據判斷去能輸入感測級。在一些實施例中，方法包含反應於判斷而閂鎖輸出。在一些實施例中，感測包含用於根據電力管理電路之輸出去能流過輸入感測級之電流的閘控裝置。在一些實施例中，感測包含在時脈信號之相位期間感測輸入信號。在一些實施例中，方法包含在時脈信號之相位期間預充電內部節點。在一些實施例中，另一信號係參考信號。在一些實施例中，另一信號係輸入信號的互補信號。
在另一實例中，提出一種裝置，其包含：用於感測相對於另一信號的輸入信號之工具；用於判斷輸入信號是否是邏輯低或邏輯高之工具；及用於根據用於判斷之工具之輸出去能輸入感測級之工具。在一些實施例中，裝置包含用於反應於用於判斷之工具之輸出而閂鎖輸出之工具。在一些實施例中，用於感測之工具包含用於操作用於去能流過用於感測之工具之電流的閘控裝置之工具。在一些實施例中，用於感測之工具包含用於在時脈信號之相位期間感測輸入信號之工具。在一些實施例中，裝置包含用於在時脈信號之相位期間預充電內部節點之工具。在一些實施例中，另一信號係參考信號。在一些實施例中，另 一信號係輸入信號的互補信號。
提出摘要，這將允許讀者確定技術揭露書的本質和要點。提交摘要了解到它將不用以限制申請專利範圍的範圍或含義。下面的申請專利範圍由此被結合到詳細描述中，每個申請專利範圍自身作為單獨的實施例。
100‧‧‧架構
101‧‧‧輸入感測級
102‧‧‧電力管理電路
103‧‧‧決定電路
104‧‧‧閂鎖電路

Claims (20)

  1. 一種低功率感測裝置，包含：一輸入感測級，用於感測相對於另一信號的一輸入信號；一作決定電路，耦接至該輸入感測級，用於判斷該輸入信號是否是一邏輯低或一邏輯高；及一電力管理電路，耦接至該輸入感測級及該作決定電路，其可操作以監控該作決定電路的一狀態並用以根據監控的該狀態去能該輸入感測級。
  2. 如申請專利範圍第1項所述之低功率感測裝置，包含一閂鎖電路，用以閂鎖該作決定電路的輸出。
  3. 如申請專利範圍第2項所述之低功率感測裝置，其中該閂鎖電路包含交叉耦接的NAND或NOR邏輯閘。
  4. 如申請專利範圍第1項所述之低功率感測裝置，其中該輸入感測級包含用於根據該電力管理電路之輸出去能流過該輸入感測級之電流的閘控裝置。
  5. 如申請專利範圍第1項所述之低功率感測裝置，其中該輸入感測級可操作以在一時脈信號之相位期間感測該輸入信號。
  6. 如申請專利範圍第5項所述之低功率感測裝置，其中該作決定電路可操作以在該時脈信號之相位期間預充電其內部節點。
  7. 如申請專利範圍第1項所述之低功率感測裝置，其中該作決定電路可操作以產生一全擺幅輸出信號。
  8. 如申請專利範圍第1項所述之低功率感測裝置，其中該另一信號係一參考信號。
  9. 如申請專利範圍第1項所述之低功率感測裝置，其中該另一信號係該輸入信號的一互補信號。
  10. 一種感測裝置，包含：一作決定電路，與一輸入感測級整合，其中該作決定電路可操作以判斷一輸入信號是否是一邏輯低或一邏輯高，其中該作決定電路可操作以在一時脈信號之相位期間預充電其內部節點，且在該作決定電路預充電期間，該輸入感測級被去能；及一閂鎖電路，用以閂鎖該作決定電路的輸出。
  11. 如申請專利範圍第10項所述之感測裝置，其中該作決定電路可操作以比較該輸入信號與另一信號。
  12. 如申請專利範圍第11項所述之感測裝置，其中該另一信號係一參考信號。
  13. 如申請專利範圍第11項所述之感測裝置，其中該另一信號係該輸入信號的一互補信號。
  14. 如申請專利範圍第10項所述之感測裝置，其中該作決定電路包含串聯耦接的至少四個通閘，且其中該至少四個通閘可被該時脈信號之相位控制。
  15. 如申請專利範圍第10項所述之感測裝置，其中該閂鎖電路包含交叉耦接的NAND或NOR邏輯閘。
  16. 一種感測系統，包含：一記憶體； 一處理器，耦接至該記憶體，該處理器具有包括一感測放大器閂鎖的一接收器，其中該感測放大器閂鎖包含：一作決定電路，與一輸入感測級整合，其中該作決定電路可操作以判斷一輸入信號是否是一邏輯低或一邏輯高，其中該作決定電路可操作以在一時脈信號之相位期間預充電其內部節點，且在該作決定電路預充電期間，該輸入感測級被去能；及一閂鎖電路，用以閂鎖該作決定電路的輸出；及一無線介面，用於允許該處理器與另一裝置通訊。
  17. 如申請專利範圍第16項所述之感測系統，其中該處理器包含一串聯輸入至並聯輸出(SIPO)電路，用於轉換該閂鎖電路之輸出至一並聯輸出。
  18. 如申請專利範圍第16項所述之感測系統，其中該記憶體係磁性隨機存取記憶體(MRAM)或動態隨機存取記憶體(DRAM)之其一者。
  19. 如申請專利範圍第16項所述之感測系統，其中該作決定電路可操作以比較該輸入信號與另一信號。
  20. 如申請專利範圍第19項所述之感測系統，其中該另一信號係一參考信號或該輸入信號的一互補信號之其一者。
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