KR20140043642A - 복수개의 입력 스테이지들을 가지는 오티에이 회로 - Google Patents

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Abstract

높은 이득과 주파수 특성을 가지는 오티에이 회로가 개시된다. 2단의 입력 스테이지들이 배치되며, 소스 폴로워 동작, 공통 게이트 및 공통 소스 동작을 통해 차동 입력 신호의 주파수 특성 및 이득을 개선한다. 이득과 주파수 특성이 개선된 신호는 2개의 교차 증폭부에 입력되고, 2단 또는 3단의 공통 소스 증폭기의 구성을 통해 증폭되고, 1단 또는 2단의 공통 소스 증폭기의 구성을 통해 증폭되어 출력신호를 생성한다.

Description

복수개의 입력 스테이지들을 가지는 오티에이 회로{Operational Transconductance Amplifier of having Multiple Input Stages}
본 발명은 오티에이(Operational Transconductance Amplifier)에 관한 것으로, 더욱 상세하게는 적어도 2개의 입력 스테이지들을 가지고, 2개의 소신호 경로를 통해 입력신호를 증폭할 수 있는 오티에이 회로에 관한 것이다.
오티에이는 일종의 증폭기로서 전압 다운 컨버터(Voltage Down Converter) 등에 사용된다. 전압 다운 컨버터는 입력전압과 출력전압의 레벨의 차이를 가지고 있으며, 대표적인 종류로는 저 드롭아웃 레귤레이터(Low Dropout Regulator) 및 DC-DC 컨버터가 있다.
전압 다운 컨버터는 전압의 강하 또는 상승 이외에 변환되어 출력되는 전압이 높은 정도의 평활도를 가져야 한다. 따라서, 입력전압 또는 출력전압에 포함된 고조파 성분은 충분히 분석되고, 제거될 필요가 있다.
이는 전압 다운 컨버터가 주로 적용되는 분야가 반도체의 전력장치이며, 전원전압을 형성하기 때문이다. 따라서, 전원전압에 고조파 성분이 포함되는 경우, 고유한 기능을 수행하는 반도체 회로는 높은 정도의 노이즈를 포함하게 되고, 회로의 오동작이 발생될 수 있다.
통상적인 전압 다운 컨버터에서는 전압의 고조파 성분을 제거하기 위해 부궤환 경로를 형성한다. 부궤환 경로 상에는 높은 대역폭과 높은 이득을 가지는 증폭기가 구비되어야 한다. 이러한 높은 대역폭과 높은 이득을 가지는 증폭기로서 오티에이가 사용된다.
따라서, 오티에이는 넓은 밴드폭 및 높은 이득을 가질 것이 요청된다. 이를 통해 어티에이 회로는 빠른 응답특성 및 목표 전압의 정확성을 확보할 수 있으며, 다양한 분야에서 기능성 블록으로 채용될 수 있다.
도 1은 종래 기술에 따른 오티에이를 도시한 회로도이다.
도 1을 참조하면, 9개의 트랜지스터들로 구성된다.
트랜지스터 M0의 게이트 단자로 바이어스 전압 Vbsp가 인가되어 입력 트랜지스터들 M1 및 M2를 흐르는 전류량이 결정된다. 입력신호 Vn은 트랜지스터 M1의 게이트 단자로 인가되고, Vp는 트랜지스터 M2의 게이트 단자로 인가된다. 트랜지스터 M3 및 M5는 전류 미러의 구성을 가지며, 트랜지스터 M4 및 M6도 전류 미러의 구성을 가진다. 트랜지스터 M3은 입력신호 Vn에 대해 엑티브 로드로 작용하고, 트랜지스터 M4는 입력신호 Vp에 대해 엑티브 로드로 작용한다. 또한, 트랜지스터 M7 및 M8도 전류 미러의 구성을 가진다. 전류 미러의 구성을 가지는 다수의 트랜지스터들에 의해 각각의 트랜지스터의 바이어스는 결정된다.
입력신호 Vp 및 Vn은 차동입력의 형태로 제공된다. 각각의 신호는 공통 소스 구성을 가지는 트랜지스터 M1 및 M2에 의해 증폭되고, 위상은 반전된다. 증폭된 신호는 트랜지스터 M5 및 M6의 게이트 단자로 입력된다.
트랜지스터 M5 및 M6은 공통 소스 구성을 가진다. 따라서, 트랜지스터 M5 및 M6에서도 위상이 반전된 상태로 증폭된다. 특히, 트랜지스터 M6에서 증폭된 신호는 출력단으로 인가되나, 트랜지스터 M5에 의해 증폭된 신호는 트랜지스터 M8의 게이트 단자로 입력된다. 트랜지스터 M8은 공통 소스 구성을 가진다. 따라서, 게이트 단자에 인가되는 신호를 반전하고 증폭하여 출력단으로 공급한다.
상술한 종래의 구성에서 입력신호 Vn은 3단의 공통 소스 구성을 통해 출력단으로 전달되고, 입력신호 Vp는 2단의 공통 소스 구성을 통해 출력단으로 전달된다.
또한, 소신호 입력인 Vn과 Vp의 증폭경로에서 공통 소스 증폭기로만 구성되는 특성이 있다. 공통 소스 증폭기로만 증폭경로가 형성되는 경우, 고주파 특성이 저하되는 경향이 있다. 즉, 오티에이 회로는 낮은 밴드폭을 가진다. 따라서, 전압 레귤레이터의 동작시, 고조파 성분을 증폭하여 이를 부궤환을 통해 제어할 수 없는 단점이 발생된다.
따라서, 높은 이득을 구현하면서 우월한 주파수 특성을 가지는 오티에이 회로는 요청된다 할 것이다.
본 발명이 이루고자 하는 기술적 과제는 높은 주파수 특성과 향상된 이득을 제공하는 오티에이 회로를 제공하는데 있다.
상기 과제를 이루기 위한 본 발명은, 차동입력의 형태로 제공되는 양의 입력신호 및 음의 입력신호를 수신하고, 소스 폴로워 구성을 가지는 제1 입력 스테이지; 상기 제1 입력 스테이지의 출력, 상기 양의 입력신호 및 상기 음의 입력신호를 수신하고, 공통 게이트 증폭기 구성 또는 공통 소스 증폭기의 구성을 이루는 제2 입력 스테이지; 상기 제2 입력 스테이지의 제1 출력신호 및 제4 출력신호를 수신하고, 2단 공통 소스 증폭기 구성 또는 3단 공통 소스 증폭기 구성을 가지는 제1 교차 증폭부; 및 상기 제2 입력 스테이지의 제2 출력신호 및 제3 출력신호를 수신하고, 1단 공통 소스 증폭기 또는 2단 공통 소스 증폭기 구성을 가지는 제2 교차 증폭부를 포함하고, 상기 제1 교차 증폭부 및 제2 교차 증폭부는 출력단에서 병합된 출력신호를 생성하는 것을 특징으로 하는 오티에이 회로를 제공한다.
상술한 본 발명에 따르면, 차동입력의 형태로 제공되는 양의 입력신호 VP 및 음의 입력신호 VN은 상기의 구성을 거치면, 출력단에서 동일한 위상을 가지게 되고, 이는 병합되어 출력신호 Vout을 형성한다.
본 발명에서는 제1 교차 증폭부가 입력되는 신호에 대해 2단 또는 3단의 공통 소스 증폭기로 기능하고, 제2 교차 증폭부가 입력되는 신호에 대해 1단 또는 2단의 공통 소스 증폭기로 기능한다. 따라서, 입력되는 차동신호에 대해 높은 이득을 획득할 수 있다.
또한, 제1 입력 스테이지는 소스 폴로워의 구성을 가진다. 따라서, 다양한 이득을 통해 출력신호 Vout을 구현할 수 있으며, 높은 주파수의 응답특성을 확보할 수 있다.
도 1은 종래 기술에 따른 오티에이를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 오티에이를 도시한 블록도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 오티에이를 도시한 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 오티에이를 도시한 블록도이다.
도 2를 참조하면, 오티에이는 제1 입력 스테이지(100), 제2 입력 스테이지(200), 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)를 가진다.
제1 입력 스테이지(100)는 양의 전원전압 VDD과 접지 사이에 연결되어 바이어싱된다. 제1 입력 스테이지에는 바이어스 전압 VbiasN이 인가되고, 인가되는 바이어스 전압 VbiasN에 의해 바이어스 전류는 결정된다.
또한, 양의 입력신호 VP 및 음의 입력신호 VN이 인가되며, 소스 폴로워 동작을 통해 동일 크기와 위상으로 제1 노드 N1 및 제2 노드 N2로 출력된다.
제2 입력 스테이지(200)에는 2개의 입력신호들 VP 및 VN이 입력된다. 제2 입력 스테이지(200)의 바이어싱은 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)에서 설정된 바이어스에 의해 결정된다.
또한, 제2 입력 스테이지(200)는 제1 입력 스테이지(100)의 출력신호인 제1 노드 N1 및 제2 노드 N2의 신호를 수신하고, 공통 게이트 구성을 통한 증폭동작을 수행한다. 이외에, 제2 입력 스테이지(200)는 양의 입력신호 VP 및 음의 입력신호 VN을 수신하고, 공통 소스 구성을 통한 증폭동작을 수행한다. 증폭된 제2 입력 스테이지(200)의 출력신호들은 제3 노드 N3, 제4 노드 N4, 제5 노드 N5 및 제6 노드 N6을 통해 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)에 입력된다.
제1 교차 증폭부(300)는 전류 미러의 구성을 가지며, 제2 입력 스테이지(200)에 바이어스 전류를 설정한다. 또한, 제2 입력 스테이지(200)로부터 입력되는 신호에 대해 2단 또는 3단의 공통 소스 구성을 통해 소신호 증폭을 수행하고, 출력단에서 출력신호 Vout으로 형성한다.
제2 교차 증폭부(400)는 전류 미러의 구성을 가지며, 상기 제1 교차 증폭부(300)에서 설정된 바이어스 전류를 미러링하여 제2 입력 스테이지(200)의 바이어스 전류를 형성한다. 또한, 상기 제2 교차 증폭부(400)는 제2 입력 스테이지(200)의 출력신호를 수신하고, 1단 또는 2단의 공통 소스 증폭의 구성으로 이를 증폭하고, 출력신호 Vout으로 형성한다.
따라서, 제1 교차 증폭부(300)에서 증폭된 신호 및 제2 교차 증폭부(400)에서 증폭된 신호는 출력단에서 결합되어 병합된 형태의 출력신호 Vout이 형성된다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 2의 오티에이를 도시한 회로도이다.
도 3에서 트랜지스터의 참조기호는 MN 또는 MP로 표시되고, MN은 NMOS 트랜지스터를 지칭하고, MP는 PMOS 트랜지스터를 지칭한다.
도 3을 참조하면, 제1 입력 스테이지(100)는 제1 양의 입력 스테이지(110) 및 제1 음의 입력 스테이지(120)를 가진다.
제1 양의 입력 스테이지(110)는 3개의 트랜지스터들 MN1, MP1 및 MP2를 가진다.
바이어스 전압 VbiasN은 트랜지스터 MN1의 게이트 단자에 인가된다. 바이어스 전압 VbiasN에 의해 제1 양의 입력 스테이지(110)를 흐르는 바이어스 전류를 결정된다. 따라서, 트랜지스터 MN1은 게이트-소스 간의 전압차에 따른 바이어스 전류를 생성한다. 트랜지스터 MP1의 게이트 단자에는 양의 입력신호 VP가 인가된다. 소신호 모델에서 소스 폴로워 구성을 가지는 트랜지스터 MP1에 의해 양의 입력신호 VP와 실질적으로 동일한 크기와 위상을 가지는 신호가 트랜지스터 MP1의 소스 단자에 생성된다. 트랜지스터 MP1의 소스 단자에는 트랜지스터 MP2가 연결된다. 상기 트랜지스터 MP2는 양의 전원전압 VDD에 연결된다. 또한, 게이트 단자에는 트랜지스터 MN1의 드레인 단자에서 생성된 전압이 인가된다. 상기 트랜지스터 MP2는 소스 폴로워 구성을 가지는 트랜지스터 MP1의 엑티브 로드로 작용한다. 제1 양의 입력 스테이지(110)의 출력은 제1 노드 N1에 생성된다.
제1 음의 입력 스테이지(120)는 3개의 트랜지스터들 NN2, MP3 및 MP4로 구성된다. 트랜지스터 MN2의 게이트 단자에는 바이어스 전압 VbiasN이 인가되어 제1 음의 입력 스테이지(120)의 바이어스 전류를 결정한다. 또한, 음의 입력신호 VN은 트랜지스터 MP3의 게이트 단자에 인가되며, 소스 폴로워 동작을 통해 제2 노드 N2로 출력된다. 상기 트랜지스터 MN2의 게이트 단자에 인가되는 바이어스 전압 VbaisN은 상기 트랜지스터 MN1의 게이트 단자에 인가되는 바이어스 전압과 동일하다.
따라서, 제1 양의 입력 스테이지(110)와 제1 음의 입력 스테이지(120)에서 설정되는 바이어스 전류는 상호간에 동일하다.이를 통해 입력 신호들 VP 및 VN의 차동 모드에서의 동작이 구현된다.
제1 양의 입력 스테이지(110)와 제1 음의 입력 스테이지(120)는 상호간에 상보적 동작을 수행한다. 예컨대, 2개의 입력신호 VP 및 VN이 차동입력의 형태를 가지는 경우, 제1 노드 N1 및 제2 노드 N2 사이에는 차동 신호가 생성되며, 차동 신호의 위상과 크기는 입력의 차동 형태와 실질적으로 동일하다.
제2 입력 스테이지(200)는 제2 양의 입력 스테이지(210) 및 제2 음의 입력 스테이지(220)를 가진다.
제2 양의 입력 스테이지(210)는 제1 양의 입력 스테이지(110)의 출력인 제1 노드 N1의 신호를 수신한다. 또한, 음의 입력신호 VN은 제2 양의 입력 스테이지(210)에 인가된다. 음의 입력신호 VN은 공통 소스 증폭 구성을 통해 제1 교차 증폭부(300)로 입력되고, 다른 공통 소스 증폭 구성을 통해 증폭되어 제2 교차 증폭부(400)로 입력된다. 또한, 제1 노드 N1의 신호는 공통 게이트 구성을 통해 소정의 이득으로, 동일한 위상을 가지고 제1 교차 증폭부(300)로 입력된다. 또한, 다른 공통 게이트 구성을 통해 소정의 이득과 동일한 위상의 상태로 제2 교차 증폭부(400)로 인가된다.
먼저, 제2 양의 입력 스테이지(210)는 3개의 트랜지스터들 MN3, MP5 및 MP6으로 구성된다. 트랜지스터 MP5 및 MP6의 소스 단자는 제1 노드 N1에 연결되고, 게이트 단자에는 음의 입력신호 VN이 인가된다. 따라서, 트랜지스터 MP5를 제1 병렬 트랜지스터라 명명하고, 트랜지스터 MP6을 제2 병렬 트랜지스터라 명명한다. 또한, 트랜지스터 MN3의 소스 단자는 접지에 연결되고, 드레인 단자는 게이트 단자와 연결되어, 다이오드 연결된 구성을 취한다.
음의 입력신호 VN의 관점에서 트랜지스터 MP5 및 MP6은 공통 소스 증폭기의 구성을 가진다. 따라서, 음의 입력신호 VN에 대해 반전된 위상의 신호는 소정의 이득으로 증폭되어 제3 노드 N3 및 제4 노드 N4에 나타난다.
또한, 제1 노드 N1에 인가되는 제1 양의 입력 스테이지(110)의 출력신호의 관점에서 트랜지스터 MP5 및 MP6는 공통 게이트의 구성을 가진다. 따라서, 제1 노드 N1의 신호는 동일 위상으로 소정의 이득을 가지고 제3 노드 N3 및 제4 노드 N4에 출력된다.
제3 노드 N3의 신호는 제1 교차 증폭부(300)에 인가되고, 제4 노드 N4의 신호는 제2 교차 증폭부(400)에 인가된다.
제2 음의 입력 스테이지(220)는 제1 음의 입력 스테이지(120)의 출력인 제1 노드 N1의 신호를 수신하고, 양의 입력신호 VP를 수신한다. 양의 입력신호 VP는 공통 소스 증폭 구성을 통해 제2 교차 증폭부(400)로 입력되고, 다른 공통 소스 증폭 구성을 통해 증폭되어 제1 교차 증폭부(300)로 입력된다. 또한, 제2 노드 N2의 신호는 공통 게이트 구성을 통해 소정의 이득을 가지고, 동일 위상의 형태로 제2 교차 증폭부(400)로 입력된다. 또한, 다른 공통 게이트 구성을 통해 소정의 이득과 동일한 위상의 상태로 제1 교차 증폭부(300)로 인가된다.
먼저, 제2 음의 입력 스테이지(220)는 3개의 트랜지스터들 MN4, MP7 및 MP8로 구성된다. 트랜지스터 MP7 및 MP8의 소스 단자는 제2 노드 N2에 연결되고, 게이트 단자에는 양의 입력신호 VP가 인가된다. 상기 트랜지스터 MP7은 제3 병렬 트랜지스터로 명명되고, 상기 트랜지스터 MP8은 제4 병렬 트랜지스터로 명명된다. 또한, 트랜지스터 MN4의 소스 단자는 접지에 연결되고, 드레인 단자는 게이트 단자와 연결되어, 다이오드 연결된 구성을 취한다.
양의 입력신호 VP의 관점에서 트랜지스터 MP7 및 MP8은 공통 소스 증폭기의 구성을 가진다. 따라서, 양의 입력신호 VP에 대해 반전된 위상의 신호는 소정의 이득으로 증폭되어 제5 노드 N5 및 제6 노드 N6에 나타난다.
또한, 제2 노드 N2에 인가되는 제1 음의 입력 스테이지(120)의 출력신호의 관점에서 트랜지스터 MP7 및 MP8은 공통 게이트의 구성을 가진다. 따라서, 제2 노드 N2의 신호에 대해 동일한 위상을 가지며, 소정의 이득을 가지고 제5 노드 N5 및 제6 노드 N6에 출력된다.
제5 노드 N5의 신호는 제2 교차 증폭부(400)에 인가되고, 제6 노드 N6의 신호는 제1 교차 증폭부(300)에 인가된다.
제1 교차 증폭부(300)는 제3 노드 N3에서 제2 양의 입력 스테이지(210)의 출력신호를 수신하고, 이를 증폭한다. 또한, 상기 제1 교차 증폭부(300)는 제6 노드 N6에서 제2 음의 입력 스테이지(220)의 출력 신호를 수신하고, 제3 노드 N3으로 증폭하여 전송한다.
상기 제1 교차 증폭부(300)는 5개의 트랜지스터들 NM5, MN6, MN7, MP9 및 MP10을 가진다. 트랜지스터 MN5의 드레인 단자는 제3 노드 N3에 연결되고, 소스 단자는 접지에 연결된다. 또한, 트랜지스터 MN5의 게이트 단자는 제2 음의 입력 스테이지(220)의 제6 노드 N6에 연결된다. 트랜지스터들 NM6과 MN7은 전류 미러의 구성을 가진다. 즉, 트랜지스터 MN6의 소스 단자는 접지에 연결되고, 게이트와 소스 단자는 서로 연결되어 다이오드 연결된 구조가 형성된다. 또한, 트랜지스터 MN6의 게이트 단자는 트랜지스터 MN7의 게이트 단자에 연결된다. 트랜지스터 MN7의 드레인 단자는 트랜지스터 MN9의 드레인 단자에 연결된다. 트랜지스터 MP9 및 MP10은 상호간의 게이트 단자가 연결되고, 트랜지스터 MP9는 다이오드 연결된 구성을 가진다. 따라서, 트랜지스터 MP9 및 MP10은 전류 미러의 구성을 가진다. 양의전원전압 VDD와 접지사이에 배치된 트랜지스터 MP9 및 MN7에 의해 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)를 흐르는 바이어스 전류는 결정된다.
제2 음의 입력 스테이지(220)의 출력인 제6 노드 N6의 신호는 트랜지스터 MN5의 게이트 단자에 입력된다. 트랜지스터 MN5는 공통 소스 증폭기의 구성을 가진다. 따라서, 비교적 높은 이득을 가지고, 제6 노드 N6의 신호가 증폭된다. 이는 제3 노드 N3에 인가된다. 제3 노드 N3에는 음의 입력신호 VN 및 제1 노드 N1의 신호가 증폭되어 합산된다. 제3 노드 N3의 신호는 트랜지스터 MN6의 드레인 및 게이트 단자의 연결배선을 통해 트랜지스터 MN7의 게이트 단자로 입력된다. 트랜지스터 MN7은 공통 소스 증폭기의 구성을 가진다. 따라서, 제3 노드 N3의 신호는 소정의 이득으로 증폭되고, 위상이 반전된 상태로 제7 노드 N7에 출력된다. 제7 노드 N7의 신호는 트랜지스터 MP9의 드레인 및 게이트 단자에 연결된 배선을 거쳐 트랜지스터 MP10의 게이트 단자로 입력된다. 트랜지스터 MP10은 공통 소스 증폭기의 구성을 가진다. 따라서, 트랜지스터 MP10의 게이트 단자로 인가되는 제7 노드 N7의 신호는 증폭되고 위상이 반전되어 출력단에서 출력신호 Vout으로 출력된다.
제2 교차 증폭부(400)는 제5 노드 N5 및 제4 노드 N4의 신호를 수신하과 이를 증폭하여 출력신호 Vout을 형성한다. 즉, 제4 노드 N4의 신호는 2단의 공통 소스 증폭기 구성을 통해 증폭되어 출력신호 Vout을 형성하고, 제5 노드 N5의 신호는 1단의 공통 소스 증폭기의 구성을 통해 증폭되어 출력신호 Vout을 형성한다.
상기 제2 교차 증폭부(400)는 트랜지스터 MN8, MN9 및 MN10을 가진다. 트랜지스터 MN8의 게이트 단자에는 제2 양의 입력 스테이지(210)의 출력신호인 제4 노드 N4의 신호가 인가된다. 트랜지스터 MN8은 공통 소스 증폭기의 구성을 가지, 제4 노드 N4의 신호를 증폭하고, 위상을 반전하여 제5 노드 N5로 출력한다. 트랜지스터 MN9 및 MN10은 전류 미러의 구성을 가진다. 따라서, 제1 교차 증폭부(300)에 의해 설정된 바이어스 전류는 트랜지스터 NM9를 통해 미러링되어 제2 음의 입력 스테이지(220)의 바이어스 전류를 결정한다. 상기 제5 노드 N5의 신호는 트랜지스터 MN9의 드레인 단자와 게이트 단자를 연결하는 배선을 통해 트랜지스터 MN10의 게이트 단자로 입력된다. 트랜지스터 MN10은 공통 소스 증폭기의 구성을 가진다. 따라서 제5 노드 N5의 신호는 반전된 위상을 가지고 증폭되어 출력단에서 출력신호 Vout을 형성한다.
상기 도 3에서 양의 입력신호 VP는 제1 양의 입력 스테이지(110)에서 소스 폴러워를 통해 제1 노드 N1로 출력된다.
또한, 제1 노드 N1의 신호는 공통 게이트 증폭기의 동작을 수행하는 트랜지스터 MP5에 의해 제3 노드 N3으로 출력된다. 또한, 음의 입력신호 VN은 공통 소스 증폭기의 동작을 수행하는 트랜지스터 MP5에 의해 증폭되고 위상이 반전되어 제3 노드 N3으로 출력된다. 상기 트랜지스터 MP5는 제1 노드 N1의 신호의 관점에서는 공통 게이트 증폭기로 기능하고, 음의 입력신호 VN의 관점에서는 공통 소스 증폭기로 기능한다.
제3 노드 N3의 신호는 제1 교차 증폭기에서 2단의 공통 소스 증폭기의 구성을 가지는 트랜지스터 MN7 및 MP10에 의해 출력신호 Vout을 생성한다.
또한, 제1 노드 N1의 신호는 트랜지스터 MP6에서 공통 게이트 구성을 가지는 MP6에 의해 증폭되고, 제4 노드 N4로 출력된다. 또한, 음의 입력신호 VN은 공통 소스 증폭기의 구성을 가지는 MP6에 의해 반전되어 증폭된 상태로 제4 노드 N4로 출력된다. 즉, 트랜지스터 MP6은 음의 입력신호 VN의 관점에서는 공통 소스 증폭기의 구성을 취하고, 제1 노드 N1의 신호 관점에서는 공통 게이트 증폭기의 구성을 취한다.
제4 노드 N4의 신호는 2단의 공통 소스 증폭기 구성을 가지는 트랜지스터 MN8 및 MN10에 의해 증폭되고, 출력신호 Vout을 형성한다.
따라서, 제1 노드 N1의 신호 및 음의 입력신호 VN은 트랜지스터 MP5를 거쳐 제3 노드 N3으로 출력되고, 제1 교차 증폭부(300)에서 2단의 공통 게이트 증폭기를 통해 증폭되어 출력된다. 또한, 제1 노드 N1의 신호 및 음의 입력신호 VN은 트랜지스터 MP6을 통해 제4 노드 N4로 출력되고, 제2 교차 증폭부에서 2단의 공통 게이트 증폭기를 통해 증폭되어 출력된다.
또한, 상기 도 3에서 음의 입력신호 VN은 소스 폴러워를 통해 제2 노드 N2로 출력된다.
제2 노드 N2의 신호는 공통 게이트 증폭기 구성을 가지는 트랜지스터 MP7에 의해 증폭되어 제5 노드 N5로 출력된다. 상기 트랜지스터 MP7은 양의 입력신호 VP에 대해서는 공통 소스 증폭기로 기능한다. 입력신호 VP는 공통 소스 증폭기 구성에 의해 반전된 위상으로 증폭되어 제5 노드 N5로 출력된다.
상기 제5 노드 N5의 신호는 제2 교차 증폭부(400)에서 구비된 1단 공통 소스 증폭기를 구성하는 트랜지스터 MN10에 의해 증폭되어 출력신호 Vout을 형성한다.
또한, 트랜지스터 MP8은 제2 노드 N2의 신호의 관점에서는 공통 게이트 증폭기로 작용하고, 양의 입력신호 VP의 관점에서는 공통 소스 증폭기로 작용하여, 제2 노드 N2의 신호 및 양의 입력신호 VP를 증폭하여 제6 노드 N6으로 출력한다. 제6 노드 N6의 신호는 제1 교차 증폭부(300)에 인가된다. 제6 노드 N6의 신호는 3단의 공통 소스 증폭기의 구성을 가지는 트랜지스터 MN5, MN7 및 MP10에 의해 증폭되어 출력신호 Vout을 형성한다.
상술한 본 발명에서 제1 입력 스테이지(100)는 소스 폴로워 구성을 가진다. 소스 폴로워는 소신호 레벨에서 낮은 출력 임피던스를 가진다. 따라서, 높은 주파수 응답특성을 확보할 수 있다.
또한, 제2 입력 스테이지(200)는 교차 입력되는 제1 입력 스테이지의 출력을 수신한다. 제2 입력 스테이지(200)에는 2개의 입력신호들이 인가되고, 제1 입력 스테이지(100)의 출력신호들이 인가된다. 양의 입력신호 VP 및 제1 음의 입력 스테이지(120)의 출력은 공통 게이트 구성 및 공통 소스 구성을 통해 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)로 입력된다. 또한, 음의 입력신호 VN 및 제1 양의 입력 스테이지(110)의 출력신호는 공통 게이트 구성 및 공통 소스 구성을 통해 제1 교차 증폭부(300) 및 제2 교차 증폭부(400)에 입력된다.
제1 교차 증폭부(300)에는 제2 양의 입력 스테이지(210)의 출력 및 제2 음의 입력 스테이지(220)의 출력이 인가된다. 제2 양의 입력 스테이지(210)의 출력은 2단의 공통 소스 증폭기를 통해 출력신호 Vout을 생성한다. 또한, 제2 음의 입력 스테이지(220)의 출력은 3단의 공통 소스 증폭기의 구성을 통해 출력신호 Vout을 생성한다. 따라서, 제1 교차 증폭부(300)는 2 종류의 입력신호에 대한 증폭동작이 수행된다. 공통 소스 증폭기의 직렬적 구성에서 2 종류의 입력신호는 서로 병합되고, 증폭되어 출력신호 Vout을 생성한다.
또한, 제2 교차 증폭부(400)에는 제2 양의 스테이지(210)의 출력 및 제2 음의 스테이지(220)의 출력신호가 인가된다. 제2 양의 스테이지(210)의 출력신호는 2단의 공통 소스 증폭기 구성을 통해 출력신호 Vout을 형성한다. 또한, 제2 음의 스테이지(220)의 출력신호는 1단의 공통 소스 증폭기의 구성을 통해 출력신호 Vout을 형성한다.
차동입력의 형태로 제공되는 양의 입력신호 VP 및 음의 입력신호 VN은 상기의 구성을 거치면, 출력단에서 동일한 위상을 가지게 되고, 이는 병합되어 출력신호 Vout을 형성한다.
본 발명에서는 제1 교차 증폭부가 입력되는 신호에 대해 2단 또는 3단의 공통 소스 증폭기로 기능하고, 제2 교차 증폭부가 입력되는 신호에 대해 1단 또는 2단의 공통 소스 증폭기로 기능한다.
또한, 제1 입력 스테이지는 소스 폴로워의 구성을 가진다. 따라서, 다양한 이득을 통해 출력신호 Vout을 구현할 수 있으며, 높은 주파수의 응답특성을 확보할 수 있다.
100 : 제1 입력 스테이지 110 : 제1 양의 입력 스테이지
120 : 제1 음의 입력 스테이지 200 : 제2 입력 스테이지
210 : 제2 양의 입력 스테이지 220 : 제2 음의 입력 스테이지
300 : 제1 교차 증폭부 400 : 제2 교차 증폭부

Claims (7)

  1. 차동입력의 형태로 제공되는 양의 입력신호 및 음의 입력신호를 수신하고, 소스 폴로워 구성을 가지는 제1 입력 스테이지;
    상기 제1 입력 스테이지의 출력, 상기 양의 입력신호 및 상기 음의 입력신호를 수신하고, 공통 게이트 증폭기 구성 또는 공통 소스 증폭기의 구성을 이루는 제2 입력 스테이지;
    상기 제2 입력 스테이지의 제1 출력신호 및 제4 출력신호를 수신하고, 2단 공통 소스 증폭기 구성 또는 3단 공통 소스 증폭기 구성을 가지는 제1 교차 증폭부; 및
    상기 제2 입력 스테이지의 제2 출력신호 및 제3 출력신호를 수신하고, 1단 공통 소스 증폭기 또는 2단 공통 소스 증폭기 구성을 가지는 제2 교차 증폭부를 포함하고,
    상기 제1 교차 증폭부 및 제2 교차 증폭부는 출력단에서 병합된 출력신호를 생성하는 것을 특징으로 하는 오티에이 회로.
  2. 제1항에 있어서, 상기 제1 입력 스테이지는,
    상기 양의 입력신호를 수신하고, 소스 폴로잉 동작을 통해 제1 노드로 출력하는 제1 양의 입력 스테이지; 및
    상기 음의 입력신호를 수신하고, 소스 폴로잉 동작을 통해 제2 노드로 출력하는 제1 음의 입력 스테이지를 가지는 것을 특징으로 하는 오티에이 회로.
  3. 제2항에 있어서, 상기 제2 입력 스테이지는,
    상기 음의 입력신호와 상기 제1 노드의 신호를 수신하고, 상기 음의 입력신호에 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제1 노드의 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하는 제2 양의 입력 스테이지; 및
    상기 양의 입력신호와 상기 제2 노드의 신호를 수신하고, 상기 양의 입력신호의 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제2 노드 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하는 제2 음의 입력 스테이지를 포함하는 것을 특징으로 하는 오티에이 회로.
  4. 제3항에 있어서, 상기 제2 양의 입력 스테이지는,
    상기 음의 입력신호와 상기 제1 노드의 신호를 수신하고, 상기 음의 입력신호에 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제1 노드의 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하여 제3 노드로 출력하는 제1 병렬 트랜지스터; 및
    음의 입력신호와 상기 제1 노드의 신호를 수신하고, 상기 음의 입력신호에 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제1 노드의 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하여 제4 노드로 출력하는 제2 병렬 트랜지스터을 포함하는 것을 특징으로 하는 오티에이 회로.
  5. 제3항에 있어서, 상기 제2 음의 입력 스테이지는,
    상기 양의 입력신호와 상기 제2 노드의 신호를 수신하고, 상기 양의 입력신호에 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제2 노드의 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하여 제5 노드로 출력하는 제3 병렬 트랜지스터; 및
    상기 양의 입력신호와 상기 제2 노드의 신호를 수신하고, 상기 양의 입력신호에 관점에서는 공통 소스 증폭기의 동작을 수행하고, 상기 제2 노드의 신호의 관점에서는 공통 게이트 증폭기의 동작을 수행하여 제6 노드로 출력하는 제4 병렬 트랜지스터을 포함하는 것을 특징으로 하는 오티에이 회로.
  6. 제4항 또는 제5항에 있어서, 상기 제1 교차 증폭부는 상기 제6 노드의 신호를 수신하여 3단의 공통 소스 증폭 동작을 통해 상기 출력전압을 생성하고, 상기 제3 노드의 신호를 수신하여 2단의 공통 소스 증폭 동작을 통해 상기 출력전압을 생성하는 것을 특징으로 하는 오티에이 회로.
  7. 제4항 또는 제5항에 있어서, 상기 제2 교차 증폭부는 상기 제4 노드의 신호를 수신하여 2단의 공통 소스 증폭 동작을 통해 상기 출력전압을 생성하고, 상기 제5 노드의 신호를 수신하여 1단의 공통 소스 증폭 동작을 통해 상기 출력전압을 생성하는 것을 특징으로 하는 오티에이 회로.
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