CN107453723B - 放大器 - Google Patents

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Abstract

本发明实施例提供了一种放大器。其包括：放大级，用于接收输入信号，以产生放大的该输入信号；第一叠接电路；输入前馈电路，耦接至该第一叠接电路，用于将该输入信号前馈至该第一叠接电路；以及输出级，用于根据放大的该输入信号与该第一叠接电路的输出，产生输出信号。本发明实施例，可以改善放大器的稳定性。

Description

放大器
技术领域
本发明涉及电子器件技术领域，尤其涉及一种放大器。
背景技术
AB类(class AB)放大器一般在要求高功率和高效率的系统中使用。但是，当AB类放大器应用于宽带(如带宽大于300MHz)应用中时，放大器由于来自衬垫(pad)的寄生极点(parasitic pole)而可能变得不稳定。因此，AB类放大器的设计变得困难以及耗电。
发明内容
有鉴于此，本发明实施例提供了一种放大器，可以改善稳定性。
本发明实施例提供了一种放大器，包括：放大级，用于接收输入信号，以产生放大的该输入信号；第一叠接电路；输入前馈电路，耦接至该第一叠接电路，用于将该输入信号前馈至该第一叠接电路；以及输出级，用于根据放大的该输入信号与该第一叠接电路的输出，产生输出信号。
其中，该输入信号为差分输入对并且包括：第一输入信号和第二输入信号，该输出信号为差分输出对。
其中，该第一叠接电路包括：彼此叠接的第一晶体管与第二晶体管，以及彼此叠接的第三晶体管与第四晶体管，该第一晶体管和第三晶体管充当电流源，该输入前馈电路将该第一输入信号和第二输入信号分别馈至该第二晶体管与第四晶体管。
其中，该输入前馈电路包括：高通滤波器，该第一输入信号和第二输入信号经由该高通滤波器分别馈入该第二晶体管和第四晶体管。
其中，该输入前馈电路包括：第一电容，耦接在该第一输入信号和该第二晶体管的栅极之间；第二电容，耦接在该第二输入信号与该第四晶体管的栅极之间；第一电阻，耦接在偏压和该第二晶体管的栅极之间；第二电阻，耦接在该偏压和该第四晶体管的栅极之间。
其中，该第一晶体管、第二晶体管、第三晶体管与第四晶体管均为PMOS或NMOS。
其中，该第二晶体管的源极电性连接至该第四晶体管的源极。
其中，进一步包括：第二叠接电路，耦接至该放大级，用于接收放大的该差分输入对；其中，该输出级用于根据该第一叠接电路的输出与该第二叠接电路的输出，产生该差分输出对。
其中，该第二叠接电路包括：彼此叠接的第五晶体管和第六晶体管，以及彼此叠接的第七晶体管和第八晶体管，该第五晶体管和第七晶体管充当电流源，该第六晶体管和第八晶体管的源极分别接收放大的该第一输入信号和放大的该第二输入信号。
其中，当该第一晶体管、第二晶体管、第三晶体管与第四晶体管均为PMOS/NMOS时，该第五晶体管、第六晶体管、第七晶体管和第八晶体管相应地为NMOS/PMOS。
其中，该放大器为AB类放大器。
其中，还包括：AB类控制电路，耦接在该第一叠接电路和该第二叠接电路之间。
本发明实施例的有益效果是：
本发明实施例，使用前馈电路来将输入信号馈入叠接电路中，以降低放大器的总转移函数的极点，从而改善放大器的稳定性。
附图说明
图1为根据本发明一实施例的放大器的示意图；
图2为根据本发明一实施例的图1所示的放大器的详细电路结构图；
图3为根据本发明另一实施例的放大器的示意图；
图4为根据本发明一实施例的图3所示的放大器的详细电路结构图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
下述中提供的放大器，其将输入前馈路径提供至叠接(cascode)电路并且避免在共模回路中形成正反馈，以稳定放大器。
请参考图1，其为根据本发明一实施例的放大器100的示意图。其中，在该实施例中，该放大器100可以为AB类放大器。如图1所示，该放大器100由电源电压VDD供电，并且该放大器100包括：第一叠接(cascode)电路102，第二叠接电路104，放大级110，输入前馈(input feed-forward)电路120，AB类控制电路130_1和130_2，补偿器140_1和140_2，以及输出级150_1和150_2。
在本实施例中，该第一叠接电路120包括：四个PMOS(P-channel Metal OxideSemiconductor，P沟道金属氧化物半导体)，即MP1～MP4。其中MP1和MP2以叠接(cascode)的方式连接，MP3和MP4以叠接的方式连接，MP1和MP3均由偏压(bias voltage)Vbp1偏置成电流源，并且MP2的源极直接连接至MP4的源极。第二叠接电路104包括：四个NMOS(N-channelMetal Oxide Semiconductor，N沟道金属氧化物半导体)，即MN1～MN4。其中MN1和MN2以叠接的方式连接，MN3和MN4以叠接的方式连接，MN1和MN3均由偏压Vbn1偏置成电流源，并且MN2和MN4均由偏压Vbn2偏置。放大级110可以为任何合适的差分放大级，诸如叠接的差分放大器。输入前馈电路120耦接至MP2和MP4的栅极，并且用来将一对差分输入信号Vip和Vin分别前馈至MP2和MP4。AB类控制电路130_1耦接在MP2和MN2之间，AB类控制电路130_2耦接在MP4和MN4之间，以及AB类控制电路130_1和130_2用来使得信号具有有效的追踪(tracking)能力。补偿器140_1和140_2可以使用电阻和电容的组合来实现，并且用于米勒补偿(Millercompensation)。输出级150_1和150_2均可以由PMOS和NMOS实现，并且输出级150_1和150_2可以用来根据第一叠接电路102和第二叠接电路104的输出，生成一对差分输出信号Vop和Von。
在放大器100的操作中，放大级110用来接收差分输入对(包含输入信号Vin和Vip的差分对)，以产生放大了的输入信号，该放大了的输入信号分别至MN2和MN4的源极。接着，MN2和MN4根据接收到的放大了的输入信号，分别在MN2和MN4的漏极产生输出。与此同时，输入前馈电路120将输入信号Vip和Vin分别馈入MP2和MP4的栅极，以及MP2和MP4根据接收的输入信号Vip和Vin，分别在MP2和MP4的漏极产生输出。接着，输出级150_1接收MP2和MN2的输出，以产生输出信号Vop，以及输出级150_2接收MP4和MN4的输出以产生输出信号Von。另外，AB类控制电路130_1和130_2用来使得MP2、MP4、MN2和MN4的漏极处的信号在输出信号Vop和Von变化时具有有效的追踪能力。补偿器140_1和140_2用于米勒补偿。
通过使用输入前馈电路120，可以降低放大器100的总转移函数的极点，从而改善放大器的稳定性以及延长放大器的带宽。但是，使用输入前馈电路120来将输入信号Vip和Vin前馈至MP2和MP4可能引起共模正反馈回路，这是不期望的效果并且需要在放大器100中消除。为了解决这个问题，MP2和MP4的源极彼此电性连接，以使得MP2和MP4的增益对于共模是非常的低，从而改善共模抑制比(rejection ratio)并且消除不期望的共模正反馈。
图2为根据本发明一实施例的放大器100的详细电路结构。如图2所示，输入前馈电路120包括：两个电容C1和C2，以及两个电阻R1和R2，其中电容C1耦接在输入信号Vip和MP2的栅极之间，电容C2耦接在输入信号Vin和MP4的栅极之间，电阻R1耦接在偏压Vbp2和MP2的栅极之间，以及电阻R2耦接在偏压Vbp2和MP4的栅极之间。两个电容C1和C2以及两个电阻R1和R2形成高通滤波器，以使得MP2和MP4分别接收高通滤波了的输入信号Vip和Vin。AB类控制电路130_1包括：MP5和MN5，其中MP5的源极和MN5的漏极连接至MP2的漏极，以及MP5的漏极和MN5的源极连接至MN2的漏极，以及MP5和MN5分别由偏压Vabp和Vabn偏置。AB类控制电路130_2包括：MP6和MN6，其中，MP6的源极和MN6的漏极连接至MP4的漏极，MP6的漏极和MN6的源极连接至MN4的漏极，以及MP6和MN6分别由偏压Vabp和Vabn偏置。补偿器140_1包括：两个电容C3和C4以及电阻R3，补偿器140_2包括：两个电容C5和C6以及电阻R4。输出级150_1包括：MP7和MN7，其中MP7的漏极和MN7的漏极连接在一起以充当一个输出节点。输出级150_2包括：MP8和MN8，其中MP8的漏极和MN8的漏极连接在一起以充当另一个输出节点。
请参考图3，其为根据本发明另一实施例的放大器300的示意图，其中在本实施例中，放大器300可以为AB类放大器。如图3所示，放大器300由电源电压VDD供给，并且包括：第一叠接电路302，第二叠接电路304，放大级310，输入前馈电路320，AB类控制电路330_1和330_2，补偿器340_1和340_2，以及输出级350_1和350_2。
在本实施例中，该第一叠接电路302包括：四个NMOS(MN1～MN4)，其中MN1和MN2以叠接的方式连接，MN3和MN4以叠接的方式连接，MN1和MN3均由偏压(bias voltage)Vbn1偏置成电流源，并且MN2的源极直接连接至MN4的源极。第二叠接电路304包括：四个PMOS(MP1～MP4)，其中MP1和MP2以叠接的方式连接，MP3和MP4以叠接的方式连接，MP1和MP3由偏压Vbp1偏置成电流源，并且MP2和MP4由偏压Vbp2偏置。放大级310可以为任意合适的差分放大器，诸如叠接的差分放大器。输入前馈电路120耦接至MN2和MN4的栅极，并且用来将一对差分输入信号Vip和Vin分别前馈至MN2和MN4。AB类控制电路330_1耦接在MP2和MN2之间，AB类控制电路330_2耦接在MP4和MN4之间，以及AB类控制电路330_1和330_2用来使得信号具有有效的追踪能力。补偿器340_1和340_2可以使用电阻和电容的组合来实现，并且用于米勒补偿。输出级350_1和350_2可以由PMOS和NMOS实现，并且输出级350_1和350_2可以用来根据第一叠接电路302和第二叠接电路304的输出，生成一对差分输出信号Vop和Von。
在放大器100的操作中，放大级310用来接收差分输入对(包含输入信号Vin和Vip的差分对)，以产生分别至MP2和MP4的源极的放大了的输入信号。接着，MP2和MP4根接收到的放大了的输入信号，分别在MP2和MP4的漏极产生输出。与此同时，输入前馈电路320将输入信号Vip和Vin分别前馈至MN2和MN4的栅极，以及MN2和MN4根据接收的输入信号Vip和Vin，分别在MN2和MN4的漏极处产生输出。接着，输出级350_1接收MP2和MN2的输出，以产生输出信号Vop，以及输出级350_2接收MP4和MN4的输出以产生输出信号Von。另外，AB类控制电路330_1和330_2用来使得MP2、MP4、MN2和MN4的漏极处的信号在输出信号Vop和Von变化时具有有效的追踪能力。补偿器340_1和340_2用于米勒补偿。
通过使用输入前馈电路320，可以降低放大器的总转移函数的极点，以改善放大器的稳定性以及延长放大器300的带宽。但是，使用输入前馈电路320来将输入信号Vip和Vin前馈至MN2和MN4可能引起共模正反馈回路，这是不期望的效果并且需要在放大器300中消除。为了解决这个问题，MN2和MN4的源极彼此电性连接，以使得MN2和MN4的增益对于共模是非常的低，从而改善共模抑制比(rejection ratio)并且消除不期望的共模正反馈。
图4为根据本发明一实施例的放大器300的详细电路结构。如图4所示，输入前馈电路320包括：两个电容C1和C2，以及两个电阻R1和R2，其中电容C1耦接在输入信号Vip和MN2的栅极之间，电容C2耦接在输入信号Vin和MN4的栅极之间，电阻R1耦接在偏压Vbn2和MN2的栅极之间，以及电阻R2耦接在偏压Vbn2和MN4的栅极之间。两个电容C1和C2以及两个电阻R1和R2形成高通滤波器，以使得MN2和MN4分别接收高通滤波了的输入信号Vip和Vin。AB类控制电路330_1包括：MP5和MN5，其中MP5的源极和MN5的漏极连接至MP2的漏极，以及MP5的漏极和MN5的源极连接至MN2的漏极，以及MP5和MN5分别由偏压Vabp和Vabn偏置。AB类控制电路330_2包括：MP6和MN6，其中，MP6的源极和MN6的漏极连接至MP4的漏极，MP6的漏极和MN6的源极连接至MN4的漏极，以及MP6和MN6分别由偏压Vabp和Vabn偏置。补偿器340_1包括：两个电容C3和C4以及电阻R3，补偿器340_2包括：两个电容C5和C6以及电阻R4。输出级350_1包括：MP7和MN7，其中MP7的漏极和MN7的漏极连接在一起以充当一个输出节点。输出级350_2包括：MP8和MN8，其中MP8的漏极和MN8的漏极连接在一起以充当另一个输出节点。
总之，在本发明的AB类放大器的实施例中，前馈电路用来将差分输入对馈入叠接电路中，以降低放大器的总转移函数的极点，从而改善放大器的稳定性以及延长放大器的带宽。另外，通过进一步使用连接在两个叠接的晶体管之间的短路(short circuit)，可以改善共模注入比以及避免共模正反馈。因此，可以改善放大器的差分稳定性，而不牺牲共模稳定性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种放大器，其特征在于，包括：
放大级，用于接收输入信号，以产生放大的该输入信号，其中，该输入信号为差分输入对并且包括：第一输入信号和第二输入信号；
第一叠接电路，包括：彼此叠接的第一晶体管与第二晶体管，以及彼此叠接的第三晶体管与第四晶体管，其中，该第一晶体管和该第三晶体管充当电流源，以及，该第一晶体管与该第二晶体管的公共节点电性连接至该第三晶体管与该第四晶体管的公共节点；
输入前馈电路，用于将该第一输入信号和该第二输入信号分别馈至该第二晶体管与该第四晶体管；以及
输出级，用于根据放大的该输入信号与该第一叠接电路的输出，产生输出信号，其中，该输出信号为差分输出对。
2.如权利要求1所述的放大器，其特征在于，该输入前馈电路包括：高通滤波器，该第一输入信号和第二输入信号经由该高通滤波器分别馈入该第二晶体管和第四晶体管。
3.如权利要求1所述的放大器，其特征在于，该输入前馈电路包括：
第一电容，耦接在该第一输入信号和该第二晶体管的栅极之间；
第二电容，耦接在该第二输入信号与该第四晶体管的栅极之间；
第一电阻，耦接在偏压和该第二晶体管的栅极之间；
第二电阻，耦接在该偏压和该第四晶体管的栅极之间。
4.如权利要求1所述的放大器，其特征在于，该第一晶体管、第二晶体管、第三晶体管与第四晶体管均为PMOS或NMOS。
5.如权利要求4所述的放大器，其特征在于，该第二晶体管的源极电性连接至该第四晶体管的源极。
6.如权利要求1所述的放大器，其特征在于，进一步包括：
第二叠接电路，耦接至该放大级，用于接收放大的该差分输入对；
其中，该输出级用于根据该第一叠接电路的输出与该第二叠接电路的输出，产生该差分输出对。
7.如权利要求6所述的放大器，其特征在于，该第二叠接电路包括：彼此叠接的第五晶体管和第六晶体管，以及彼此叠接的第七晶体管和第八晶体管，该第五晶体管和第七晶体管充当电流源，该第六晶体管和第八晶体管的源极分别接收放大的该第一输入信号和放大的该第二输入信号。
8.如权利要求7所述的放大器，其特征在于，当该第一晶体管、第二晶体管、第三晶体管与第四晶体管均为PMOS时，该第五晶体管、第六晶体管、第七晶体管和第八晶体管均为NMOS；或者，当该第一晶体管、第二晶体管、第三晶体管与第四晶体管均为NMOS时，该第五晶体管、第六晶体管、第七晶体管和第八晶体管均为PMOS。
9.如权利要求1所述的放大器，其特征在于，该放大器为AB类放大器。
10.如权利要求6所述的放大器，其特征在于，还包括：AB类控制电路，耦接在该第一叠接电路和该第二叠接电路之间。
CN201710290840.XA 2016-05-09 2017-04-28 放大器 Active CN107453723B (zh)

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