DE102020105945A1

DE102020105945A1 - Schaltschema für schaltkondensator-integrierer mit niedrigem offset

Info

Publication number: DE102020105945A1
Application number: DE102020105945.0A
Authority: DE
Inventors: Italo Carlos Medina Sánchez-Castro; Adam Glibbery; Christopher Peter Hurrell
Original assignee: Analog Devices International ULC
Current assignee: Analog Devices International ULC
Priority date: 2019-03-08
Filing date: 2020-03-05
Publication date: 2020-09-10
Also published as: CN111669166B; US10733391B1; CN111669166A

Abstract

Es wird ein Schaltkondensatorintegrierer beschrieben, dessen Beitrag zu dem Offset von der Ladungsinjektionsfehlanpassung von mit den Summierknoten verbundenen Schaltern durch Verwenden eines Schaltschemas gemildert wird, das im Grunde die ganze Ladungsinjektion an den Ausgang befördert, wodurch das Integrieren eines Nettooffset verhindert wird.

Description

ANSPRUCH DER PRIORITÄT
Die vorliegende Anmeldung beansprucht den Vorzug der Priorität der am 8. März 2019 eingereichten vorläufigen US-Patentanmeldung mit der laufenden Nummer 62/815,944 mit dem Titel „SWITCHING SCHEME FOR LOW OFFSET SWITCHED-CAPACITOR INTEGRATORS“ an Italo Carlos Medina Sänchez Castro et al., deren ganzer Inhalt hierin durch Bezugnahme aufgenommen ist.
GEBIET DER OFFENBARUNG
Dieses Dokument betrifft allgemein, aber nicht als Beschränkung, integrierte Schaltungen und insbesondere Schaltkondensatorschaltungen.
ALLGEMEINER STAND DER TECHNIK
Schaltkondensatorschaltungen weisen typischerweise Schalter und Kondensatoren auf, oftmals zusammen mit Verstärkern, in Anordnungen, die dazu ausgelegt sind, spezifische Eingangs-zu-Ausgangs-Transferfunktionen umzusetzen. Beispielsweise können Schaltkondensatorschaltungen zum Umsetzen von Verstärkungsstufen, Filtern, D/A-Wandlern und vielen anderen Arten von Schaltungen verwendet werden. Die Schalter von Schaltkondensatorschaltungen werden durch Taktsignale selektiv ein- und ausgeschaltet, um die Transferfunktionen zu realisieren.
Schaltkondensatorschaltungen besitzen aufgrund des Fortschritts der CMOS(Complementary Metal Oxide Semiconductor)-Technologie breite Anwendung. Die CMOS-Technologie wird üblicherweise wegen der Verfügbarkeit von Feldeffekttransistor(FET)-Schaltern und Operationsverstärkern mit niedrigen Eingangsvorströmen zum Umsetzen von Schaltkondensatorschaltungen verwendet. Ein üblicher Typ von Schaltkondensatorschaltung ist ein Schaltkondensatorintegrierer. Solche CMOS-Schaltkondensatorintegriererschaltungen weisen typischerweise Schalter, Kondensatoren und Operationsverstärker auf.
KURZE DARSTELLUNG DER OFFENBARUNG
Die vorliegende Offenbarung betrifft unter anderem einen Schaltkondensatorintegrierer mit seinem Beitrag zum Offset von der Ladungsinjektionsfehlanpassung von mit den Summierknoten verbundenen Schaltern gemildert durch Verwenden eines Schaltschemas, das im Grunde die ganze Ladungsinjektion an den Ausgang befördert, wodurch das Integrieren eines Nettooffsets verhindert wird.
Bei einigen Aspekten betrifft die vorliegende Offenbarung eine Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, mindestens einen Eingangskondensator, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen und es an den Eingang des Verstärkers zu übertragen, und mindestens einen an den Verstärker in einer Rückkopplungsausbildung gekoppelten Kondensator, wobei die Schaltkondensatorintegriererschaltung aufweist: mindestens zwei Schalter, die an jede Platte des mindestens einen Eingangskondensators gekoppelt sind, wobei mindestens einer der mindestens vier Schalter einen Verbundschalter aufweist, aufweisend eine Parallelkombination aus: einem ersten Transistor mit einer ersten Breite; und einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, wobei eine Steuerschaltung dazu ausgebildet ist, den Betrieb des ersten und zweiten Transistors des mindestens einen Verbundschalters so zu steuern, dass, während der erste Transistor geschlossen ist, der zweite Transistor geöffnet wird und dann der erste Transistor geöffnet wird.
Bei einigen Aspekten betrifft die vorliegende Offenbarung ein Verfahren zum Betreiben einer Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, mindestens einen Eingangskondensator, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen und es an den Eingang des Verstärkers zu übertragen, mindestens einen an den Verstärker in einer Rückkopplungsausbildung gekoppelten Kondensator, und mindestens zwei an jede Platte des mindestens einen Eingangskondensators gekoppelte Schalter, wobei mindestens einer der mindestens vier Schalter einen Verbundschalter aufweist, wobei das Verfahren aufweist: Steuern des Betriebs des Verbindungschalters mit einer Parallelkombination aus: einem ersten Transistor mit einer ersten Breite und einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, aufweisend: Ausschalten des zweiten Transistors, während der erste Transistor eingeschaltet ist, und dann Ausschalten des ersten Transistors.
Bei einigen Aspekten betrifft die vorliegende Offenbarung Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, einen Eingangskondensator, der dazu ausgebildet ist, ein Eingangssignal zu empfangen, und einen Kondensator, der in einer Rückkopplungsausbildung an den Verstärker gekoppelt ist, wobei die Schaltkondensatorintegriererschaltung aufweist: mindestens einen Verbundschalter, der an eine Platte des Eingangskondensators gekoppelt ist, wobei der Verbundschalter eine Parallelkombination aufweist aus: einem ersten Transistor mit einer ersten Breite; und einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, wobei der mindestens eine Verbundschalter dazu ausgebildet ist, zwischen einen Eingang des Verstärkers und den Eingangskondensator gekoppelt zu werden.
Diese kurze Darstellung soll einen Überblick über den Gegenstand der vorliegenden Patentanmeldung vermitteln. Sie soll keine ausschließliche oder erschöpfende Erläuterung der Erfindung bereitstellen. Die detaillierte Beschreibung ist aufgenommen, um weitere Informationen über die vorliegende Patentanmeldung zu vermitteln.
Figurenliste
In den Zeichnungen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, können gleiche Zahlen in verschiedenen Ansichten ähnliche Komponenten beschreiben. Gleiche Zahlen mit unterschiedlichen Buchstabensuffixen können verschiedene Instanzen von ähnlichen Komponenten darstellen. Die Zeichnungen veranschaulichen allgemein beispielhaft, aber nicht als Beschränkung, verschiedene in dem vorliegenden Dokument erörterte Ausführungsformen.

1 ist ein Schemadiagramm eines Beispiels eines Schaltkondensator(SC)-Integrierers.
2 ist ein Schemadiagramm einer Äquivalenzschaltung eines Abschnitts des relevanten SC-Netzwerks des SC-Integrierers von 1.
3 ist ein Schemadiagramm einer Äquivalenzschaltung eines Abschnitts eines SC-Integrierers unter Verwendung verschiedener Techniken der vorliegenden Offenbarung.
4 ist ein Beispiel eines verallgemeinerten Verbundschalters, der zum Umsetzen der Parallelschalttechniken der vorliegenden Offenbarung verwendet werden kann.
5 ist ein Schemadiagramm eines weiteren Beispiels eines Schaltkondensatorintegrierers, der die Parallelschalttechniken der vorliegenden Offenbarung umsetzen kann.

AUSFÜHRLICHE BESCHREIBUNG
Der analoge Integrierer ist ein weit verwendeter Signalverarbeitungsblock. Die Schaltkondensator(SC)-Umsetzung des Integrierers ist aufgrund von Vorteilen bezüglich Genauigkeit und Vielseitigkeit insbesondere für die Feldeffekttransistor(FET)-Technologie sehr populär. Die Integrierer können im Allgemeinen für Offset empfindlich sein, da sie natürlich über die Zeit integrieren, was ungenaue Ergebnisse verursacht und das Bauelement potentiell sättigt.
Im Fall der FET-SC-Integrierer wird der Effekt der Mehrheit von Offsetquellen durch im Stand der Technik bekannte Techniken effektiv aufgehoben. Das durch die Fehlanpassung bei der Ladungsinjektion der mit den Summierknoten des FET-SC-Integrierers verbundenen Schalter beigetragene potentielle Offset wird im Stand der Technik durch Eintauschen von Einschwingzeit oder durch Mitteln ihres Effekts über der Zeit gemildert, anstatt es, wie dies in vielen Situationen bevorzugt sein würde, intrinsisch aufzuheben.
Ein zugrundeliegendes Problem, im Stand der Technik nicht zufriedenstellend gelöst, ist ein Kompromiss zwischen der Größe des Offsetbeitrags, der mit der Ladungsinjektionsfehlanpassung assoziiert ist, und der Einschwingzeitauswirkung der entsprechenden Schalter. Die vorliegende Offenbarung präsentiert eine Technik, die diesen Offsetbeitrag intrinsisch mildert, ohne Einschwingzeit einzutauschen.
Die vorliegende Offenbarung betrifft unter anderem einen Schaltkondensatorintegrierer mit seinem Beitrag zum Offset von der Ladungsinjektionsfehlanpassung von mit den Summierknoten verbundenen Schaltern gemildert durch Verwenden eines Schaltschemas, das im Grunde die ganze Ladungsinjektion an den Ausgang befördert, wodurch das Integrieren eines Nettooffsets verhindert wird.
1 ist ein Schemadiagramm eines Beispiels eines Schaltkondensatorintegrierers. Das in 1 gezeigte Beispiel ist eine voll-differentielle Umsetzung eines SC-Integrierers.
Der SC-Integriererbetrieb basiert, wie bei jeder SC-Schaltung, auf dem Verwenden von Schaltern, um Spannungen in Kondensatoren zu zwingen. Da die FET-Technologie eine konkurrenzfähige Umsetzung sowohl von Schaltern als auch Kondensatoren gestattet, sind die SC-Schaltungen für Ausführungsformen in FET- und verwandten Technologien besonders attraktiv. Deshalb bezieht sich die vorliegende Offenbarung primär auf solche Technologien.
Die voll-differentielle SC-Integriererschaltung 10 in 1 kann durch einen Verstärker (amp) 12 gebildet werden, der in einer negativen Rückkopplungsausbildung durch einige Rückkopplungskondensatoren C_op, C_on arbeitet, die zwischen die Ausgangsknoten V_op, V_on und die Summierknoten V_sp, V_sn geschaltet sind, und ein SC-Eingangsnetzwerk, das eine Ladung von dem Differenzeingang V_i = V_ip - V_inV_i = V_ip - V_in eine Ladung an V_sp, V_sn überträgt. Die Rückkopplungskondensatoren C_opC_opC_op, C_on behalten den Zustand des Differenzausgangs V_i = V_ip - V_inV_i = V_ip - V_inV_o = V_op - V_onV_o = V_op - V_on des Integrierers bei.
Ein Satz von Schaltern, z.B. Transistoren, verbindet die rechtsseitigen (RHS - Right-Hand-Side) Anschlüsse der Eingangskondensatoren C_ipC_ipV_i = V_ip - V_inV_i = V_ip - V_in mit den Summierknoten V_sp, V_sn. Diese Schalter sind als RHS-Schalter 14 gekennzeichnet.
Eine andere Menge von Schaltern, z.B. Transistoren, verbindet die linksseitigen (LHS-Left-Hand-Side) Anschlüsse von V_i = V_ip - V_inV_i = V_ip - V_in mit den Eingangsanschlüssen V_i = V_ip - V_inv_i = V_ip - V_in V_ip,V_inV_ip,V_in. Diese Schalter sind als LHS-Schalter 16 gekennzeichnet.
Wie bei jeder SC-Schaltung wird der Betrieb durch mindestens zwei Taktphasen gesteuert, die nicht überlappend sind, um einen unerwünschten Ladungsverlust von den relevanten Kondensatoren zu vermeiden. Diese Taktphasen sind in 1 als p1, p2 gekennzeichnet, und weiter unterschieden zwischen RHS-Phasen (gekennzeichnet als p1r, p2r) und LHS-Phasen (gekennzeichnet als p1l, p2l). Ein vollständiger Taktzyklus weist alle diese Phasen auf und definiert eine Periode T_CLK, die die Arbeitsfrequenz f_CLK = 1/T_CLK (Abtastfrequenz) des SC-Integrierers setzt.
Die RHS-Phasen p1r, p2r steuern die RHS-Schalter 14 an, während die LHS-Phasen p1l, p2l die LHS-Schalter 16 ansteuern.
In einer gegebenen Phase (in diesem Fall p2) werden V_i = V_ip - V_inV_i = V_ip - V_in in V_i = V_ip - V_inv_i = V_ip - V_in V_ip,V_inV_ip,V_in durch Verbinden des LHS-Anschlusses von V_i = V_ip - V_inv_i = V_ip - V_in C_ipC_ipV_i = V_ip - V_inv_i = V_ip - V_in und des RHS-Anschlusses von V_i = V_ip - V_inV_i = V_ip - V_in mit der Gleichtakt(CM)-Summierknotenspannung V_SCM abgetastet. Deshalb wird eine Differenzladung Q_i in V_i = V_ip - V_inV_i = V_ip - V_in abgetastet gegeben durch (unter der Annahme von C_ip = C_in = C_i): $Q_{i} = C_{i} \cdot V_{i}$
In der nächsten Phase (in diesem Fall p1) wird Q_i in die Rückkopplungskondensatoren C_op, C_on gezwungen, indem der LHS-Anschluss von C_ip, C_in mit der Gleichtakt(CM)-Eingangsspannung V_1CM und der RHS-Anschluss von C_ip, C_in mit den Summierknoten V_sp, V_sn verbunden wird. Dies verursacht einen Differenzschritt ΔV_o in dem Integriererausgang, der wie folgt ausgedrückt werden kann (unter der Annahme von C_op = C_on = C_o und Anwenden von Gleichung 1): $Δ V_{o} = \frac{Q_{i}}{C_{o}} = \frac{C_{i}}{C_{o}} \cdot V_{i}$
Folglich weist der SC-Integrierer eine diskrete Zeitoperation auf, in der der dem Zeitpunkt n entsprechende Ausgang V_o(n) am Ende des entsprechenden Taktzyklus (in diesem Fall am Ende von p1) verfügbar wird und er modifiziert den zuvor gehaltenen Ausgang V_o(n - 1) mit dem während der vorausgegangenen Phase abgetasteten Eingang V_i(n - ½) zu: $V_{o} (n) = V_{o} (n - 1) + \frac{C_{i}}{C_{o}} \cdot V_{i} (n - \frac{1}{2})$
Aus Gleichung (2) wird die ideale Verstärkung des SC-Integrierers durch das Verhältnis C_i/C_o der Eingangs- und Rückkopplungskondensatoren gesetzt.
Falls die Schalter durch FET-Transistoren umgesetzt werden, wird eine Ladung Q immer dann in die Anschlüsse des Schalters eingekoppelt, wenn sein Zustand wechselt. Dieser nicht ideale Effekt, Ladungsinjektion genannt, ist wohlbekannt und wird als ein prominenter Mangel der FET-Technologie angesehen.
Diese Ladung Q wird hauptsächlich durch zwei Komponenten gebildet: die in dem Kanal Q_ch gefangene Ladung und die Taktdurchgriffsladung Q_clk aufgrund einer Gate-Source-Kopplung. Deshalb kann Q quantifiziert werden als (wobei W die Breite des Transistors ist, L die effektive Länge des Transistors ist, C_ox die Gate-Oxid-Kapazität pro Flächeneinheit ist, C_ov, die Gate-Source-Überlappungskapazität pro Breiteneinheit ist, V_GS die Gate-Source-Spannung ist, V_TH die Schwellwertspannung ist, V_H der Takt-Hoch-Spannungspegel und V_L der Takt-Niedrig-Spannungspegel ist): $Q = Q_{c h} + Q_{c l k} = W \cdot L \cdot C_{o x} \cdot (V_{G S} - V_{T H}) + W \cdot C_{o v} \cdot (V_{H} - V_{L})$
in 1 ist die relative Zeitsteuerung p1r, p2r gezeigt und die nichtüberlappende Natur dieser Taktsignale ist dargestellt. Die LHS-Phasen p1l, p2l sind typischerweise eine Version der entsprechenden RHS-Phase p1r, p2r mit verzögerter Abtastflanke, um das Abtasten der eingangsabhängigen Ladungsinjektion (siehe Gleichung 4) der LHS-Schalter in die Eingangskondensatoren C_ip, C_in zu vermeiden, indem sie beim Wechsel von p1l oder p2l potentialfrei gemacht werden. Diese als Bodenabtastung bekannte Technik verhindert, dass die LHS-Ladungsinjektion eine Nichtlinearität induziert, und findet in SC-Schaltungen breite Verwendung. Die RHS-Schalteranschlüsse werden auf einer Spannung V_SCM gehalten; deshalb ist ihre assoziierte Ladungsinjektion im Grunde eingangsunabhängig und tendiert nur dazu, ein Offset zu bewirken.
Die Abtastflanke einer gegebenen Phase ist diejenige, die den entsprechenden Schalter öffnet; als Konvention wird in dieser Offenbarung die fallende Flanke als die Abtastende angenommen. Da die Abtastflanke von p1r, p2r der mit der entsprechenden LHS-Phase p1l, p2l assoziierten vorausgeht, kann die RHS-Abtastung in jeder Phase als die effektive Abtastung des Integrierers angesehen werden.
FET-SC-Integrierer-Offsetquellen
Bei einem gut entworfenen, voll-differentiellen Integrierer wird das Offset durch die Fehlanpassung von nominell identischen Komponenten dominiert.
Für voll-differentielle FET-SC-Integrierer sind die relevanten Offsetbeiträge in der Praxis:

• Das Verstärker(amp)-Offset, das durch Transistorenfehlanpassungen induziert wird, die hauptsächlich in seiner Eingangsstufe existieren.
• Die LHS-Schalter-Ladungsinjektionsfehlanpassung (die ebenfalls eine Nichtlinearität verursachen würde).
• Die RHS-Schalter-Ladungsinjektionsfehlanpassung.

Das Offset ΔV_os, infolge eines Fehlers integriert, der in dem Summierknoten in der Form einer Spannung V_ε vorliegt, ist proportional zu der Integriererverstärkung ΔV_OS (V_ε ∝ (C_i/C_o) · V_ε. Dies ist bemerkenswerterweise für das Offset des Verstärkers 12 der Fall.
Das Offset ΔV_os, infolge eines Fehlers integriert, das in dem Summierknoten in der Form einer Ladung Q_ε vorliegt (wie beispielsweise die RHS-Schalter-Ladungsinjektionsfehlanpassung) ist umgekehrt proportional zu dem Rückkopplungskondensator C_o, ΔV_os (Q_ε) ∝ V_ε/C_o.
Der Effekt der jeweils in die Summierknoten V_sp, V_sn injizierten Ladung Q_p, Q_n würde ΔV_os (Q_p,Q_n) ∝ (Q_p - Q_n)/C_o sein; deshalb ist das resultierende Offset proportional zu der absoluten Ladungsfehlanpassung ΔQ = Q_p- Q_n statt zu der relativen Fehlanpassung ΔQ/Q = (Q_p - Q_n)/[(Q_p + Q_n)/2]. Infolgedessen würde das Erhöhen des Nennwerts von Q von Q_p,Q_n kein effektives Verfahren sein, um ihren Effekt zu minimieren (wie es der Fall für Größen ist, die von relativen Fehlanpassungen abhängen); stattdessen würde das Reduzieren von Q effektiver sein (unter der Annahme, dass die absolute Fehlanpassung ΔQ mit Q skaliert, was typischerweise der Fall ist).
Der Effekt des Verstärkeroffsets in dem Integriererausgang kann effektiv durch Techniken wie etwa Zerhacken gemildert werden. Das durch Ladungsinjektionsfehlanpassung von den RHS-Schaltern induzierte Offset kann durch eine Bodenabtastung effektiv aufgehoben werden, wie zuvor beschrieben.
Der Beitrag zum Offset durch Ladungsinjektionsfehlanpassung von RHS-Schaltern kann durch eine beliebige Kombination der folgenden Ansätze minimiert werden:

• Erhöhen der Größe des Rückkopplungskondensators C_o (möglicherweise proportionales Skalieren des Eingangskondensators C_i, um die gleiche Verstärkung beizubehalten).
• Reduzieren der Größe der Ladungsinjektion durch, wie durch Gleichung 4 nahegelegt, Verringern der Spannungsübersteuerung V_GS - V_TH und/oder der Gatefläche W · L (wobei letzteres im Allgemeinen praktischer ist).
• Zerhacken der RHS-Schalter mit einer Frequenz f_RHS, um das durch die RHS-Schalter-Ladungsinjektionsfehlanpassung induzierte Offset durch Mittelung seiner Integration mit entgegengesetzten Polaritäten über konsekutive Zerhackerhalbperioden T_RHS/2 = 2/f_RHS aufzuheben.

Das Erhöhen von C_o impliziert das Erhöhen der Einschwingzeit für eine gegebene Leistung.
Das Reduzieren von V_GS - V_TH wird sich auch auf die Einschwingzeit auswirken, weil der Einschaltwiderstand R_ON des Schalters (ungefähr durch Gleichung 5 gegeben, wo µ die Mobilität von Ladungsträgern ist) proportional zunehmen würde. $R_{O N} = \frac{1}{μ \cdot C_{o x} \cdot \frac{W}{L} \cdot (V_{G S} - V_{T H})}$
Analog würde das Reduzieren von W · L (nachdem L sich auf seinem technologischen Minimum befindet, oder äquivalent Reduzieren von W · L auf Kosten des Reduzierens von W/L) mit Offset gegen Einschwingzeit für eine gegebene Leistung eintauschen.
Das Zerhacken der RHS-Schalter kann durch einen Chopper und einen Dechopper um die bei f_RHS arbeitenden RHS-Schalter herum umgesetzt werden. Dies stellt ein nicht vernachlässigbares Overhead für die Taktphasengenerierung und die Schalteransteuerschaltungsanordnung des SC-Integrierers dar.
Da die Schalter des Choppers und des Dechoppers in Reihe mit den RHS-Schaltern liegen, kann zum Wiederherstellen der ursprünglichen Einschwingzeit für eine gegebene Leistung das W · L dieser Schalter so bemessen werden, dass ein äquivalenter Einschaltwiderstand R_ON erhalten wird, der mit dem der ursprünglichen RHS-Schalter vergleichbar ist. Deshalb nimmt die absolute Ladungsinjektionsfehlanpassung der RHS-Schalter (für eine gegebene Einschwingzeit) zu, aber ihr potentieller Beitrag zu dem Integriereroffset wird gemildert, indem sie über eine Periode T_RHS gemittelt wird.
Die Schalter des Choppers und des Dechoppers tragen ebenfalls zu dem Offset durch die Fehlanpassung ihrer Ladungsinjektion bei. Um eine Nettooffsetverbesserung zu erhalten, muss deshalb die Zerhackfrequenz f_RHS kleiner sein als die Abtastfrequenz f_CLK, um das äquivalente induzierte Offset durch ein Verhältnis f_CLK/f_RHS > 1 aufgrund der zeitlichen Mittelwertbildung zu reduzieren, wodurch sie akzeptabel wird.
In einem derartigen Schema liegt die durch die RHS-Schalter-Ladungsinjektionsfehlanpassung induzierte zerhackte Offsetkomponente ΔV_os in dem SC-Integriererausgang V_o als eine Rechteckwellenform mit der Frequenz f_RHS vor.
Die Tatsache, dass f_RHS < f_CLK, impliziert, dass die Komponente nicht in jedem Integrationszyklus aufgehoben wird (weil dies f_RHS = f_CLK erfordern würde). Deshalb würde die entsprechende Rechteckwellenform durch die Schaltungsanordnung hinter dem Integrierer verarbeitet werden, was potentiell eine Verzerrung verursachen würde. Diese Technik basiert auf einer gewissen Nachverarbeitung, die den erzeugten Offsetton filtert oder seinen Effekt mindert, was im Allgemeinen kein attraktives Merkmal ist. Um diese Situation zu vermeiden, muss die Technik, die das RHS-Schalter-Ladungsinjektionsfehlanpassungsoffset aufhebt, mit der Abtastfrequenz f_CLK arbeiten.
Auf Basis des Obigen involvieren die im Stand der Technik bekannten Techniken für das Mildern des durch die RHS-Schalter-Ladungsinjektionsfehlanpassung induzierten Offsets einen direkten Kompromiss zwischen Offset und Einschwingzeit (für eine gegebene Leistung und Technologie) und/oder die Anwesenheit von Tönen. Eine Lösung, die diese Mängel behandelt, ist wünschenswert.
Lösung
Die vorliegende Offenbarung beschreibt eine Lösung zum Mildern des Offsets, das durch die RHS-Schalter-Ladungsinjektionsfehlanpassung induziert wird, das dynamisch sein kann (um auch Offsetdrifts aufzuheben), bei der Abtastfrequenz f_CLK arbeiten kann (um die Anwesenheit von potentiell unerwünschten Tönen zu vermeiden) und den Kompromiss zwischen Offset und Einschwingzeit, der zuvor festgelegt wurde, unterbrechen kann.
Der Effekt einer Ladungsinjektionsfehlanpassung in dem Offset eines typischen SC-Integrierers wird unten ausführlich analysiert. Ohne Verlust an Verallgemeinerung und zum Vereinfachen der Analyse wird nur die Fehlanpassung betrachtet, die mit dem durch p1r angesteuerten Paar von RHS-Schaltern assoziiert ist. Zudem wird nur die fehlangepasste Ladungsinjektion ΔQ für die Analyse betrachtet (da die übliche Ladungsinjektion in dem integrierten Ausgang keinen Nettoeffekt aufweist), die ganze Fehlanpassung willkürlich einem einzelnen Schalter zuweisend und somit unter der Annahme, dass der Komplementäre keine Ladungsinjektion beiträgt. Dies ist in 2 dargestellt.
2 ist ein Schemadiagramm einer Äquivalenzschaltung des relevanten Abschnitts des SC (Eintakt)-Netzwerks des SC-Integrierers von 1. Insbesondere zeigt 2 ein typisches SC-Integrierer-RHS-Schalten für einen Abschnitt der SC-Integriererschaltung von 1.
Die Ladungsinjektion des Schalters sw1 wird als Nächstes für die assoziierten Übergänge der Taktsignale beschrieben. Die relevanten Ereignisse in chronologischer Reihenfolge sind:

• p1r geht auf L (Abtasten): eine Ladung ΔQ₁ wird in C_o injiziert (bewirkt einen Schritt ΔV₁ = ΔQ₁/C_o in dem Integriererausgang V_o), und eine Ladung ΔQ₂ wird in C, injiziert, die gespeichert wird.
• p2r geht auf H (C_i-RHS-Platte wird zurückgesetzt): die zuvor in C_i gespeicherte Ladung ΔQ₂ wird in die AC-Masse V_SCM abgeleitet und geht somit permanent verloren.
• p1r geht auf H (die nächste Integrationsphase beginnt): eine Ladung ΔQ₃ wird in C_o injiziert (bewirkt einen neuen Schritt ΔV₃ = ΔQ₃/C_o in dem Integriererausgang V_o), und eine Ladung ΔQ₄ wird in C_i injiziert, da aber der Verstärker durch das Schließen von sw1 wieder angeschlossen wird, wird ΔQ₄ durch den Verstärker geliefert (bewirkt einen Schritt ΔV₄ = ΔQ₄/C_o in V_o).

Deshalb wird der folgende Offset ΔV_o in dem Integriererausgang V_o in jedem Zyklus durch die Ladungsinjektionfehlanpassung der durch p1r angesteuerten RHS-Schalter verursacht: $Δ V_{o} = Δ V_{1} + Δ V_{3} + Δ V_{4} = \frac{Δ Q_{1} + Δ Q_{3} + Δ Q_{4}}{C_{o}}$
Die Ladungsinjektion eines FET-Schalters (durch Gleichung 4 gegeben) wird zwischen seinen zwei Anschlüssen aufgeteilt (willkürlich als Drain und Source bezeichnet). Diese Aufteilung ist nicht notwendigerweise symmetrisch und hängt von einer Reihe von Faktoren wie etwa der relativen Impedanz der Anschlüsse und der Steigung des Übergangs in dem Gatesignal ab. Dies unter Verwendung eines Unterteilungsfaktors 0 ≤ d ≤ 1 zu modellieren, wird die Ladungsinjektion Q_T eines FET-Schalters unter seinen Anschlüssen als Q_d, Q_s wie folgt unterteilt: $Q_{T} = Q_{d} + Q_{s}, Q_{d} = (1 - d) \cdot Q_{T}, Q_{s} = d \cdot Q_{T}$
Zudem ist die Ladungsinjektion Q_Teines FET-Schalters während eines fallenden und eines steigenden Übergangs an seinem Gatesignal von der Größe her die gleiche für gegebene Anschlussspannungen.
Im Fall von 2 implizieren diese Tatsachen: $Δ Q_{1} + Δ Q_{2} = - (Δ Q_{3} + Δ Q_{4})$
Falls ΔQ₂ integriert anstatt entladen würde, ist folglich ΔV_o = 0 gemäß Gleichung 7.
Falls mit anderen Worten die ganze beim Öffnen und Schließen des Schalters sw1 injizierte Ladung integriert wird, ist der Nettoeffekt am Integriererausgang V_o null und die mit sw1 assoziierte Ladungsinjektionsfehlanpassung induziert kein Offset.
Eine ähnliche Analyse kann für den RHS-Schalter sw2 erfolgen, der mit der Gleichtakt(CM - Common Mode)-Summierknotenspannung V_SCM verbunden und in diesem Fall durch p2r angetrieben wird. Die Schlussfolgerung ist die gleiche, statt aber die Gänze der integrierten assoziierten Ladungsinjektion zu sein, um den Effekt bei V_o aufzuheben, würde die ganze Ladungsinjektion von Schalter sw2 in V_SCM entladen, und analog wird bei V_o kein Offset induziert. Somit lässt sich das erhaltene Ergebnis auf jeden RHS-Schalter anwenden.
Die folgenden Prinzipien sind der obigen Beschreibung entnommen worden, in Verbindung mit dem durch die Ladungsinjektionsfehlanpassung von RHS-Schaltern in einem SC-Integrierer induzierten Offset:

I. Das induzierte Offset hängt von der absoluten Ladungsinjektionsfehlanpassung ab; und
II. Falls die ganze Ladungsinjektion der RHS-Schalter integriert wird, ist der Nettoeffekt bei dem Integriererausgang null.

Unter Berücksichtigung dieser beiden Prinzipien wird die folgende Lösung vorgeschlagen, um das durch die Ladungsinjektionsfehlanpassung von RHS-Schaltern induzierte Offset ohne Auswirkung auf die Einschwingzeit zu mildern: Hinzufügen eines kleineren Schalters parallel zu dem Haupt-RHS-Schalter von regelmäßiger Größe und ihn derart ansteuern, dass er erst öffnet, nachdem der Hauptschalter geöffnet hat, damit alle Ladungsinjektion des Haupt-RHS-Schalters integriert wird. Infolgedessen hängt das Restoffset von der absoluten Ladungsinjektionsfehlanpassung des kleineren Schalters ab, die kleiner sein wird (durch Gleichung 4) als die durch den Haupt-RHS-Schalter von regelmäßiger Größe verursachte. Eine mögliche Auswirkung bei der äquivalenten Einschwingzeit, durch solche Technik verursacht, kann durch entsprechendes Bemessen der relativen Impedanz (durch das Seitenverhältnis W/L) von beiden Schaltern und die Verzögerung T_DLY zwischen der Öffnungsflanke ihrer ansteuernden Signale gemildert werden.
3 ist ein Schemadiagramm einer Äquivalenzschaltung eines Abschnitts eines SC-Integrierers unter Verwendung verschiedener Techniken der vorliegenden Offenbarung. Insbesondere und gemäß dieser Offenbarung zeigt 3 ein SC-Integrierer-RHS-Parallelschaltschema, das einen kleineren Schalter parallel zu dem Haupt-RHS-Schalter von regelmäßiger Größe verwendet und ihn derart ansteuert, dass er erst öffnet, nachdem der Haupt-RHS-Schalter geöffnet hat, damit die ganze Ladungsinjektion des Haupt-RHS-Schalters integriert wird. Diese beiden Schalter, z.B. Transistoren, bilden zusammen das, was die vorliegende Offenbarung als einen „Verbundschalter“ bezeichnet, der eine Parallelkombination aus einem ersten Transistor (Schalter sw1s) mit einer ersten Breite (W/s) und einen zweiten Transistor (Schalter (sw1f) mit einer zweiten Breite (W_f) größer als die erste Breite aufweist. Wie unten beschrieben, kann ein Verbundschalter aus mehr als zwei Transistoren gebildet werden.
Der RHS-Schalter sw1 von 2 ist durch die Parallelkombination aus einem Schalter sw1s mit einer um einen Faktor s (z.B. W/s) herunterskalierten Breite und durch die ursprüngliche Phase p1r angesteuert und einen durch eine neue Phase p1rf angesteuerten Schalter sw1f ersetzt worden, wie in 3 zu sehen. Bei einigen Beispielausbildungen liegt der Skalierungsfaktor innerhalb eines Bereichs von 5 und 20 inklusive. Wiederum wird diese Parallelkombination in der vorliegenden Offenbarung als ein Verbundschalter bezeichnet.
Die Zeitsteuerung der Schalter wird durch eine Steuerschaltung 20 gesteuert. Die Steuerschaltung ist dazu ausgebildet, den Betrieb des ersten Schalters sw1s und des zweiten Schalters sw1f, z.B. Transistoren, des Verbundschalters so zu schalten, dass, während der erste Schalter geschlossen ist, der zweite Schalter geöffnet wird und dann der erste Schalter geöffnet wird.
Bei einigen Beispielausbildungen ist die Steuerschaltung dazu ausgebildet, den Betrieb des ersten Schalters unter Verwendung eines ersten Taktsignals zu steuern und den Betrieb des zweiten Schalters unter Verwendung eines zweiten Taktsignals zu steuern, wobei das erste Taktsignal von dem zweiten Taktsignal verschieden ist. Bei einigen Beispielen weist das erste Taktsignal, z.B. p1r, eine erste aktive Zeit auf, und das zweite Taktsignal, z.B. p1rf, weist eine zweite aktive Zeit auf, wobei die zweite aktive Zeit kürzer ist als die erste aktive Zeit.
Der Schalter sw1s kann als ein langsamer Schalter bezeichnet werden, weil, da seine Breite W/s um einen Skalierfaktor s im Vergleich zu dem regelmäßigen RHS-Schalter sw1 von 2 kleiner ist, seine Impedanz um den gleichen Faktor s größer ist (gemäß Gleichung 5). Dementsprechend ist seine Ladungsinjektion kleiner als die mit dem Schalter sw1 assoziierte um den Skalierungsfaktor s (gemäß Gleichung 4). Dies ist in 3 dargestellt durch Kennzeichnen der assoziierten Ladungen mit dem kleinen Buchstaben Δq_i. Der Schalter sw1s wird durch die ursprüngliche Phase p1r angesteuert, und somit diktiert er das Abtastereignis in dem Integriererbetrieb.
Der Schalter sw1f kann als ein schneller Schalter bezeichnet werden, weil seine Impedanz im Vergleich zu der mit dem langsamen Schalter sw1s assoziierten, kleiner ist, da seine Breite W_f größer ist (W_f > W/s). Er wird durch eine neue Phase p1rf angesteuert, generiert von p1r, aber mit der öffnenden Flanke vorverstellt um eine Zeitverzögerung T_DLY (wie in dem qualitativen Zeitsteuerdiagramm von 3 gezeigt).
Die Ladungsinjektion des durch sw1s und sw1f gebildeten äquivalenten Schalters wird als Nächstes für die assoziierten Übergänge der Taktsignale beschrieben. Die relevanten Ereignisse lauten in chronologischer Reihenfolge:

• p1rf geht auf L: eine Ladung ΔQ₁ wird in C_o injiziert (bewirkt einen Schritt ΔV₁ = ΔQ₁/C_o in dem Integriererausgang V_o), und eine Ladung ΔQ₂ wird in C_o mit Hilfe von sw1s, der geschlossen ist, injiziert (bewirkt einen Schritt ΔV₂ = ΔQ₂/C_o in dem Integriererausgang V_o),
• p1r geht auf L (Abtasten): eine Ladung Δq₁ wird C_o injiziert (bewirkt einen Schritt Δv₁ = Δq₁/C_o in dem Integriererausgang V_o) und eine Ladung Δq₂ wird in C_i injiziert, die gespeichert wird.
• p2r geht auf H (die C_i-RHS-Platte wird zurückgesetzt): die zuvor in C_i gespeicherte Ladung Δq₂ wird in die AC-Masse V_SCM entladen und geht somit permanent verloren.
• p1r und pr1f gehen auf H (die nächste Integrationsphase beginnt): eine Ladung ΔQ₃ wird in C_o injiziert (bewirkt einen Schritt ΔV₃ = ΔQ₃/C_o in dem Integriererausgang V_o) und eine Ladung ΔQ₄ wird in C_i injiziert, da aber der Verstärker durch das Schließen von sw1f und sw1s wieder verbunden ist, wird ΔQ₄ durch den Verstärker geliefert (bewirkt einen Schritt ΔV₄ = ΔQ₄/C_o in V_o); eine Ladung Δq₃ wird in C_o injiziert (bewirkt einen Schritt Δv₃ = Δq₃/C_o in V_o), und eine Ladung Δq₄ wird in C_i injiziert, da aber der Verstärker durch das Schließen sw1f und sw1s wieder verbunden ist, wird Δq₄ durch den Verstärker geliefert (bewirkt einen Schritt Δv₄ = Δq₄/C_o in V_o).

Deshalb wird das folgende Offset ΔV'_o in dem Integriererausgang V_o in jedem Zyklus durch die Ladungsinjektionsfehlanpassung der äquivalenten RHS-Schalter verursacht: $Δ V_{o}^{'} = V_{1} + V_{2} + v_{1} + V_{3} + V_{4} + v_{3} + v_{4} = \frac{Δ Q_{1} + Δ Q_{2} + Δ q_{1} + Δ Q_{3} + Δ Q_{4} + Δ q_{3} + Δ q_{4}}{C_{o}}$
Das Anwenden der Gleichung 8 auf sw1f wird der Nettoeffekt der assoziierten Ladungsinjektion aufgehoben. Somit wird Gleichung 9 vereinfacht zu: $Δ V_{o}^{'} = \frac{Δ q_{1} + Δ q_{3} + Δ q_{4}}{C_{o}}$
Unter der Annahme, ohne Verlust an Allgemeinheit, dass der Teilungsfaktor d der sw1s-Ladungsinjektion der Gleiche ist wie der für sw1 in 2, wird das Verhältnis der induzierten Offsets für beide Ansätze (aus Gleichung 10, 8 und 6): $\frac{Δ V_{o}^{'}}{Δ V_{o}} = \frac{Δ q_{1} + Δ q_{3} + Δ q_{4}}{Δ Q_{1} + Δ Q_{3} + Δ Q_{4}}$
Da die einzige Differenz zwischen beiden Schaltern das Skalieren der Breite ist, zuvor beschrieben (die Breite von sw1 ist W/s, falls die Breite von sw1 W ist), ergibt sich aus Gleichung 4 und 11: $Δ V_{o}^{'} = \frac{Δ V_{o}}{s}$
Deshalb stellt ein SC-Integrierer mit dem durch den neuen Ansatz (in 3 dargestellt und als eine Parallelschalttechnik bezeichnet) umgesetzten RHS-Schalter eine Reduktion beim Offset ΔV'_o dar, die durch die RHS-Schalter-Ladungsinjektionsfehlanpassung induziert wird, im Vergleich zu dem traditionellen Ansatz (in 2 dargestellt, der proportional zu dem Breiten- (oder allgemein Gateflächen)-Verhältnis s der die Abtastung in jedem Fall durchführenden RHS-Schalter ist (sw1s in 3 für die Parallelschalttechnik und sw1 in 2 für den traditionellen Ansatz).
Wiederum kann eine ähnliche Analyse durch Anwenden der Parallelschalttechnik auf den RHS-Schalter sw2 in 3 durchgeführt werden. Die Schlussfolgerung ist die gleiche, anstatt aber alle die assoziierten Ladungsinjektionskomponenten von sw2 zu sein, die integriert sind, um ihre Effekte bei V_o aufzuheben, können alle in V_SCM entladen werden.
Somit lässt sich das erhaltene Ergebnis auf jeden RHS-Schalter in einem SC-Integrierer anwenden.
Diese Ergebnisse sind der Zweckmäßigkeit halber unter der Annahme einer systematischen Fehlanpassung bei der Ladungsinjektion abgeleitet worden. Für den relevanteren Fall einer zufälligen Fehlanpassung können die Prinzipien direkt ausgeweitet werden und die entsprechende Analyse liefert eine Reduktion bei dem induzierten Offset, gegeben durch $\sqrt{s}$
(unter der Annahme des realistischen Falls einer Normalverteilung der Ladungsinjektionszufallsfehlanpassung).
Der schnelle Schalter (swlf in 3) wird erst während eines Bruchteils der p1r-Phase geschlossen (wie durch die Zeitverzögerung T_DLY diktiert). Seine Funktion ist das Zulassen der Übertragung des größten Teils der Eingangsladung, bevor er öffnet, der Moment, zu dem der langsame Schalter (sw1s in 3) das Feineinschwingen während des Rests der p1r-Phase (T_DLY) abschließt vor dem Öffnen zum Abtasten.
Um eine äquivalente Einschwingzeit zu erhalten, die mit der vergleichbar ist, die durch den durch 2 dargestellten Ansatz erzielt werden kann, muss der Einschaltwiderstand von sw1f kleiner sein als der Einschaltwiderstand von sw1. Analog kann die Breite W_f von sw1f größer sein als die mit sw1 W_f assoziierte (W_f > W).
Da das durch die Ladungsinjektionsfehlanpassung induzierte Offset nicht von sw1f abhängt (Gleichung 10), kann W_f (zusammen mit der Zeitverzögerung T_DLY) so bemessen werden, dass die gewünschte Einschwingzeit ohne Auswirkung auf das resultierende Offset bereitgestellt werden kann. Deshalb wird der Kompromiss zwischen dem durch die Ladungsinjektionsfehlanpassung induzierten Offset und der Einschwingzeit durch die Parallelschaltechnik der vorliegenden Offenbarung effektiv gelöst, die auf der Abtastfrequenz f_CLK arbeitet (wodurch potentielle unerwünschte Töne vermieden werden).
Die öffnende Flanke von sw1f (die Phase p1rf geht in 3 auf L) kann eine Störung verursachen, die durch sw1s während T_DLY zusammen mit der Feineinschwingung der Eingangssignalladungsübertragung eingeschwungen sein muss. Deshalb sollte das sw1f-Öffnen ausreichend vor der effektiven Abtastung (öffnende Flanke von sw1s) erfolgen und/oder der sw1f-Gatebereich sollte klein genug sein, um die Größe der entsprechenden Störung zu begrenzen.
Beide Parameter können so bemessen werden, dass die angestrebte Einschwingleistung erhalten wird, während die sw1s-Gatefläche so klein gehalten wird wie erforderlich (oder äquivalent das Bemessen des Skalierungsfaktors s so aggressiv wie erforderlich), um gleichzeitig ein restliches Offset so niedrig wie gewünscht zu erhalten.
Die Zunahme bei Leistung, Fläche und Komplexität, die durch das Umsetzen der entsprechenden RHS-Schalter durch die beschriebene Parallelschalttechnik herbeigeführt wird (durch 3 dargestellt), im Vergleich zu dem anderen Ansatz (in 2 dargestellt), ist in der Praxis vernachlässigbar und wird durch die Generierung und das Leiten des zusätzlichen Taktsignals p1rf dominiert (das p1r mit der durch ein gegebenes Zeitintervall vorverstellten Abtastflanke ist).
4 ist ein Beispiel eines verallgemeinerten Verbundschalters, der zum Umsetzen der Parallelschalttechnik der vorliegenden Offenbarung verwendet werden kann. Ein allmählicherer Betrieb der Parallelschalttechnik kann durch Betrachten einer Anzahl P von schnellen Schaltern parallel zu dem langsamen Schalter sw1s erhalten werden.
In 4 kann ein Array von schnellen Schaltern sw1f<P:1> durch eigene Taktsignale p1rf<P:1> über eine Steuerschaltung 30 angesteuert werden. Das Array von schnellen Schaltern sw1f<P:1> öffnet sequentiell während des Abtastens, wodurch der gleiche Betrieb wie die oben beschriebene Parallelschalttechnik bereitgestellt wird, aber mit mehr Flexibilität zum Verwalten der Störung des schnellen Schaltens.
Je näher die Öffnungsflanke eines gegebenen schnellen Schalters sw1f<i> an der Abtastflanke des langsamen Schalters sw1s liegt (das heißt, je kleiner die assoziierte Verzögerung T_{DLY_i} ist), umso kleiner kann seine entsprechende Gatefläche (in der Praxis die Breite W_i) vorteilhafterweise bemessen werden, um weniger Ladungsinjektion und somit eine kleinere Einschwingstörung zu verursachen. Dies ist machbar, weil, je näher an der Abtastflanke ein sw1f<i> öffnet, um so weniger muss er zu dem übrigen Grobeinschwingen beitragen, da der Ladungstransfer vollständiger wäre und somit der erforderliche Einschaltwiderstand von sw1f<i> umso kleiner ist, was ein kleineres W_i gestattet.
Infolgedessen kann ein optimiertes Einschwingverhalten für einen gegebenen Restoffsetpegel, den Skalierungsfaktor s definierend, durch die richtige Bemessung der sw1f<P:1>-Gatefläche (im Wesentlichen die Breite W_P,..., W₁) und der Abtastflankenverzögerung T_{DLY_P}, ..., T_{DLY_P} erhalten werden.
Es kann ein vorteilhaftes Skalierungsgesetz befolgt werden, um die Breite W_i und die Zeitintervalle T_{DLY_i} zu bemessen, wobei eine natürliche Wahl die folgenden Beziehungen sind: W_P < ... < W₁ und T_{DLY_P} < ... < T_{DLY_1} (mit anderen Worten je kleiner die Gatefläche eines gegebenen langsamen Schalters ist, umso näher öffnet er an dem Abtastzeitpunkt). In der Praxis können ein oder zwei zusätzliche Schaltpegel (P≤3) genügen, um die erforderliche Verbesserung gegenüber dem in 2 gezeigten Ansatz zu erhalten.
Beispielsweise kann der langsame Schalter sw1s, z.B. ein erster Transistor, eine Breite W/s aufweisen, ein erster schneller Schalter sw1f(1), z.B. ein zweiter Transistor, kann eine Breite von W/s1 aufweisen, und ein zweiter schneller Schalter sw1f(2), z.B. ein dritter Transistor, kann eine Breite von W/s2 aufweisen, wobei W/s < W/s1 < W/s2 (s>s1 >s2), falls der zweite Transistor nach dem dritten Transistor öffnet und sowohl der zweite als auch der dritte Transistor vor dem ersten Transistor öffnen.
Die Parallelschalttechnik ist im Kontext eines typischen voll-differentiellen SC-Integrierers vorgelegt worden. Die Technik würde jedoch auf eine beliebige SC-Integrierertopologie anwendbar sein durch Ersetzen der entsprechenden RHS-Schalter durch den in 3 gezeigten Ansatz (oder seine durch 4 gezeigte Verallgemeinerung).
Die Technik lässt sich direkt auf einen beliebigen SC-Integrierer anwenden, der keine Modifikation an Struktur und Betrieb der RHS-Schalter, die als ein Beispiel in dieser Offenbarung beschrieben sind, impliziert. Beispielsweise kann der Integrierer differentiell gegen den entgegengesetzten Eingang anstatt dem Eingangsgleichtaktmodus V_ICM abtasten (als die zuvor beschriebene und in 1 dargestellte Instanz). In einem derartigen Fall wäre die Parallelschalttechnik anwendbar.
Besonders wichtig ist die Technik sogar in Fällen direkt anwendbar, wo die Struktur und/oder der Betrieb der RHS-Schalter des SC-Integrierers von dem abweichen, der als ein Beispiel in dieser Offenbarung beschrieben ist. Beispielsweise kann der Integrierer während beider Phasen integrieren anstatt nur während einer Phase (als die zuvor beschriebene und in 1 dargestellte Instanz) durch Verdoppeln der Eingangszweige (und somit der komplementären RHS-Schalter). In diesem Fall würde die Parallelschalttechnik gleichermaßen auf alle die RHS-Schalter auf Basis der gleichen beschriebenen Prinzipien angewendet werden und potentiell die gleichen Verbesserungen erzielen.
Die Parallelschalttechnik ist direkt auch auf Eintakt-Umsetzungen anwendbar, da sie sich nicht auf die differentielle Natur und/oder den differentiellen Betrieb ihrer Komponenten als Arbeitsprinzip verlässt.
Die Anwendung der Parallelschalttechnik kann auf andere Schalter ausgedehnt werden, die mit den Summierknoten eines SC-Integrierers verbunden sind, dessen Ladungsinjektion letztendlich an den Ausgang befördert werden kann, wie etwa:

• Die RHS-Schalter von SC-Zweigen, die mit einer Referenzspannung anstatt einer Eingangsspannung verbunden sind; beispielsweise die Digital-Analog-Wandler(DAW)-Zweige in einem Integrierer eines zeitdiskreten Sigma-Delta-Modulators, der die Rückkopplung verarbeitet.
• Die RHS-Schalter von SC-Zweigen, die mit einer Kalibrierungsspannung anstatt einer Eingangsspannung verbunden sind, um Offset, Verstärkungsfehler oder eine andere Metrik des Integrierers zu verstellen.
• Die Schalter des Eingangschoppers des Verstärkers des Integrierers, möglicherweise verwendet, um sein Offset und/oder niederfrequentes Rauschen zu mildern.

Im Allgemeinen ist die in der vorliegenden Offenbarung vorgelegte Parallelschalttechnik (mit kleinen Unterschieden) vorteilhafterweise auf jeden Schalter anwendbar, der mit dem Summierknoten eines SC-Integrierers verbunden ist, insbesondere falls der Schalter zyklisch betrieben wird.
Die Offenbarung hat sich auf den wichtigen Fall von integrierten Schaltungen (IC) konzentriert; die Prinzipien sind jedoch gleichermaßen auf diskrete Schaltungsumsetzungen von SC-Integrierern anwendbar.
Bei einem nichtbeschränkenden spezifischen Beispiel einer Umsetzung kann der Schaltkondensatorintegrierer der vorliegenden Offenbarung in einem Sigma-Delta-Analog-Digital-Wandler verwendet werden. Ein nichtbeschränkendes Beispiel eines Sigma-Delta-Analog-Digital-Wandlers, der einen Schaltkondensatorintegrierer verwendet, wird in dem eigenen US-Patent Nr. 9,124,290 an Sherry et al. mit dem Titel „Method und Apparatus for Separating the Reference Current from the Input Signal in Sigma Delta Converter“ beschrieben, dessen ganzer Inhalt hierin durch Bezugnahme aufgenommen ist.
5 ist ein Schemadiagramm eines weiteren Beispiels eines Schaltkondensatorintegrierers, der die Parallelschalttechniken der vorliegenden Offenbarung umsetzt.
Die voll-differentielle SC-Integriererschaltung 40 in 5 kann durch einen Verstärker (amp) 42 gebildet werden, der in einer negativen Rückkopplungsausbildung durch einige Rückkopplungskondensatoren C_op, C_on arbeitet, die zwischen die Ausgangsknoten V_op, V_on und die Summierknoten V_sp, V_sn, geschaltet sind, und ein SC-Eingangsnetzwerk, das eine Ladung von dem Differenzeingang Vi=Vip-Vin eine Ladung an V_sp, V_sn überträgt. Die Rückkopplungskondensatoren CopC_op, C_on behalten den Zustand des Differenzausgangs Vi=Vip-VinVo=Vop-Von des Integrierers bei.
Ein Satz von Schaltern, z.B. Transistoren, verbindet die rechtsseitigen (RHS - Right-Hand-Side) Anschlüsse der Eingangskondensatoren CipVi=Vip-Vin mit den Summierknoten V_sp, V_sn Diese Schalter sind als RHS-Schalter 42 gekennzeichnet. Eine andere Menge von Schaltern, z.B. Transistoren, verbinden die linksseitigen (LHS- Left-Hand-Side) Anschlüsse von Vi=Vip-Vin mit den Eingangsanschlüssen Vi=Vip-Vin Vip,Vin. Diese Schalter sind als LHS-Schalter 44 gekennzeichnet.
Wie in der in 5 gezeigten Beispielausbildung zu sehen ist, sind alle der RHS-Schalter, z.B. die, die die Eingangskondensatoren G_ip, C_in und die Summierknoten V_sp, V_sn verbinden, durch die vorgeschlagene Topologie von 3 mit mindestens einem schnellen Schalter und einem langsamen Schalter parallel ersetzt worden, so dass die differentielle Integriererschaltung 40 mindestens einen Verbundschalter in jedem differentiellen Eingangszweig aufweist. Das heißt, jeder der RHS-Schalter von 1 ist mit einem Verbundschalter ersetzt worden, der einen kleinen, langsamen Schalter sw1s mit einer ersten Breite (W/s) und einen größeren, schnellen Schalter sw1f mit einer zweiten Breite (W_f) größer als der ersten Breite aufweist, wie in dem vergrößerten Abschnitt 46 gezeigt. Bei einigen Beispielausbildungen liegt der Skalierungsfaktor s innerhalb eines Bereichs von 5 und 20 inklusive.
Der Schalter sw1s wird durch die Phase p1r angesteuert, und der Schalter sw1f wird durch die Phase p1rf angesteuert, wie in 5 zu sehen ist. Die Zeitsteuerung der Schalter wird durch eine Steuerschaltung 48 gesteuert. Die Steuerschaltung ist dazu ausgebildet, den Betrieb des ersten und zweiten Schalters, z.B. Transistors, des Verbundschalters derart zu steuern, dass, während der erste Schalter sw1s geschlossen ist, der zweite Schalter sw1f geöffnet wird und dann der erste Schalter sw1s geöffnet wird.
Zusätzlich oder alternativ kann bei einigen Beispielausbildungen die Parallelschalttechnik auf eine oder mehrere der LHS-Schalter, z.B. 16 in 1, angewendet werden.
Bei einigen Beispielausbildungen kann ein Verbundschalter zwischen einer eingangsunabhängigen Spannung und einem Eingangskondensator gekoppelt werden, wodurch z.B. die durch p2r in 1 angesteuerten RHS-Schalter ersetzt werden, wie in 5 dargestellt.
Anmerkungen
Gemäß einem Aspekt wird ein Schaltkondensatorintegrierer beschrieben, dessen Beitrag zu dem Offset von der Ladungsinjektionsfehlanpassung von mit den Summierknoten verbundenen Schaltern durch Verwenden eines Schaltschemas gemildert wird, das im Grunde die ganze Ladungsinjektion an den Ausgang befördert, wodurch das Integrieren eines Nettooffsets verhindert wird.
Jeder bzw. jedes der nicht beschränkenden Aspekte oder Beispiele, die hierin beschrieben sind, kann für sich alleine stehen oder kann in verschiedenen Permutationen oder Kombinationen mit einem oder mehreren der anderen Beispiele kombiniert werden.
Die obige detaillierte Beschreibung weist Referenzen auf die beiliegenden Zeichnungen auf, die einen Teil der detaillierten Beschreibung bilden. Die Zeichnungen zeigen als Veranschaulichung vorgegebene Ausführungsformen, in denen die Erfindung praktiziert werden kann. Diese Ausführungsformen werden hierin auch als „Beispiele“ bezeichnet. Solche Beispiele können Elemente zusätzlich zu jenen gezeigten oder beschriebenen aufweisen. Die Erfinder der vorliegenden Erfindung ziehen jedoch auch Beispiele in Betracht, in denen nur jene gezeigten oder beschriebenen Elemente vorgesehen sind. Zudem ziehen die Erfinder der vorliegenden Erfindung auch Beispiele in Betracht, die eine beliebige Kombination oder Permutation jener gezeigten oder beschriebenen Elemente (oder eines oder mehrerer Aspekte davon) entweder bezüglich eines bestimmten Beispiels (oder eines oder mehrerer Aspekte davon) oder bezüglich anderer Beispiele (oder eines oder mehrerer Aspekte davon), die hierin gezeigt oder beschrieben sind, verwenden.
Im Fall von uneinheitlichen Verwendungen zwischen diesem Dokument und beliebigen, unter Bezugnahme so aufgenommenen Dokumenten, ist die Verwendung in diesem Dokument bestimmend.
In diesem Dokument werden die Ausdrücke „ein/eine/einer“ verwendet, wie in Patentdokumenten üblich ist, um einen oder mehr als einen zu beinhalten, unabhängig von beliebigen anderen Instanzen oder Verwendungen von „mindestens ein“ oder „einer oder mehreren“. In diesem Dokument wird der Ausdruck „oder“ verwendet, um sich auf ein nicht-exklusives Oder zu beziehen, so dass „A oder B“ „A, aber nicht B“, „B, aber nicht A“ und „A und B“ beinhaltet, sofern nicht etwas Anderes angegeben ist. In diesem Dokument werden die Ausdrücke „mit“ und „in denen“ als die Äquivalente der jeweiligen Ausdrücke „aufweisend“ und „wobei“ in einfachem Deutsch verwendet. Außerdem sind in den folgenden Ansprüchen die Ausdrücke „mit“ und „aufweisend“ offen, das heißt, ein System, eine Einrichtung, ein Artikel, eine Zusammensetzung, eine Formulierung oder ein Prozess, die Elemente zusätzlich zu jenen nach einem derartigen Ausdruck in einem Anspruch aufgeführten enthalten, werden immer noch so angesehen, dass sie in den Schutzbereich dieses Anspruchs fallen. Zudem werden in den folgenden Ansprüchen die Ausdrücke „erster“, „zweiter“ und „dritter“ usw. lediglich als Bezeichnungen verwendet und sollen ihren Objekten keine numerischen Anforderungen auferlegen.
Hierin beschriebene Verfahrensbeispiele können mindestens teilweise maschinen- oder computerimplementiert sein. Einige Beispiele können ein computerlesbares Medium oder ein maschinenlesbares Medium aufweisen, das mit Anweisungen codiert ist, die ausgeführt werden können, um eine Elektronikeinrichtung auszubilden, um Verfahren, wie in den obigen Beispielen beschrieben, durchzuführen. Eine Umsetzung solcher Verfahren kann einen Code wie etwa einen Mikrocode, einen Assemblersprachencode, einen Sprachencode auf höherer Ebene oder dergleichen aufweisen. Ein derartiger Code kann computerlesbare Anweisungen zum Durchführen verschiedener Verfahren aufweisen. Der Code kann Abschnitte von Computerprogrammprodukten bilden. Ferner kann in einem Beispiel der Code dinglich auf einem oder mehreren flüchtigen, nicht vorübergehenden oder nichtflüchtigen dinglichen computerlesbaren Medien wie etwa während einer Ausführung oder zu anderen Zeiten gespeichert sein. Zu Beispielen für diese dinglichen computerlesbaren Medien können unter anderem Festplatten, entfernbare Magnetplatten, entfernbare optische Platten (z. B. Compact Discs und Digital Video Discs), Magnetkassetten, Speicherkarten oder Speichersticks, Direktzugriffsspeicher (RAMs), Festwertspeicher (ROMs) und dergleichen zählen.
Die obige Beschreibung soll veranschaulichend und nicht restriktiv sein. Beispielsweise können die oben beschriebenen Beispiele (oder ein oder mehrere Aspekte davon) in Kombination miteinander verwendet werden. Andere Ausführungsformen können verwendet werden, wie etwa durch einen Durchschnittsfachmann bei Betrachtung der obigen Beschreibung. Die Zusammenfassung wird in Erfüllung von 37 C.F.R. §1.72(b) vorgelegt, damit der Leser die Natur der technischen Offenbarung schnell feststellen kann. Sie wird in dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzbereich oder die Bedeutung der Ansprüche zu interpretieren oder zu beschränken. Außerdem können in der obigen detaillierten Beschreibung verschiedene Merkmale miteinander gruppiert sein, um die Offenbarung zu vereinfachen. Dies sollte nicht so ausgelegt werden, dass damit beabsichtigt wird, dass ein unbeanspruchtes offenbartes Merkmal für irgendeinen Anspruch essentiell ist. Vielmehr kann der erfindungsgemäße Gegenstand in weniger als allen Merkmalen einer bestimmten offenbarten Ausführungsform liegen. Die folgenden Ansprüche sind hiermit als Beispiele oder Ausführungsformen in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch als eine separate Ausführungsform für sich selbst steht, und es wird in Betracht gezogen, dass solche Ausführungsformen in verschiedenen Kombinationen oder Permutationen miteinander kombiniert werden können. Der Schutzbereich der Erfindung sollte unter Bezugnahme auf die beigefügten Ansprüche zusammen mit dem vollen Schutzbereich von Äquivalenten, auf den solche Ansprüche ein Anrecht haben, bestimmt werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62/815944 [0001]
US 9124290 [0093]

Claims

Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, mindestens einen Eingangskondensator, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen und es an den Eingang des Verstärkers zu übertragen, und mindestens einen an den Verstärker in einer Rückkopplungsausbildung gekoppelten Kondensator, wobei die Schaltkondensatorintegriererschaltung aufweist: mindestens zwei Schalter, die an jede Platte des mindestens einen Eingangskondensators gekoppelt sind, wobei mindestens einer der mindestens vier Schalter einen Verbundschalter aufweist, aufweisend eine Parallelkombination aus: einem ersten Transistor mit einer ersten Breite; und einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, wobei eine Steuerschaltung dazu ausgebildet ist, den Betrieb des ersten und zweiten Transistors des mindestens einen Verbundschalters so zu steuern, dass, während der erste Transistor geschlossen ist, der zweite Transistor geöffnet wird und dann der erste Transistor geöffnet wird.
Schaltkondensatorintegriererschaltung nach Anspruch 1, wobei der zweite Transistor eine Breite W aufweist und der erste Transistor eine skalierte Breite (W/s) aufweist, wobei s ein Skalierungsfaktor ist.
Schaltkondensatorintegriererschaltung nach Anspruch 2, wobei der Skalierungsfaktor innerhalb eines Bereichs von 5 und bis einschließlich 20 liegt.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei der mindestens eine Verbundschalter ferner aufweist: mindestens einen dritten Transistor, wobei der mindestens eine dritte Transistor eine dritte Breite aufweist, wobei der mindestens eine dritte Transistor parallel zu dem ersten und zweiten Transistor liegt und wobei der mindestens eine dritte Transistor dazu ausgebildet ist zu öffnen, während der erste Transistor geschlossen ist.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei die Steuerschaltung dazu ausgebildet ist, die Arbeit des ersten Transistors unter Verwendung eines ersten Taktsignals zu steuern und die Arbeit des zweiten Transistors unter Verwendung eines zweiten Taktsignals zu steuern, wobei das erste Taktsignal von dem zweiten Taktsignal verschieden ist.
Schaltkondensatorintegriererschaltung nach Anspruch 5, wobei das erste Taktsignal eine erste aktive Zeit aufweist und das zweite Taktsignal eine zweite aktive Zeit aufweist und wobei die zweite aktive Zeit kürzer ist als die erste aktive Zeit.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei die Integriererschaltung eine Differenzintegriererschaltung mit mindestens einem Verbundschalter symmetrisch in jedem Differenzeingangszweig ist.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei der Verbundschalter dazu ausgebildet ist, zwischen einem Eingang des Verstärkers und dem mindestens einen Eingangskondensator gekoppelt zu werden.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei der Verbundschalter dazu ausgebildet ist, zwischen einem Eingang, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen, und dem mindestens einen Eingangskondensator gekoppelt zu werden.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, wobei der mindestens eine Verbundschalter dazu ausgebildet ist, zwischen einer eingangsunabhängigen Spannung und dem mindestens einen Eingangskondensator gekoppelt zu werden.
Schaltkondensatorintegriererschaltung nach einem vorhergehenden Anspruch, in Kombination mit einer Sigma-Delta-Analog-Digital-Wandlerschaltung.
Verfahren zum Betreiben einer Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, mindestens einen Eingangskondensator, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen und es an den Eingang des Verstärkers zu übertragen, mindestens einen an den Verstärker in einer Rückkopplungsausbildung gekoppelten Kondensator, und mindestens zwei an jede Platte des mindestens einen Eingangskondensators gekoppelte Schalter, wobei mindestens einer der mindestens vier Schalter einen Verbundschalter aufweist, wobei das Verfahren aufweist: Steuern des Betriebs des Verbindungschalters mit einer Parallelkombination aus: einem ersten Transistor mit einer ersten Breite, einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, aufweisend: Ausschalten des zweiten Transistors, während der erste Transistor eingeschaltet ist, und dann Ausschalten des ersten Transistors.
Verfahren nach Anspruch 12, wobei das Steuern des Betriebs des mindestens einen Verbundschalters aufweist: Anlegen eines ersten Taktsignals an den ersten Transistor; und Anlegen eines zweiten Taktsignals an den zweiten Transistor, wobei das erste Taktsignal von dem zweiten Taktsignal verschieden ist.
Verfahren nach Anspruch 13, wobei das Anlegen des ersten Taktsignals an den ersten Transistor das Anlegen des ersten Taktsignals für eine erste aktive Zeit aufweist, und wobei das Anlegen des zweiten Taktsignals an den zweiten Transistor das Anlegen des zweiten Taktsignals für eine zweite aktive Zeit aufweist, wobei die zweite aktive Zeit kürzer ist als die erste aktive Zeit.
Verfahren nach einem der Ansprüche 12 bis 14, wobei das Ausschalten des zweiten Transistors, während der erste Transistor eingeschaltet ist, und dann Ausschalten des ersten Transistors während einer Abtastphase erfolgt, wobei das Verfahren ferner aufweist: Einschalten des ersten und zweiten Transistors, um eine Integrationsphase zu beginnen.
Verfahren nach einem der Ansprüche 12 bis 15, wobei das Steuern des Betriebs des mindestens einen Verbundschalters aufweist: Koppeln des mindestens einen Verbundschalters zwischen einem Eingang des Verstärkers und dem mindestens einen Eingangskondensator.
Verfahren nach einem der Ansprüche 12 bis 16, wobei das Steuern des Betriebs des mindestens einen Verbundschalters aufweist: Koppeln des mindestens einen Verbundschalters zwischen einem Eingang, der dazu ausgebildet ist, mindestens ein Eingangssignal zu empfangen, und dem mindestens einen Eingangskondensator.
Verfahren nach einem der Ansprüche 12 bis 17, wobei das Steuern des Betriebs des mindestens einen Verbundschalters aufweist: Koppeln des mindestens einen Verbundschalters zwischen eine eingangsunabhängige Spannung und den mindestens einen Eingangskondensator.
Schaltkondensatorintegriererschaltung aufweisend einen Verstärker, einen Eingangskondensator, der dazu ausgebildet ist, ein Eingangssignal zu empfangen, und einen Kondensator, der in einer Rückkopplungsausbildung an den Verstärker gekoppelt ist, wobei die Schaltkondensatorintegriererschaltung aufweist: mindestens einen Verbundschalter, der an eine Platte des Eingangskondensators gekoppelt ist, wobei der Verbundschalter eine Parallelkombination aufweist aus: einem ersten Transistor mit einer ersten Breite; und einem zweiten Transistor mit einer zweiten Breite, die größer ist als die erste Breite, wobei der mindestens eine Verbundschalter dazu ausgebildet ist, zwischen einen Eingang des Verstärkers und den Eingangskondensator gekoppelt zu werden.
Schaltkondensatorintegriererschaltung nach Anspruch 19, wobei der zweite Transistor eine Breite W aufweist und der erste Transistor eine skalierte Breite (W/s) aufweist, wobei s ein Skalierungsfaktor ist.