CN101783682B - 一种折叠结构adc及其纠错方法 - Google Patents

Abstract

本发明公开了一种折叠结构ADC，包括粗量化器、细量化器、细量化二进制编码器，细量化区间选择器、纠错信号产生电路、粗量化二进制编码器；其中，输入模拟信号经粗量化器得到的独热码连接至粗量化二进制编码器，同时经细量化区间选择器得到区间值输入至细量化器，所述细量化器的输出数据输入至细量化二进制编码器编码得到该ADC的低位转换数据，同时输出数据中向上和向下扩展的位数输入至纠错信号产生电路，得到纠错信号输入至粗量化二进制编码器，得到该ADC纠错后的高位转换数据。同时提出了粗量化纠错的方法，本发明所述电路及纠错方法在编码的同时完成纠错功能，降低了成本和逻辑电路的复杂性。

Description

一种折叠结构ADC及其纠错方法

技术领域

本发明涉及一种折叠结构的ADC，特别的涉及一种带纠错功能的折叠结构Flash ADC。 

背景技术

折叠结构ADC是在Flash ADC的基础上发展起来的，一个基本的折叠结构ADC结构如图1所示。所述结构中，一个N位的折叠结构ADC，输入模拟信号被划分为粗量化和细量化两条并行路径进行量化：在粗量化器中，输入信号被量化到2^N1个区间中的一个，经编码输出N1个高位信号；在细量化器中，由粗量化器得到的2^N1个子区间全部映射到一个子区间上，然后将此映射后得到的模拟信号送到一个有2^N2个子区间的细量化器中，经编码输出N2个低位信号，其中N＝N1+N2。此结构所需的比较器总数为2^N1-1+2^N2-1，而N位Flash ADC需要2^N1+N2-1个比较器。 

折叠结构ADC大大减少了比较器的个数，从而降低了芯片的功耗和面积，但是由于粗量化比较器的失调，导致传统的折叠结构ADC在高位转换时容易出现误码。为避免所述误码的出现，在2006年10月申请的美国专利US6985097中采用了在粗量化编码完成之后再通过纠错电路对高位数字信号进行纠错，例如一个4位ADC，输出数字码是D3D2D1D0，通过判断粗量化输出D2与F0的关系来确定是否粗量化有误差，如果D2＝F0，高位输出D3D2不需要纠错；如果D2≠F0，高位输出D3D2需要纠错，将D3D2加1或减1进行纠错，其结果作为最终的高位数字输出。 

美国专利US6985097虽然解决了粗量化高位数字输出的纠错问题，但必须通过判断粗量化输出D2与F0的关系来确定是否需要对高位进行加1或减1操作，F0由折叠电路输出；而且细量化低位数字输出是将模拟信号先通过折叠电路进行处理，通过判断F0的极性来决定低位的数字输出。可见，美国专利US6985097所述ADC必须包括折叠电路，其高低位输出都需要判断折叠电路的输出信号F0才能完成，而且加1或减1功能是由独立的纠错电路完成的，所以其电路结构复杂，芯片面积大。 

发明内容

本发明所有解决的技术问题是提供一种电路结构简单，纠错效果好的折叠结构ADC电路，以及该电路进行纠错的方法。 

为解决上述技术问题，本发明提出了一种折叠结构ADC，包括粗量化器、细量化器、细量化二进制编码器，细量化区间选择器、纠错信号产生电路、粗量化二进制编码器；其中，输入的模拟信号分别输入至粗量化器和细量化器，经粗量化器得到的独热码连接至粗量化二进制编码器的一输入端，同时经细量化区间选择器得到区间值输入至细量化器，所述细量化器的输出数据输入至细量化二进制编码器编码得到该ADC的低位转换数据，同时细量化器的输出数据中向上和向下扩展的比特数据输入至纠错信号产生电路，纠错信号产生电路的输出连接至粗量化二进制编码器的另一输入端，粗量化二进制编码器的输出作为该ADC纠错后的高位转换数据。 

所述粗量化二进制编码器根据所述粗量化器得到的独热码与所述纠错信号组合编码输出该ADC的高位数据，其中组合编码的实现通过独热码转二进制码的编码电路、独热码转二进制码后加一的编码电路和独热码转二进制码后减一的编码电路。 

所述细量化器输出中向上扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。 

所述细量化器输出中向下扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。 

所述纠错信号产生电路包括或非门T1、或非门T2、或非门T3和两个反相器，其中，或非门T1的输入为所述细量化器输出中向上扩展的比特数据，或非门T2的输入为所述细量化器输出中向下扩展的比特数据，或非门T1的输出经一非门后为该纠错电路的一纠错信号B3，且输入至或非门T3的一输入端，或非门T2的输出经另一非门后为该纠错电路的第二个纠错信号B1，且输入至或非门T3的另一输入端，或非门T3的输出为该纠错电路的第三个纠错信号B2。 

所述或非门T1和或非门T2的输入端均为三个。 

所述粗量化二进制编码器的实现电路包括四条支路，每一条支路输出一位数据，分别为DATA4、DATA5、DATA6和DATA7； 

其中DATA4所在支路包括连接于电源V_DD和地之间的16条并联支路， 依次由所述粗量化器输出的16位独热码H0至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H2所在支路、独热码H4所在支路、独热码H6所在支路、独热码H8所在支路、独热码H10所在支路、独热码H12所在支路、独热码H14所在支路的开关电路均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B1和B3控制；独热码H1所在支路、独热码H3所在支路、独热码H5所在支路、独热码H7所在支路、独热码H9所在支路、独热码H11所在支路、独热码H13所在支路的开关单元均包括一个NMOS管，其栅极均由纠错信号B2控制；独热码H0所在支路的开关单元包括一个NMOS管，其栅极由纠错信号B3控制；独热码H15所在支路的开关单元包括两个并联的NMOS管，栅极分别由纠错信号B3和B2控制； 

DATA5所在支路包括连接于电源V_DD和地之间的15条并联支路，依次由所述粗量化器输出的15位独热码H1至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H1所在支路、独热码H5所在支路、独热码H9所在支路、独热码H13所在支路的开关单元均只包括一个NMOS管，且其栅极均由纠错信号B3控制；独热码H2所在支路、独热码H6所在支路、独热码H10所在支路、独热码H14所在支路的开关单元均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B2和B3控制；独热码H3所在支路、独热码H7所在支路、独热码H11所在支路、独热码H15所在支路的开关单元均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B2和B1控制；独热码H4所在支路、独热码H8所在支路、独热码H12所在支路的开关单元均只包括一个NMOS管，且该NMOS管的栅极均由纠错信号B1控制； 

DATA6所在支路包括连接于电源V_DD和地之间的11条并联支路，依次由所述粗量化器输出的11位独热码H3至H8、H11至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H3所在支路、独热码H11所在支路的开关单元均只包括一个NMOS管，且该NMOS管的栅极均由纠错信号B3控制；独热码H4所在电路、独热码H12所在支路的开关单元均包括两个并联的NMOS管，且该两个NMOS管的栅极分别由纠错信号B2和B3控制；独热码H5所在支 路、独热码H6所在支路、独热码H13所在支路、独热码H14所在支路、独热码H15所在支路的开关单元均包括三个并联的NMOS管，且该三个NMOS管的栅极分别由纠错信号B1、B2和B3控制；独热码H7所在电路的开关单元包括由两个并联的NMOS管，其栅极由纠错信号B1和B2控制；独热码H8所在电路的开关单元包括一个NMOS管，其栅极由纠错信号B1控制； 

DATA7所在支路包括连接于电源V_DD和地之间的9条并联支路，依次由所述粗量化器输出的9位独热码H7至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H7所在支路的开关单元包括一个NMOS管，其栅极由纠错信号B3控制；独热码H8所在支路的开关单元包括两个并联的NMOS管，其栅极分别由纠错信号B2和B3控制；独热码H9至H15所在支路的开关单元均包括三个并联的NMOS管，其栅极分别由纠错信号B1、B2和B3控制。 

一种折叠结构ADC的纠错方法，该纠错方法可以通过如下步骤实现： 

步骤S500：将模拟信号Vin输入至粗量化器和细量化器； 

步骤S501：通过粗量化的结果选择细量化区间的模拟信号范围[V_L，V_H]，模拟信号Vin经细量化器输出量化后得到的独热码，其中包括向上扩展的比特数据和向下扩展的比特数据，均输入至纠错信号产生电路； 

步骤S502：粗量化器输出量化后得到的独热码； 

步骤S503：根据细量化器输出的扩展位，通过纠错信号产生电路，得到纠错信号B1B2B3，进入步骤S504； 

步骤S504：判断纠错信号B1B2B3的值，当为100时，进入步骤S506；当为010时，进入步骤S508；当为001时，则进入步骤S507； 

步骤S505：对步骤S501中细量化器输出的包括向上扩展比特数据和向下扩展比特数据的独热码进行细量化编码，得到细量化后的低位二进制编码值； 

步骤S506：根据粗量化得到的独热码和纠错信号B1B2B3=100，表示粗量化值偏大，经过编码及纠错电路，启动减一编码电路，得到纠正后的高位二进制编码值； 

步骤S507：当纠错信号B1B2B3=001时，则表示粗量化值偏小，根据 粗量化得到的独热码，经过编码及纠错电路，启动加一编码电路，得到纠正后的高位二进制编码值； 

步骤S508：当纠错信号B1B2B3=010时，则表示粗量化值正确，不需要纠错，根据粗量化得到的独热码，经过编码及纠错电路，得到纠正后的高位的二进制编码值； 

步骤S509：将步骤S505中得到的低位二进制编码值和步骤S506或S507或S508中得到的高位二进制编码值组合，得到所述折叠结构ADC输出的数字信号。 

本发明的有益效果在于：本发明所述一种折叠结构ADC及其纠错方法通过优化高位粗量化的二进制编码结构、增加少量电路，使其在编码的同时完成纠错功能，替代了传统复杂的数字纠错模块，从而降低了成本和逻辑电路复杂性。本发明利用细量化区间的上下扩展位产生了纠错信号，高位是否出现误码只需判断纠错信号，纠错信号的产生电路结构简单，不影响细量化的编码输出。 

图1是本发明背景技术中的折叠结构ADC的结构框图； 

图2是本发明所述应用新纠错结构的折叠结构ADC结构框图； 

图3是本发明具体实施方式中的纠错信号产生电路图； 

图4是本发明具体实施方式中8位折叠结构ADC的粗量化二进制编码和纠错电路图； 

图5是本发明具体实施方式中的8位折叠结构ADC纠错方法的流程图。 

以下结合附图对本发明的具体实施方式作详细说明。 

图2为本发明所述一种带有纠错功能的折叠结构ADC电路的结构框图，且以输出数字信号为8位为例，该结构包括：粗量化器201、细量化区间选择器202、细量化器203、粗量化二进制编码器205、纠错信号产生电路204、细量化二进制编码器206。其中输入模拟信号V_in分别输入至粗量化器201和细量化器203。粗量化器201由电阻串及比较器实现，以本实施例所述8位数字信号为例，则包括16个区间，输入模拟信号V_in经粗 量化后输出16个数字值H15～H0；因此细量化区间选择器202对应为一个十六选一的选择电路，通过粗量化的结果选择输入模拟信号所处的粗量化区间作为细量化区间的模拟信号范围[V_L,V_H]；细量化器203同样由电阻串及比较器实现，它将细量化区间选择器202输出的信号范围[V_L,V_H]划分成22个子区间，由正常子区间16个和上下扩展的6个子区间构成，输入模拟信号V_in经细量化器203后输出22个数字值；细量化器203输出的22位L[21：0]输入至细量化二进制编码器206后输出低4位信号D[3：0]，根据如表1所示的真值表得到编码结果；细量化器203输出的向上扩展的3位L[21：19]和向下扩展的3位L[2：0]被送入纠错信号产生电路204，用来产生纠错信号B1B2B3；纠错信号B1B2B3与粗量化的输出H[15：0]同时送入粗量化二进制编码器205，高位编码时即可完成纠错功能，输出D[7：4]，低位输出D[3：0]与高位输出D[7：4]结合起来便是8位ADC的最终模数转化结果D[7：0]。 

本具体实施方式的细量化二进制的编码方法如表1所示，采用的是传统的流水线数字纠错技术中的编码思想；其中L[18：3]所对应的编码是传统的独热码转二进制码，向上扩展的3位L[21：19]映射着细量化区间选择器202所选择的编码区间L[18：3]中的低3位，也就是L[5：3]，当输入信号处于L[19]时的细量化编码会跟输入信号处于L[3]的细量化编码是一样的，都为0000，与此同时纠错信号产生电路204控制粗量化编码加一，同理L[21]与L[5]对应，L[20]与L[4]对应；与此相反，L[2：0]映射着L[18：3]编码空间中的高3位，即L[18：16]，当输入信号处于L[2]时的细量化编码与处于L[18]时的细量化编码一致，输出都为1111，同时纠错信号产生电路204控制粗量化编码减一，同理L[16]与L[0]，L[17]与L[1]相对应。 

表1细量化二进制编码器的22-4编码真值表 

如图3所示为纠错信号产生电路204，输入是细量化器203的输出：向上扩展的3位L[21：19]和向下扩展的3位L[2：0]，输出是纠错信号 B1B2B3，由图3可知，向上扩展的3位任何一位为1，说明粗量化出现偏差，使量化值偏小，则经过三输入或非门T1后得到B3为1；若向下扩展的3位任何一位为１，说明粗量化出现偏差，使量化值偏大，则经过三输入或非门后得到的B1为1；上下扩展的6位没有为1的，则B2为1。这说明，当B3为1时，高位需要作加1的纠错操作；当B1为1时，高位需要作减1的纠错操作；当B2为1时，高位量化正确，可直接输出。 

图4为本发明具体实施例中粗量化二进制编码器205的电路图，从图中可看出，高位输出信号H[15：０]与纠错信号B1、B2、B3的组合一起控制D[4]～D[7]的输出。此电路结构在实现二进制编码的同时也完成了粗量化的纠错功能，采用了纠错信号控制开关对独热码进行选择输出的方法，大大减小了数字电路编码的复杂性，并且不需要单独的纠错电路，其主要的原理是通过与B1、B2、B3分别相对应的三套开关编码电路，来进行具有纠错功能的编码，当B2有效时，启动独热码转二进制码的编码电路，当B1有效时，启动相对于B2的二进制码而减一编码的电路，B3有效时，启动相对于B2的二进制码而加一编码电路。其纠错方法可通过如下实施例进行说明： 

若粗量化器201输出的独热码H[15：０]为0000，0000，0000，0010，而纠错信号B1B2B3=010，则表示量化正确，从而通过如图4所示的编码电路，B2控制的开关闭合，由于只有H1为1，所以高位DATA4为1，DATA5，DATA6和DATA7均为０，从而得到二进制编码输出0001；同时，在输出独热码相同的情况下，若根据其上下扩展的6位独热码产生的纠错信号B1B2B3=001，则表示粗量化出现误差，需要作加1的纠错操作，通过如图4所示的编码电路，B3控制的开关闭合，从而得到二进制编码输出0010，相对于0001，0010为0001加1后的纠错结果。 

又如粗量化器201输出的独热码H[15：０]为0000，0001，0000，0000，而纠错信号B1B2B3=010，则表示粗量化正确，B2控制的开关闭合，由于只有H8为1，所以得到二进制编码输出1000；但是，若纠错信号B1B2B3=001，则表示粗量化值偏小，B3控制的开关闭合，B2和B1断开，这时得到二进制编码输出100１，1001即为正确的高位数字输出，相对于1000，100１为1000加1后的纠错结果。而如果B1B2B3=100，则表示粗量化值偏大，B1控制的开关闭合，B2和B3断开，这时高位经二进制编码输出０１11,０111即为正确的高位数字输出，相对于1000，0111为1000减 1后的纠错结果。 

再如粗量化器201输出的独热码H[15：０]为1000，0000，0000，0000，纠错信号B1B2B3=010，同样则表示粗量化正确，B2控制的开关闭合，得到二进制编码输出1111；但是，若纠错信号B1B2B3=100，则表示粗量化偏大，B１控制的开关闭合，B2和B3断开，这时高位经二进制编码输出1110，1110即为正确的高位数字输出，相对于1111，1110为1111减1后的纠错结果。 

图5为本发明具体实施方式中所述一种折叠结构ADC电路纠错方法的流程图，以8位折叠结构ADC，且向上和向下均扩展3位为例，所述纠错功能通过以下步骤实现： 

步骤S500：将模拟信号Vin输入至粗量化器201和细量化器203； 

步骤S501：通过粗量化的结果选择细量化区间的模拟信号范围[V_L,V_H]，模拟信号Vin经细量化器203后输出量化后得到的22位独热码L[21：０]，其中包括向上扩展三位L[21:19]和向下扩展的三位L[2：０]，均输入至纠错信号产生电路204； 

步骤S502：粗量化器201输出量化后得到的16位独热码H[15：０]； 

步骤S503：根据细量化器203输出的扩展位，通过如图3所示的纠错信号产生电路204，得到纠错信号B1B2B3，进入步骤S504； 

步骤S504：判断纠错信号B1B2B3的值，当为100时，进入步骤S506；当为010时，进入步骤S508；当为001时，则进入步骤S507； 

步骤S505：对步骤S501中细量化器输出的包括向上扩展比特数据和向下扩展比特数据的独热码进行细量化编码，得到细量化后的低位二进制编码值； 

步骤S506：根据粗量化得到的独热码和纠错信号B1B2B3=100，表示粗量化值偏大，经过如图4所示的编码及纠错电路，得到纠正后的高位二进制编码值； 

步骤S507：当纠错信号B1B2B3=001时，则表示粗量化值偏小，根据粗量化得到的独热码，经过如图4所示的编码及纠错电路，得到纠正后的高位二进制编码值； 

步骤S508：当纠错信号B1B2B3=010时，则表示粗量化值正确，不需 要纠错，根据粗量化得到的独热码，经过如图4所示的编码及纠错电路，得到纠正后的高位的二进制编码值； 

步骤S509：将步骤S505中得到的低位二进制编码值和步骤S506或S507或S508中得到的高位二进制编码值组合，得到本发明所述折叠结构ADC最终输出的数字信号。 

值得注意的是，本发明所述ADC的输出数据并不局限于本具体实施方式所述的8位，若为其它位数时，所述折叠结构ADC的转换电路及转换原理是相同的，结构也相似，只是粗量化和细量化输出的数字位数不同，导致粗量化器201、细量化区间选择器202和细量化器203中电阻、比较器的个数不同，多路选择器的大小也相应变化，但均属于本发明的保护范围。 

如所需要的任意位数用N表示时，相应的粗量化器201的输出数据也不局限于本具体实施方式所述的H[15：０]，细量化器203的输出数据也不局限于本具体实施方式所述的L[21：０]，若所述N位系统的粗量化和细量化分别量化M位和K位，则满足M+K=N，相应粗量化器201的输出数据位数为2^M，也即H[2^M1：０]；细量化器203的输出数据分为两部分，基础数据为2^K，而上下扩展的比特数据也不局限于本具体实施方式所述的上下各扩展3位，可为大于０且小于等于2^K的位数，因此，细量化器203的输出数据大于2^K而且小于等于2^K+2×2^K，也即L[2^K：0]～L[2^2K+1-1：０]。 

另外，粗量化二进制编码器205也不局限于如图4所示的电路，当粗量化的位数发生改变时，只要满足将粗量化器201得到的独热码按照纠错信号B1B2B3编码得到二进制输出值，均属于本发明保护的范围；纠错信号产生电路204也不局限于如图3所示的电路，当向上扩展的位数改变时，则如图3所示的或非门T１的输入信号的个数也发生相应变化，与该向上扩展的位数相同；同样，当向下扩展的位数改变时，如图3所示的或非门T2的输入信号的个数与向下扩展的位数相同。 

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。 

Claims (7)

1.一种折叠结构ADC，包括粗量化器、细量化器、细量化区间选择器、细量化二进制编码器，其特征在于，该ADC还包括纠错信号产生电路、粗量化二进制编码器；其中，输入的模拟信号分别输入至粗量化器和细量化器，经粗量化器得到的独热码连接至粗量化二进制编码器的一输入端，同时经细量化区间选择器得到区间值输入至细量化器，所述细量化器的输出数据输入至细量化二进制编码器编码得到该ADC的低位转换数据，同时细量化器的输出数据中向上和向下扩展的比特数据输入至纠错信号产生电路，纠错信号产生电路的输出连接至粗量化二进制编码器的另一输入端，粗量化二进制编码器的输出作为该ADC纠错后的高位转换数据；

所述粗量化二进制编码器根据所述粗量化器得到的独热码与所述纠错信号组合编码输出该ADC的高位数据，其中组合编码的实现通过独热码转二进制码的编码电路、独热码转二进制码后加一的编码电路和独热码转二进制码后减一的编码电路。

2.根据权利要求1所述的折叠结构ADC，其特征在于，所述细量化器输出中向上扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。

3.根据权利要求1所述的折叠结构ADC，其特征在于，所述细量化器输出中向下扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。

4.根据权利要求1或2或3所述的折叠结构ADC，其特征在于，所述纠错信号产生电路包括或非门T1、或非门T2、或非门T3和两个反相器，其中，或非门T1的输入为所述细量化器输出中向上扩展的比特数据，或非门T2的输入为所述细量化器输出中向下扩展的比特数据，或非门T1的输出经一非门后为该纠错电路的一纠错信号B3，且输入至或非门T3的一输入端，或非门T2的输出经另一非门后为该纠错电路的第二个纠错信号B1，且输入至或非门T3的另一输入端，或非门T3的输出为该纠错电路的第三个纠错信号B2。

5.根据权利要求4所述的折叠结构ADC，其特征在于，所述或非门T1和或非门T2的输入端均为三个。

6.根据权利要求1所述的折叠结构ADC，其特征在于，所述粗量化二进制编码器的实现电路包括四条支路，每一条支路输出一位数据，分别为DATA4、DATA5、DATA6和DATA7；

其中DATA4所在支路包括连接于电源V_DD和地之间的16条并联支路，依次由所述粗量化器输出的16位独热码H0至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H2所在支路、独热码H4所在支路、独热码H6所在支路、独热码H8所在支路、独热码H10所在支路、独热码H12所在支路、独热码H14所在支路的开关电路均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B1和B3控制；独热码H1所在支路、独热码H3所在支路、独热码H5所在支路、独热码H7所在支路、独热码H9所在支路、独热码H11所在支路、独热码H13所在支路的开关单元均包括一个NMOS管，其栅极均由纠错信号B2控制；独热码H0所在支路的开关单元包括一个NMOS管，其栅极由纠错信号B3控制；独热码H15所在支路的开关单元包括两个并联的NMOS管，栅极分别由纠错信号B3和B2控制；

DATA5所在支路包括连接于电源V_DD和地之间的15条并联支路，依次由所述粗量化器输出的15位独热码H1至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H1所在支路、独热码H5所在支路、独热码H9所在支路、独热码H13所在支路的开关单元均只包括一个NMOS管，且其栅极均由纠错信号B3控制；独热码H2所在支路、独热码H6所在支路、独热码H10所在支路、独热码H14所在支路的开关单元均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B2和B3控制；独热码H3所在支路、独热码H7所在支路、独热码H11所在支路、独热码H15所在支路的开关单元均包括两个并联的NMOS管，且两个NMOS管的栅极分别由纠错信号B2和B1控制；独热码H4所在支路、独热码H8所在支路、独热码H12所在支路的开关单元均只包括一个NMOS管，且该NMOS管的栅极均由纠错信号B1控制；

DATA6所在支路包括连接于电源V_DD和地之间的11条并联支路，依次由所述粗量化器输出的11位独热码H3至H8、H11至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H3所在支路、独热码H11所在支路的开关单元均只包括一个NMOS管，且该NMOS管的栅极均由纠错信号B3控制；独热码H4所在电路、独热码H12所在支路的开关单元均包括两个并联的NMOS管，且该两个NMOS管的栅极分别由纠错信号B2和B3控制；独热码H5所在支路、独热码H6所在支路、独热码H13所在支路、独热码H14所在支路、独热码H15所在支路的开关单元均包括三个并联的NMOS管，且该三个NMOS管的栅极分别由纠错信号B1、B2和B3控制；独热码H7所在电路的开关单元包括由两个并联的NMOS管，其栅极由纠错信号B1和B2控制；独热码H8所在电路的开关单元包括一个NMOS管，其栅极由纠错信号B1控制；

DATA7所在支路包括连接于电源V_DD和地之间的9条并联支路，依次由所述粗量化器输出的9位独热码H7至H15控制的NMOS管与所述纠错信号B1、B2或B3控制的NMOS管开关单元串联组成，其中，独热码H7所在支路的开关单元包括一个NMOS管，其栅极由纠错信号B3控制；独热码H8所在支路的开关单元包括两个并联的NMOS管，其栅极分别由纠错信号B2和B3控制；独热码H9至H15所在支路的开关单元均包括三个并联的NMOS管，其栅极分别由纠错信号B1、B2和B3控制。

7.一种折叠结构ADC的纠错方法，其特征在于，该纠错方法可以通过如下步骤实现：

步骤S500：将模拟信号Vin输入至粗量化器和细量化器；

步骤S501：通过粗量化的结果选择细量化区间的模拟信号范围[V_L,V_H]，模拟信号Vin经细量化器输出量化后得到的独热码，其中包括向上扩展的比特数据和向下扩展的比特数据，均输入至纠错信号产生电路；

步骤S502：粗量化器输出量化后得到的独热码；

步骤S503：根据细量化器输出的扩展位，通过纠错信号产生电路，得到纠错信号B1B2B3，进入步骤S504；

步骤S504：判断纠错信号B1B2B3的值，当为100时，进入步骤S506；当为010时，进入步骤S508；当为001时，则进入步骤S507；

步骤S505：对步骤S501中细量化器输出的包括向上扩展和向下扩展比特数据的独热码进行细量化编码，得到细量化后的低位二进制编码值；

步骤S506：根据粗量化得到的独热码和纠错信号B1B2B3＝100，表示粗量化值偏大，经过编码及纠错电路，启动减一编码电路，得到纠正后的高位二进制编码值；

步骤S507：当纠错信号B1B2B3＝001时，则表示粗量化值偏小，根据粗量化得到的独热码，经过编码及纠错电路，启动加一编码电路，得到纠正后的高位二进制编码值；

步骤S508：当纠错信号B1B2B3＝010时，则表示粗量化值正确，不需要纠错，根据粗量化得到的独热码，经过编码及纠错电路，得到纠正后的高位的二进制编码值；

步骤S509：将步骤S505中得到的低位二进制编码值和步骤S506或S507或S508中得到的高位二进制编码值组合，得到所述折叠结构ADC输出的数字信号。