KR102279252B1 - 전압 모드 드라이버 및 이를 포함하는 전자 장치 - Google Patents

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Abstract

본 발명의 하나의 실시형태에 따른 전압 모드 드라이버(voltage mode driver)는 전압 레귤레이터(voltage regulator); 그리고 상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면, 제어 신호를 발생하며, 그리고 상기 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 리플 보상부(ripple compensation unit)를 포함한다.

Description

전압 모드 드라이버 및 이를 포함하는 전자 장치{VOLTAGE MODE DRIVER AND ELECTRONIC APPARATUS HAVING THE SAME}
본 발명은 전압 모드 드라이버(voltage mode driver)에 관한 것으로, 좀더 구체적으로는 데이터 패턴에 의존하는 리플을 보상할 수 있는 전압 모드 드라이버 및 이를 포함하는 전자 장치에 관한 것이다.
인터넷의 성장으로 인하여 통신 분야에서 데이터 전송량이 증가하고 있다. 또한 디지털 비디오, HDTV, 그리고 컬러 그래픽을 위한 데이터 스트림도 더욱 높은 대역폭을 요구하고 있다.
대량의 데이터 전송 시스템은 새로운 인터페이스 기술들을 요구한다. 새로운 인터페이스 기술들은 저전압 차동 시그널링(Low Voltage Differential Signaling, LVDS) 방법, RSDS(Reduced Swing Differential Signaling) 방식, 그리고SLVS(Scalable Low Voltage Signaling) 방식을 포함할 수 있다. 이들 인터페이스 기술들은 빠른 비트율과 낮은 전력 소모, 그리고 우수한 노이즈 특성을 가질 수 있다.
본 발명의 목적은 데이터 패턴에 의존하는 리플을 보상할 수 있는 전압 모드 드라이버를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 전압 모드 드라이버를 포함하는 전자 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 전압 모드 드라이버(voltage mode driver)는 전압 레귤레이터(voltage regulator); 그리고 상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면 제어 신호를 발생하며, 그리고 상기 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 리플 보상부(ripple compensation unit)를 포함한다.
하나의 실시 예에 있어서, 제1 노드와 제2 노드 사이에 연결되는 제1 스위치; 상기 제2 노드와 제3 노드 사이에 연결되는 제1 저항; 상기 제1 노드와 제4 노드 사이에 연결되는 제2 스위치; 상기 제4 노드와 제5 노드 사이에 연결되는 제2 저항; 제6 노드와 제7 노드 사이에 연결되는 제3 스위치; 상기 제3 노드와 상기 제6 노드 사이에 연결되는 제3 저항; 제8 노드와 상기 제7 노드 사이에 연결되는 제4 스위치; 그리고 상기 제5 노드와 상기 제8 노드 사이에 연결되는 제4 저항을 더 포함하며, 상기 전압 레귤레이터의 출력단은 상기 제1 노드에 연결되며, 그라운드 전압은 상기 제7 노드에 인가된다.
하나의 실시 예에 있어서, 상기 제1 내지 제4 저항들 각각은 수신기의 임피던스를 매칭시키기 위한 저항값을 가진다.
하나의 실시 예에 있어서, 상기 리플 보상부는 데이터 패턴을 수신하며, 상기 데이터 패턴으로부터 현재 데이터 비트와 이전 데이터 비트를 추출한다.
하나의 실시 예에 있어서, 상기 리플 보상부는 상기 클록 신호의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기되어 동작하며, 상기 클록 신호의 주기는 상기 데이터 패턴의 유닛 인터벌(unit interval)이다.
하나의 실시 예에 있어서, 상기 제어 신호의 폭(width)은 상기 데이터 패턴의 데이터 전송 레이트(data transmission rate)에 대응한다.
하나의 실시 예에 있어서, 상기 전압 모드 드라이버는 전송 선로를 통하여 상기 데이터 패턴을 수신부로 전송한다.
본 발명의 다른 하나의 실시형태에 따른 전압 모드 드라이버는 전압 레귤레이터(voltage regulator); 그리고 상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면 제1 및 제2 제어 신호를 발생하며, 상기 제1 또는 제2 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 레플리커 회로(replica circuit)를 포함한다.
하나의 실시 예에 있어서, 제1 노드와 제2 노드 사이에 연결되는 제1 스위치; 상기 제2 노드와 제3 노드 사이에 연결되는 제1 저항; 상기 제1 노드와 제4 노드 사이에 연결되는 제2 스위치; 상기 제4 노드와 제5 노드 사이에 연결되는 제2 저항; 제6 노드와 제7 노드 사이에 연결되는 제3 스위치; 상기 제3 노드와 상기 제6 노드 사이에 연결되는 제3 저항; 상기 제7 노드와 제8 노드 사이에 연결되는 제4 스위치; 그리고 상기 제5 노드와 상기 제8 노드 사이에 연결되는 제4 저항을 더 포함하며, 상기 전압 레귤레이터의 출력단은 상기 제1 노드에 연결되며, 그라운드 전압은 상기 제7 노드에 인가된다.
하나의 실시 예에 있어서, 상기 레플리커 회로는 상기 제1 노드와 제9 노드 사이에 연결되는 제5 스위치; 상기 제9 노드와 제10 노드 사이에 연결되는 제5 저항; 상기 제1 노드와 제11 노드 사이에 연결되는 제6 스위치; 상기 제11 노드와 제12 노드 사이에 연결되는 제6 저항; 상기 제10 노드와 제13 노드 사이에 연결되는 제7 저항; 상기 제13 노드와 제14 노드 사이에 연결되는 제7 스위치; 상기 제12 노드와 제15 노드 사이에 연결되는 제8 저항; 그리고 상기 제14 노드와 상기 제15 노드 사이에 연결되는 제8 스위치를 포함하며, 상기 그라운드 전압(VSS)는 상기 제14 노드(N14)에 인가되고, 상기 제1 제어 신호에 응답하여 상기 제5 스위치 및 상기 제8 스위치는 활성화되고, 상기 제2 제어 신호에 응답하여 상기 제6 스위치 및 상기 제7 스위치는 활성화된다.
하나의 실시 예에 있어서, 상기 제1 내지 제8 저항들 각각은 수신단의 임피던스를 매칭시키기 위한 저항값을 가진다.
하나의 실시 예에 있어서, 상기 레플리커 회로는 데이터 패턴을 수신하며, 상기 데이터 패턴으로부터 상기 이전 데이터 비트와 상기 현재 데이터 비트를 추출한다.
하나의 실시 예에 있어서, 상기 레플리커 회로는 상기 클록 신호의 라이징 엣지와 폴링 엣지에 동기되어 동작하며, 상기 클록 신호의 주기는 상기 데이터 패턴의 유닛 인터벌이다.
하나의 실시 예에 있어서, 상기 제1 및 제2 제어 신호 각각의 폭은 상기 데이터 패턴의 데이터 전송 레이트에 대응한다.
하나의 실시 예에 있어서, 상기 제1 제어 신호 및 상기 제2 제어 신호 각각은 서로 반대 위상을 가진다.
본 발명의 또 다른 하나의 실시형태에 따른 전자 장치(electronic apparatus)는 데이터 패턴을 직렬화시키는 전압 모드 드라이버(voltage mode driver); 그리고 전송 선로를 통하여 상기 직렬화된 데이터 패턴을 수신하고, 상기 직렬화된 데이터 패턴을 병렬화하는 수신기를 포함하며, 상기 전압 모드 드라이버는 전압 레귤레이터(voltage regulator); 그리고 상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면 펄스 형태의 제어 신호를 발생하며, 상기 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 리플 보상부를 포함한다.
하나의 실시 예에 있어서, 상기 전압 모드 드라이버는 제1 노드와 제2 노드 사이에 연결되는 제1 스위치; 상기 제2 노드와 제3 노드 사이에 연결되는 제1 저항; 상기 제1 노드와 제4 노드 사이에 연결되는 제2 스위치; 상기 제4 노드와 제5 노드 사이에 연결되는 제2 저항; 제6 노드와 제7 노드 사이에 연결되는 제3 스위치; 상기 제3 노드와 상기 제6 노드 사이에 연결되는 제3 저항; 제8 노드와 상기 제7 노드 사이에 연결되는 제4 스위치; 그리고 상기 제5 노드와 상기 제8 노드 사이에 연결되는 제4 저항을 더 포함하며, 상기 출력단은 상기 제1 노드에 연결되며, 그라운드 전압은 상기 제7 노드에 인가된다.
하나의 실시 예에 있어서, 상기 제1 내지 제4 저항들 각각은 상기 수신기의 임피던스를 매칭시키기 위한 저항값을 가진다.
하나의 실시 예에 있어서, 상기 리플 보상부는 상기 데이터 패턴으로부터 상기 이전 데이터 비트와 상기 현재 데이터 비트를 추출한다.
하나의 실시 예에 있어서, 상기 리플 보상부는 상기 클록 신호의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기되어 동작하며, 상기 클록 신호의 주기는 상기 데이터 패턴의 유닛 인터벌(unit interval)이다.
본 발명의 실시 예에 따른 전압 모드 드라이버는 데이터 패턴에 의존하는 리플을 보상할 수 있다. 따라서, 전압 모드 드라이버는 데이터 패턴에 의존하는 리플을 보상하여 지터를 감소시킬 수 있다.
도 1은 종래 기술에 따른 전자 장치를 도시한 블록도이다;
도 2는 도 1에 도시된 전압 모드 드라이버를 도시한 회로도이다;
도 3a 및 도 3b는 도 2에 도시된 전압 모드 드라이버의 동작을 설명하기 위한 회로도이다;
도 4는 도 3a 및 도 3b에 도시된 전압 모드 드라이버의 동작을 도시한 타이밍도이다;
도 5는 도 2에 도시된 전압 레귤레이터의 출력을 도시한 타이밍도이다;
도 6은 본 발명의 하나의 실시 예에 따른 전압 모드 드라이버를 도시한 회로도이다;
도 7은 도 6에 도시된 데이터 패턴 분석부를 상세히 도시한 회로도이다;
도 8은 도 7에 도시된 데이터 패턴 분석부의 타이밍을 도시한 타이밍도이다;
도 9는 도 6에 도시된 전압 모드 드라이버에서 데이터 패턴과 제어 신호를 도시한 타이밍도이다;
도 10은 도 6에 도시된 전압 모드 드라이버에서 레귤레이터 전압, 데이터 패턴, 입력 제어 신호, 그리고 소모 전류를 도시한 타이밍도이다;
도 11은 도 6에 도시된 전압 모드 드라이버에 의한 로드 전류, 리플 보상부에 의한 전류, 그리고 토탈 전류를 도시한 타이밍도이다;
도 12는 본 발명의 다른 실시 예에 따른 전압 모드 드라이버를 도시한 회로도이다;
도 13은 도 12에 도시된 데이터 패턴 분석부를 상세히 도시한 회로도이다;
도 14는 도 12에 도시된 전압 모드 드라이버에서 데이터 패턴과 입력 포지티브 제어 신호 및 입력 네가티브 제어 신호를 도시한 타이밍도이다;
도 15은 도 6에 도시된 전압 모드 드라이버를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다; 그리고
도 16은 도 15에 도시된 컴퓨팅 시스템에서 사용되는 인터페이스의 실시 예를 도시한 블록도이다;
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 종래 기술에 따른 전자 장치를 도시한 블록도이다.
도 1을 참조하면, 종래 기술에 따른 전자 장치(1)는 송신기(transmitter; 2), 수신기(receiver; 3), 그리고 전송선로(transmission line; 4)을 포함할 수 있다. 송신기(2)는 직렬화기(serializer)를 포함할 수 있다. 그리고, 수신기(3)는 병렬화기(deserializer)를 포함할 수 있다.
송신기(2)는 병렬의 데이터 패턴을 직렬의 데이터 패턴으로 변환할 수 있다. 또한, 송신기(2)는 전송 선로(4)를 통하여 수신기(3)로 직렬의 데이터 패턴을 전송할 수 있다. 하나의 실시 예에 있어서, 송신기(2)는 전압 모드 드라이버(voltage mode driver; 10)를 포함할 수 있다.
즉, 전압 모드 드라이버(10)는 직렬의 데이터 패턴을 전송 선로(4)를 통하여 수신기(3)로 전송할 수 있다. 예를 들면, 전압 모드 드라이버(10)는 하이 신호 또는 로우 신호를 연속적으로 전송 선로(4)를 통하여 수신기(3)로 전송할 수 있다. 전압 모드 드라이버(10)는 도 2에서 상세히 설명될 것이다.
수신기(3)는 전송 선로(4)를 통하여 직렬의 데이터 패턴을 수신할 수 있다. 수신기(3)는 직렬의 데이터 패턴을 병렬로 변환할 수 있다.
하나의 실시 예에 있어서, 전자 장치(1)은 애플리케이션 프로세서(application processor)와 모뎀(MODEM) 사이 그리고 애플리케이션 프로세서와 카메라 장치 사이에 적용될 수 있다. 예를 들면, 송신기(2)가 모뎀이면, 수신기(3)는 애플리케이션 프로세서일 수 있다.
전자 장치(1)은 고속 세데스 인터페이스 시스템(high speed serializer-deserializer (serdes) interface system)을 포함할 수 있다.
도 2는 도 1에 도시된 전압 모드 드라이버를 도시한 회로도이다.
도 2를 참조하면, 전압 모드 드라이버(10)는 전압 레귤레이터(11)를 포함할 수 있다. 또한, 전압 모드 드라이버(10)는 제1 내지 제4 스위치들(SW1-SW4) 그리고 제1 내지 제4 저항들(R1-R4)을 더 포함할 수 있다.
구체적으로, 전압 레귤레이터(11)는 제1 노드(N1)에 연결된다. 전압 레귤레이터(11)는 제1 노드(N1)로 레귤레이션 전압(VREG)을 인가할 수 있다.
제1 스위치(SW1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제1 저항(R1)은 제2 노드(N2)와 제3 노드(N3) 사이에 연결된다. 제2 스위치(SW2)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결된다. 제2 저항(R2)은 제4 노드(N4)와 제5 노드(N5) 사이에 연결된다.
제3 저항(R3)은 제3 노드(N3)와 제6 노드(N6) 사이에 연결된다. 제3 스위치(SW3)는 제6 노드(N6)와 제7 노드(N7) 사이에 연결된다. 제4 저항(R4)은 제5 노드(N5)와 제8 노드(N8) 사이에 연결된다. 4 스위치(SW4)는 제8 노드(N8)와 제7 노드(N7) 사이에 연결된다. 그리고 그라운드 전압(VSS)는 제7 노드(N7)에 인가된다.
전송 선로(4)는 Z0의 임피던스(impedance)를 가지는 포지티브 차동 데이터 라인(positive differential data line; PDDL) 그리고 네가티브 차동 데이터 라인(negative differential data line; NDDL)을 포함할 수 있다. 포지티브 차동 데이터 라인(PDDL)는 제3 노드(N3)와 수신기(3) 사이에 연결된다. 네가티브 차동 데이터 라인(NDDL)는 제5 노드(N5)와 수신기(3) 사이에 연결된다. 하나의 실시 예에 있어서, 포지티브 차동 데이터 라인(PDDL)와 네가티브 차동 데이터 라인(NDDL) 각각은 서로 반대의 위상을 가질 수 있다. 수신기(3)은 병렬화 저항(RDES)으로 모델링될 수 있다.
제1 내지 제4 저항들(R1-R4) 각각은 수신기(3)의 임피던스를 매칭시키기 위한 저항값을 가질 수 있다. 예를 들면, 수신기(3)의 임피던스가 저항값 R을 가진다면, 제1 내지 제4 저항들(R1-R4) 각각은 R/2의 저항값을 가질 수 있다.
전자 장치(1) 내 데이터 패턴(data pattern)은 일정하지 않다. 전압 레귤레이터(11)의 출력 임피던스가 0이 아니기 때문에, 전압 레귤레이터(11)의 출력단에 리플이 발생할 수 있다. 상기 리플로 인하여, 전자 장치(1) 내 지터(jitter)는 증가될 수 있다.
종래 기술에 따른 전압 레귤레이터(11)는 전류 소스(current source)를 포함할 수 있다. 전압 레귤레이터(11) 내 전류 소스는 전압 레귤레이터(11)의 출력단에 영향을 미칠 수 있다. 따라서, 전압 레귤레이터(11)의 출력단에는 데이터 패턴에 의존하는 리플이 발생할 수 있다.
도 3a 및 도 3b는 도 2에 도시된 전압 모드 드라이버의 동작을 설명하기 위한 회로도들이다.
도 2 및 도 3a를 참조하면, 전압 모드 드라이버(10)는 전송 선로(4)를 통하여 수신기(3)로 logical "1"을 전송하기 위하여, 제1 스위치(SW1) 및 제4 스위치(SW4) 각각은 활성화될 수 있고, 제2 스위치(SW2) 및 제3 스위치(SW3) 각각은 비활성화될 수 있다.
전압 레귤레이터(11)는 제1 저항(R1)을 통하여 포지티브 차동 데이터 라인(PDDL)으로 레귤레이션 전압(VREG)을 인가할 수 있다. 그라운드 전압(VSS)는 제4 저항(R4)을 통하여 네가티브 차동 데이터 라인(NDDL)에 인가될 수 있다. 이 때, 포지티브 차동 데이터 라인(PDDL)는 하이 상태(high state)가 되고, 네가티브 차동 데이터 라인(NDDL)는 로우 상태(low state)가 된다.
도 2 및 도 3b를 참조하면, 전압 모드 드라이버(10)는 전송 선로(4)를 통하여 수신기(3)로 logical "0"을 전송하기 위하여, 제2 스위치(SW2) 및 제3 스위치(SW3) 각각은 활성화될 수 있고, 제1 스위치(SW1) 및 제4 스위치(SW4) 각각은 비활성화될 수 있다.
전압 레귤레이터(11)는 제2 저항(R2)을 통하여 네가티브 차동 데이터 라인(NDDL)으로 레귤레이션 전압(VREG)을 인가할 수 있다. 그라운드 전압(VSS)는 제3 저항(R3)을 통하여 포지티브 차동 데이터 라인(PDDL)에 인가될 수 있다. 이 때, 포지티브 차동 데이터 라인(PDDL)는 로우 상태가 되고, 네가티브 차동 데이터 라인(NDDL)는 하이 상태가 된다.
도 4는 도 3a 및 도 3b에 도시된 전압 모드 드라이버의 동작을 도시한 타이밍도이다.
도 3a, 도 3b 그리고 도 4를 참조하면, t1 시간부터 t2 시간까지, 전압 모드 드라이버(10)는 전송 선로(4)를 통하여 수신기(3)로 logical "1"을 전송할 수 있다.
제1 스위치(SW1) 및 제4 스위치(SW4) 각각이 활성화되고, 제2 스위치(SW2) 및 제3 스위치(SW3) 각각이 비활성화되면, 포지티브 차동 데이터 라인(PDDL)는 하이 상태(high state)를 가지며, 네가티브 차동 데이터 라인(NDDL)는 로우 상태(low state)를 가진다.
t2 시간부터 t3 시간까지, 전압 모드 드라이버(10)는 전송 선로(4)를 통하여 수신기(3)로 logical "0"을 전송할 수 있다.
제2 스위치(SW2) 및 제3 스위치(SW3) 각각이 활성화되고, 제1 스위치(SW1) 및 제4 스위치(SW4) 각각이 비활성화되면, 포지티브 차동 데이터 라인(PDDL)는 로우 상태를 가지며, 네가티브 차동 데이터 라인(NDDL)는 하이 상태를 가진다.
도 5는 도 2에 도시된 전압 레귤레이터의 출력을 도시한 타이밍도이다.
도 2 및 도 5를 참조하면, 도 3a 및 도 3b에서 설명된 바와 같이, 전압 레귤레이터(11)는 데이터가 출력될 때마다 전송 선로(4)로 레귤레이션 전압(VREG)을 인가한다. 이 때, 데이터 패턴에 따라 리플(ripple)이 발생될 수 있다.
예를 들면, 데이터가 변환되는 순간, 레귤레이션 전압(VREG)이 강하될 수 있다. 즉, 데이터가 "low"에서 "high" 상태로 변화하는 경우 또는 데이터가 "high"에서 "low" 상태로 변화하는 경우, 레귤레이션 전압(VREG)이 강하될 수 있다.
그리고, 데이터가 토글되는 구간에서는 불규칙적으로 감소되는 리플이 발생될 수 있다. 또한, 데이터가 일정한 값을 가지는 구간에서는 일정하게 증가되는 리플이 발생될 수 있다.
일반적으로, 레귤레이션 전압(VREG)이 안정적으로 공급되면, 지터는 감소될 수 있다. 그러나, 레귤레이션 전압(VREG)이 불안정적으로 공급되면, 지터는 증가될 수 있다. 지터가 많을수록, 수신기(3)는 데이터가 하이 상태인지 또는 로우 상태인지를 판단하지 못할 수 있다.
이러한 문제를 해결하기 위하여, 본 발명은 데이터 패턴에 의존하는 리플을 보상하는 전압 모드 드라이버를 제공할 수 있다.
도 6은 본 발명의 하나의 실시 예에 따른 전자 장치를 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 전자 장치(100)는 전압 모드 드라이버(110), 수신기(120), 그리고 전송 선로(130)을 포함할 수 있다.
본 발명의 실시 예에 따른 전압 모드 드라이버(110)는 전압 레귤레이터(111)를 포함할 수 있다. 또한, 전압 모드 드라이버(110)는 제1 내지 제4 스위치들(SW1-SW4) 그리고 제1 내지 제4 저항들(R1-R4)을 더 포함할 수 있다.
구체적으로, 전압 레귤레이터(111)는 제1 노드(N1)에 연결된다. 전압 레귤레이터(111)는 제1 노드(N1)로 레귤레이션 전압(VREG)을 인가할 수 있다.
제1 스위치(SW1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제1 저항(R1)은 제2 노드(N2)와 제3 노드(N3) 사이에 연결된다. 제2 스위치(SW2)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결된다. 제2 저항(R2)은 제4 노드(N4)와 제5 노드(N5) 사이에 연결된다.
제3 저항(R3)은 제3 노드(N3)와 제6 노드(N6) 사이에 연결된다. 제3 스위치(SW3)는 제6 노드(N6)와 제7 노드(N7) 사이에 연결된다. 제4 저항(R4)은 제5 노드(N5)와 제8 노드(N8) 사이에 연결된다. 제4 스위치(SW4)는 제8 노드(N8)와 제7 노드(N7) 사이에 연결된다. 그리고 그라운드 전압(VSS)는 제7 노드(N7)에 인가된다.
전송 선로(130)는 Z0의 임피던스(impedance)를 가지는 포지티브 차동 데이터 라인(PDDL)과 네가티브 차동 데이터 라인(NDDL)을 포함할 수 있다. 포지티브 차동 데이터 라인(PDDL)는 제3 노드(N3)과 수신기(120) 사이에 연결된다. 네가티브 차동 데이터 라인(NDDL)는 제5 노드(N5)과 수신기(120) 사이에 연결된다. 하나의 실시 예에 있어서, 포지티브 차동 데이터 라인(PDDL)과 네가티브 차동 데이터 라인(NDDL) 각각은 반대의 위상을 가질 수 있다. 수신기(120)는 병렬화 저항(RDES)으로 모델링될 수 있다.
제1 내지 제4 저항들(R1-R4) 각각은 수신기(120)의 임피던스를 매칭시키기 위한 저항값을 가질 수 있다. 예를 들면, 수신기(120)의 임피던스가 저항값 R을 가진다면, 제1 내지 제4 저항들(R1-R4) 각각은 R/2의 저항값을 가질 수 있다.
전자 장치(100) 내 데이터 패턴(data pattern)은 일정하지 않다. 전압 레귤레이터(111)의 출력 임피던스가 0이 아니기 때문에, 전압 레귤레이터(111)의 출력단에 리플이 발생될 수 있다. 상기 리플로 인하여, 전자 장치(100) 내 지터(jitter)는 증가될 수 있다.
이러한 문제를 해결하기 위하여, 전압 모드 드라이버(110)는 리플 보상부(ripple compensation unit; 112)를 더 포함할 수 있다. 리플 보상부(112)는 데이터 패턴 분석부(data pattern analysis unit; 113), 제5 저항(R5), 그리고 제5 스위치(SW5)를 포함할 수 있다.
데이터 패턴 분석부(113)는 데이터 패턴(data pattern; DP)과 클록 신호(CK)를 수신할 수 있다. 예를 들면, 데이터 패턴 분석부(113)는 직렬화된 데이터 패턴(DP)을 수신할 수 있다.
데이터 패턴 분석부(113)는 데이터 패턴(DP)으로부터 현재 데이터 비트와 이전 데이터 비트를 추출할 수 있다. 일반적으로 일정한 클록 신호(CK)는 데이터 패턴(DP)에 따른 지터를 포함하지 않는다. 데이터 패턴 분석부(113)는 현재 데이터 비트와 이전 데이터 비트를 클록 신호(CK)에 동기되어 비교할 수 있다.
하나의 실시 예에 있어서, 데이터 패턴 분석부(113)는 상기 클록 신호(CK)의 라이징 엣지와 폴링 엣지에 동기되어 현재 데이터 비트와 이전 데이터 비트를 비교할 수 있다. 본 발명의 실시 예에 따른 데이터 패턴 분석부(113)는 도 7 및 도 8에서 상세히 설명될 것이다.
상기 현재 데이터 비트가 상기 이전 데이터 비트와 동일하면, 데이터 패턴 분석부(113)는 펄스 형태의 입력 제어 신호(input control signal; IN_CONT)를 클록 신호(CK)의 한 싸이클 동안 생성할 수 있다. 즉, 상기 클록 신호(CK)의 주기는 데이터 패턴(DP)의 유닛 인터벌(unit interval; UI)일 수 있다.
예를 들면, 데이터 패턴(DP)에 포함된 하나의 데이터 비트가 클록 신호(CK)의 하나의 싸이클에 해당될 수 있다. 즉, 상기 클록 신호(CK)의 라이징 엣지에 동기되어 현재 데이터 비트와 이전 데이터 비트가 비교되는 경우, 데이터 패턴(DP)에 포함된 하나의 데이터 비트는 클록 신호(CK)의 하나의 주기에 해당될 수 있다. 또한, 상기 클록 신호(CK)의 라이징 엣지와 폴링 엣지에 동기되어 현재 데이터 비트와 이전 데이터 비트를 비교하는 경우, 데이터 패턴(DP)에 포함된 두 개의 데이터 비트는 클록 신호(CK)의 두 주기에 해당될 수 있다. 따라서, 상기 클록 신호(CK)의 주기는 데이터 패턴(DP)의 주기에 해당될 수 있다.
입력 제어 신호(IN_CONT)에 응답하여, 제5 스위치(SW5)는 활성화될 수 있다. 예를 들면, 입력 제어 신호(IN_CONT)가 활성화되는 동안, 제5 스위치(SW5)는 턴-온(turn on) 될 수 있다. 제5 스위치(SW5)가 턴-온 되면, 그라운드 전압(VSS)는 제1 노드(N1)에 인가될 수 있다. 또한, 입력 제어 신호(IN_CONT)가 비활성화되는 동안, 제5 스위치(SW5)는 턴-오프(turn off) 될 수 있다.
본 발명의 실시 예에 따른 리플 보상부(112)는 전압 레귤레이터(111)의 출력단에 영향을 주지 않는다. 즉, 입력 제어 신호(IN_CONT)는 지터가 없는 클록 신호(CK)에 동기되어 생성되기 때문에, 전압 레귤레이터(111)의 출력단에 예상하지 못한 변동(unpredictable fluctuation)이 발생되지 않는다.
본 발명의 실시 예에 따른 전압 모드 드라이버(110)는 현재 데이터 비트와 이전 데이터 비트를 이용하여 적은 지터를 가지는 클록 패턴과 유사한 데이터 패턴을 흉내(mimic)낼 수 있다.
도 7은 도 6에 도시된 데이터 패턴 분석부를 상세히 도시한 회로도이다.
도 6 및 도 7을 참조하면, 본 발명의 실시 예에 따른 데이터 패턴 분석부(113)는 직렬화된 데이터 패턴(DP)을 수신할 수 있다.
데이터 패턴 분석부(113)는 데이터 패턴(DP)으로부터 현재 데이터 비트(current data bit; CDB)와 이전 데이터 비트(previous data bit; PDB)를 추출할 수 있다.
데이터 패턴 분석부(113)는 현재 데이터 비트(CDB)와 이전 데이터 비트(PDB)를 비교할 수 있다. 만약 현재 데이터 비트(CDB)가 이전 데이터 비트(PDB)와 동일하면, 데이터 패턴 분석부(113)는 클록 신호(CK)에 동기되어 입력 제어 신호(IN_CONT)를 출력할 수 있다.
데이터 패턴 분석부(113)는 XOR 게이트와 NOR 게이트를 포함할 수 있다. 현재 데이터 비트(CDB)와 이전 데이터 비트(PDB)는 XOR 게이트로 입력된다. XOR 게이트의 출력 신호와 클록 신호(CK)는 NOR 게이트로 입력된다. NOR 게이트는 입력 제어 신호(IN_CONT)를 출력할 수 있다. 도 7에 도시된 데이터 패턴 분석부(113)의 동작은 도 8에서 상세히 설명될 것이다.
또한, 데이터 패턴 분석부(113)는 데이터 패턴(DP)으로부터 현재 데이터 비트(current data bit)와 현재 데이터 비트가 딜레이된 데이터 비트를 추출할 수 있다. 데이터 패턴 분석부(113)는 현재 데이터 비트와 딜레이된 데이터 비트를 비교하여 입력 제어 신호(IN_CONT)를 출력할 수 있다.
도 8은 도 7에 도시된 데이터 패턴 분석부의 타이밍을 도시한 타이밍도이다.
도 6 내지 도 8을 참조하면, T1 시간 동안, 현재 데이터 비트(CDB) 또는 이전 데이터 비트(PDB)는 토글된다. 이 때, 입력 제어 신호(IN_CONT)는 활성화되지 않는다.
그러나, T2 시간 동안, 현재 데이터 비트(CDB) 또는 이전 데이터 비트(PDB)가 일정한 상태(예를 들면, 하이 상태 또는 로우 상태)이거나 드물게 토글되는 상태이면, 입력 제어 신호(IN_CONT)는 토글링될 수 있다.
하나의 실시 예에 있어서, 클록 신호(CK)의 주기는 데이터 패턴(DP)의 유닛 인터벌(unit interval; UI)일 수 있다. 또한, 입력 제어 신호(IN_CONT)의 폭(width)은 상기 데이터 패턴(DP)의 데이터 전송 레이트(data transmission rate)에 대응할 수 있다. 예를 들면, 상기 데이터 패턴(DP) 내 데이터가 "high" 또는 "low"이면, 입력 제어 신호(IN_CONT)는 "high" 또는 "low"일 수 있다.
도 9는 도 6에 도시된 전압 모드 드라이버에서 데이터 패턴과 제어 신호를 도시한 타이밍도이다.
도 6 및 도 9를 참조하면, 본 발명의 실시 예에 따른 전압 모드 드라이버(110)는 데이터 패턴(DP)을 전송 선로(130)를 통하여 수신기(120)로 전송할 수 있다. 전송 선로(130)는 포지티브 차동 데이터 라인(PDDL) 그리고 네가티브 차동 데이터 라인(NDDL)을 포함한다.
전압 모드 드라이버(110)는 포지티브 차동 데이터 라인(PDDL)을 통하여 입력 포지티브 데이터 패턴(input positive data pattern; INP)을 수신기(120)로 전송할 수 있다. 또한, 전압 모드 드라이버(110)는 네가티브 차동 데이터 라인(NDDL)을 통하여 입력 네가티브 데이터 패턴(input negative data pattern; INN)을 수신기(120)로 전송할 수 있다. 이 때, 입력 포지티브 데이터 패턴(INP) 또는 입력 네가티브 데이터 패턴(INN)이 토글되지 않는 구간에서, 입력 제어 신호(IN_CONT)는 토글될 수 있다.
도 10은 도 6에 도시된 전압 모드 드라이버에서 레귤레이터 전압, 데이터 패턴, 입력 제어 신호, 그리고 소모 전류를 도시한 타이밍도이다.
도 6 및 도 10을 참조하면, 전압 레귤레이터(111)는 레퍼런스 전압인 레귤레이션 전압(VREG)을 제1 노드(N1)로 출력할 수 있다.
이 때, 전압 레귤레이터(111)의 출력단에는 데이터 패턴(DP)에 따라 리플이 발생될 수 있다. 리플은 데이터 패턴(DP)에 의존적일 수 있다. 예를 들면, 데이터 패턴(DP)이 토글되는 경우, 리플은 변동될 수 있다. 또한, 데이터 패턴(DP)이 변하지 않는 경우, 리플은 단조적으로 증가될 수 있다.
본 발명의 실시 예에 따른 전압 모드 드라이버(110)는 데이터 패턴(DP)이 변하지 않는 동안, 펄스 형태를 가지는 입력 제어 신호(IN_CONT)를 생성할 수 있다.
입력 제어 신호(IN_CONT)에 응답하여, 제5 스위치(SW5)는 활성화될 수 있다. 따라서, 입력 제어 신호(IN_CONT)가 활성화될 때마다, 입력 제어 신호(IN_CONT)에 의하여 소모되는 전류는 발생될 수 있다. 하나의 입력 제어 신호(IN_CONT)에 대응하여 소모되는 전류(Δt)는 입력 제어 신호(IN_CONT)가 하이 상태인 동안, 소모될 수 있다.
도 11은 도 6에 도시된 전압 모드 드라이버에 의한 로드 전류, 리플 보상부에 의한 전류, 그리고 토탈 전류를 도시한 타이밍도이다.
도 6 및 도 11을 참조하면, 전압 모드 드라이버(110)에 의한 로드 전류(load current)는 데이터 패턴(DP)의 토글에 동기되어 소모될 수 있다. 리플 보상부(112)에 의한 생성된 전류(generated current)는 입력 제어 신호(IN_CONT)에 대응될 수 있다. 따라서, 상기 생성된 전류는 입력 제어 신호(IN_CONT)에 동기될 수 있다. 토탈 전류(total current)는 로드 전류와 생성된 전류를 합산한 것이다.
토탈 전류는 일정한 주기를 가지는 펄스 신호처럼 소모될 수 있다. 즉, 토탈 전류는 데이터 패턴(DP)의 주기에 따라 소모될 수 있다. 따라서, 데이터 패턴(DP)에 의존하는 리플의 영향은 감소될 수 있다. 또한, 리플의 감소로 인하여, 전압 모드 드라이버(100)에 발생하는 지터도 감소될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 전압 모드 드라이버를 도시한 회로도이다.
도 12를 참조하면, 본 발명의 다른 실시 예에 따른 전자 장치(200)는 전압 모드 드라이버(210), 수신기(220), 그리고 전송 선로(230)을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 전압 모드 드라이버(210)는 전압 레귤레이터(211)를 포함할 수 있다. 또한, 전압 모드 드라이버(210)는 제1 내지 제4 스위치들(SW1-SW4) 그리고 제1 내지 제4 저항들(R1-R4)을 포함할 수 있다.
구체적으로, 전압 레귤레이터(211)는 제1 노드(N1)에 연결된다. 전압 레귤레이터(211)는 제1 노드(N1)로 레귤레이션 전압(VREG)을 인가할 수 있다.
제1 스위치(SW1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제1 저항(R1)은 제2 노드(N2)와 제3 노드(N3) 사이에 연결된다. 제2 스위치(SW2)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결된다. 제2 저항(R2)은 제4 노드(N4)와 제5 노드(N5) 사이에 연결된다.
제3 저항(R3)은 제3 노드(N3)와 제6 노드(N6) 사이에 연결된다. 제3 스위치(SW3)는 제6 노드(N6)와 제7 노드(N7) 사이에 연결된다. 제4 저항(R4)은 제5 노드(N5)와 제8 노드(N8) 사이에 연결된다. 4 스위치(SW4)는 제8 노드(N8)와 제7 노드(N7) 사이에 연결된다. 그리고 그라운드 전압(VSS)는 제7 노드(N7)에 인가된다.
전송 선로(230)는 Z0의 임피던스(impedance)를 가지는 포지티브 차동 데이터 라인(PDDL)과 네가티브 차동 데이터 라인(NDDL)을 포함할 수 있다. 포지티브 차동 데이터 라인(PDDL)는 제3 노드(N3)과 수신기(220) 사이에 연결된다. 네가티브 차동 데이터 라인(NDDL)는 제5 노드(N5)과 수신기(220) 사이에 연결된다. 하나의 실시 예에 있어서, 포지티브 차동 데이터 라인(PDDL)과 네가티브 차동 데이터 라인(NDDL) 각각은 반대의 위상을 가질 수 있다. 수신기(220)는 병렬화 저항(RDES)으로 모델링될 수 있다.
제1 내지 제4 저항들(R1-R4) 각각은 수신기(220)의 임피던스를 매칭시키기 위한 저항값을 가질 수 있다. 예를 들면, 수신기(220)의 임피던스가 저항값 R을 가진다면, 제1 내지 제4 저항들(R1-R4) 각각은 R/2의 저항값을 가질 수 있다.
전자 장치(200) 내 데이터 패턴(data pattern)은 일정하지 않다. 전압 레귤레이터(211)의 출력 임피던스가 0이 아니기 때문에, 전압 레귤레이터(211)의 출력단에 리플이 발생될 수 있다. 상기 리플로 인하여, 전자 장치(200) 내 지터(jitter)는 증가될 수 있다.
이러한 문제를 해결하기 위하여, 전압 모드 드라이버(210)는 리플 보상부(212)를 더 포함할 수 있다. 리플 보상부(212)는 데이터 패턴 분석부(213) 그리고 레플리커 회로(replica circuit; 214)를 포함할 수 있다.
데이터 패턴 분석부(213)는 데이터 패턴(DP)과 클록 신호(CK)를 수신할 수 있다. 예를 들면, 데이터 패턴 분석부(213)는 직렬화된 데이터 패턴(DP)을 수신할 수 있다.
데이터 패턴 분석부(213)는 데이터 패턴(DP)으로부터 현재 데이터 비트와 이전 데이터 비트를 추출할 수 있다. 일반적으로 일정한 클록 신호(CK)는 데이터 패턴(DP)에 따른 지터를 포함하지 않는다. 데이터 패턴 분석부(213)는 현재 데이터 비트와 이전 데이터 비트를 클록 신호(CK)에 동기되어 비교할 수 있다.
하나의 실시 예에 있어서, 데이터 패턴 분석부(213)는 상기 클록 신호(CK)의 라이징 엣지와 폴링 엣지에 동기되어 현재 데이터 비트와 이전 데이터 비트를 비교할 수 있다.
만약 현재 수신된 데이터 비트가 이전에 수신된 데이터 비트와 동일하면, 데이터 패턴 분석부(213)는 입력 포지티브 제어 신호(input positive control signal; INP_CONT)와 입력 네가티브 제어 신호(input negative control signal; INN_CONT)를 한 클록 신호(CK)의 싸이클 동안 생성할 수 있다. 하나의 실시 예에 있어서, 입력 포지티브 제어 신호(INP_CONT)는 입력 네가티브 제어 신호(INN_CONT)와 반대의 위상을 가질 수 있다. 상기 클록 신호(CK)의 주기는 데이터 패턴(DP)의 유닛 인터벌(unit interval; UI)일 수 있다.
레플리커 회로(214)는 제5 내지 제8 스위치들(SW5-SW8), 제5 내지 제8 저항들(R5-R8), 그리고 제1 및 제2 로드 캐패시터(C1-C2)를 포함할 수 있다.
제5 스위치(SW5)는 제1 노드(N1)와 제9 노드(N9) 사이에 연결된다. 제5 저항(R1)은 제9 노드(N9)와 제10 노드(N10) 사이에 연결된다. 제6 스위치(SW6)는 제1 노드(N1)와 제11 노드(N11) 사이에 연결된다. 제6 저항(R6)은 제11 노드(N11)와 제12 노드(N12) 사이에 연결된다.
제7 저항(R7)은 제10 노드(N10)와 제13 노드(N13) 사이에 연결된다. 제7 스위치(SW7)는 제13 노드(N13)와 제14 노드(N14) 사이에 연결된다. 제8 저항(R8)은 제12 노드(N12)와 제15 노드(N15) 사이에 연결된다. 제8 스위치(SW8)는 제15 노드(N15)와 제14 노드(N14) 사이에 연결된다. 그리고 그라운드 전압(VSS)는 제14 노드(N14)에 인가된다.
또한, 제1 캐패시터(C1)는 제10 노드(N10)와 그라운드 전압(VSS)이 인가되는 노드 사이에 연결된다. 제2 캐패시터(C2)는 제12 노드(N12)와 그라운드 전압(VSS)이 인가되는 노드 사이에 연결된다.
전송 선로(230)는 Z0의 임피던스(impedance) 각각을 가지는 포지티브 차동 데이터 라인(PDDL)와 네가티브 차동 데이터 라인(NDDL)을 포함할 수 있다. 포지티브 차동 데이터 라인(PDDL)는 제3 노드(N3)와 수신기(220) 사이에 연결된다. 네가티브 차동 데이터 라인(NDDL)는 제5 노드(N5) 와 수신기(220) 사이에 연결된다. 하나의 실시 예에 있어서, 포지티브 차동 데이터 라인(PDDL)와 네가티브 차동 데이터 라인(NDDL) 각각은 반대의 위상을 가질 수 있다.
또한, 제3 캐패시터(C3)는 제3 노드(N3)와 그라운드 전압(VSS)이 인가되는 노드 사이에 연결된다. 제4 캐패시터(C4)는 제5 노드(N5)와 그라운드 전압(VSS)이 인가되는 노드 사이에 연결된다. 제1 내지 제4 캐패시터(C1-C4)는 스위치되는 전류의 크기를 결정할 수 있다. 하나의 실시 예에 있어서, 제1 내지 제4 캐패시터(C1-C4) 각각은 동일한 캐패시턴스를 가질 수 있다.
수신기(220)은 병렬화 저항(RDES)으로 모델링될 수 있다. 제1 내지 제4 저항들(R1-R4) 각각은 수신기(220)의 임피던스를 매칭시키기 위한 저항값을 가질 수 있다. 예를 들면, 수신기(220)의 임피던스가 저항값 R을 가진다면, 제1 내지 제4 저항들(R1-R4) 각각은 R/2의 저항값을 가질 수 있다.
입력 포지티브 제어 신호(INP_CONT)에 응답하여 제5 스위치(SW5) 및 제8 스위치(SW7)는 활성화될 수 있다. 그리고, 입력 네가티브 제어 신호(INN_CONT)에 응답하여 제6 스위치(SW6) 및 제7 스위치(SW7)는 활성화될 수 있다.
예를 들면, 입력 포지티브 제어 신호(INP_CONT)가 활성화되는 동안, 제5 스위치(SW5)와 제8 스위치(SW8)는 턴-온(turn on) 될 수 있다. 제5 스위치(SW5)와 제8 스위치(SW8)가 턴-온 되면, 제1 노드(N1) (예를 들면, 전압 레귤레이터(211)의 출력단)에 제1 캐패시터(C1)가 연결된다. 따라서, 레귤레이터 전압(VREG)은 제1 캐패시터(C1)의 캐패시턴스만큼 강하될 수 있다.
또한, 입력 네가티브 제어 신호(INN_CONT)가 활성화되는 동안, 제6 스위치(SW6)와 제7 스위치(SW7)는 턴-온(turn on) 될 수 있다. 제6 스위치(SW6)와 제7 스위치(SW7)가 턴-온 되면, 제1 노드(N1) (즉, 전압 레귤레이터(211)의 출력단)에 제2 캐패시터(C2)가 연결된다. 따라서, 레귤레이터 전압(VREG)은 제2 캐패시터(C2)의 캐패시턴스만큼 강하될 수 있다. 하나의 실시 예에 있어서, 제1 내지 제4 캐패시터(C1-C4)는 동일한 캐패시턴스를 가질 수 있다.
본 발명의 실시 예에 따른 데이터 패턴 분석부(213)는 도 13에서 상세히 설명될 것이다.
도 13은 도 12에 도시된 데이터 패턴 분석부를 상세히 도시한 회로도이다.
도 12 및 도 13을 참조하면, 본 발명의 실시 예에 따른 데이터 패턴 분석부(213)는 직렬화된 데이터 패턴(DP)을 수신할 수 있다.
데이터 패턴 분석부(213)는 데이터 패턴(DP)으로부터 현재 데이터 비트(current data bit; CDB)와 이전 데이터 비트(previous data bit; PDB)를 추출할 수 있다.
데이터 패턴 분석부(213)는 현재 데이터 비트(CDB)와 이전 데이터 비트(PDB)를 비교할 수 있다. 만약 현재 데이터 비트(CDB)가 이전 데이터 비트(PDB)와 동일하면, 데이터 패턴 분석부(213)는 클록 신호(CK)에 동기되어 입력 포지티브 제어 신호(INP_CONT)와 입력 네가티브 제어 신호(INN_CONT)를 출력할 수 있다.
데이터 패턴 분석부(213)는 XOR 게이트, OR 게이트, 그리고 인버터를 포함할 수 있다. 현재 데이터 비트(CDB)와 이전 데이터 비트(PDB)는 XOR 게이트로 입력된다. XOR 게이트의 출력과 클록 신호(CK)는 OR 게이트로 입력된다. OR 게이트는 입력 네가티브 제어 신호(INN_CONT)를 출력할 수 있다. OR 게이트의 출력은 인버터로 입력된다. 인버터는 입력 포지티브 제어 신호(INP_CONT)를 출력할 수 있다.
도 14는 도 12에 도시된 전압 모드 드라이버에서 데이터 패턴과 입력 포지티브 제어 신호 및 입력 네가티브 제어 신호를 도시한 타이밍도이다.
도 12 및 도 14를 참조하면, 본 발명의 실시 예에 따른 전압 모드 드라이버(210)는 데이터 패턴(DP)을 전송 선로(230)를 통하여 수신기(220)로 전송할 수 있다. 전송 선로(230)는 포지티브 차동 데이터 라인(PDDL) 그리고 네가티브 차동 데이터 라인(NDDL)을 포함한다.
전압 모드 드라이버(210)는 포지티브 차동 데이터 라인(PDDL)을 통하여 입력 포지티브 데이터 패턴(INP)을 수신기(220)로 전송할 수 있다. 또한, 전압 모드 드라이버(210)는 네가티브 차동 데이터 라인(NDDL)을 통하여 입력 네가티브 데이터 패턴(INN)을 수신기(220)로 전송할 수 있다. 이 때, 입력 포지티브 데이터 패턴(INP) 또는 입력 네가티브 데이터 패턴(INN)이 토글되지 않는 구간에서, 입력 포지티브 제어 신호(INP_CONT)와 입력 네가티브 제어 신호(INN_CONT) 각각은 토글될 수 있다.
도 15은 도 6에 도시된 전압 모드 드라이버를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15을 참조하면, 컴퓨팅 시스템(300)은 프로세서(310), 메모리 장치(320), 저장 장치(330), 입출력 장치(340), 파워 서플라이(350) 및 이미지 센서(360)를 포함할 수 있다.
한편, 컴퓨팅 시스템(300)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신할 수 있다.
프로세서(310)는 특정 계산들 또는 태스크(Task)들을 수행할 수 있다. 하나의 실시 예에 있어서, 프로세서(410)는 마이크로프로세서(Micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)를 포함할 수 있다. 프로세서(410)는 어드레스 버스(Address bus), 제어 버스(Control bus) 및 데이터 버스(Data bus)를 통하여 메모리 장치(320), 저장 장치(330) 및 입출력 장치(340)와 통신을 수행할 수 있다.
하나의 실시 예에 있어서, 프로세서(310)는 PCI(Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다. 또한, 프로세서(310)는 도 6에 도시된 전압 모드 드라이버(110) 또는 도 12에 도시된 전압 모드 드라이버(210)를 포함할 수 있다.
메모리 장치(320)는 컴퓨팅 시스템(300)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(320)는 DRAM(Dynamic RAM), Mobile DRAM(Mobile DRAM), SRAM(Static RAM), PRAM(Phase change RAM), FRAM(Ferroelectric RAM), 저항성 메모리(Resistive RAM: RRAM 또는 ReRAM) 및/또는 MRAM(Magnetic RAM) 등으로 구현될 수 있다.
저장 장치(330)는 SSD(Solid State Drive), HDD(Hard Disk Drive), 씨디 롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(340)는 키보드(Keyboard), 키 패드(Keypad), 마우스(Mouse) 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다.
파워 서플라이(350)는 컴퓨팅 시스템(300)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(360)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(310)와 연결되어 통신을 수행할 수 있다. 이미지 센서(360)는 프로세서(310)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
컴퓨팅 시스템(300)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트 폰(Smart phone) 등을 포함할 수 있다.
도 16은 도 15에 도시된 컴퓨팅 시스템에서 사용되는 인터페이스의 실시 예를 도시한 블록도이다.
도 16를 참조하면, 컴퓨팅 시스템(400)은 MIPI 인터페이스를 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 애플리케이션 프로세서(Application Processor, 410), 이미지 센서(440) 및 디스플레이(450) 등을 포함할 수 있다.
애플리케이션 프로세서(410)의 CSI 호스트(Camera Serial Interface Host, 412)는 CSI를 통하여 이미지 센서(440) 내의 CSI 장치(441)와 시리얼 통신을 수행할 수 있다. 하나의 실시 예에 있어서, 애플리케이션 프로세서(410)는 도 6에 도시된 전압 모드 드라이버(110) 또는 도 12에 도시된 전압 모드 드라이버(200)를 포함할 수 있다.
하나의 실시 예에 있어서, CSI 호스트(412)는 DES(DESerializer)를 포함할 수 있고, CSI 장치(441)는 SER(SERializer)을 포함할 수 있다.
애플리케이션 프로세서(410)의 DSI 호스트(Display Serial Interface Host, 411)는 DSI를 통하여 디스플레이(450)의 DSI 장치(451)와 시리얼 통신을 수행할 수 있다. 하나의 실시 예에 있어서, DSI 호스트(411)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(451)는 디시리얼라이저(DES)를 포함할 수 있다.
컴퓨팅 시스템(400)은 애플리케이션 프로세서(410)와 통신을 수행할 수 있는 RF(Radio Frequency) 칩(460)을 더 포함할 수 있다. 애플리케이션 프로세서(410)의 PHY(Physical layer, 413)와 RF 칩(460)의 PHY(461)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 애플리케이션 프로세서(410)는 PHY(413)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(414)를 더 포함할 수 있다.
컴퓨팅 시스템(400)은 GPS(Global Positioning System, 420), 스토리지(470), 마이크(481), 스피커(482) 및 DRAM(Dynamic Random Access Memory, 483)를 포함할 수 있다.
또한, 컴퓨팅 시스템(400)은 WIMAX(Worldwide Interoperability for Microwave Access, 491), WLAN(Wireless Local Area Network, 492) 및 UWB(Ultra WideBand, 493)을 이용하여 통신을 수행할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 전압 모드 드라이버를 포함하는 애플리케이션 프로세서 또는 시스템온칩(system-on-chip; SoC)에 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 전압 모드 드라이버 111 : 전압 레귤레이터
112 : 리플 보상부 113 : 데이터 패턴 분석부
120 : 수신기 130 : 전송 선로
100, 200 : 전자 장치 300: 컴퓨터 시스템

Claims (10)

  1. 전압 레귤레이터(voltage regulator); 그리고
    상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면 제어 신호를 발생하며, 그리고 상기 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 리플 보상부(ripple compensation unit)를 포함하는 전압 모드 드라이버(voltage mode driver).
  2. 제 1 항에 있어서,
    제1 노드와 제2 노드 사이에 연결되는 제1 스위치;
    상기 제2 노드와 제3 노드 사이에 연결되는 제1 저항;
    상기 제1 노드와 제4 노드 사이에 연결되는 제2 스위치;
    상기 제4 노드와 제5 노드 사이에 연결되는 제2 저항;
    제6 노드와 제7 노드 사이에 연결되는 제3 스위치;
    상기 제3 노드와 상기 제6 노드 사이에 연결되는 제3 저항;
    제8 노드와 상기 제7 노드 사이에 연결되는 제4 스위치; 그리고
    상기 제5 노드와 상기 제8 노드 사이에 연결되는 제4 저항을 더 포함하며,
    상기 전압 레귤레이터의 출력단은 상기 제1 노드에 연결되며,
    그라운드 전압은 상기 제7 노드에 인가되는 전압 모드 드라이버.
  3. 제 2 항에 있어서,
    상기 제1 내지 제4 저항들 각각은 수신기의 임피던스를 매칭시키기 위한 저항값을 갖고,
    상기 수신기는 제1 전송 선로를 통해 상기 제3 노드와 연결되고, 제2 전송 선로를 통해 상기 제5 노드와 연결되는 전압 모드 드라이버.
  4. 제 1 항에 있어서,
    상기 리플 보상부는 데이터 패턴을 수신하며, 상기 데이터 패턴으로부터 현재 데이터 비트와 이전 데이터 비트를 추출하는 전압 모드 드라이버.
  5. 제 4 항에 있어서,
    상기 리플 보상부는 상기 클록 신호의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기되어 동작하며,
    상기 클록 신호의 주기는 상기 데이터 패턴의 하나의 데이터 비트에 대응하는 전압 모드 드라이버.
  6. 제 4 항에 있어서,
    상기 제어 신호의 시간 폭(width)은 상기 데이터 패턴의 데이터 전송 레이트(data transmission rate)에 대응하는 전압 모드 드라이버.
  7. 제 4 항에 있어서,
    상기 전압 모드 드라이버는 전송 선로를 통하여 상기 데이터 패턴을 수신부로 전송하는 전압 모드 드라이버.
  8. 전압 레귤레이터(voltage regulator); 그리고
    상기 전압 레귤레이터의 출력단에 연결되며, 이전 데이터 비트와 현재 데이터 비트를 클록 신호에 동기되어 비교하고, 상기 이전 데이터 비트와 상기 현재 데이터 비트가 동일하면 제1 및 제2 제어 신호를 발생하며, 상기 제1 또는 제2 제어 신호에 응답하여 상기 출력단에 그라운드 전압을 인가하는 레플리커 회로(replica circuit)를 포함하는 전압 모드 드라이버(voltage mode driver).
  9. 제 8 항에 있어서,
    상기 레플리커 회로는 데이터 패턴을 수신하며, 상기 데이터 패턴으로부터 상기 이전 데이터 비트와 상기 현재 데이터 비트를 추출하는 전압 모드 드라이버.
  10. 제 9 항에 있어서,
    상기 레플리커 회로는 상기 클록 신호의 라이징 엣지와 폴링 엣지에 동기되어 동작하며,
    상기 클록 신호의 주기는 상기 데이터 패턴의 하나의 데이터 비트에 대응하는 전압 모드 드라이버.
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