KR100343133B1 - 안정된내부전원전압구동드라이버를갖는반도체메모리장치 - Google Patents

안정된내부전원전압구동드라이버를갖는반도체메모리장치 Download PDF

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Abstract

안정된 내부전원전압 구동 드라이버의 출력을 갖는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이 블락, 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 수단, 및 상기 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.

Description

안정된 내부전원전압 구동 드라이버를 갖는 반도체 메모리장치 {semiconductor memory device in cluding stable internal power supply driver}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 안정된 내부전원전압 구동 드라이버를 갖는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치가 고집적화됨에 따라 메모리셀 어레이의 전원전압 발생수단의 구성은 매우 중요하다. 즉 다수개의 메모리셀 어레이가 동시에 동작하게 됨으로써 여러가지의 문제점이 유발되는 데, 특히 메모리셀 어레이가 동작할 때 메모리셀 어레이에 전원을 공급하는 전원전압 발생장치는 동시에 많은 양의 전하를 공급해야 하며 이에 따라 전원에 잡음이 발생될 수 있다. 따라서 통상적으로 모자라는 전하의 양을 채우기 위하여 전원전압 발생장치에 다시 전원전압을 피드백 해 전원전압 발생장치를 동작시키게 된다. 그러나 이 경우에는 칩이 커짐으로 인하여 동작속도가 느려지는 단점이 있다.
도 1은 종래의 내부전원전압 구동 스킴을 갖는 반도체 메모리장치의 개략적인 블락도이다.
도 1을 참조하면, 상기 종래의 반도체 메모리장치는, 메모리셀 어레이 블락(101), 상기 메모리셀 어레이 블락(101)로부터 피드백되는 내부전원전압(MIVC) 및 기준전압(VREF)을 입력으로 하는 차동증폭기(103), 및 상기 차동증폭기(103)의 출력에 응답하여 내부전원전압(IVC)를 구동하는 내부전원전압 구동 드라이버(105)를 구비한다. 상기 내부전원전압(IVC)은 도시되지 않은 내부전원전압 발생장치에서 발생된다.
그러나 상기 종래의 내부전원전압 구동 스킴을 갖는 반도체 메모리장치에서는, 상기 메모리셀 어레이 블락(101)의 크기가 클 경우에 즉 한번에 센싱해야 하는 비트라인 쌍(BL,)의 수가 많을 경우에 센싱동작시 상기 메모리셀 어레이 블락(101)에서 많은 양의 전류가 소모된다. 이에 따라 상기 내부전원전압 구동 드라이버(105)의 출력(N1)은 도 2에 도시된 바와 같이 심한 딥(Dip)(201) 현상이 발생된다. 이러한 딥 현상은 반도체 메모리장치의 속도와 관련된 파라미터들에 나쁜 영향을 미치며 또한 상기 딥 현상에 기인하는 잡음으로 인해 반도체 메모리장치의 오동작이 유발될 수 있다.
따라서 상기 종래의 반도체 메모리장치에서는, 상기 딥 현상을 약간이라도 줄이기 위해 상기 메모리셀 어레이 블락(101)로부터 피드백되는 내부전원전압(MIVC)에 의해 상기 차동증폭기(103)을 구동시키고 상기 차동증폭기(103)의 출력에 의해 내부전원전압 구동 드라이버(105)를 구동시킨다. 그런데 이 경우에는 상기 내부전원전압(MIVC)이 피드백되는 데 시간이 소요되므로 상기 딥(201) 현상을 충분히 막기 어려우며, 또한 상기 내부전원전압(MIVC)이 피드백되는 데 까지의 지연시간으로 인해 상기 내부전원전압 구동 드라이버(105)의 구동 후에 상기 내부전원전압 구동 드라이버(105)의 출력(N1)에서 도 2에 도시된 바와 같은 오버슈팅(Over shooting)(202) 현상이 발생될 수 있는 단점이 있다.
따라서 본 발명의 목적은 안정된 내부전원전압 구동 드라이버의 출력을 갖는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 내부전원전압 구동 스킴을 갖는 반도체 메모리장치의 개략적인 회로도
도 2는 도 1에 도시된 종래의 반도체 메모리장치에서 내부전원전압 구동 드라이버의 출력에서의 딥 현상 및 오버슈팅 현상을 나타내는 도면
도 3은 본 발명의 제1실시예에 따른 반도체 메모리장치의 개략적인 회로도
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 개략적인 회로도
도 5는 본 발명의 제3실시예에 따른 반도체 메모리장치의 개략적인 회로도
도 6은 도3에 도시된 본 발명에 따른 반도체 메모리장치에서 딥 현상 및 오버슈팅 현상이 감소된 것을 난타내는 도면
상기 목적을 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리장치는, 메모리셀 어레이 블락, 기준전압 및 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 회로; 및 상기 메모리셀 어레이 블락의 센싱동작시 천이하는 입력신호에 응답하여 상기 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 한다.
상기 제어신호 발생회로는, 상기 입력신호에 응답하여 포지티브 펄스를 갖는 상기 제어신호를 발생하는 펄스 발생회로이다.
상기 목적을 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리장치는, 메모리셀 어레이 블락, 기준전압 및 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀업시키는 풀업 회로, 상기 메모리셀 어레이 블락의 센싱동작시 천이하는 입력신호를 소정의 시간만큼 지연시켜 출력하는 지연회로, 및 상기 지연회로의 출력신호에 응답하여 소정의 펄스를 갖는 상기 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 한다.
상기 제어신호 발생회로는, 상기 입력신호에 응답하여 네거티브 펄스를 갖는 상기 제어신호를 발생하는 펄스 발생회로이다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하겠다. 도면상에서 동일한 참조부호 및 참조번호는 동일한 요소를 지칭한다.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리장치의 개략적인 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리장치는, 메모리셀 어레이 블락(301), 기준전압(VREF) 및 상기 메모리셀 어레이 블락(301)으로부터 피드백되는 내부전원전압(MIVC)을 입력으로 하는 차동증폭기(303), 상기 차동증폭기(303)의 출력에 응답하여 상기 메모리셀 어레이 블락(301)에 내부전원전압(IVC)를 제공하는 내부전원전압 구동 드라이버(305), 제어신호(CNT)에 응답하여 상기 차동증폭기(303)의 출력단을 풀다운시키는 풀다운 수단(307), 및 입력신호(PS)에 응답하여 상기 제어신호(CNT)를 발생하는 제어신호 발생수단(309)를 구비한다.
상기 내부전원전압(IVC)은 도시되지 않은 내부전원전압 발생장치에서 발생된다. 상기 입력신호(PS)는 상기 메모리셀 어레이 블락(301)에서 센싱동작시 내부전원전압을 사용하는 시점에 논리"로우"에서 논리"하이"로 변화하는 신호이다.
상기 내부전원전압 구동 드라이버(305)는, 소오스에 내부전원전압(IVC)가 접속되고 게이트에 상기 차동증폭기(303)의 출력이 접속되며 드레인인 출력노드(N3)가 상기 메모리셀 어레이 블락(301)에 접속되는 피모스 트랜지스터로 구성된다.
또한 상기 풀다운 수단(307)은 드레인에 상기 차동증폭기(303)의 출력이 접속되며 게이트에 상기 제어신호(CNT)가 접속되며 소오스에 접지전압(VSS)가 접속되는 엔모스 트랜지스터로 구성된다.
또한 상기 제어신호 발생수단(309)는 자동펄스 발생기로서, 상기 입력신호(PS)를 받아 반전시키는 제1인버터(309a), 상기 제1인버터의 출력을 반전시키는 제2인버터(309b), 상기 제2인버터의 출력을 반전시키는 제3인버터(309c), 상기 제3인버터의 출력 및 상기 신호(PS)를 입력으로 하는 낸드게이트(309d), 및상기 낸드게이트의 출력을 반전시켜 상기 제어신호(CNT)를 발생하는 제4인버터(309e)로 구성된다. 여기에서 상기 제1 내지 제3인버터(309a 내지 309c)는 지연소자들이고, 이들 홀수개의 인버터들에 의해 반전 지연회로가 구성된다.
좀더 설명하면, 상기 메모리셀 어레이 블락(301)에서 센싱동작시 내부전원전압을 사용하는 시점에 상기 입력신호(PS)가 논리"로우"에서 논리"하이"로 천이하게 되며 이에 따라 소정의 포지티브 펄스를 갖는 상기 제어신호(CNT)가 상기 제어신호 발생수단(309)에서 발생된다. 이에 따라 상기 풀다운 수단(307)이 상기 포지티브 펄스폭 만큼 턴온되어 상기 차동증폭기(303)의 출력이 소정시간 동안 풀다운된다. 따라서 상기 내부전원전압 구동 드라이버(305)가, 센싱동작시 내부전원전압을 사용하는 시점부터 상기 소정시간 동안 턴온되어 상기 출력노드(N3)에 전하가 집중적으로 공급되게 된다.
따라서 상기 내부전원전압 구동 드라이버(305)의 출력(N3)는 안정된 값을 갖게 된다. 즉 도 7에 도시된 바와 같이 딥(Dip) 현상(701)이 감소되고 오버슈팅 현상이 제거된다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 개략적인 회로도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치는, 상기 도 3에 도시된 제1실시예의 반도체 메모리장치와 동일한 구성을 가지며, 단지 풀다운 수단(407)의 구성이 다르다.
상기 풀다운 수단(407)은 드레인에 차동증폭기(303)의 출력이 접속되며 게이트에 상기 제어신호(CNT)가 접속되는 제1엔모스 트랜지스터(407a)와, 드레인 및 게이트에 상기 제1엔모스 트랜지스터(407a)의 소오스가 접속되며 소오스에 접지전압(VSS)가 접속되는 제2엔모스 트랜지스터(407b)를 구비한다. 상기 제2엔모스 트랜지스터(407b)는 다이오드 역할을 한다.
상기 제2엔모스 트랜지스터(407b)는, 상기 제1엔모스 트랜지스터(407a)가 제어신호(CNT)의 포지티브 펄스폭 만큼 턴온될 때 상기 차동증폭기(303)의 출력, 즉 상기 내부전원전압 구동 드라이버(305)의 게이트 전압의 변화를 감소시키기 위한 것이다. 즉 상기 내부전원전압 구동 드라이버(305)의 게이트 전압이 상기 제2엔모스 트랜지스터(407b)의 문턱전압 이하로 내려가지 않도록 하기 위한 것이다.
따라서 도 4에 도시된 제2실시예에 따른 반도체 메모리장치에서는, 도 3에 도시된 제1실시예에 따른 반도체 메모리장치에 비하여 내부전원전압 구동 드라이버(305)의 반응속도가 개선된다.
한편 다이오드 역할을 하는 상기 제2엔모스 트랜지스터(407b)는 저항으로 대체될 수 있다. 이때 저항은 상기 제1엔모스 트랜지스터(407b)가 제어신호(CNT)의 포지티브 펄스폭 만큼 턴온될 때 상기 차동증폭기(303)의 출력, 즉 상기 내부전원전압 구동 드라이버(305)의 게이트 전압의 풀다운 속도를 늦추는 역할을 한다. 이에 따라 상기 제2엔모스 트랜지스터(407B)가 저항으로 대체되는 경우에는 저항의 크기에 의해 상기 메모리셀 어레이 블락(301)에 공급되는 내부전원전압의 공급정도가 조절될 수 있다.
도 5는 본 발명의 제3실시예에 따른 반도체 메모리장치의 개략적인 회로도이다.
도 5를 참조하면, 본 발명의 제3실시예에 따른 반도체 메모리장치는, 메모리셀 어레이 블락(501), 기준전압(VREF)과 상기 메모리셀 어레이 블락(501)으로부터 피드백되는 내부전원전압(MIVC)를 입력하는 차동증폭기(303), 상기 차동증폭기(303)의 출력에 응답하여 상기 메모리셀 어레이 블락(301)에 내부전원전압(IVC)를 제공하는 내부전원전압 구동 드라이버(305), 제어신호(CNT)에 응답하여 상기 차동증폭기(303)의 출력단을 풀업시키는 풀업 수단(507), 상기 제어신호(CNT)를 발생하는 제어신호 발생수단(509), 및 입력신호(PS)를 소정의 시간만큼 지연시켜 상기 제어신호 발생수단(509)로 출력하는 지연수단(511)을 구비한다.
상기 메모리셀 어레이 블락(301), 상기 차동증폭기(303), 및 상기 내부전원전압 구동 드라이버(305)는 도 3에 도시된 것들과 동일하다.
상기 풀업 수단(507)은, 소오스에 내부전원전압(IVC)가 접속되고 게이트에 상기 제어신호(CNT)가 접속되며 드레인에 상기 차동증폭기(303)의 출력이 접속되는 피모스 트랜지스터로 구성된다.
또한 상기 제어신호 발생수단(509)는 네거티브 펄스를 발생하는 자동펄스 발생기로서, 상기 지연수단(511)의 출력신호를 받아 반전시키는 제1인버터(509a), 상기 제1인버터의 출력을 반전시키는 제2인버터(509b), 상기 제2인버터의 출력을 반전시키는 제3인버터(509c), 및 상기 제3인버터의 출력 및 상기 지연수단(511)의 출력을 입력으로 하여 상기 제어신호(CNT)를 발생하는 낸드게이트(509d)를 포함한다. 여기에서 상기 제1 내지 제3인버터(509a 내지 509c)는 지연소자들이고, 이들 홀수개의 인버터들에 의해 반전 지연회로가 구성된다.
상기 지연수단(511)은 상기 제어신호 발생수단(509)에서 발생되는 제어신호(CNT)의 펄스의 인에이블 시점을 조절하기 위한 것으로서, 입력신호(PS)를 소정의 시간만큼 지연시켜 상기 제어신호 발생수단(509)로 출력한다. 상기 지연수단(511)은, 상기 입력신호(PS)를 받아 반전시키는 제1인버터(511a), 상기 제1인버터의 출력을 반전시키는 제2인버터(511b)를 포함한다. 여기에서 상기 제1 및 제2인버터(511a,511b)는 지연소자들이다.
좀더 설명하면, 상기 메모리셀 어레이 블락(501)에서 센싱동작시 내부전원전압을 사용하는 시점에 상기 입력신호(PS)가 논리"로우"에서 논리"하이"로 천이하게 되어 이에 따라 소정의 네거티브 펄스를 갖는 상기 제어신호(CNT)가 상기 제어신호 발생수단(509)에서 발생된다. 이에 따라 상기 풀업 수단(507)이 상기 네거티브 펄스폭 만큼 턴온되어 상기 차동증폭기(303)의 출력이 소정시간 동안 풀업된다. 따라서 상기 내부전원전압 구동 드라이버(305)가 센싱동작시 내부전원전압을 사용하는 시점부터 상기 지연수단(511)의 지연시간 후 상기 소정시간 동안 강제적으로 턴오프되어, 상기 출력노드(N5)의 오버슈팅이 방지될 수 있다.
이상과 같이, 본 발명을 실시예들을 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 본 발명에 따른 반도체 메모리장치에서는 내부전원전압 구동 드라이버의 출력에서 딥 현상과 오버슈팅 현상이 발생되는 것이 방지된다. 즉 본 발명에 따른 반도체 메모리장치는 안정된 내부전원전압 구동 드라이버의 출력을 갖는 장점이 있다.

Claims (10)

  1. 메모리셀 어레이 블락;
    상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기;
    상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버;
    소정의 펄스를 갖는 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 회로; 및
    상기 메모리셀 어레이 블락의 센싱동작시 천이하는 입력신호에 응답하여 상기 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 내부전원전압 구동 드라이버는, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 차동증폭기의 출력이 접속되며 드레인인 출력노드가 상기 메모리셀 어레이 블락에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 풀다운 회로는, 드레인에 상기 차동증폭기의 출력이 접속되며 게이트에 상기 제어신호가 접속되며 소오스에 접지전압이 접속되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제어신호 발생회로는,
    상기 입력신호를 받아 소정의 시간만큼 반전지연시키는 반전 지연회로;
    상기 반전 지연회로의 출력 및 상기 입력신호를 입력으로 하는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전시켜 상기 제어신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 풀다운 회로는, 드레인에 상기 차동증폭기의 출력이 접속되며 게이트에 상기 제어신호가 접속되는 제1엔모스 트랜지스터; 및 드레인 및 게이트에 상기 제1엔모스 트랜지스터의 소오스가 접속되며 소오스에 접지전압이 접속되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 메모리셀 어레이 블락;
    상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기;
    상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버;
    소정의 펄스를 갖는 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀업시키는 풀업 회로;
    상기 메모리셀 어레이 블락의 센싱동작시 천이하는 입력신호를 소정의 시간만큼 지연시켜 출력하는 지연회로; 및
    상기 지연회로의 출력신호에 응답하여 상기 제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 내부전원전압 구동 드라이버는, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 차동증폭기의 출력이 접속되며 드레인인 출력노드가 상기 메모리셀 어레이 블락에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 풀업 회로는, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 제어신호가 접속되며 드레인에 상기 차동증폭기의 출력이 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제6항에 있어서, 상기 제어신호 발생회로는,
    상기 지연회로의 출력신호를 받아 소정의 시간만큼 반전지연시키는 반전 지연회로; 및
    상기 반전 지연회로의 출력신호 및 상기 지연회로의 출력신호를 입력으로 하여 상기 제어신호를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체메모리장치.
  10. 제1항에 있어서, 상기 풀다운 회로는,
    드레인에 상기 차동증폭기의 출력이 접속되며 게이트에 상기 제어신호가 접속되는 엔모스 트랜지스터; 및
    일단이 상기 엔모스 트랜지스터의 소오스에 접속되며 타단이 접지전압에 접속되는 저항을 구비하는 것을 특징으로 하는 반도체 메모리장치.
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