CN110830006A - 脉冲时钟产生电路、集成电路及脉冲时钟产生方法 - Google Patents

Abstract

本发明实施例提供一种脉冲时钟产生电路、集成电路及脉冲时钟产生方法。该脉冲时钟产生电路包括逻辑门电路、反相器及脉冲宽度控制电路。逻辑门电路用于在时钟输入信号的驱动下，输出门控信号。反相器与逻辑门电路连接，并用于在门控信号的驱动下，输出脉冲时钟信号。脉冲宽度控制电路接入于逻辑门电路与反相器之间，用于在门控信号的控制下，输出脉冲宽度控制信号并反馈回逻辑门电路，以调节脉冲时钟信号。本发明实施例的脉冲时钟产生电路及脉冲时钟产生方法能够输出具有稳定宽度的脉冲时钟信号。

Description

脉冲时钟产生电路、集成电路及脉冲时钟产生方法

技术领域

本发明实施例涉及时钟电路技术领域，尤其涉及一种脉冲时钟产生电路、集成电路及脉冲时钟产生方法。

背景技术

脉冲锁存器(Pulse Latch)是一种对脉冲信号敏感的存储单元电路，可以在特定脉冲时钟信号作用下改变状态。在对速度和功耗要求较高的电路中，采用脉冲锁存器，不仅可以简化电路，而且可以在CPU中有效地降低动态功耗，因此，脉冲锁存器被普遍地应用于电路中。

脉冲锁存器输入脉冲时钟信号，稳定宽度的脉冲时钟信号是脉冲锁存器应用的基础，而脉冲时钟产生电路的设计决定了脉冲时钟信号的波形质量和应用范围。所以，脉冲时钟产生电路的设计对于整个电路来说起着至关重要的作用。

图1示出了一种现有的脉冲时钟产生电路10的电路图，图2为图1所示的脉冲时钟产生电路10相关的脉冲波形。如图1和图2所示，脉冲时钟产生电路10通过由简单的与门11和反相器12来产生具有时钟输入信号CLK的脉冲时钟信号CLK2。但是，由于图1的脉冲时钟产生电路10的结构简单，很容易受到输入信号和周围电路的影响，所以，输出的脉冲时钟信号CLK2的波形并不稳定。

因此，如何提高脉冲波形的质量是脉冲时钟产生电路设计中需要重点考虑的问题。

发明内容

本发明实施例的目的在于提供一种具有稳定宽度的脉冲时钟信号的脉冲时钟产生电路、集成电路及脉冲时钟产生方法。

本发明实施例的一个方面提供一种脉冲时钟产生电路，其包括逻辑门电路、反相器及脉冲宽度控制电路。所述逻辑门电路用于在时钟输入信号的驱动下，输出门控信号。所述反相器与所述逻辑门电路连接，并用于在所述门控信号的驱动下，输出脉冲时钟信号。所述脉冲宽度控制电路接入于所述逻辑门电路与所述反相器之间，用于在所述门控信号的控制下，输出脉冲宽度控制信号并反馈回所述逻辑门电路，以调节所述脉冲时钟信号。

进一步地，所述脉冲时钟产生电路还包括反馈信号控制电路。所述脉冲宽度控制电路分别与所述脉冲宽度控制电路和所述逻辑门电路相连，用于在所述脉冲宽度控制信号和所述时钟输入信号的控制下，将输出的反馈信号反馈给所述逻辑门电路，以稳定所述脉冲时钟信号的脉冲宽度。

进一步地，所述反馈信号控制电路具有用于接收所述时钟输入信号的第一端、用于接收所述脉冲宽度控制信号的第二端及用于将所述反馈信号反馈到所述逻辑门电路的第三端，所述反馈信号控制电路包括第一MOS管和第二MOS管，所述第一MOS管为PMOS管，所述第二MOS管为NMOS管，其中，所述第一MOS管的栅极连接至所述第一端，所述第一MOS管的源极连接至电源，所述第一MOS管的漏极与所述第二MOS管的漏极相连并连接至所述第三端，所述第二MOS管的栅极连接至所述第二端，所述第二MOS管的源极接地。

进一步地，所述反馈信号控制电路还包括自反馈电路，所述自反馈电路连接于所述第一端与所述第三端之间，其中，在所述时钟输入信号发生变化时，所述自反馈电路输出自反馈信号并反馈给所述第三端，以使得所述第三端输出的所述反馈信号稳定。

进一步地，所述自反馈电路包括第三MOS管、第四MOS管及反相电路，其中，所述第三MOS管的栅极通过所述反相电路连接至所述第三端，所述第三MOS管的漏极连接至所述第三端，所述第三MOS管的源极与所述第四MOS管的漏极相连，所述第四MOS管的栅极连接至所述第一端，第四MOS管的源极接地，在所述第三端输出的所述反馈信号从高电平变为低电平时，所述第三MOS管和所述第四MOS管导通。

进一步地，所述第三MOS管和所述第四MOS管为NMOS管。

进一步地，所述反相电路包括第五MOS管和第六MOS管，所述第五MOS管为PMOS管，所述第六MOS管为NMOS管，所述第五MOS管的栅极与所述第六MOS管的栅极相连并连接至所述第三端，所述第五MOS管的源极连接至电源，所述第五MOS管的漏极与所述第六MOS管的漏极连接，所述第六MOS管的源极接地。

进一步地，所述反馈信号控制电路还包括用于稳定所述第三端的所述反馈信号的第七MOS管和第八MOS管，所述第七MOS管的栅极通过所述反相电路连接至所述第三端，所述第七MOS管的源极与所述第八MOS管的漏极连接，所述第七MOS管的漏极连接至所述第三端，所述第八MOS管的栅极连接至所述第二端，所述第八MOS管的源极连接至所述电源，所述第一MOS管的源极与所述第八MOS管的漏极相连，通过所述第八MOS管连接至所述电源。

进一步地，所述第七MOS管和所述第八MOS管为PMOS管。

进一步地，所述逻辑门电路包括与非门；以及所述脉冲宽度控制电路包括串联连接的奇数个反相器。

本发明实施例的另一个方面还提供一种集成电路，其包括如上所述的脉冲时钟产生电路及与所述脉冲时钟产生电路相连接的脉冲锁存器，所述脉冲时钟产生电路用于将产生的所述脉冲时钟信号提供给所述脉冲锁存器。

相较于现有的反馈环路的起点连接于脉冲时钟信号的输出端的脉冲时钟产生电路来说，本发明实施例的脉冲时钟产生电路及具有该脉冲时钟产生电路的集成电路通过将反馈环路的起点接入于逻辑门电路与反相器之间，从而将反馈环路的起点由脉冲时钟信号的输出端修改为脉冲时钟信号的前级节点，由于前级节点的负载只有所连接的反相器与脉冲宽度控制电路，负载大小基本不会变化，所以，即使脉冲时钟信号所接的负载变化也几乎影响不到前级节点，所以，将前级节点作为反馈信号的起点，不受脉冲时钟信号所接负载变化的影响，即保持门控信号的电平稳定，进而保持基于前级节点输出的脉冲时钟信号稳定，从而达到输出的脉冲时钟信号的脉冲宽度稳定的效果。

本发明实施例的又一个方面还提供一种脉冲时钟产生方法。所述脉冲时钟产生方法包括：通过逻辑门电路接收时钟输入信号，并在所述时钟输入信号的驱动下，输出门控信号；通过反相器接收所述门控信号，并在所述门控信号的驱动下，输出脉冲时钟信号；通过脉冲宽度控制电路接收所述门控信号，并在所述门控信号的控制下，输出脉冲宽度控制信号并反馈回所述逻辑门电路，以调节所述脉冲时钟信号。

进一步地，所述脉冲时钟产生方法还包括：通过反馈信号控制电路接收所述脉冲宽度控制信号和所述时钟输入信号，并在所述脉冲宽度控制信号和所述时钟输入信号的控制下，输出反馈信号并将输出的所述反馈信号反馈给所述逻辑门电路，以稳定所述脉冲时钟信号的脉冲宽度。

本发明实施例的脉冲时钟产生方法通过将反馈环路的起点连接于门控信号，由于脉冲时钟信号所接的负载变化几乎影响不到门控信号，所以，将门控信号作为反馈信号的起点，不受脉冲时钟信号所接负载变化的影响，即保持门控信号的电平稳定，进而保持基于门控信号输出的脉冲时钟信号稳定，从而达到输出的脉冲时钟信号的脉冲宽度稳定的效果。

附图说明

图1为一种现有的脉冲时钟产生电路的电路图；

图2为图1所示的脉冲时钟产生电路相关的波形图；

图3为本发明一个实施例的脉冲时钟产生电路的总体框图；

图4为本发明一个实施例的脉冲时钟产生电路的电路图；

图5为本发明一个实施例的反馈信号控制电路的电路图；

图6示出本发明的图4所示的脉冲时钟产生电路与现有的脉冲时钟产生电路的仿真效果对比图；

图7示出在改变脉冲时钟信号PCLK所接的负载后本发明的图4所示的脉冲时钟产生电路与现有的脉冲时钟产生电路的仿真效果对比图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置的例子。

在本发明实施例使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。除非另作定义，本发明实施例使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“前部”、“后部”、“下部”和/或“上部”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

图3揭示了本发明一个实施例的脉冲时钟产生电路30的总体框图。如图3所示，本发明一个实施例的脉冲时钟产生电路30包括逻辑门电路31、反相器32及脉冲宽度控制电路33。逻辑门电路31在时钟输入信号CLK的驱动下，输出门控信号pclk_n。反相器32与逻辑门电路31连接，并用于在门控信号pclk_n的驱动下输出脉冲时钟信号PCLK。脉冲宽度控制电路33接入于逻辑门电路31与反相器32之间，用于在门控信号pclk_n的控制下，输出脉冲宽度控制信号n1并反馈回逻辑门电路31，以调节脉冲时钟信号PCLK。

相较于现有的反馈环路的起点连接于脉冲时钟信号的输出端的脉冲时钟产生电路来说，本发明实施例的脉冲时钟产生电路30通过将反馈环路的起点接入于逻辑门电路31与反相器32之间，从而将反馈环路的起点由脉冲时钟信号PCLK的输出端OUT修改为脉冲时钟信号PCLK的前级节点P，由于前级节点P的负载只有所连接的反相器32与脉冲宽度控制电路33，负载大小基本不会变化，所以，即使脉冲时钟信号PCLK所接的负载变化也几乎影响不到前级节点P，所以，将前级节点P作为反馈信号的起点，不受脉冲时钟信号PCLK所接负载变化的影响，即保持门控信号pclk_n的电平稳定，进而保持基于前级节点P输出的脉冲时钟信号PCLK稳定，从而达到输出的脉冲时钟信号PCLK的脉冲宽度稳定的效果。

图4揭示了本发明一个实施例的脉冲时钟产生电路30的电路图。如图4所示，在一些实施例中，逻辑门电路31包括与非门。逻辑门电路31与反相器32配合使用，旨在达到输出的脉冲时钟信号满足实际需求。

在一些实施例中，脉冲宽度控制电路33包括串联连接的奇数个反相器，提供相对应于脉冲宽度的延时并且脉冲宽度控制电路33的脉冲宽度控制信号nl的电平信号应该在经过延时后与门控信号pclk_n反相。

当然，在其他实施例中，脉冲宽度控制电路33也可以包括串联连接的偶数个反相器，相应地，逻辑门电路31可以采用其他的门电路形式，例如或非门等，旨在保证脉冲宽度控制电路33和逻辑门电路31在配合使用时，能够输出脉冲时钟信号PCLK的目的。

继续参照图4所示，在一些实施例中，本发明实施例的脉冲时钟产生电路30还包括反馈信号控制电路34。反馈信号控制电路34分别与脉冲宽度控制电路33与逻辑门电路31相连，用于在脉冲宽度控制信号n1和时钟输入信号CLK的控制下，将输出的反馈信号nclk反馈给逻辑门电路31，以稳定脉冲时钟信号PCLK的脉冲宽度。反馈信号控制电路34具有第一端A1、第二端A2及第三端A3，其中，第一端A1用于接收时钟输入信号CLK，第二端A2用于接收脉冲宽度控制电路33输出的脉冲宽度控制信号n1，第三端A3用于输出反馈信号nclk并将反馈信号nclk反馈到逻辑门电路31。

本发明实施例的脉冲时钟产生电路30通过增加反馈信号控制电路34，从而可以使输出的脉冲时钟信号PCLK的脉冲宽度更加稳定。

图5揭示了本发明一个实施例的反馈信号控制电路34的电路图。如图5所示，反馈信号控制电路34包括第一MOS管pch1和第二MOS管nch1，其中，第一MOS管pch1为PMOS管，第二MOS管nch1为NMOS管。第一MOS管pch1的栅极连接至第一端A1，第一MOS管pch1的源极连接至电源Vcc，第一MOS管pch1的漏极与第二MOS管nch1的漏极相连并连接至第三端A3，第二MOS管nch1的栅极连接至第二端A2，第二MOS管nch1的源极接地。

反馈信号控制电路34还包括自反馈电路341，自反馈电路341连接于第一端A1与所述第三端A3之间，其中，在时钟输入信号CLK发生变化时，自反馈电路341输出自反馈信号并反馈给第三端A3，以使得第三端A3输出的反馈信号nclk稳定。

在一些实施例中，自反馈电路341包括第三MOS管nch2、第四MOS管nch3及反相电路342，其中，第三MOS管nch2的栅极通过反相电路342连接至第三端A3，第三MOS管nch2的漏极连接至第三端A3，第三MOS管nch2的源极与第四MOS管nch3的漏极相连，第四MOS管nch3的栅极连接至第一端A1，第四MOS管nch3的源极接地。

在一些实施例中，第三MOS管nch2和第四MOS管nch3均为NMOS管。

如图4所示，在时钟输入信号CLK为低电平时，输出的门控信号pclk_n为高电平，脉冲宽度控制信号n1为低电平，由于时钟输入信号CLK为低电平，故图5中的第一MOS管pch1导通，由于第一MOS管pch1的源极连接至电源Vcc，第一MOS管pch1的漏极连接至第三端A3，基于PMOS管的基本原理，可知，第三端A3输出的反馈信号nclk为高电平。当时钟输入信号CLK从低电平切换到高电平时，由于图4中的逻辑门电路31和脉冲宽度控制电路33的延时，故此时，反馈信号控制电路34输出的反馈信号nclk维持高电平，直到脉冲宽度控制信号n1从低电平翻转到高电平。如图5所示，在脉冲宽度控制信号n1变为高电平时，基于NMOS管的基本原理，第二MOS管nch1导通，由于第二MOS管nch1的源极接地，导致第二MOS管nch1的漏极电压为低电平，而第三端A3与第二MOS管nch1的漏极相连，所以，第三端A3的反馈信号nclk会从高电平变为低电平。在第三端A3的反馈信号nclk变为低电平时，反相电路342的输出信号由低电平变为高电平，由于第三MOS管nch2为NMOS管，所以，第三MOS管nch2导通。由于此时时钟输入信号CLK已切换成高电平，所以，此时第四MOS管nch3也导通。由于第三MOS管nch2和第四MOS管nch3均导通，实现了反馈信号nclk到地的通路，从而，加快了反馈信号nclk变化到低电平的速度。

在其他实施例中，第三MOS管nch2的栅极和第四MOS管nch3的栅极也可以采用独立的驱动电路或者通过其他的电平信号来进行控制。第三MOS管nch2和第四MOS管nch3中的一个或两个也可以采用PMOS管的形式。本发明并不局限于此，但凡能够实现第三端A3的电平信号从高电平变为低电平时，第三MOS管nch2和第四MOS管nch3导通的电路形式均在本发明的保护范围之内。

本发明实施例的反馈信号控制电路34增加了反馈信号nclk通过第三MOS管nch2和第四MOS管nch3到地的通路，并且，通过第三端A3所连接的反相电路342来控制第三MOS管nch2开启，加快了反馈信号nclk变化到低电平的速度，从而实现了脉冲时钟信号PCLK的产生。

参照图5，在一些实施例中，反相电路342包括第五MOS管pch2和第六MOS管nch4，其中，第五MOS管pch2为PMOS管，第六MOS管nch4为NMOS管。第五MOS管pch2的栅极与第六MOS管nch4的栅极相连并连接至第三端A3，第五MOS管pch2的源极连接至电源Vcc，第五MOS管pch2的漏极与第六MOS管nch4的漏极连接，第六MOS管nch4的源极接地。

在一些实施例中，反馈信号控制电路34还包括用于稳定第三端A3的反馈信号nclk的第七MOS管和第八MOS管。第七MOS管pch3的栅极通过反相电路342连接至第三端A3，第七MOS管pch3的源极与第八MOS管pch4的漏极连接，第七MOS管pch3的漏极连接至第三端A3，第八MOS管pch4的栅极连接至第二端A2，第八MOS管pch4的源极连接至电源Vcc，第一MOS管pch1的源极与第八MOS管pch4的漏极相连，实现通过第八MOS管pch4连接至电源Vcc，其中，在时钟输入信号CLK从低电平变为高电平时，第七MOS管pch3和第八MOS管pch4导通。从而，可以使得输出的脉冲时钟信号PCLK可以迅速变化到高电平，并在经过一段稳定的脉冲宽度后迅速变化到低电平。在时钟输入信号CLK从低电平变化到高电平时，通过增加由第七MOS管pch3和第八MOS管pch4构成的从反馈信号nclk到电源Vcc的通路，虽然第一MOS管pch1关闭，但第七MOS管仍处于开启状态，所以反馈信号nclk在此时可以维持在稳定的高电平，通过图4中的逻辑门电路31和反相器32使脉冲时钟信号PCLK输出变化到高电平，直至时钟输入信号CLK的上升沿通过脉冲宽度控制电路33传到第二端A2的脉冲宽度控制信号n1。由于第二MOS管nch1为NMOS管，因此，导致第二MOS管nch1导通，脉冲宽度控制信号nclk开始由高电平变化到低电平，此时脉冲宽度控制信号nclk下降速度越快，则通过图4中的逻辑门电路31和反相器32，就可以让脉冲时钟信号PCLK更快变化到低电平。其中，在时钟输入信号CLK从低电平变为高电平时，第七MOS管pch3和第八MOS管pch4导通，第三端A3通过第七MOS管pch3和第八MOS管pch4导通连接至电源Vcc。从而，可以维持第三端A3的反馈信号nclk的高电平，维持的时间从第一端A1的时钟输入信号CLK由低电平变化到高电平这个时刻，直到第三端A3的反馈信号nclk下降导致第五MOS管pch2输出变为高电平这个时刻之间，约等于输出脉冲宽度，避免第三端A3的反馈信号nclk在这段时间内悬空。

在一些实施例中，第七MOS管pch3和第八MOS管pch4均为PMOS管。

在其他实施例中，第七MOS管pch3的栅极和第八MOS管pch4的栅极也可以采用独立的驱动电路或者通过其他的信号电平来进行控制。第七MOS管pch3和第八MOS管pch4中的一个或两个也可以采用NMOS管的形式。本发明并不局限于此，但凡能够实现在时钟输入信号CLK从低电平变为高电平时，第七MOS管pch3和第八MOS管pch4导通的电路形式均在本发明的保护范围之内。

结合图4和图5，以下为本发明实施例的脉冲信号产生电路30的时序变化过程，其中，图4中脉冲宽度控制电路33中包括串联的奇数个反相器，例如反相器的个数为3个。

当时钟输入信号CLK为低电平时，根据图4所示，门控信号pclk_n为高电平，输出端OUT的脉冲时钟信号PCLK和脉冲宽度控制信号n1为低电平，所以，图5中的第二MOS管nch1、第四MOS管nch3断开，第一MOS管pch1、第八MOS管pch4导通，从而可以得出反馈信号控制电路34输出的反馈信号nclk为高电平，由于nclk为高电平，则第六MOS管nch4导通，第五MOS管pch2断开，反相电路342输出低电平，使得第三MOS管nch2断开，第七MOS管pch3导通，由于pch1、pch4均导通，使得第一MOS管pch1的漏极为高电平，即，与pch1的漏极连接的第三端A3的反馈信号nclk为高电平，再参考图4，由于第三端A3的反馈信号nclk为高电平，此时时钟输入信号CLK为低电平，从而保持输出端OUT的脉冲时钟信号PCLK为低电平不变。

当时钟输入信号CLK从低到高切换时，由于电平切换需要时间，此时图5所示的电路来不及响应，故此时反馈信号控制电路34的反馈信号nclk依然维持高电平，则根据图4所示，由于此时反馈信号控制电路34的反馈信号nclk还处于高电平，以及脉冲宽度控制信号n1还处于低电平，则由于时钟输入信号CLK和反馈信号nclk均为高电平，图4中的门控信号pclk_n由高电平变为低电平，则图4中脉冲时钟信号PCLK会由低电平变为高电平；另外，由于时钟输入信号CLK为高电平，故此时图5中的第一MOS管pch1会断开，第四MOS管nch3会导通，但由于脉冲宽度控制信号n1处于低电平，图5中其余器件的状态会维持不变，由于第八MOS管pch4和第七MOS管pch3还处于导通状态，所以反馈信号控制电路34输出的反馈信号nclk可以更好地维持在高电平，而不会出现现有的脉冲信号产生电路在此时出现的悬空状态。由于反馈信号nclk维持在高电平，时钟输入信号CLK为高电平，从而可以维持输出端OUT的脉冲时钟信号PCLK维持在高电平，从而也就形成了稳定的脉冲时钟信号，即稳定了脉冲时钟信号的脉冲宽度。

当逻辑门电路31、脉冲宽度控制电路33的延时传输到脉冲宽度控制信号n1时，脉冲宽度控制信号n1会从低电平翻转为高电平，也就是说，本发明实施例的第七MOS管pch3和第八MOS管pch4会有效维持反馈信号nclk为高电平，直到脉冲宽度控制信号n1从低电平翻转为高电平为止，当脉冲宽度控制信号n1翻转为高电平时，会导致第二MOS管nch1导通，第八MOS管pch4断开，由于第二MOS管nch1导通，第二MOS管nch1的源极接地，导致第二MOS管nch1的漏极电压为低电平，而第三端A3与第二MOS管nch1的漏极相连，则第三端A3的反馈信号nclk会在脉冲宽度控制信号n1从低到高翻转后变为低电平。由于反馈信号nclk切换为低电平，则会导致门控信号pclk_n变为高电平，进而导致脉冲时钟信号PCLK由高电平变为低电平，从而形成连续的脉冲时钟信号。

当时钟输入信号CLK从低到高切换后并经过一段延时导致图4中的脉冲宽度控制信号n1从低到高翻转时，如上所述，图5中的第二MOS管nch1会导通，第八MOS管pch4会断开，反馈信号nclk的电平会在脉冲宽度控制信号n1从低到高翻转后迅速下降，在反馈信号nclk下降的过程中，会导致第五MOS管pch2导通，第六MOS管nch4断开，反相电路342的输出会发生从低到高的翻转，进而会导致第七MOS管pch3断开，第三MOS管nch2导通，由于图4中的时钟输入信号CLK已切换为高电平，故此时在图5中的第四MOS管nch3已经导通，所以反馈信号nclk和地之间会有两条通路打开，第一条通路是已经开启的第二MOS管nch1，第二条通路是第三MOS管nch2和第四MOS管nch3，第二条通路会在反相电路342的输出从低到高翻转过程中打开，所以，反馈信号nclk从高电平到低电平的下降会变得更快。

当反馈信号nclk变化为低电平后，图4中的逻辑门电路31输出的门控信号pclk_n在经过逻辑门电路31的传输延迟后发生从低电平到高电平的翻转。由于脉冲时钟信号PCLK是门控信号pclk_n经过反相器32的输出，所以，输出的脉冲时钟信号PCLK为高电平，实现了PCLK电平从低电平到高电平的变化，从而形成连续稳定的脉冲时钟信号。

当图4中的门控信号pclk_n从低电平到高电平翻转后经过脉冲宽度控制电路33的延时导致脉冲宽度控制信号n1从高电平到低电平翻转时，图5中的第二MOS管nch1会断开，第八MOS管pch4会导通，此时时钟输入信号CLK仍然为高电平，图5中其余器件状态维持不变。

当时钟输入信号CLK从高电平到低电平切换时，图4中的逻辑门电路31的状态维持不变，输出的门控信号pclk_n仍为高电平，所以，图5中的第四MOS管nch3会断开，第一MOS管pch1会导通，所以，反馈信号nclk会从低电平变化到高电平，而图4中的逻辑门电路31的状态仍然会维持不变，图5中器件状态会变化到上述时钟输入信号CLK为低电平时的状态。

综上所述，通过图5的脉冲信号产生电路实现了反馈信号nclk的电平从高到低变化过程中的加速下降，进而使图4输出的脉冲时钟信号PCLK从高到低下降的速度更快。

而且，图5的脉冲信号产生电路加入第七MOS管pch3和第八MOS管pch4会有效维持反馈信号nlck为高电平直到脉冲宽度控制信号n1从低到高翻转导致第二MOS管nch1导通，第八MOS管pch4断开，反馈信号nclk的电平才会在脉冲宽度控制信号n1从低到高翻转后迅速下降，从而，避免了现有的脉冲信号产生电路在信号产生过程中会出现的反馈信号悬空的状态。

本发明实施例的脉冲时钟产生电路30通过反馈信号控制电路34，可以使输出的脉冲时钟信号PCLK具有更快的电压转换速率，从而可以使得输出的脉冲时钟信号PCLK具有更稳定的脉冲宽度，即时钟输入信号CLK由低变高时，输出的脉冲时钟信号PCLK可以迅速变化到高电平，并在经过一段稳定的脉冲宽度后迅速变化到低电平。

本发明实施例的脉冲时钟产生电路30能够解决反馈信号nclk由高电平变化到低电平的下降速度较慢的问题，从而保证脉冲宽度的稳定性。另外，本发明实施例的脉冲时钟产生电路30能够解决现有的脉冲时钟信号PCLK的脉冲宽度受到脉冲时钟PCLK负载影响的问题。

本发明实施例的脉冲时钟产生电路30可以有效地提高输出的脉冲时钟信号PCLK的脉冲宽度的稳定性。

图6示出本发明的图4所示的脉冲时钟产生电路30与现有的反馈环路的起点连接于脉冲时钟信号的输出端的脉冲时钟产生电路的仿真效果对比图。如图6所示，其中第一行波形为输入的时钟输入信号CLK，需要说明的是，为便于波形比较，并没有采用50％工作周期的波形，由于脉冲时钟信号PCLK主要发生在输入的时钟输入信号CLK上升沿，减少低电平持续时间并不会影响比较分析的准确性。第二行为本发明的图4所示的脉冲时钟产生电路30输出的脉冲时钟信号PCLK，第三行是在输入相同的时钟输入信号CLK的情况下，现有的脉冲时钟产生电路输出的脉冲时钟信号PCLK0。首先，从图6中能够很明显地看出，本发明的图4所示的脉冲时钟产生电路30输出的脉冲时钟信号PCLK的脉冲宽度始终保持在46.8ps，而现有的脉冲时钟产生电路输出的脉冲时钟信号PCLK0的脉冲宽度有时为56.7ps，而有时为55.8ps，因此，本发明的图4所示的脉冲时钟产生电路30可以输出脉冲宽度更稳定的脉冲时钟信号PCLK。其次，从图6中也能够很明显地看出，对于脉冲时钟信号PCLK、PCLK0从20％高电平变化到80％高电平所用的时间，本发明的图4所示的脉冲时钟产生电路30大约为3.83ps，而现有的脉冲时钟产生电路则需要5.37ps，因此，本发明的脉冲时钟信号PCLK具有更快的电压转换速率；对于脉冲时钟信号PCLK、PCLK0从80％高电平下降到20％高电平所用的时间，本发明的图4所示的脉冲时钟产生电路30大约为3.02ps，而现有的脉冲时钟产生电路则需要3.44ps，因此，本发明的脉冲时钟信号PCLK能够更快地变换到低电平。所以，本发明的脉冲时钟信号PCLK的稳定性对比图3有很大提高。

图7示出在改变脉冲时钟信号PCLK所接的负载后本发明的图4所示的脉冲时钟产生电路30与现有的反馈环路的起点连接于脉冲时钟信号的输出端的脉冲时钟产生电路的仿真效果对比图。如图7所示，其中第一行为本发明的图4所示的脉冲时钟产生电路30输出的脉冲时钟信号PCLK，第二行是在输入相同的时钟输入信号CLK的情况下，现有的脉冲时钟产生电路输出的脉冲时钟信号PCLK0。首先，从图7中同样能够看出，本发明的图4所示的脉冲时钟产生电路30输出的脉冲时钟信号PCLK的脉冲宽度始终保持在46.1ps，而现有的脉冲时钟产生电路输出的脉冲时钟信号PCLK0的脉冲宽度有时为55.5ps，而有时为56.1ps，因此，本发明的图4所示的脉冲时钟产生电路30可以输出脉冲宽度更稳定的脉冲时钟信号PCLK。其次，从图7中也同样能够看出，对于脉冲时钟信号PCLK、PCLK0从20％高电平变化到80％高电平所用的时间，本发明的图4所示的脉冲时钟产生电路30大约为4.77ps，而现有的脉冲时钟产生电路则需要7.87ps，因此，本发明的脉冲时钟信号PCLK具有更快的电压转换速率；对于脉冲时钟信号PCLK、PCLK0从80％高电平下降到20％高电平所用的时间，本发明的图4所示的脉冲时钟产生电路30大约为3.84ps，而现有的脉冲时钟产生电路则需要4.42ps，因此，本发明的脉冲时钟信号PCLK能够更快地变换到低电平。所以，因此，本发明的脉冲时钟信号PCLK的稳定性相较于现有的脉冲时钟信号PLCK有很大提高。

另外，通过图6和图7可以看出，现有的脉冲时钟产生电路受脉冲时钟信号PCLK0的负载的影响较大，而本发明的图4所示的脉冲时钟产生电路30则受脉冲时钟信号PCLK的负载的影响较小。

本发明实施例还提供了一种集成电路，其包括如上所述的脉冲时钟产生电路30及与脉冲时钟产生电路30相连接的脉冲锁存器(未图示)。脉冲时钟产生电路30用于将产生的脉冲时钟信号PCLK提供给脉冲锁存器。

本发明实施例的集成电路具有与上述的脉冲时钟产生电路30相类似的有益技术效果，故，在此不再赘述。

本发明实施例还提供了一种脉冲时钟产生方法。该脉冲时钟产生方法包括：通过逻辑门电路接收时钟输入信号，并在时钟输入信号的驱动下，输出门控信号；通过反相器接收门控信号，并在门控信号的驱动下，输出脉冲时钟信号；通过脉冲宽度控制电路接收门控信号，并在门控信号的控制下，输出脉冲宽度控制信号并反馈回逻辑门电路，以调节脉冲时钟信号。

本发明实施例的脉冲时钟产生方法通过将反馈环路的起点连接于门控信号，由于脉冲时钟信号所接的负载变化几乎影响不到门控信号，所以，将门控信号作为反馈信号的起点，不受脉冲时钟信号所接负载变化的影响，即保持门控信号的电平稳定，进而保持基于门控信号输出的脉冲时钟信号稳定，从而达到输出的脉冲时钟信号的脉冲宽度稳定的效果。

在一些实施例中，本发明实施例的脉冲时钟产生方法还包括：通过反馈信号控制电路接收脉冲宽度控制信号和时钟输入信号，并在脉冲宽度控制信号和时钟输入信号的控制下，输出反馈信号并将输出的反馈信号反馈给逻辑门电路，以稳定脉冲时钟信号的脉冲宽度。

以上对本发明实施例所提供的脉冲时钟产生电路、集成电路及脉冲时钟产生方法进行了详细的介绍。本文中应用了具体个例对本发明实施例的脉冲时钟产生电路、集成电路及脉冲时钟产生方法进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想，并不用以限制本发明。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明的精神和原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也均应落入本发明所附权利要求书的保护范围内。

Claims (13)

1.一种脉冲时钟产生电路，其特征在于，包括：

逻辑门电路，用于在时钟输入信号的驱动下，输出门控信号；

反相器，与所述逻辑门电路连接，并用于在所述门控信号的驱动下，输出脉冲时钟信号；

脉冲宽度控制电路，接入于所述逻辑门电路与所述反相器之间，用于在所述门控信号的控制下，输出脉冲宽度控制信号并反馈回所述逻辑门电路，以调节所述脉冲时钟信号。

2.如权利要求1所述的脉冲时钟产生电路，其特征在于，还包括：

反馈信号控制电路，分别与所述脉冲宽度控制电路和所述逻辑门电路相连，用于在所述脉冲宽度控制信号和所述时钟输入信号的控制下，将输出的反馈信号反馈给所述逻辑门电路，以稳定所述脉冲时钟信号的脉冲宽度。

3.如权利要求2所述的脉冲时钟产生电路，其特征在于，所述反馈信号控制电路具有用于接收所述时钟输入信号的第一端、用于接收所述脉冲宽度控制信号的第二端及用于将所述反馈信号反馈到所述逻辑门电路的第三端，所述反馈信号控制电路包括第一MOS管和第二MOS管，所述第一MOS管为PMOS管，所述第二MOS管为NMOS管，其中，所述第一MOS管的栅极连接至所述第一端，所述第一MOS管的源极连接至电源，所述第一MOS管的漏极与所述第二MOS管的漏极相连并连接至所述第三端，所述第二MOS管的栅极连接至所述第二端，所述第二MOS管的源极接地。

4.如权利要求3所述的脉冲时钟产生电路，其特征在于，所述反馈信号控制电路还包括自反馈电路，所述自反馈电路连接于所述第一端与所述第三端之间，其中，在所述时钟输入信号发生变化时，所述自反馈电路输出自反馈信号并反馈给所述第三端，以使得所述第三端输出的所述反馈信号稳定。

5.如权利要求4所述的脉冲时钟产生电路，其特征在于，所述自反馈电路包括第三MOS管、第四MOS管及反相电路，其中，所述第三MOS管的栅极通过所述反相电路连接至所述第三端，所述第三MOS管的漏极连接至所述第三端，所述第三MOS管的源极与所述第四MOS管的漏极相连，所述第四MOS管的栅极连接至所述第一端，第四MOS管的源极接地，在所述第三端输出的所述反馈信号从高电平变为低电平时，所述第三MOS管和所述第四MOS管导通。

6.如权利要求5所述的脉冲时钟产生电路，其特征在于，所述第三MOS管和所述第四MOS管为NMOS管。

7.如权利要求5所述的脉冲时钟产生电路，其特征在于，所述反相电路包括第五MOS管和第六MOS管，所述第五MOS管为PMOS管，所述第六MOS管为NMOS管，所述第五MOS管的栅极与所述第六MOS管的栅极相连并连接至所述第三端，所述第五MOS管的源极连接至电源，所述第五MOS管的漏极与所述第六MOS管的漏极连接，所述第六MOS管的源极接地。

8.如权利要求5所述的脉冲时钟产生电路，其特征在于，所述反馈信号控制电路还包括用于稳定所述第三端的所述反馈信号的第七MOS管和第八MOS管，所述第七MOS管的栅极通过所述反相电路连接至所述第三端，所述第七MOS管的源极与所述第八MOS管的漏极连接，所述第七MOS管的漏极连接至所述第三端，所述第八MOS管的栅极连接至所述第二端，所述第八MOS管的源极连接至所述电源，所述第一MOS管的源极与所述第八MOS管的漏极相连，通过所述第八MOS管连接至所述电源。

9.如权利要求8所述的脉冲时钟产生电路，其特征在于，所述第七MOS管和所述第八MOS管为PMOS管。

10.如权利要求1所述的脉冲时钟产生电路，其特征在于，所述逻辑门电路包括与非门；以及所述脉冲宽度控制电路包括串联连接的奇数个反相器。

11.一种集成电路，其特征在于，包括如权利要求1至10中任一项所述的脉冲时钟产生电路及与所述脉冲时钟产生电路相连接的脉冲锁存器，所述脉冲时钟产生电路用于将产生的所述脉冲时钟信号提供给所述脉冲锁存器。

12.一种脉冲时钟产生方法，其特征在于，包括：

通过逻辑门电路接收时钟输入信号，并在所述时钟输入信号的驱动下，输出门控信号；

通过反相器接收所述门控信号，并在所述门控信号的驱动下，输出脉冲时钟信号；

通过脉冲宽度控制电路接收所述门控信号，并在所述门控信号的控制下，输出脉冲宽度控制信号并反馈回所述逻辑门电路，以调节所述脉冲时钟信号。

13.如权利要求12所述的脉冲时钟产生方法，其特征在于，还包括：

通过反馈信号控制电路接收所述脉冲宽度控制信号和所述时钟输入信号，并在所述脉冲宽度控制信号和所述时钟输入信号的控制下，输出反馈信号并将输出的所述反馈信号反馈给所述逻辑门电路，以稳定所述脉冲时钟信号的脉冲宽度。

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