CN114765040A

CN114765040A - 驱动电路

Info

Publication number: CN114765040A
Application number: CN202110032626.0A
Authority: CN
Inventors: 龚园媛
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-01-11
Filing date: 2021-01-11
Publication date: 2022-07-19
Also published as: WO2022147989A1

Abstract

本申请提供一种驱动电路，包括：驱动单元、预驱动模块和阻值选择电路。所述驱动单元的上拉电阻可调节；所述预驱动模块与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；所述阻值选择电路与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。本申请的驱动电路可以提高DRAM数据读写的速度、完整性和准确性。

Description

驱动电路

技术领域

本申请涉及半导体技术，尤其涉及一种驱动电路。

背景技术

在动态随机存储器(Dynamic Random Access Memory，简称DRAM)的使用中，数据读写的速度、完整性和准确性一直是评判DRAM性能的重要指标，而决定DRAM数据读写的速度、完整性和准确性的一个很重要的因素，就是DRAM芯片中驱动电路的阻值。该DRAM芯片中的驱动电路和DRAM控制器芯片(DRAM Controller)电连接和进行信号交互，该驱动电路的输出阻抗可以影响该数据从DRAM芯片到DRAM控制器芯片的信号的速度、完整性和准确性，该驱动电路的终端电阻可以影响从DRAM控制器芯片传输到DRAM芯片的信号的速度、完整性和准确性。

当对DRAM芯片进行读取操作时，要求DRAM芯片中的驱动电路的输出阻抗与DRAM控制器芯片的终端电阻匹配，当对DRAM芯片进行写入操作时，要求DRAM控制器芯片中的输出阻抗与DRAM芯片中的终端电阻匹配。随着DRAM的工作频率越来越高，如何对DRAM的驱动电路的电阻进行调节，以提高DRAM芯片与DRAM控制器芯片之间交互数据信号的速度、完整性和准确性，仍然是亟待解决的问题。

发明内容

本申请提供一种驱动电路，用以提高DRAM芯片与DRAM控制器芯片之间交互数据信号的速度、完整性和准确性。

一种驱动电路，包括：

驱动单元，所述驱动单元的上拉电阻可调节；

预驱动模块，与M个所述驱动单元连接，通过驱动控制信号控制所述M个所述驱动单元的的上拉电阻和上拉电阻的阻值，所述M为大于1的整数；

阻值选择电路，与所述预驱动模块连接，用于根据选择信号选择第一编码和第二编码之一输出作为目标编码，所述预驱动模块根据所述目标编码输出所述驱动控制信号。

其中一个实施例中，当所述阻值选择电路输出第一编码时，每个所述驱动单元的上拉电阻小于第三电阻；当所述阻值选择电路输出第二编码时，每个所述驱动单元的上拉电阻大于第三电阻；所述第三电阻的阻值为预设电阻值。

其中一个实施例中，所述驱动单元包括第一上拉晶体管和第一下拉晶体管，所述M个所述驱动单元的第一上拉晶体管的第一端均连接于电源端，所述M个所述驱动单元的第一上拉晶体管的第二端均连接于输入输出端，所述M个所述驱动单元的第一下拉晶体管的第一端均连接于所述输入输出端，所述M个所述驱动单元的第一下拉晶体管的第二端均连接于接地端。

其中一个实施例中，每个所述驱动单元的所述第一上拉晶体管由N个第一晶体管组成，N个所述第一晶体管的第一端均连接于所述电源端，N个所述第一晶体管的第二端均连接于所述输入输出端；每个所述驱动单元的所述第一下拉晶体管由N个第二晶体管组成，N个所述第二晶体管的第一端均连接于所述输入输出端，N个所述第二晶体管的第二端均连接于所述接地端；所述N为大于1的整数。

其中一个实施例中，所述驱动控制信号为M组，每组为N位，所述M组的驱动控制信号与所述M个的驱动单元一一对应，所述N位的驱动控制信号与所述N个的第一晶体管一一对应；每一位所述驱动控制信号连接于对应的第一晶体管的控制端。

其中一个实施例中，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

其中一个实施例中，所述第一晶体管与所述第二晶体管均为N型晶体管。

其中一个实施例中，所述选择信号为读标志信号，当所述读标志信号为高电平时，所述目标编码为第一编码，当所述读标志信号为低电平时，所述目标编码为第二编码。

其中一个实施例中，所述阻值选择电路还包括校准电路，所述校准电路用于产生所述第一编码和所述第二编码。

其中一个实施例中，所述校准电路包括：

比较器，其第一输入端连接参考电压，其第二输入端连接校准端口；

计数器，与所述比较器的输出端连接，并输出所述第一编码或所述第二编码；

上拉模块，其第一端连接电源端，其第二端连接所述校准端口，其第三端连接所述计数器，所述上拉模块从所述电源端至所述校准端口的等效电阻值受控于所述计数器输出的所述第一编码或所述第二编码；

外部校准电阻，第一端连接所述校准端口，第二端连接接地端。

其中一个实施例中，所述上拉模块与所述驱动单元的上拉电阻具有相同的电路结构。

其中一个实施例中，所述第一参考电压小于所述第二参考电压。

其中一个实施例中，所述参考电压为第一参考电压或第二参考电压，所述第一参考电压小于所述电源端的电压值的一半；所述第二参考电压大于所述电源端的电压值的一半。

其中一个实施例中，记电源端的电压值为VDDQ，记外部校准电阻的阻值为RZQ，所述第一参考电压等于VDDQ*(RZQ-b)/(2*RZQ-b)，所述第二参考电压等于VDDQ*(RZQ+a)/(2*RZQ+a)，其中a和b均为预设偏差值。

另一方面，本申请还提供一种存储器，包括：

如第一方面所述的驱动电路，所述选择信号来自于所述存储器内部的控制电路，所述驱动单元根据来自于所述控制电路的读使能信号选择接收所述存储器内部的预输出信号作为自身的输入信号，所述驱动单元根据来自于所述控制电路的写使能信号选择接收存储器外部的预输入信号作为自身的输入信号。

本申请提供的该驱动电路包括该驱动单元、该预驱动模块和该阻值选择电路。该阻值选择电路可以根据该选择信号选择第一编码或第二编码作为目标编码输出至该预驱动模块，由该预驱动模块根据该目标编码输出该驱动控制信号，该驱动控制信号控制该M个该驱动单元的上拉电阻和上拉电阻的阻值。当该DRAM处于写入数据状态时，该驱动单元的上拉电阻的电阻值在该预驱动模块的控制下增大至大于该第三电阻。当该DRAM处于读出数据状态时，该驱动单元的上拉电阻的电阻值在该预驱动模块的控制下减小值小于另一个第三电阻。因此，本申请提供的该驱动电路可以针对DRAM的读写状态调节自身电阻值，使DRAM控制器芯片与DRAM芯片之间进行数据读写时的阻抗匹配程度可以在规定允许的范围内进行灵活调节，以提高DRAM数据读写的速度、完整性和准确性。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。

图1为本申请提供的DRAM读出数据的示意图。

图2为本申请提供的DRAM写入数据的示意图。

图3为本申请的一个实施例提供的驱动电路的示意图。

图4为本申请的一个实施例提供的驱动单元的结构示意图。

图5为本申请的一个实施例提供的校准电路的示意图。

图6为本申请的一个实施例提供的驱动电路的示意图。

图7为本申请的一个实施例提供的存储器的示意图。

附图标记说明

驱动电路 10

驱动单元 100

第一上拉晶体管 110

第一晶体管 111

第一下拉晶体管 120

第二晶体管 121

预驱动模块 200

阻值选择电路 300

校准电路 310

比较器 311

计数器 312

上拉模块 313

外部校准电路 314

电源端 20

输入输出端 30

接地端 40

校准端口 50

电源端 51

存储器 70

控制电路 71

通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。

随着DRAM读写的速度提高，例如DDR4可以达到3.2GHz的读写速率，DDR5甚至可以达到6.4GHz的读写速率，这就要求DRAM控制器芯片与DRAM芯片之间在交互数据时，需要满足阻抗匹配的要求，如果不满足阻抗匹配，则交互数据时传输的信号会发生反射，严重影响传输信号的质量，导致在DRAM芯片发生读取操作时，DRAM控制器芯片无法分辨出DRAM芯片传输过来的信号的高电平或低电平，导致在DRAM芯片发生写入操作时，DRAM芯片无法分辨出DRAM控制器芯片传输过来的信号的高电平或低电平。在DRAM芯片的使用规范中，规定了阻抗匹配的要求，例如，DRAM芯片发生写入操作时，DRAM芯片中的接收电路作为信号接收方(Receiver)，DRAM芯片中的驱动电路的上拉电阻作为终端电阻Rtt，DRAM控制器芯片作为信号的发送方(Transmit)具有输出阻抗Ron，假设发送方的输出阻抗Ron为34欧姆，那么终端电阻Rtt要240欧姆，或者允许一定的百分比偏差，例如终端电阻Rtt允许偏差10％，则终端电阻Rtt可以为216欧姆到264欧姆；再例如，DRAM芯片发生读取操作时，DRAM芯片中驱动电路作为信号的发送方，DRAM芯片中的驱动电路的上拉电阻作为输出阻抗Ron，DRAM控制器芯片作为信号的接收方，具有终端电阻Rtt，假设终端电阻Rtt为240欧姆，那么输出阻抗需要为34欧姆，或者允许一定的百分比偏差，例如输出阻抗Ron允许偏差10％，则输出阻抗Ron可以为31欧姆到37欧姆。以上只是为了示例性的，具体的阻抗匹配要求可以参考固态技术协会(JEDEC)发布的标准。

需要注意的是，在DRAM芯片这一侧，当对DRAM芯片进行写入操作时，DRAM芯片的驱动电路的上拉电阻作为终端电阻Rtt，当对DRAM芯片进行读取操作时，DRAM芯片的驱动电路的上拉电阻作为输出阻抗Ron。此外，当该驱动电路的上拉电阻作为终端电阻Rtt时，终端电阻Rtt的值在规定的范围内越大，越有利于提高信号传输的质量和完整性，例如终端电阻Rtt为264欧姆比为240欧姆更有利于提高信号传输的质量和完整性；当该驱动电路的上拉电阻作为输出阻抗Ron时，输出阻抗Ron的值在规定范围内越小，越有利于提高信号传输的质量和完整性，例如输出阻抗Ron为31欧姆比为34欧姆更有利于提高信号传输的质量和完整性。

例如，图1为DRAM读出数据的示意图，该DRAM一侧包括多个驱动单元100，每个驱动单元100包括第一上拉晶体管110和第一下拉晶体管120，数据信号从DRAM到DRAMController，DRAM一侧的上拉电阻作为输出阻抗Ron，输出阻抗Ron由7个240欧姆并联构成，等效的输出阻抗Ron等于34欧姆，DRAM Controller一侧的上拉电阻作为终端电阻Rtt，终端电阻Rtt由1个240欧姆和6个无穷大欧姆并联构成，等效的终端电阻Rtt等于240欧姆，其中，该无穷大欧姆是由于开关断开造成的电阻等效为无穷大。对于DRAM一侧，如果将输出阻抗Ron减小到31欧姆，仍然在一定范围内满足阻抗匹配的要求，但是提高了DRAM一侧的驱动能力，从而提高信号传输的质量和完整性。

再例如，如图2为DRAM写入数据的示意图，该DRAM一侧包括多个驱动单元100，每个驱动单元100包括一个第一上拉晶体管110和一个第一下拉晶体管120，数据信号从DRAMController到DRAM，DRAM Controller一侧的上拉电阻作为输出阻抗Ron，输出阻抗Ron由7个240欧姆并联构成，等效的输出阻抗Ron等于34欧姆，DRAM一侧的上拉电阻作为终端电阻Rtt，终端电阻Rtt由1个240欧姆和6个无穷大欧姆并联构成，等效的终端电阻Rtt等于240欧姆，其中，该无穷大欧姆是由于开关断开造成的电阻等效为无穷大。对于DRAM一侧，如果将终端电阻Ron增大到264欧姆，仍然在一定范围内满足阻抗匹配的要求，但是提高了DRAM一侧的接收信号的质量和完整性。

因此，本申请提供一种驱动电路10，该驱动电路10可以根据DRAM的读写状态和该DRAM控制器的阻值调整自身阻值，以灵活调整DRAM芯片和该DRAM控制器芯片之间的阻抗匹配程度，其中该DRAM控制器也可以称为DRAM控制器芯片，或称为DRAM Controller。

以下详细对本申请提供的该驱动电路10的结构和运行原理进行阐述。

请参见图3，本实施例提供的该驱动电路10包括驱动单元100、预驱动模块200和阻值选择电路300。

该驱动单元100一共有M个，其中M为大于零的整数，该预驱动模块200与M个该驱动电路连接，并通过驱动控制信号控制M个该驱动单元100的上拉电阻的阻值。当DRAM处于写入数据状态时，该驱动控制信号控制M个该驱动单元100中每个驱动单元的上拉电阻的阻值，具体的，为了提高该DRAM与该DRAM的控制器之间的阻抗匹配程度，该驱动控制信号控制M个该驱动单元100中每个驱动单元的上拉电阻的阻值增大，从而提高该DRAM接收信号的质量和完整性。当该DRAM处于读出数据状态时，该驱动控制信号控制M个该驱动单元100中每个驱动单元100的上拉电阻的阻值，具体的，为了提高该DRAM与该DRAM的控制器之间的阻抗匹配程度，该驱动控制信号控制M个该驱动单元100中每个驱动单元100的上拉电阻的阻值减小，从而增强该DRAM输出信号的驱动能力，提高输出信号的完整性。

该阻值选择电路300与该预驱动模块200连接，该阻值选择电路300用于接收外部输入的选择信号，并且根据该选择信号选择第一编码和第二编码之一输出作为目标编码，再由该预驱动模块200根据该目标编码输出该驱动控制信号。可选的，该选择信号为读标志信号，当该读标志信号为高电平信号时，该目标编码为该第一编码，此时该DRAM处于读出数据状态。当该读标志信号为低电平信号时，该目标编码为该第二编码，此时该DRAM处于写入数据状态。该选择信号的作用是指示该DRAM处于读出数据状态还是写入数据状态，该第一编码的作用是使该驱动单元100的上拉电阻的阻值减小，或第一编码用于设置一个比第一预设电阻值更小的驱动单元100的上拉电阻的阻值，例如第一预设电阻值为34欧姆，第一编码可以将驱动单元100的上拉电阻的阻值设为31欧姆，该第二编码的作用是使该驱动单元100的上拉电阻的阻值增大，或第二编码用于设置一个比第二预设电阻值更大的驱动单元100的上拉电阻的阻值，例如第二预设电阻值为240欧姆，第二编码可以将驱动单元100的上拉电阻的阻值设为264欧姆。可选的，该阻值选择电路300可以为二选一选择器。

当该DRAM处于读出数据的状态时，该目标编码为该第一编码，即该阻值选择电路300输出该第一编码时，该预驱动模块200根据该第一编码控制每个该驱动单元100的上拉电阻小于第三电阻。当该DRAM处于写入数据的状态时，即该阻值选择电路300输出该第二编码时，该预驱动模块200根据该第二编码控制每个该驱动单元100的上拉电阻大于该第三电阻。其中，该第三电阻的阻值为预设电阻值，该预设电阻值由M的值决定。例如图1所示为该DRAM处于读出数据的状态，此时M＝7，该第三电阻的预设电阻值为34欧姆，该预驱动模块200根据该第二编码控制每个该驱动单元100的上拉电阻小于34欧姆，例如7个该驱动单元100中每个该驱动单元100的电阻值为31欧姆。例如图2所示为该DRAM处于写入数据的状态，此时M＝1，该第三电阻的预设电阻值为240欧姆，该预驱动模块200根据该第二编码控制每个该驱动单元100的上拉电阻大于240欧姆，例如该1个驱动单元100的电阻值为264欧姆。

综上，本实施例提供的该驱动电路10包括该驱动单元100、该预驱动模块200和该阻值选择电路300。该阻值选择电路300可以根据该选择信号选择第一编码或第二编码作为目标编码输出至该预驱动模块200，由该预驱动模块200根据该目标编码输出该驱动控制信号，该驱动控制信号控制该M个该驱动单元100的上拉电阻的阻值。当该DRAM处于写入数据状态时，该驱动单元100的上拉电阻的电阻值在该预驱动模块200的控制下增大至大于该第三电阻。当该DRAM处于读出数据状态时，该驱动单元100的上拉电阻的电阻值在该预驱动模块200的控制下减小值小于另一个第三电阻。因此，本实施例提供的该驱动电路10可以针对DRAM的读写状态调节自身电阻值，使DRAM与控制DRAM进行数据读写的控制器之间的阻抗匹配程度可调节，以提高DRAM数据读写的速度、完整性和准确性。

请参见图4，在本申请的一个实施例中，该驱动单元100包括第一上拉晶体管110和第一下拉晶体管120，即一个该驱动单元100包括一个该第一上拉晶体管110和一个该第一下拉晶体管120。该M个驱动单元100的第一上拉晶体管110的第一端均连接于电源端20，且该M个该驱动单元100的第一上拉晶体管120的第二端均连接于输入输出端30。该M个该驱动单元100的第一下拉晶体管120的第一端均连接于该输入输出端30，该M个驱动单元100的第一下拉晶体管120的第二端均连接于接地端40。其中，该输入输出端30用于输入或输入电流，该第一上拉晶体管110和该第一下拉晶体管120的规格和型号均可以根据实际需要选择，本申请不做限定，该电源端20的电压值可以根据实际需要选择。

该第一上拉晶体管110可以由一个晶体管或多个晶体管组成，可选的，每个该驱动单元100的该第一上拉晶体管110由N个第一晶体管111组成，N个该第一晶体管111的第一端均连接与该电源端20，N个该第一晶体管111的第二端均连接于该输入输出端30。该第一下拉晶体管120可以由一个晶体管或多个晶体管组成，可选的，每个该驱动单元100的第一下拉晶体管120由N个第二晶体管121组成，N个该第二晶体管121的第一端均连接于该输入输出端30，N个该第二晶体管121的第二端均连接于该接地端40。其中，N为大于1的整数，N的值根据该第一晶体管111的阻值决定，该第二晶体管121的数量由该第一晶体管111的数量决定确定，该第一晶体管111和该第二晶体管121的规格和型号均可以根据实际需要选择，本申请不做限定。可选的，该第一晶体管111可以为P型晶体管，该第二晶体管121可以为N型晶体管，或者该第一晶体管111和该第二晶体管均为N型晶体管。

相对应的，该驱动控制信号为M组，M组中的每组为N位，该M组的驱动控制信号与该M个驱动单元一一对应，该N位的驱动控制信号与该N个的该第一晶体管111一一对应，每一位该驱动控制信号连接于对应的该第一晶体管111的控制端。即，该驱动控制信号先是根据每个该驱动单元100的数量被划分为M组控制信号后给到每个该驱动单元100，每个该驱动单元100接收到的该驱动控制信号可能相同也可能不同。被划分后的该驱动控制信号再根据每组该驱动单元100中的该第一晶体管111的数量再次被划分控制每个该第一晶体管111，使处于每一位的该第一晶体管111都有单独的驱动控制信号，每个该第一晶体管111都可以被控制是否导通，以达到调节该驱动单元100的阻值的目的。

请参见图5，在本申请的一个实施例中，该阻值选择电路300还包括校准电路310，该校准电路310用于产生该第一编码和该第二编码。该校准电路310包括比较器311、计数器312、上拉模块313和外部校准电路314。

该比较器311的第一输入端连接参考电压，该参考电压为第一参考电压或第二参考电压，该第一参考电压小于该第二参考电压，该比较器311的第二输入端连接校准端口50。该计数器312与该比较器311的输出端连接，该计数器312用于根据该比较器311输出的信号确定输出该第一编码或该第二编码。具体的，该比较器311的第一输入端为该比较器211的正极输入端，该比较器311的第二输入端为该比较器311的负极输入端。

该上拉模块313的第一端连接电源端51，第二端连接该校准端口50，第三端连接该计数器312，该上拉模块313从该电源端51至该校准端口50的等效电阻值受控于该计数器311输出的该第一编码或该第二编码。该上拉模块313与该驱动单元100的上拉电阻具有相同的电路结构，即该上拉模块313也包括多个晶体管。当该上拉模块313中的晶体管均未导通时，该上拉模块313的等效阻值为无穷大。随着该上拉模块313中晶体管被导通，该上拉模块313的等效阻值逐渐减小。该外部校准电阻314的第一端连接该校准端口50，第二端连接接地端。当该上拉模块313的等效阻值无穷大时，该校准端口的电压为0，对应的该比较器311的第二输入端的电压为0，当该上拉模块313的等效阻值逐渐减小时，该比较器311的第二输入端的电压逐渐上升。

该比较器311的第一输入端连接该第一参考电压的情况下，当该上拉模块313未接收该计数器312输入的编码时，该比较器311输出的逻辑信号为1，该计数器312在接收到逻辑信号为1时，输出编码至该上拉模块313，使该上拉模块313中的晶体管导通，从而提高该校准端口的电压，循环往复，直到该校准端口50的电压等于或大于该第一参考电压，此时该计数器312输出的编码为该第一编码。举例说明，该上拉模块313中的所有晶体管未导通时，该计数器312第一次输出的编码可能为ZQ Code_Ron<110>，ZQ Code_Ron<110>可能用于导通该上拉模块313中的第一个晶体管。该计数器312第二次接收到该比较器311输出,逻辑信号为1时，该计数器312第二次输出的编码可能是ZQ Code_Ron<101>，ZQ Code_Ron<101>可能用于导通该上拉模块313中的第三个晶体管，此时假设该上拉模块313的等效电阻值已经可以使该校准端口50的电压与该第一参考电压相等，则该计数器312接收到的该比较器311输出的逻辑信号为0，ZQ Code_Ron<101>为该第一编码。该上拉模块313可以理解为该驱动单元100的模拟模块，该预驱动模块200在接收到该第一编码后，根据该第一编码生成该驱动控制信号，该驱动控制信号控制该驱动单元100的上拉电阻的阻值等于该上拉模块313最终调节得到的等效电阻值。

该比较器311的第一输入端连接该第二参考电压时，该第二编码的生成过程也如上所述，即，当该上拉模块313未接收该计数器312输入的编码时，该比较器311输出的逻辑信号为1，该计数器312在接收到逻辑信号为1时，输出编码至该上拉模块313，使该上拉模块313中的晶体管导通，从而提高该校准端口的电压，循环往复，直到该校准端口50的电压等于或大于该第一参考电压，此时该计数器312输出的编码为该第二编码。举例说明，该上拉模块313中的所有晶体管未导通时，该计数器312第一次输出的编码可能为ZQ Code_Ron<110>，ZQ Code_Ron<110>可能用于导通该上拉模块313中的第一个晶体管。该计数器312第二次接收到该比较器311输出,逻辑信号为1时，该计数器312第二次输出的编码可能是ZQCode_Ron<100>，ZQ Code_Ron<100>可能用于导通该上拉模块313中的第一个晶体管和第二个晶体管，此时假设该上拉模块313的等效电阻值已经可以使该校准端口50的电压与该第二参考电压相等，则该计数器312接收到的该比较器311输出的逻辑信号为0，ZQ Code_Ron<100>为该第二编码。该预驱动模块200在接收到该第二编码后，根据该第二编码生成该驱动控制信号，该驱动控制信号控制该驱动单元100的上拉电阻的阻值等于该上拉模块313最终调节得到的等效电阻值。

可选的，该第一参考电压小于该电源端51的电压值的一半，该第二参考电压大于该电源端51的电压值的一半。若记该电源端51的电压值为VDDQ，记该外部校准电阻314的阻值为RZQ，则该第一参考电压等于VDDQ*(RZQ-b)/(2*RZQ-b)，该第二参考电压等于VDDQ*(RZQ+a)/(2*RZQ+a)，其中a和b均为预设偏差值，该预设偏差值由工作人员决定。可选的，该外部校准电阻314的电阻值可以为240欧姆，该第一参考电压等于VDDQ*(240-b)/(480-b)，该第二参考电压等于VDDQ*(240+a)/(240+a)。

请参见图6为本申请提供的该驱动电路10的结构和运行原理图，DRAM内部多个240欧姆的电阻并联组成多个该驱动单元DRV100，具体由几个240欧姆的电阻并联组成，是由ODT控制信号ODT_info和读控制信号READ_info通过该预驱动模块Pre-DRV200产生的DRV0<N:0>…DRVm<N:0>来控制。其中，DRVm<N:0>中的m决定有m个240欧姆电阻并联，即有m个该驱动单元DRV100并联。DRVm<N:0>中的<N:0>是由ZQ校准技术产生的该目标编码，该目标编码用于使该预驱动模块Pre-DRV200根据该目标编码来调节每个240欧姆的电阻的有效阻值。如图6所示，该阻值选择电路接收选择信号READ_sig、第一编码Zqcode_Ron<N:0>和第二编码Zqcode Rtt<N:0>。

该选择信号READ_sig为读标志信号，当DRAM处于读出数据的状态时，即DRAM一侧的上拉电阻作为输出阻抗Ron时，该读标志信号为高电平信号，该目标编码为该第一编码Zqcode_Ron<N:0>。此时该预驱动模块200接收的该目标编码为该第一编码Zqcode_Ron<N:0>，该预驱动模块200结合ODT_info、READ_info和该第一编码Zqcode_Ron<N:0>，输出驱动控制信号DRVm<N:0>，m决定有m个240欧姆电阻并联，<N:0>来源于该第一编码Zqcode_Ron<N:0>，DRVm<N:0>用于减小每个240欧姆电阻的阻值。例如m为7时，DRAM一侧的上拉电阻作为输出阻抗Ron，DRVm<N:0>中的m可以使该DRAM的输出阻抗Ron由7个第一上拉晶体管110并联构成，DRVm<N:0>中的<N:0>可以使等效的输出阻抗Ron等于31欧姆(每一个第一上拉晶体管110的等效电阻为216欧姆)，仍然在一定范围内满足阻抗匹配的要求，但是提高了DRAM一侧的驱动能力，从而提高信号传输的质量和完整性。

当DRAM处于写入数据的状态时，即该DRAM一侧的上拉电阻作为终端电阻Rtt时，该读标志信号为低电平信号，该目标编码为该第二编码Zqcode Rtt<N:0>。此时该预驱动模块200接收的该目标编码为该第二编码Zqcode_Rtt<N:0>，该预驱动模块200结合ODT_info、READ_info和该第二编码Zqcode_Rtt<N:0>，输出驱动控制信号DRVm<N:0>，m决定有m个240欧姆电阻并联，<N:0>来源于该第一编码Zqcode_Rtt<N:0>。例如m为1时，DRAM一侧的上拉电阻作为终端电阻Rtt，DRVm<N:0>中的m可以使该DRAM的终端电阻Rtt由1个第一上拉晶体管110构成，DRVm<N:0>中的<N:0>可以使等效的终端电阻Rtt等于264欧姆(每一个第一上拉晶体管110的等效电阻为264欧姆)，仍然在一定范围内满足阻抗匹配的要求，但是提高了DRAM一侧的接收信号的质量和完整性。

请参见图7，本申请的一个实施例还提供一种存储器70，该存储器70包括如上各个实施例描述的该驱动电路10。该驱动电路10中的该选择信号来自于该存储器70内部的控制电路71。当该存储器70处于读出数据的状态时，该存储器70输出数据，则该驱动单元100根据来自于该控制电路71的读使能信号选择接收该存储器70内部的预输出信号作为自身的输入信号。当该存储器70处于写入数据的状态时，该存储器70接收数据，则该驱动单元100根据来自于该控制电路71的写使能信号选择接收该存储器70外部的预输入信号作为自身的输入信号。其中，该预输出信号和该预输入信号均为该驱动控制信号。

本领域技术人员在考虑说明书及实践这里公开的申请后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims

1.一种驱动电路，其特征在于，包括：

驱动单元，所述驱动单元的上拉电阻可调节；

2.根据权利要求1所述的驱动电路，其特征在于，当所述阻值选择电路输出第一编码时，每个所述驱动单元的上拉电阻小于第三电阻；当所述阻值选择电路输出第二编码时，每个所述驱动单元的上拉电阻大于第三电阻；所述第三电阻的阻值为预设电阻值。

3.根据权利要求1所述的驱动电路，其特征在于，所述驱动单元包括第一上拉晶体管和第一下拉晶体管，所述M个所述驱动单元的第一上拉晶体管的第一端均连接于电源端，所述M个所述驱动单元的第一上拉晶体管的第二端均连接于输入输出端，所述M个所述驱动单元的第一下拉晶体管的第一端均连接于所述输入输出端，所述M个所述驱动单元的第一下拉晶体管的第二端均连接于接地端。

4.根据权利要求3所述的驱动电路，其特征在于，每个所述驱动单元的所述第一上拉晶体管由N个第一晶体管组成，N个所述第一晶体管的第一端均连接于所述电源端，N个所述第一晶体管的第二端均连接于所述输入输出端；每个所述驱动单元的所述第一下拉晶体管由N个第二晶体管组成，N个所述第二晶体管的第一端均连接于所述输入输出端，N个所述第二晶体管的第二端均连接于所述接地端；所述N为大于1的整数。

5.根据权利要求4所述的驱动电路，其特征在于，所述驱动控制信号为M组，每组为N位，所述M组的驱动控制信号与所述M个的驱动单元一一对应，所述N位的驱动控制信号与所述N个的第一晶体管一一对应；每一位所述驱动控制信号连接于对应的第一晶体管的控制端。

6.根据权利要求5所述的驱动电路，其特征在于，所述第一晶体管为P型晶体管，所述第二晶体管为N型晶体管。

7.根据权利要求5所述的驱动电路，其特征在于，所述第一晶体管与所述第二晶体管均为N型晶体管。

8.根据权利要求1所述的驱动电路，其特征在于，所述选择信号为读标志信号，当所述读标志信号为高电平时，所述目标编码为第一编码，当所述读标志信号为低电平时，所述目标编码为第二编码。

9.根据权利要求1所述的驱动电路，其特征在于，所述阻值选择电路还包括校准电路，所述校准电路用于产生所述第一编码和所述第二编码。

10.根据权利要求9所述的驱动电路，其特征在于，所述校准电路包括：

11.根据权利要求10所述的驱动电路，其特征在于，所述上拉模块与所述驱动单元的上拉电阻具有相同的电路结构。

12.根据权利要求10所述的驱动电路，其特征在于，所述第一参考电压小于所述第二参考电压。

13.根据权利要求10所述的驱动电路，其特征在于，所述参考电压为第一参考电压或第二参考电压，所述第一参考电压小于所述电源端的电压值的一半；所述第二参考电压大于所述电源端的电压值的一半。

14.根据权利要求13所述的驱动电路，其特征在于，记电源端的电压值为VDDQ，记外部校准电阻的阻值为RZQ，所述第一参考电压等于VDDQ*(RZQ-b)/(2*RZQ-b)，所述第二参考电压等于VDDQ*(RZQ+a)/(2*RZQ+a)，其中a和b均为预设偏差值。

15.一种存储器，其特征在于，包括：

如权利要求1至14任一所述的驱动电路，所述选择信号来自于所述存储器内部的控制电路，所述驱动单元根据来自于所述控制电路的读使能信号选择接收所述存储器内部的预输出信号作为自身的输入信号，所述驱动单元根据来自于所述控制电路的写使能信号选择接收存储器外部的预输入信号作为自身的输入信号。