JP3930629B2 - Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 - Google Patents
Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は一般にコンピュータのメモリ・システムの分野に関係し、さらに特にＦＰＭメモリ・デバイス用に設計されたメモリ・システムにおいてＥＤＯメモリ・デバイスを使用するための方法および装置に関する。
【０００２】
【従来の技術】
コンピュータ・システムまたはパーソナル・コンピュータのシステム・メモリを実現するために使用されるメモリ技術のより共通の型のひとつは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）である。６０ナノ秒（ｎｓ）ＤＲＡＭはアドレスの表明後の６０秒以内にデータをメモリ・コントローラに与える。しかし、メモリ・コントローラ用に一定の時間制約があってアドレスをセットアップし、データを受信しそして次のサイクル用に準備する。メモリ・コントローラがアドレスを与える時間からメモリ・コントローラが次のアドレスを準備する、全メモリ・サイクルは８５−１２５ｎｓの間の範囲である。高速ページ・モード（ＦＰＭ）ＤＲＡＭ技術はメモリ・アクセス・サイクル時間を減少することにより以前の方法に関するメモリ・パフォーマンスを改良した。特に、ＦＰＭメモリ・チップは、同じ「ページ」におけるか、またはメモリ・チップのメモリ・マトリックス内の同じ行上の他のデータ・ビットをメモリ・コントローラにアクセスすることを許容した。各データ・ビットは行および列アドレスによりアクセスされ、ＦＰＭ用の行アドレスはメモリ・チップのページを「事前充電」するために早いセットアップが与えられる。それから、一連の列アドレスが同じ行のデータをアクセスするために表明される。これは、そのページ内に各列アドレス用にセットアップされる必要はないので時間をセーブする。
【０００３】
拡張データ出力（ＥＤＯ）メモリ技術は、現アドレスにおいてデータを読出している間に新しい列アドレス命令を開始することをメモリ・コントローラに許容することによりさらにサイクル時間を減少する。ＦＰＭと異なり、ＥＤＯ用のデータ出力ドライバは、メモリ・コントローラが列アドレス・ストローブ（ＣＡＳ）信号を取除くときにターンオフされずに次のサイクルを開始する。このため、メモリ・コントローラは次のサイクルを準備するより早くＣＡＳ信号を否定でき、そこで各サイクルは一層短くなる。これは、サイクル当たりほぼ１０ｎｓをセーブする。メモリ・モジュールは現在は最大サイズの２５６メガバイト（ＭＢ）まで利用可能であり、それは典型的にはワークステーションＰＣおよびサーバのようなハイエンド・システム用の二重インライン・メモリ・モジュール（ＤＩＭＮ）を使用して実現される。スペースおよび電力を考慮して、ＰＣは１６スロットまで含み、そこでメモリは合計４ＧＢに拡張され得る。
【０００４】
【発明が解決しようとする課題】
ＦＰＭは早く旧式になりそしてＥＤＯは比較的新技術であるので、ＦＰＭメモリ・モジュールをＥＤＯメモリ・モジュールに置換することは利益があるであろう。しかし、コンピュータ・システムはＥＤＯの付加的効率を利用するために設計されなければならない。幾つかのハイエンド・システムを含む多くのコンピュータ・システムがＥＤＯの導入前に設計され、このため単にＦＰＭ型メモリをサポートした。例えば、インテル・コーポーレション（Ｉｎｔｅｌ）によるオリオン（Ｏｒｉｏｎ）チップセットはＦＰＭ用にのみ設計されそしてＥＤＯをサポートしていない。さらに、ＦＰＭ用に設計されたシステムにおいてＥＤＯメモリを使用することは典型的にはメモリ・バス上でデータ破損そしてバス・サイクル・コンテンション（競合）に帰すであろう。
【０００５】
コンピュータ・システムはしばしば重要な投資を表すから、たとえメモリ・パフォーマンスが変化されなくてもＥＤＯメモリを使用することが望まれる。例えば、旧式のメモリ・デバイスの在庫管理を維持しなければならないよりもユーザにＥＤＯの改良を可能にさせることが望ましい。しかし、ＦＰＭ用に特に設計されたシステムにおけるＤＩＭＮボードの直接の置換は以前はオプションであった。
【０００６】
【課題を解決するための手段】
本発明に従うメモリ・システムは、ＦＰＭメモリ・デバイスに従って動作するメモリ・コントローラを含み、行および列アドレスそして列アドレス・ストローブ（ＣＡＳ）信号を含む対応するストローブ信号を与えることによりデータを記憶しそして検索し、そしてＣＡＳを受信する出力動作可能入力を有するＥＤＯメモリを含む。メモリ・システムは、メモリ・コントローラからＣＡＳ信号を受信するメモリボード・コネクタを介して結合されたメモリボードを含む。メモリボードは１以上のモジュール・コネクタを含み、それぞれはＣＡＳ信号を受信する出力動作可能接点を有する。出力イネーブルはメモリボードの上に接地されずにメモリ・コントローラからのＣＡＳ信号により駆動される。ＥＤＯメモリ・デバイスはメモリ・モジュールの上に設けられ、そしてメモリ・モジュールがメモリボードにプラグされた時にＣＡＳ信号を受信する出力動作可能入力ピンを含む。この方法により、ＥＤＯメモリ・デバイスは同等のＦＰＭメモリ・デバイスとして同様な方法でＣＡＳ信号と結合してそのデータ出力を終了する。これは各メモリ・サイクル中のデータ破壊およびサイクル・コンテンションを防止する。
【０００７】
各メモリ・モジール・コネクタはＣＡＳ信号を受信する出力動作可能接点を含む複数の導体接点を含む。メモリ・モジールはメモリ・モジール・コネクタへプラグするモジール・コネクタを含み、そこでモジール・コネクタはまたメモリ・モジール・コネクタの出力動作可能接点と電気的に接続する導体をさらに含む。ＥＤＯメモリ・デバイスは、好ましくはメモリ・モジール上の出力動作可能導体に電気的に結合された出力動作可能入力ピンを有するメモリ・チップである。
【０００８】
好適な実施形態において、各メモリ・モジールは複数のＥＤＯメモリ・チップを含み、それぞれはＣＡＳ信号を実行するメモリ・モジール上の出力動作可能導体と電気的に結合された出力動作可能入力ピンを有する。ＥＤＯメモリ・モジールはほぼ２５６メガバイト（ＭＢ）の記憶容量を有する。メモリ・システムは好ましくは複数のメモリ・モジールを含み、それぞれは同様な方法で構成される。例示された実施形態はほぼ４ギガバイトの記憶容量を有する１６ＥＤＯ二重インライン・メモリ・モジュール（ＤＩＭＭ）まで含む。
【０００９】
本発明によるコンピュータ・システムは、ホスト・バス、ホスト・バス上のメモリ・サイクルを実行するプロセッサ、ホスト・バス・メモリ・サイクルを検出しそしてＥＰＭメモリ・デバイスに従って動作してデータを記憶しそして検索するメモリ・コントローラ、そしてメモリ・コントローラに結合されそしてＣＡＳ信号を受信する出力動作可能入力を有するＥＤＯメモリ・デバイスを含むメモリ・システムを含む。メモリ・システムは、メモリボードに結合するためのメモリ・バスを含んでも良く、メモリボードは互換可能メモリ・モジュールを受けるためのメモリ・モジュール・コネクタを含む。メモリ・モジュールはメモリ・モジュール・コネクタのいずれかのひとつにプラグするモジュール・コネクタを含みＥＤＯメモリ・デバイスへＣＡＳ信号を導通する。
【００１０】
本発明によるＥＤＯメモリと共に動作するＦＰＭメモリのために設計されたメモリ・システムを動作する方法は、ＦＰＭメモリ・デバイスをＥＤＯメモリ・デバイスに置換する段階、行および列アドレス信号を表明してＦＰＭ動作に従ってＣＡＳ信号を含むストローブ信号をＥＤＯメモリ・デバイスに対応させる段階、そしてＣＡＳ信号をＥＤＯメモリ・デバイスのそれぞれの出力動作可能入力に与える段階とを含む。
【００１１】
本発明による方法および装置は、ＥＤＯメモリを持つＦＰＭ用に設計されたコンピュータ・システムをユーザに品質を上昇することを認める。ＦＰＭシステムのユーザはＦＰＭメモリ・モジュールをＥＤＯメモリ・モジュールに置き換える利益を得、このためＦＰＭデバイスの旧式の在庫管理を維持する必要なしに斬新な技術に品質向上できる。
【００１２】
【発明の実施の形態】
本発明は、好適な実施形態の次の詳細な記述と図面を参照してさらに理解されるであろう。
図１を参照すると、システムブロック図は、本発明に従って実現されたメモリ・システムを内蔵したコンピュータ・システムを示している。コンピュータ・システム１００は好ましくはＩＢＭ互換性のあるハイエンド・パーソナル・コンピュータ（ＰＣ）・システム、またはワークステーションまたはサーバ・システム用に典型的に使用される同様な物である。コンピュータ・システム１００はひとつまたはふたつの中央処理装置（ＣＰＵ）ＣＰＵ１ １０４およびＣＰＵ２ １０６に結合されているホスト・バス１０２を含む。ＣＰＵ１０４、１０６は好ましくはインテルおよび支援回路による３２ビット・ペンティアム（ＴＭ；商標）またはＰ６ＣＰＵを含む。ホスト・バス１０２は好ましくはＣＰＵ１０４、１０６と互換性のあるアドレス・ラインと６４データ・ラインを含む。本発明は多重プロセッサ、ＩＢＭ互換性型ＰＣシステムにより例示されているが、本発明は当業者に知られるようなコンピュータ・システムおよびプロセッサの他の型に適用可能である。
【００１３】
メモリ・コントローラ１０８は、メモリ・バス（ＭＢ）１０９を経てシステム・メモリ１１１をインターフェースするためにホスト・バス１０２に結合されている。メモリ・バス１０９はシステム・メモリにインターフェースするための複数のアドレス、データおよび制御信号を含む。システム・メモリ１１１は好ましくは、メモリボード１１０に着脱可能に設けられた集合的にＣｎとして参照される対応するメモリ・スロット・コネクタＣ１、Ｃ２、Ｃ３等にプラグされる、集合的にＭｎとして参照されている１以上の互換性のあるメモリ・モジュールＭ１、Ｍ２、Ｍ３等により実現される。メモリボード・コネクタ１０９ａはマザーボード上に設けられそしてメモリ・バス１０９の各信号と電気的に結合するための接点を含む。メモリ・ボード１１０はメモリ・ボード・コネクタ１０９ａにプラグする互換性のあるコネクタ１１０ａを含み、コネクタ１１０ａはメモリ・ボード・コネクタ１０９ａの各接点、このためメモリ・バス１０９の各信号に対し対応する接点を含む。メモリ・ボード１１０はさらに各メモリ・スロット・コネクタＣｎの対応する接点へコネクタ１１０ａの各接点をルートするために当業者に知られた複数のコネクタ（図示されていない）を含む。
【００１４】
メモリ・コントローラ１０８により表明される制御信号は、システム・メモリ１１１のメモリ・サイクルに同期するための列アドレス・ストローブ信号（ＣＡＳ＊）を含む。信号名に付加されているアステリック（＊）は負または逆論理を示し、ここではロウの時に信号は表明されると考えられる。ＣＡＳ＊信号は、メモリ・バス１０９上の対応する信号線を経て、コネクタ１０９ａ、１１０ａの対応する接点を経て、そしてメモリ・ボード１１０上の対応する導体１１０ｂを経て各メモリ・スロット・コネクタＣｎへ運ばれる。メモリ・ボード１１０上の他の導体１１０ｃは出力動作可能信号ＯＥ＊を各メモリ・スロット・コネクタＣｎに運ぶ。メモリ・バス１０９とコネクタ１０９ａ、１１０ａはＯＥ＊信号用の線または接点を含んでも含まなくても良い。いずれかの実施形態が考慮される。典型的にはコネクタ１１０ｃはプルダウン抵抗（図示されていない）またはＯＥ＊信号をロウに導く同様な物を介してグラウンドに結合される。しかし、本発明の目的のために、ＯＥ＊信号はロウに導かれずに、ＣＡＳ＊信号と結合される。例えば、導体１１０ｄは導体１１０ｂと１１０ｃを電気的に一緒に結合するために加えられ、そこでＯＥ＊信号はＣＡＳ＊信号に従う。この目的はいかにより詳細に述べられる。
【００１５】
各メモリ・モジュールＭｎは、メモリ・スロット・コネクタＣｎのいずれかひとつの対応する接点に電気的に結合するための複数の接点を含む。各メモリ・モジュールＭｎは好ましくは、ボードごとにメモリの合計２５６メガバイト（ＭＢ）用の幾つかの拡張データ出力（ＥＤＯ）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む。１６メモリ・スロット・コネクタＣｎまで含むマザーボードのために、システム・メモリ１１１は合計４ＧＢのメモリに拡張可能である。各ＣＰＵ１０４、１０６は３２ビット・アドレスバスを使用する００００００００ｈとＦＦＦＦＦＦＦＦｈ（４ＧＢのメモリ・スペース）の間にマップされたメモリとデバイスをアドレス指定することができる。
【００１６】
メモリ・コントローラ１０８は、システム・メモリ１１１からデータを読出しまたは書込むためのＣＰＵ１０４、１０６のいずれかにより実行されるホスト・バス１０２上のメモリ・サイクル１０２を検出する。メモリ・コントローラ１０８は、メモリ・バス１０９上の対応するメモリ・サイクルを実行しデータを検索または記憶する。特に、メモリ・コントローラ１０８は、ホスト・バス１０２上のメモリ・アドレスを検索することによりこのようなホスト・バス・メモリ・サイクルを変換しそしてシステム・メモリ１１１用に適切な行よび列アドレスへホスト・アドレスを変換する。メモリ・コントローラ１０８は、また行アドレス・ストローブ信号（ＲＡＳ＊）およびＣＡＳ＊信号をメモリ・バス１０９上に表明しメモリ・バス１０９上のメモリ・サイクルを同期化する。ＲＡＳ＊およびＣＡＳ＊信号またはこれらと等価なものは典型的には実際のメモリ・デバイス用に逆変換される。メモリ・コントローラ１０８は、典型的にはＥＤＯメモリ動作と互換できない、高速ページ・モード（ＦＰＭ）メモリ・モジュールとの動作用に設計されている。以下に述べられるように、本発明は、ＦＰＭまたはＥＤＯメモリと共に実現されるか否かにかかわらずメモリ・コントローラ１０８とシステム・メモリ１１１の間の適当な動作を確実にする。
【００１７】
コンピュータ・システム１００は好ましくは、ホストＰＣＩブリッジ１１４を経てホスト・バス１０２に結合された一次ＰＣＩバス１１２を含む。一次ＰＣＩバス１１２は典型的には、１以上のＰＣＩスロット１１６、個々にラベルされたＳ１、Ｓ２、Ｓ３等により実現される。各ＰＣＩスロット１１６は当業者に知られた１以上のＰＣＩデバイスを内蔵する互換可能なＰＣＩアダプタを受けるために構成される。典型的なＰＣＩデバイスはＳＣＳＩ（小さいコンピュータ・システム・インターフェース）、ビデオまたはグラフィク・コントローラ等のようなネットワーク・インターフェース・カード（ＮＩＣ）・ディスク・コントローラを含む。１以上の集積ＰＣＩデバイス１１８は、マザーボード上に集積されて良くそして一次ＰＣＩバス１１２に直接結合される。
【００１８】
二次ＰＣＩバス１２０は別のホストＰＣＩブリッジ１２２を通してホスト・バス１０２に与えられそして結合される。二次ＰＣＩバス１２０は、さらにＰＣＩ拡張容量のために設けられ、そして１以上のスロット１２４を含み、スロット１２４はＰＣＩスロットＳ４、Ｓ５、Ｓ６等のようにＰＣＩスロットＳ１−Ｓ３上に連続して番号付けられている。ただ６つのＰＣＩスロットが示されているが、さらにＰＣＩスロットが、必要によりまたは所望によりＰＣＩバス１１２、１２０のいずれかに加えられても良い。追加ホストＰＣＩバスはマザーボード上に設けられても良くそして所望によりホスト・バス１０２に結合されても良い。
【００１９】
コンピュータ・システム１００は好ましくは、ＰＣＩ拡張バス・ブリッジ１３２を介して一次ＰＣＩバス１１２に結合されている。拡張バス１３０は、また他にもあるがＡＴバス、拡張工業規格アーキテクチャ（ＥＩＳＡ）バス、またはマイクロチャンネル・アーキテクチャ（ＭＣＡ）バスとして参照される、工業規格アーキテクチャ（ＩＳＡ）バスを含む、多くの異なる型のいずれかのひとつである。ハイエンドＰＣシステム用に、ＥＩＳＡバスはより大きな性能を与えるので好まれており、ここでＰＣＩ拡張バス・ブリッジ１３２はＰＣＩ−ＥＩＳＡブリッジである。拡張バス１３０は好ましくは、個々にＩ１、Ｉ２、Ｉ３等としてラベルされている、１以上の拡張または入力／出力（Ｉ／Ｏ）スロット１３４を含む。Ｉ／Ｏアダプタ・カード上に組込まれている各種のデバイスは、拡張バス・メモリ、モデム、ディスク・コントローラ、サウンド・カード、ＮＩＳおよび当業者に知られた各種の他の型のコントローラを含む、Ｉ／Ｏスロット１３４を介して拡張バス１３０に結合されている。
【００２０】
拡張バス１３０はまた、１組のバス・バッファ１４２を介してＸバス１４０として参照された周辺拡張バスと結合している。Ｘバス１４０は、各種のシステム構成要素と周辺装置をコンピュータ・システム１００に接続するために使用され、システム構成要素と周辺装置は、次のようなものである；１以上のモジュールを含むシステムＲＯＭ１４４、１以上のＡＰＩＣ（アドバンスド・プログラマブル割込みコントローラ）１４６、１以上のディスク・コントローラ１４８（フォロッピー・ディスク・コントローラ（ＦＤＣ）のような）、キーボード・コントローラ１５０、実時間クロック（ＲＴＣ）およびタイマ１５２、通信ポート１５４、不揮発性スタティク・ランダム・アクセス・メモリ（ＮＶＳＲＡＭ）１５６、直接メモリ・アクセス（ＤＭＡ）システム、診断ポート、コマンド／ステータス・レジスタ、電池で支援された（ｂａｔｔｅｒｙ−ｂａｃｋｅｄ）ＣＭＯＳメモリなど、図示されていない他の同様な周辺装置。
【００２１】
図２を参照すると、側面図がメモリ・モジュール２００に関して示され、システム・メモリ１１１を含むために、メモリ・スロット・コネクタＣｎのいずれかひとつにプラグするメモリ・モジュールＭｎのいずれかひとつを例示している。好適な実施形態において、メモリ・モジュール２００は、１以上のエッジコネクタ２０２を含む二重インライン・メモリ・モジュール（ＤＩＭＭ）コンフィグレーションとして実現されている。各コネクタ２０２は、各エッジコネクタ２０２の両側（反対側は図示されていない）に設けられた複数の導電性接点２０６を含む。一つの模範的な実施形態は３つのエッジコネクタ２０２を含み、第１のエッジコネクタはいずれかの側に１０接点２０６を含み、第２のエッジコネクタはいずれかの側に３０接点２０６を含みそして第３のエッジコネクタはいずれかの側に４４接点２０６を含み、合計１６８接点２０６を含む。１以上のメモリ・チップ２０４はメモリ・モジュール２００上に設けられ、ここに各メモリ・チップ２０４は好ましくは、サムソン・エレクトロニクス社によるＥＤＯを持ったＫＭ４４Ｖ１６００４ＡまたはＫＭ４４Ｖ１６１０４Ａ １６Ｍｘ４ビットＣＭＯＳ ＤＲＡＭ、または何らかの他の同様なＥＤＯ型メモリ・チップのようなＥＤＯ ＤＲＡＭモジュールである。好ましくは、メモリ・モジュール２００はメモリの合計２５６メガバイト（ＭＢ）を含み、１６のメモリ・スロット・コネクタＣｎにプラグされた１６のこのボードは４ＧＢのシステム・メモリ１１１を与える。
【００２２】
各メモリ・チップ２０４は反転出力動作可能ピンＯＥ＊を含み、反転出力動作可能ピンＯＥ＊は、ＯＥ＊ピンがそれぞれロウまたは否定されたハイに表明されているか否かによって動作中に各メモリ・チップ２０４の出力信号を動作可能にしまたは不動作にする。接点２０６のひとつは、メモリ・ボード１１０からのＯＥ＊信号を実行する出力動作可能接点２０８である。導体２１０は、出力動作可能接点２０８に電気的に結合され、そして各メモリ・チップ２０４の各出力動作可能ピンＯＥ＊にルートされている。各メモリ・チップ２０４はまた反転ＣＡＳ＊ピンを含む。接点２０６の別の一つは、メモリ・ボード１１０からＣＡＳ＊信号を運ぶ、ＣＡＳ接点２１２である。導体２１４はＣＡＳ接点２１２に電気的に結合されそして各メモリ・チップ２０４の各ＣＡＳ＊入力ピンにルートされている。図２に示されている接点、ピンおよびルートされた導体の特定の位置およびコンフィグレーションは単に電気的接続を例示する目的のためでありそして実際のメモリ・モジュールを物理的に複製するものではない。
【００２３】
図３は受信しそしてメモリ・モジュール２００のようなメモリ・モジュールに接続するためのメモリ・ボード１１０上に設けられた各メモリ・スロット・コネクタＣｎを実現するためのコネクタ２２０の上面図である。好ましくは、図示されたコネクタ２２０は２つの側に合計１６８接点２２２を配列された８４接点２２２を含むＤＩＭＭコネクタとして実現される。本発明は１６８ＤＩＭＭ型モジュールおよび互換可能コネクタにより例示されているが、本発明は何らかの型の適当なモジュール、ボードおよびコネクタのコンフィグレーションにより利用されても良い。コネクタ２２２のひとつは、コネクタ１１０ｃに接続された出力動作可能接点２２４であり、そこでコネクタ１１０ｃはメモリ・ボード１１０からＯＥ＊信号を運ぶ。接点２２２の他のひとつは導体１１０ｂに接続されたＣＡＳ接点２２６であり、ここで接点１１０ｂはメモリ・ボード１１０を経てメモリ・バス１０９上のメモリ・コントローラ１０８からＣＡＳ＊信号を運ぶ。メモリ・モジュール２００はコネクタ２２０にプラグされる時にメモリ・モジュール２００のエッジコネクタ２０２はコネクタ２２０の対応する部分と整合され、そこで各接点２２２はメモリ・モジュール２００の接点２０６の対応するひとつに整合されそして接続される。この方法において、接点２２４、２２６は各接点２０８、２１２に電気的に接続されメモリ・ボード１１０からのＯＥ＊およびＣＡＳ＊信号を導通する。前に述べられたように、導体１１０ｄはＯＥ＊およびＣＡＳ＊信号を結合し、この結果、各メモリ・チップ２０４の出力動作可能ピンはメモリ・コントローラ１０８からのＣＡＳ＊信号を生じる。
【００２４】
上述したように、典型的には１以上のプルダウン抵抗または同様なものを介してＯＥ＊信号をグランドに導くことは工業上一般に実施されている。この方法において、各メモリ・モジュールの各メモリ・チップの出力信号は典型的には常に通常の動作中は動作可能にされる。しかし、メモリ・コントローラ１０８はＦＰＭメモリ用に実現されるから、通常のメモリ・ボードにプラグされ、この時マザーボードへとプラグされるこの方法でＥＤＯ ＤＲＡＭチップにより構成された通常のメモリ・モジュールは、メモリ・バス１０９上のバス・サイクル・コンテンションおよびデータ破壊となり、ホスト・バス１０２上に反射されるであろう。
【００２５】
特に、ＦＰＭ動作に従うと、メモリ・コントローラ１０８は、ＦＰＭメモリ・チップの出力信号が各メモリ・サイクル中にＣＡＳ＊信号がハイに否定されると直ちにまたは非常に直ぐに不動作にされることを期待する。しかし、ＥＤＯメモリ・チップはＣＡＳ＊信号が否定される後の長い期間の間出力データ信号を無効に保持する。幾つかのメモリ・サイクルの間、メモリ・コントローラ１０８は、ＦＰＭ動作のために許容されている、否定される後に比較的迅速にＣＡＳ＊信号をロウに再表明する。しかし、ＥＤＯ動作のために、前のサイクルからのデータはＣＡＳ＊信号の否定の後の出力データ信号線上になお存在し、メモリ・コントローラ１０８はデータ破壊およびサイクル・コンテンションになる誤ったデータをラッチする。
【００２６】
図２および図３を参照して上述されたように、ＣＡＳ＊信号は各メモリ・モジュールＭｎの各メモリ・チップ２０４の出力動作可能ＯＥ＊信号へ導かれそして接続されている。この方法において、メモリ・コントローラ１０８は各メモリ・サイクル中にＣＡＳ＊信号をハイに否定する時に、各メモリ・チップ２０４のＯＥ＊出力動作可能ピンはまたハイに導かれる。結果として、各メモリ・モジュール２００の各ＥＤＯメモリ・チップ２０４のＤＲＡＭ出力バッファはその出力を不動作にしそしてデータを終了させ、これによりサイクル・コンテンションまたはデータ破壊の可能性を除去する。本発明は、負論理ＣＡＳ＊信号そしてＯＥ＊信号／ピンにより例示されているが、いずれかの論理コンフィグレーションはＥＤＯメモリ・モジュールの出力動作可能信号と列アドレス・ストローブを結合するために考慮されることが理解されよう。また、ＣＡＳ＊およびＯＥ＊信号は、マザーボードの位置（ＯＥ＊信号がマザーボード上にあると仮定して）または各メモリ・モジュールＭｎ上の位置を含むいかなる位置においても共に結合されても良い。しかし、マザーボードそして／または各メモリ・モジュールの変更を要求するであろう。ＯＥ＊信号に結合されたプルダウン・デバイスを不動作にしまたは除去し、そしてメモリ・モジュールを受けるメモリ・ボード上にＣＡＳ＊およびＯＥ＊信号を一緒に結合することは好都合である。
【００２７】
ＦＰＭメモリ・デバイス用に設計されたメモリ・システムにおけるＥＤＯメモリ・デバイスを使用する方法および装置はＦＰＭまたはＥＤＯメモリ・モジュールの使用を動作可能にすることが理解されよう。列アドレス・ストローブ信号をＥＤＯメモリ・デバイスの出力動作可能入力に結合することにより、ＥＤＯメモリ・デバイスはＦＰＭメモリ・デバイスとして同様な方法で動作する。ＦＰＭシステムのユーザは旧式のＦＰＭメモリ・モジュールをより新しい技術のＥＤＯメモリ・モジュールに置き換える利益を得、そしてＦＰＭデバイスの旧式な在庫管理を維持する必要はない。
【００２８】
本発明に従うシステムおよび方法は好適な実施形態とともに述べられてきたが、上述した特定の形態に限定されることはなく、特許請求の範囲に限定された発明の範囲および趣旨内に論理上含まれる置換、変更および均等物をカバーしていることを意図するものである。
【図面の簡単な説明】
【図１】本発明に従って実現されたメモリ・システムを含むコンピュータ・システムのシステム・ブロック図である。
【図２】図１に示されたコンピュータ・システムのメモリ・スロットのいずれかにプラグするための各メモリ・モジュールを例示するメモリ・モジュールの側面図である。
【図３】図２のメモリ・モジュールを受けそして結合するため図１にしめされるコンピュータ・システムの各メモリ・スロットを実現するコネクタの上面図である。
【符号の説明】
１００ コンピュータ・システム
１０２ ホスト・バス
１０８ メモリ・コントローラ
１０９ メモリ・バス
１１０ メモリ・ボード
１１１ システム・メモリ
１１２ 一次ＰＣＩバス
１２０ 二次ＰＣＩバス
１３０ 拡張バス
１３２ ＰＣＩ拡張バス・ブリッジ
２００ メモリ・モジュール
２０２ エッジコネクタ
２０４ メモリ・チップ
２０６ 接点
２１０ 導体
【発明の属する技術分野】
本発明は一般にコンピュータのメモリ・システムの分野に関係し、さらに特にＦＰＭメモリ・デバイス用に設計されたメモリ・システムにおいてＥＤＯメモリ・デバイスを使用するための方法および装置に関する。
【０００２】
【従来の技術】
コンピュータ・システムまたはパーソナル・コンピュータのシステム・メモリを実現するために使用されるメモリ技術のより共通の型のひとつは、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）である。６０ナノ秒（ｎｓ）ＤＲＡＭはアドレスの表明後の６０秒以内にデータをメモリ・コントローラに与える。しかし、メモリ・コントローラ用に一定の時間制約があってアドレスをセットアップし、データを受信しそして次のサイクル用に準備する。メモリ・コントローラがアドレスを与える時間からメモリ・コントローラが次のアドレスを準備する、全メモリ・サイクルは８５−１２５ｎｓの間の範囲である。高速ページ・モード（ＦＰＭ）ＤＲＡＭ技術はメモリ・アクセス・サイクル時間を減少することにより以前の方法に関するメモリ・パフォーマンスを改良した。特に、ＦＰＭメモリ・チップは、同じ「ページ」におけるか、またはメモリ・チップのメモリ・マトリックス内の同じ行上の他のデータ・ビットをメモリ・コントローラにアクセスすることを許容した。各データ・ビットは行および列アドレスによりアクセスされ、ＦＰＭ用の行アドレスはメモリ・チップのページを「事前充電」するために早いセットアップが与えられる。それから、一連の列アドレスが同じ行のデータをアクセスするために表明される。これは、そのページ内に各列アドレス用にセットアップされる必要はないので時間をセーブする。
【０００３】
拡張データ出力（ＥＤＯ）メモリ技術は、現アドレスにおいてデータを読出している間に新しい列アドレス命令を開始することをメモリ・コントローラに許容することによりさらにサイクル時間を減少する。ＦＰＭと異なり、ＥＤＯ用のデータ出力ドライバは、メモリ・コントローラが列アドレス・ストローブ（ＣＡＳ）信号を取除くときにターンオフされずに次のサイクルを開始する。このため、メモリ・コントローラは次のサイクルを準備するより早くＣＡＳ信号を否定でき、そこで各サイクルは一層短くなる。これは、サイクル当たりほぼ１０ｎｓをセーブする。メモリ・モジュールは現在は最大サイズの２５６メガバイト（ＭＢ）まで利用可能であり、それは典型的にはワークステーションＰＣおよびサーバのようなハイエンド・システム用の二重インライン・メモリ・モジュール（ＤＩＭＮ）を使用して実現される。スペースおよび電力を考慮して、ＰＣは１６スロットまで含み、そこでメモリは合計４ＧＢに拡張され得る。
【０００４】
【発明が解決しようとする課題】
ＦＰＭは早く旧式になりそしてＥＤＯは比較的新技術であるので、ＦＰＭメモリ・モジュールをＥＤＯメモリ・モジュールに置換することは利益があるであろう。しかし、コンピュータ・システムはＥＤＯの付加的効率を利用するために設計されなければならない。幾つかのハイエンド・システムを含む多くのコンピュータ・システムがＥＤＯの導入前に設計され、このため単にＦＰＭ型メモリをサポートした。例えば、インテル・コーポーレション（Ｉｎｔｅｌ）によるオリオン（Ｏｒｉｏｎ）チップセットはＦＰＭ用にのみ設計されそしてＥＤＯをサポートしていない。さらに、ＦＰＭ用に設計されたシステムにおいてＥＤＯメモリを使用することは典型的にはメモリ・バス上でデータ破損そしてバス・サイクル・コンテンション（競合）に帰すであろう。
【０００５】
コンピュータ・システムはしばしば重要な投資を表すから、たとえメモリ・パフォーマンスが変化されなくてもＥＤＯメモリを使用することが望まれる。例えば、旧式のメモリ・デバイスの在庫管理を維持しなければならないよりもユーザにＥＤＯの改良を可能にさせることが望ましい。しかし、ＦＰＭ用に特に設計されたシステムにおけるＤＩＭＮボードの直接の置換は以前はオプションであった。
【０００６】
【課題を解決するための手段】
本発明に従うメモリ・システムは、ＦＰＭメモリ・デバイスに従って動作するメモリ・コントローラを含み、行および列アドレスそして列アドレス・ストローブ（ＣＡＳ）信号を含む対応するストローブ信号を与えることによりデータを記憶しそして検索し、そしてＣＡＳを受信する出力動作可能入力を有するＥＤＯメモリを含む。メモリ・システムは、メモリ・コントローラからＣＡＳ信号を受信するメモリボード・コネクタを介して結合されたメモリボードを含む。メモリボードは１以上のモジュール・コネクタを含み、それぞれはＣＡＳ信号を受信する出力動作可能接点を有する。出力イネーブルはメモリボードの上に接地されずにメモリ・コントローラからのＣＡＳ信号により駆動される。ＥＤＯメモリ・デバイスはメモリ・モジュールの上に設けられ、そしてメモリ・モジュールがメモリボードにプラグされた時にＣＡＳ信号を受信する出力動作可能入力ピンを含む。この方法により、ＥＤＯメモリ・デバイスは同等のＦＰＭメモリ・デバイスとして同様な方法でＣＡＳ信号と結合してそのデータ出力を終了する。これは各メモリ・サイクル中のデータ破壊およびサイクル・コンテンションを防止する。
【０００７】
各メモリ・モジール・コネクタはＣＡＳ信号を受信する出力動作可能接点を含む複数の導体接点を含む。メモリ・モジールはメモリ・モジール・コネクタへプラグするモジール・コネクタを含み、そこでモジール・コネクタはまたメモリ・モジール・コネクタの出力動作可能接点と電気的に接続する導体をさらに含む。ＥＤＯメモリ・デバイスは、好ましくはメモリ・モジール上の出力動作可能導体に電気的に結合された出力動作可能入力ピンを有するメモリ・チップである。
【０００８】
好適な実施形態において、各メモリ・モジールは複数のＥＤＯメモリ・チップを含み、それぞれはＣＡＳ信号を実行するメモリ・モジール上の出力動作可能導体と電気的に結合された出力動作可能入力ピンを有する。ＥＤＯメモリ・モジールはほぼ２５６メガバイト（ＭＢ）の記憶容量を有する。メモリ・システムは好ましくは複数のメモリ・モジールを含み、それぞれは同様な方法で構成される。例示された実施形態はほぼ４ギガバイトの記憶容量を有する１６ＥＤＯ二重インライン・メモリ・モジュール（ＤＩＭＭ）まで含む。
【０００９】
本発明によるコンピュータ・システムは、ホスト・バス、ホスト・バス上のメモリ・サイクルを実行するプロセッサ、ホスト・バス・メモリ・サイクルを検出しそしてＥＰＭメモリ・デバイスに従って動作してデータを記憶しそして検索するメモリ・コントローラ、そしてメモリ・コントローラに結合されそしてＣＡＳ信号を受信する出力動作可能入力を有するＥＤＯメモリ・デバイスを含むメモリ・システムを含む。メモリ・システムは、メモリボードに結合するためのメモリ・バスを含んでも良く、メモリボードは互換可能メモリ・モジュールを受けるためのメモリ・モジュール・コネクタを含む。メモリ・モジュールはメモリ・モジュール・コネクタのいずれかのひとつにプラグするモジュール・コネクタを含みＥＤＯメモリ・デバイスへＣＡＳ信号を導通する。
【００１０】
本発明によるＥＤＯメモリと共に動作するＦＰＭメモリのために設計されたメモリ・システムを動作する方法は、ＦＰＭメモリ・デバイスをＥＤＯメモリ・デバイスに置換する段階、行および列アドレス信号を表明してＦＰＭ動作に従ってＣＡＳ信号を含むストローブ信号をＥＤＯメモリ・デバイスに対応させる段階、そしてＣＡＳ信号をＥＤＯメモリ・デバイスのそれぞれの出力動作可能入力に与える段階とを含む。
【００１１】
本発明による方法および装置は、ＥＤＯメモリを持つＦＰＭ用に設計されたコンピュータ・システムをユーザに品質を上昇することを認める。ＦＰＭシステムのユーザはＦＰＭメモリ・モジュールをＥＤＯメモリ・モジュールに置き換える利益を得、このためＦＰＭデバイスの旧式の在庫管理を維持する必要なしに斬新な技術に品質向上できる。
【００１２】
【発明の実施の形態】
本発明は、好適な実施形態の次の詳細な記述と図面を参照してさらに理解されるであろう。
図１を参照すると、システムブロック図は、本発明に従って実現されたメモリ・システムを内蔵したコンピュータ・システムを示している。コンピュータ・システム１００は好ましくはＩＢＭ互換性のあるハイエンド・パーソナル・コンピュータ（ＰＣ）・システム、またはワークステーションまたはサーバ・システム用に典型的に使用される同様な物である。コンピュータ・システム１００はひとつまたはふたつの中央処理装置（ＣＰＵ）ＣＰＵ１ １０４およびＣＰＵ２ １０６に結合されているホスト・バス１０２を含む。ＣＰＵ１０４、１０６は好ましくはインテルおよび支援回路による３２ビット・ペンティアム（ＴＭ；商標）またはＰ６ＣＰＵを含む。ホスト・バス１０２は好ましくはＣＰＵ１０４、１０６と互換性のあるアドレス・ラインと６４データ・ラインを含む。本発明は多重プロセッサ、ＩＢＭ互換性型ＰＣシステムにより例示されているが、本発明は当業者に知られるようなコンピュータ・システムおよびプロセッサの他の型に適用可能である。
【００１３】
メモリ・コントローラ１０８は、メモリ・バス（ＭＢ）１０９を経てシステム・メモリ１１１をインターフェースするためにホスト・バス１０２に結合されている。メモリ・バス１０９はシステム・メモリにインターフェースするための複数のアドレス、データおよび制御信号を含む。システム・メモリ１１１は好ましくは、メモリボード１１０に着脱可能に設けられた集合的にＣｎとして参照される対応するメモリ・スロット・コネクタＣ１、Ｃ２、Ｃ３等にプラグされる、集合的にＭｎとして参照されている１以上の互換性のあるメモリ・モジュールＭ１、Ｍ２、Ｍ３等により実現される。メモリボード・コネクタ１０９ａはマザーボード上に設けられそしてメモリ・バス１０９の各信号と電気的に結合するための接点を含む。メモリ・ボード１１０はメモリ・ボード・コネクタ１０９ａにプラグする互換性のあるコネクタ１１０ａを含み、コネクタ１１０ａはメモリ・ボード・コネクタ１０９ａの各接点、このためメモリ・バス１０９の各信号に対し対応する接点を含む。メモリ・ボード１１０はさらに各メモリ・スロット・コネクタＣｎの対応する接点へコネクタ１１０ａの各接点をルートするために当業者に知られた複数のコネクタ（図示されていない）を含む。
【００１４】
メモリ・コントローラ１０８により表明される制御信号は、システム・メモリ１１１のメモリ・サイクルに同期するための列アドレス・ストローブ信号（ＣＡＳ＊）を含む。信号名に付加されているアステリック（＊）は負または逆論理を示し、ここではロウの時に信号は表明されると考えられる。ＣＡＳ＊信号は、メモリ・バス１０９上の対応する信号線を経て、コネクタ１０９ａ、１１０ａの対応する接点を経て、そしてメモリ・ボード１１０上の対応する導体１１０ｂを経て各メモリ・スロット・コネクタＣｎへ運ばれる。メモリ・ボード１１０上の他の導体１１０ｃは出力動作可能信号ＯＥ＊を各メモリ・スロット・コネクタＣｎに運ぶ。メモリ・バス１０９とコネクタ１０９ａ、１１０ａはＯＥ＊信号用の線または接点を含んでも含まなくても良い。いずれかの実施形態が考慮される。典型的にはコネクタ１１０ｃはプルダウン抵抗（図示されていない）またはＯＥ＊信号をロウに導く同様な物を介してグラウンドに結合される。しかし、本発明の目的のために、ＯＥ＊信号はロウに導かれずに、ＣＡＳ＊信号と結合される。例えば、導体１１０ｄは導体１１０ｂと１１０ｃを電気的に一緒に結合するために加えられ、そこでＯＥ＊信号はＣＡＳ＊信号に従う。この目的はいかにより詳細に述べられる。
【００１５】
各メモリ・モジュールＭｎは、メモリ・スロット・コネクタＣｎのいずれかひとつの対応する接点に電気的に結合するための複数の接点を含む。各メモリ・モジュールＭｎは好ましくは、ボードごとにメモリの合計２５６メガバイト（ＭＢ）用の幾つかの拡張データ出力（ＥＤＯ）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む。１６メモリ・スロット・コネクタＣｎまで含むマザーボードのために、システム・メモリ１１１は合計４ＧＢのメモリに拡張可能である。各ＣＰＵ１０４、１０６は３２ビット・アドレスバスを使用する００００００００ｈとＦＦＦＦＦＦＦＦｈ（４ＧＢのメモリ・スペース）の間にマップされたメモリとデバイスをアドレス指定することができる。
【００１６】
メモリ・コントローラ１０８は、システム・メモリ１１１からデータを読出しまたは書込むためのＣＰＵ１０４、１０６のいずれかにより実行されるホスト・バス１０２上のメモリ・サイクル１０２を検出する。メモリ・コントローラ１０８は、メモリ・バス１０９上の対応するメモリ・サイクルを実行しデータを検索または記憶する。特に、メモリ・コントローラ１０８は、ホスト・バス１０２上のメモリ・アドレスを検索することによりこのようなホスト・バス・メモリ・サイクルを変換しそしてシステム・メモリ１１１用に適切な行よび列アドレスへホスト・アドレスを変換する。メモリ・コントローラ１０８は、また行アドレス・ストローブ信号（ＲＡＳ＊）およびＣＡＳ＊信号をメモリ・バス１０９上に表明しメモリ・バス１０９上のメモリ・サイクルを同期化する。ＲＡＳ＊およびＣＡＳ＊信号またはこれらと等価なものは典型的には実際のメモリ・デバイス用に逆変換される。メモリ・コントローラ１０８は、典型的にはＥＤＯメモリ動作と互換できない、高速ページ・モード（ＦＰＭ）メモリ・モジュールとの動作用に設計されている。以下に述べられるように、本発明は、ＦＰＭまたはＥＤＯメモリと共に実現されるか否かにかかわらずメモリ・コントローラ１０８とシステム・メモリ１１１の間の適当な動作を確実にする。
【００１７】
コンピュータ・システム１００は好ましくは、ホストＰＣＩブリッジ１１４を経てホスト・バス１０２に結合された一次ＰＣＩバス１１２を含む。一次ＰＣＩバス１１２は典型的には、１以上のＰＣＩスロット１１６、個々にラベルされたＳ１、Ｓ２、Ｓ３等により実現される。各ＰＣＩスロット１１６は当業者に知られた１以上のＰＣＩデバイスを内蔵する互換可能なＰＣＩアダプタを受けるために構成される。典型的なＰＣＩデバイスはＳＣＳＩ（小さいコンピュータ・システム・インターフェース）、ビデオまたはグラフィク・コントローラ等のようなネットワーク・インターフェース・カード（ＮＩＣ）・ディスク・コントローラを含む。１以上の集積ＰＣＩデバイス１１８は、マザーボード上に集積されて良くそして一次ＰＣＩバス１１２に直接結合される。
【００１８】
二次ＰＣＩバス１２０は別のホストＰＣＩブリッジ１２２を通してホスト・バス１０２に与えられそして結合される。二次ＰＣＩバス１２０は、さらにＰＣＩ拡張容量のために設けられ、そして１以上のスロット１２４を含み、スロット１２４はＰＣＩスロットＳ４、Ｓ５、Ｓ６等のようにＰＣＩスロットＳ１−Ｓ３上に連続して番号付けられている。ただ６つのＰＣＩスロットが示されているが、さらにＰＣＩスロットが、必要によりまたは所望によりＰＣＩバス１１２、１２０のいずれかに加えられても良い。追加ホストＰＣＩバスはマザーボード上に設けられても良くそして所望によりホスト・バス１０２に結合されても良い。
【００１９】
コンピュータ・システム１００は好ましくは、ＰＣＩ拡張バス・ブリッジ１３２を介して一次ＰＣＩバス１１２に結合されている。拡張バス１３０は、また他にもあるがＡＴバス、拡張工業規格アーキテクチャ（ＥＩＳＡ）バス、またはマイクロチャンネル・アーキテクチャ（ＭＣＡ）バスとして参照される、工業規格アーキテクチャ（ＩＳＡ）バスを含む、多くの異なる型のいずれかのひとつである。ハイエンドＰＣシステム用に、ＥＩＳＡバスはより大きな性能を与えるので好まれており、ここでＰＣＩ拡張バス・ブリッジ１３２はＰＣＩ−ＥＩＳＡブリッジである。拡張バス１３０は好ましくは、個々にＩ１、Ｉ２、Ｉ３等としてラベルされている、１以上の拡張または入力／出力（Ｉ／Ｏ）スロット１３４を含む。Ｉ／Ｏアダプタ・カード上に組込まれている各種のデバイスは、拡張バス・メモリ、モデム、ディスク・コントローラ、サウンド・カード、ＮＩＳおよび当業者に知られた各種の他の型のコントローラを含む、Ｉ／Ｏスロット１３４を介して拡張バス１３０に結合されている。
【００２０】
拡張バス１３０はまた、１組のバス・バッファ１４２を介してＸバス１４０として参照された周辺拡張バスと結合している。Ｘバス１４０は、各種のシステム構成要素と周辺装置をコンピュータ・システム１００に接続するために使用され、システム構成要素と周辺装置は、次のようなものである；１以上のモジュールを含むシステムＲＯＭ１４４、１以上のＡＰＩＣ（アドバンスド・プログラマブル割込みコントローラ）１４６、１以上のディスク・コントローラ１４８（フォロッピー・ディスク・コントローラ（ＦＤＣ）のような）、キーボード・コントローラ１５０、実時間クロック（ＲＴＣ）およびタイマ１５２、通信ポート１５４、不揮発性スタティク・ランダム・アクセス・メモリ（ＮＶＳＲＡＭ）１５６、直接メモリ・アクセス（ＤＭＡ）システム、診断ポート、コマンド／ステータス・レジスタ、電池で支援された（ｂａｔｔｅｒｙ−ｂａｃｋｅｄ）ＣＭＯＳメモリなど、図示されていない他の同様な周辺装置。
【００２１】
図２を参照すると、側面図がメモリ・モジュール２００に関して示され、システム・メモリ１１１を含むために、メモリ・スロット・コネクタＣｎのいずれかひとつにプラグするメモリ・モジュールＭｎのいずれかひとつを例示している。好適な実施形態において、メモリ・モジュール２００は、１以上のエッジコネクタ２０２を含む二重インライン・メモリ・モジュール（ＤＩＭＭ）コンフィグレーションとして実現されている。各コネクタ２０２は、各エッジコネクタ２０２の両側（反対側は図示されていない）に設けられた複数の導電性接点２０６を含む。一つの模範的な実施形態は３つのエッジコネクタ２０２を含み、第１のエッジコネクタはいずれかの側に１０接点２０６を含み、第２のエッジコネクタはいずれかの側に３０接点２０６を含みそして第３のエッジコネクタはいずれかの側に４４接点２０６を含み、合計１６８接点２０６を含む。１以上のメモリ・チップ２０４はメモリ・モジュール２００上に設けられ、ここに各メモリ・チップ２０４は好ましくは、サムソン・エレクトロニクス社によるＥＤＯを持ったＫＭ４４Ｖ１６００４ＡまたはＫＭ４４Ｖ１６１０４Ａ １６Ｍｘ４ビットＣＭＯＳ ＤＲＡＭ、または何らかの他の同様なＥＤＯ型メモリ・チップのようなＥＤＯ ＤＲＡＭモジュールである。好ましくは、メモリ・モジュール２００はメモリの合計２５６メガバイト（ＭＢ）を含み、１６のメモリ・スロット・コネクタＣｎにプラグされた１６のこのボードは４ＧＢのシステム・メモリ１１１を与える。
【００２２】
各メモリ・チップ２０４は反転出力動作可能ピンＯＥ＊を含み、反転出力動作可能ピンＯＥ＊は、ＯＥ＊ピンがそれぞれロウまたは否定されたハイに表明されているか否かによって動作中に各メモリ・チップ２０４の出力信号を動作可能にしまたは不動作にする。接点２０６のひとつは、メモリ・ボード１１０からのＯＥ＊信号を実行する出力動作可能接点２０８である。導体２１０は、出力動作可能接点２０８に電気的に結合され、そして各メモリ・チップ２０４の各出力動作可能ピンＯＥ＊にルートされている。各メモリ・チップ２０４はまた反転ＣＡＳ＊ピンを含む。接点２０６の別の一つは、メモリ・ボード１１０からＣＡＳ＊信号を運ぶ、ＣＡＳ接点２１２である。導体２１４はＣＡＳ接点２１２に電気的に結合されそして各メモリ・チップ２０４の各ＣＡＳ＊入力ピンにルートされている。図２に示されている接点、ピンおよびルートされた導体の特定の位置およびコンフィグレーションは単に電気的接続を例示する目的のためでありそして実際のメモリ・モジュールを物理的に複製するものではない。
【００２３】
図３は受信しそしてメモリ・モジュール２００のようなメモリ・モジュールに接続するためのメモリ・ボード１１０上に設けられた各メモリ・スロット・コネクタＣｎを実現するためのコネクタ２２０の上面図である。好ましくは、図示されたコネクタ２２０は２つの側に合計１６８接点２２２を配列された８４接点２２２を含むＤＩＭＭコネクタとして実現される。本発明は１６８ＤＩＭＭ型モジュールおよび互換可能コネクタにより例示されているが、本発明は何らかの型の適当なモジュール、ボードおよびコネクタのコンフィグレーションにより利用されても良い。コネクタ２２２のひとつは、コネクタ１１０ｃに接続された出力動作可能接点２２４であり、そこでコネクタ１１０ｃはメモリ・ボード１１０からＯＥ＊信号を運ぶ。接点２２２の他のひとつは導体１１０ｂに接続されたＣＡＳ接点２２６であり、ここで接点１１０ｂはメモリ・ボード１１０を経てメモリ・バス１０９上のメモリ・コントローラ１０８からＣＡＳ＊信号を運ぶ。メモリ・モジュール２００はコネクタ２２０にプラグされる時にメモリ・モジュール２００のエッジコネクタ２０２はコネクタ２２０の対応する部分と整合され、そこで各接点２２２はメモリ・モジュール２００の接点２０６の対応するひとつに整合されそして接続される。この方法において、接点２２４、２２６は各接点２０８、２１２に電気的に接続されメモリ・ボード１１０からのＯＥ＊およびＣＡＳ＊信号を導通する。前に述べられたように、導体１１０ｄはＯＥ＊およびＣＡＳ＊信号を結合し、この結果、各メモリ・チップ２０４の出力動作可能ピンはメモリ・コントローラ１０８からのＣＡＳ＊信号を生じる。
【００２４】
上述したように、典型的には１以上のプルダウン抵抗または同様なものを介してＯＥ＊信号をグランドに導くことは工業上一般に実施されている。この方法において、各メモリ・モジュールの各メモリ・チップの出力信号は典型的には常に通常の動作中は動作可能にされる。しかし、メモリ・コントローラ１０８はＦＰＭメモリ用に実現されるから、通常のメモリ・ボードにプラグされ、この時マザーボードへとプラグされるこの方法でＥＤＯ ＤＲＡＭチップにより構成された通常のメモリ・モジュールは、メモリ・バス１０９上のバス・サイクル・コンテンションおよびデータ破壊となり、ホスト・バス１０２上に反射されるであろう。
【００２５】
特に、ＦＰＭ動作に従うと、メモリ・コントローラ１０８は、ＦＰＭメモリ・チップの出力信号が各メモリ・サイクル中にＣＡＳ＊信号がハイに否定されると直ちにまたは非常に直ぐに不動作にされることを期待する。しかし、ＥＤＯメモリ・チップはＣＡＳ＊信号が否定される後の長い期間の間出力データ信号を無効に保持する。幾つかのメモリ・サイクルの間、メモリ・コントローラ１０８は、ＦＰＭ動作のために許容されている、否定される後に比較的迅速にＣＡＳ＊信号をロウに再表明する。しかし、ＥＤＯ動作のために、前のサイクルからのデータはＣＡＳ＊信号の否定の後の出力データ信号線上になお存在し、メモリ・コントローラ１０８はデータ破壊およびサイクル・コンテンションになる誤ったデータをラッチする。
【００２６】
図２および図３を参照して上述されたように、ＣＡＳ＊信号は各メモリ・モジュールＭｎの各メモリ・チップ２０４の出力動作可能ＯＥ＊信号へ導かれそして接続されている。この方法において、メモリ・コントローラ１０８は各メモリ・サイクル中にＣＡＳ＊信号をハイに否定する時に、各メモリ・チップ２０４のＯＥ＊出力動作可能ピンはまたハイに導かれる。結果として、各メモリ・モジュール２００の各ＥＤＯメモリ・チップ２０４のＤＲＡＭ出力バッファはその出力を不動作にしそしてデータを終了させ、これによりサイクル・コンテンションまたはデータ破壊の可能性を除去する。本発明は、負論理ＣＡＳ＊信号そしてＯＥ＊信号／ピンにより例示されているが、いずれかの論理コンフィグレーションはＥＤＯメモリ・モジュールの出力動作可能信号と列アドレス・ストローブを結合するために考慮されることが理解されよう。また、ＣＡＳ＊およびＯＥ＊信号は、マザーボードの位置（ＯＥ＊信号がマザーボード上にあると仮定して）または各メモリ・モジュールＭｎ上の位置を含むいかなる位置においても共に結合されても良い。しかし、マザーボードそして／または各メモリ・モジュールの変更を要求するであろう。ＯＥ＊信号に結合されたプルダウン・デバイスを不動作にしまたは除去し、そしてメモリ・モジュールを受けるメモリ・ボード上にＣＡＳ＊およびＯＥ＊信号を一緒に結合することは好都合である。
【００２７】
ＦＰＭメモリ・デバイス用に設計されたメモリ・システムにおけるＥＤＯメモリ・デバイスを使用する方法および装置はＦＰＭまたはＥＤＯメモリ・モジュールの使用を動作可能にすることが理解されよう。列アドレス・ストローブ信号をＥＤＯメモリ・デバイスの出力動作可能入力に結合することにより、ＥＤＯメモリ・デバイスはＦＰＭメモリ・デバイスとして同様な方法で動作する。ＦＰＭシステムのユーザは旧式のＦＰＭメモリ・モジュールをより新しい技術のＥＤＯメモリ・モジュールに置き換える利益を得、そしてＦＰＭデバイスの旧式な在庫管理を維持する必要はない。
【００２８】
本発明に従うシステムおよび方法は好適な実施形態とともに述べられてきたが、上述した特定の形態に限定されることはなく、特許請求の範囲に限定された発明の範囲および趣旨内に論理上含まれる置換、変更および均等物をカバーしていることを意図するものである。
【図面の簡単な説明】
【図１】本発明に従って実現されたメモリ・システムを含むコンピュータ・システムのシステム・ブロック図である。
【図２】図１に示されたコンピュータ・システムのメモリ・スロットのいずれかにプラグするための各メモリ・モジュールを例示するメモリ・モジュールの側面図である。
【図３】図２のメモリ・モジュールを受けそして結合するため図１にしめされるコンピュータ・システムの各メモリ・スロットを実現するコネクタの上面図である。
【符号の説明】
１００ コンピュータ・システム
１０２ ホスト・バス
１０８ メモリ・コントローラ
１０９ メモリ・バス
１１０ メモリ・ボード
１１１ システム・メモリ
１１２ 一次ＰＣＩバス
１２０ 二次ＰＣＩバス
１３０ 拡張バス
１３２ ＰＣＩ拡張バス・ブリッジ
２００ メモリ・モジュール
２０２ エッジコネクタ
２０４ メモリ・チップ
２０６ 接点
２１０ 導体
Claims (5)
- 高速ページ・モード・メモリ・デバイスの動作に従って動作し行およぴ洌アドレスを与えそして列アドレス・ストローブ信号を含むストローブ信号に対応させることによりデータを記憶そして検索するメモリ・コントローラと、
前記列アドレス・ストローブ信号を受信する出力動作可能入力を有する拡張データ出力メモリ・デバイスと、
を含むコンピュータ用メモリ・システム。 - 前記拡張データ出力メモリ・デバイスは複数の拡張データ出力メモリを含み、各前記拡張データ出力メモリ・デバイスは前記列アドレス・ストローブ信号を受信する出力動作可能入力を有する複数の拡張データ出力メモリと、
を含む、請求項１に記載のメモリ・システム。 - 前記メモリ・コントローラに結合されそして前記列アドレス・ストローブ信号を受信するメモリボード・コネクタと、
前記メモリボード・コネクタに結合されそして前記列アドレス・ストローブ信号を受信し、前記列アドレス・ストローブ信号を前記拡張データ出力メモリ・デバイスの前記出力動作可能入力へ与える、メモリボードと、
をさらに含む、請求項1に記載のメモリ・システム。 - 複数のメモリ・モジュール・コネクタを含むメモリボードと、各複数のメモリ・モジュール・コネクタは前記メモリ・コントローラに結合されそして前記列アドレス・ストローブ信号を受信し、それぞれが前記複数のメモリボード・コネクタの対応するひとつにインターフェースされた複数のメモリ・モジュールと、をさらに含み、
前記拡張データ出力メモリ・デバイスは前記複数のメモリ・モジュール上に分配された複数の拡張デバイス出力メモリ・チップを含み、各複数の拡張デバイス出力メモリ・チップは前記列アドレス・ストローブ信号を受信する出力動作可能入力を有する、
請求項1に記載のメモリ・システム。 - 拡張データ出力メモリと共に動作する高速ページ・モード・メモリ用に設計されたメモリ・システムを動作する方法であって、
高速ページ・モード・メモリ・デバイスを拡張データ出力メモリ・デバイスと置換する段階と、
列及び行アドレス信号を表明しそして高速ページ・モード動作に従って列アドレス・ストローブ信号を含むストローブ信号を拡張データ出力メモリ・デバイスと対応する段階と、
各拡張データ出力メモリ・デバイスの出力動作可能入力に列アドレス・ストローブ信号を与える段階と、
を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US775315 | 1991-10-11 | ||
| US08/775,315 US6034919A (en) | 1996-12-31 | 1996-12-31 | Method and apparatus for using extended-data output memory devices in a system designed for fast page mode memory devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10228412A JPH10228412A (ja) | 1998-08-25 |
| JP3930629B2 true JP3930629B2 (ja) | 2007-06-13 |
Family
ID=25104027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00015398A Expired - Lifetime JP3930629B2 (ja) | 1996-12-31 | 1998-01-05 | Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6034919A (ja) |
| EP (1) | EP0851425B1 (ja) |
| JP (1) | JP3930629B2 (ja) |
| DE (1) | DE69719943T2 (ja) |
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| CN102955497A (zh) * | 2011-08-18 | 2013-03-06 | 鸿富锦精密工业（深圳）有限公司 | 安装有固态硬盘的主板 |
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-
1996
- 1996-12-31 US US08/775,315 patent/US6034919A/en not_active Expired - Lifetime
-
1997
- 1997-12-31 DE DE69719943T patent/DE69719943T2/de not_active Expired - Fee Related
- 1997-12-31 EP EP97310690A patent/EP0851425B1/en not_active Expired - Lifetime
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1998
- 1998-01-05 JP JP00015398A patent/JP3930629B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69719943D1 (de) | 2003-04-24 |
| EP0851425A2 (en) | 1998-07-01 |
| EP0851425A3 (en) | 1998-12-30 |
| EP0851425B1 (en) | 2003-03-19 |
| JPH10228412A (ja) | 1998-08-25 |
| DE69719943T2 (de) | 2003-09-04 |
| US6034919A (en) | 2000-03-07 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R360 | Written notification for declining of transfer of rights |
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| R370 | Written measure of declining of transfer procedure |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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