JPH10228412A - Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 - Google Patents
Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置Info
- Publication number
- JPH10228412A JPH10228412A JP10000153A JP15398A JPH10228412A JP H10228412 A JPH10228412 A JP H10228412A JP 10000153 A JP10000153 A JP 10000153A JP 15398 A JP15398 A JP 15398A JP H10228412 A JPH10228412 A JP H10228412A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- coupled
- column address
- extended data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
Landscapes
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 高速ページ・モード（ＦＰＭ）メモリ・デバ
イス用に設計されたメモリ・システムにおいてＥＤＯメ
モリ・デバイスを使用する装置を提供する。 【解決する手段】 高速ページ・モード・メモリ・デバ
イスの動作に従って動作し行および列アドレスを与えそ
して列アドレス・ストローブ信号ＣＡＳ＊を含むストロ
ーブ信号に対応させることによりデータを記憶そして検
索するメモリ・コントローラ１０８と、列アドレス・ス
トローブ信号を受信する出力動作可能入力を有する拡張
データ出力（ＥＤＯ）メモリ・デバイス１１１と、を含
む。ＦＰＭシステムのユーザはＦＰＭメモリ・モジュー
ルをＥＤＯメモリ・モジュールに置き換える利益を得、
このためＦＰＭデバイスの旧式の在庫管理を維持する必
要なしに斬新な技術に品質向上できる。
イス用に設計されたメモリ・システムにおいてＥＤＯメ
モリ・デバイスを使用する装置を提供する。 【解決する手段】 高速ページ・モード・メモリ・デバ
イスの動作に従って動作し行および列アドレスを与えそ
して列アドレス・ストローブ信号ＣＡＳ＊を含むストロ
ーブ信号に対応させることによりデータを記憶そして検
索するメモリ・コントローラ１０８と、列アドレス・ス
トローブ信号を受信する出力動作可能入力を有する拡張
データ出力（ＥＤＯ）メモリ・デバイス１１１と、を含
む。ＦＰＭシステムのユーザはＦＰＭメモリ・モジュー
ルをＥＤＯメモリ・モジュールに置き換える利益を得、
このためＦＰＭデバイスの旧式の在庫管理を維持する必
要なしに斬新な技術に品質向上できる。
Description
【０００１】
【発明の属する技術分野】本発明は一般にコンピュータ
のメモリ・システムの分野に関係し、さらに特にＦＰＭ
メモリ・デバイス用に設計されたメモリ・システムにお
いてＥＤＯメモリ・デバイスを使用するための方法およ
び装置に関する。
のメモリ・システムの分野に関係し、さらに特にＦＰＭ
メモリ・デバイス用に設計されたメモリ・システムにお
いてＥＤＯメモリ・デバイスを使用するための方法およ
び装置に関する。
【０００２】
【従来の技術】コンピュータ・システムまたはパーソナ
ル・コンピュータのシステム・メモリを実現するために
使用されるメモリ技術のより共通の型のひとつは、ダイ
ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）であ
る。６０ナノ秒（ｎｓ）ＤＲＡＭはアドレスの表明後の
６０秒以内にデータをメモリ・コントローラに与える。
しかし、メモリ・コントローラ用に一定の時間制約があ
ってアドレスをセットアップし、データを受信しそして
次のサイクル用に準備する。メモリ・コントローラがア
ドレスを与える時間からメモリ・コントローラが次のア
ドレスを準備する、全メモリ・サイクルは８５−１２５
ｎｓの間の範囲である。高速ページ・モード（ＦＰＭ）
ＤＲＡＭ技術はメモリ・アクセス・サイクル時間を減少
することにより以前の方法に関するメモリ・パフォーマ
ンスを改良した。特に、ＦＰＭメモリ・チップは、同じ
「ページ」におけるか、またはメモリ・チップのメモリ
・マトリックス内の同じ行上の他のデータ・ビットをメ
モリ・コントローラにアクセスすることを許容した。各
データ・ビットは行および列アドレスによりアクセスさ
れ、ＦＰＭ用の行アドレスはメモリ・チップのページを
「事前充電」するために早いセットアップが与えられ
る。それから、一連の列アドレスが同じ行のデータをア
クセスするために表明される。これは、そのページ内に
各列アドレス用にセットアップされる必要はないので時
間をセーブする。
ル・コンピュータのシステム・メモリを実現するために
使用されるメモリ技術のより共通の型のひとつは、ダイ
ナミック・ランダムアクセス・メモリ（ＤＲＡＭ）であ
る。６０ナノ秒（ｎｓ）ＤＲＡＭはアドレスの表明後の
６０秒以内にデータをメモリ・コントローラに与える。
しかし、メモリ・コントローラ用に一定の時間制約があ
ってアドレスをセットアップし、データを受信しそして
次のサイクル用に準備する。メモリ・コントローラがア
ドレスを与える時間からメモリ・コントローラが次のア
ドレスを準備する、全メモリ・サイクルは８５−１２５
ｎｓの間の範囲である。高速ページ・モード（ＦＰＭ）
ＤＲＡＭ技術はメモリ・アクセス・サイクル時間を減少
することにより以前の方法に関するメモリ・パフォーマ
ンスを改良した。特に、ＦＰＭメモリ・チップは、同じ
「ページ」におけるか、またはメモリ・チップのメモリ
・マトリックス内の同じ行上の他のデータ・ビットをメ
モリ・コントローラにアクセスすることを許容した。各
データ・ビットは行および列アドレスによりアクセスさ
れ、ＦＰＭ用の行アドレスはメモリ・チップのページを
「事前充電」するために早いセットアップが与えられ
る。それから、一連の列アドレスが同じ行のデータをア
クセスするために表明される。これは、そのページ内に
各列アドレス用にセットアップされる必要はないので時
間をセーブする。
【０００３】拡張データ出力（ＥＤＯ）メモリ技術は、
現アドレスにおいてデータを読出している間に新しい列
アドレス命令を開始することをメモリ・コントローラに
許容することによりさらにサイクル時間を減少する。Ｆ
ＰＭと異なり、ＥＤＯ用のデータ出力ドライバは、メモ
リ・コントローラが列アドレス・ストローブ（ＣＡＳ）
信号を取除くときにターンオフされずに次のサイクルを
開始する。このため、メモリ・コントローラは次のサイ
クルを準備するより早くＣＡＳ信号を否定でき、そこで
各サイクルは一層短くなる。これは、サイクル当たりほ
ぼ１０ｎｓをセーブする。メモリ・モジュールは現在は
最大サイズの２５６メガバイト（ＭＢ）まで利用可能で
あり、それは典型的にはワークステーションＰＣおよび
サーバのようなハイエンド・システム用の二重インライ
ン・メモリ・モジュール（ＤＩＭＮ）を使用して実現さ
れる。スペースおよび電力を考慮して、ＰＣは１６スロ
ットまで含み、そこでメモリは合計４ＧＢに拡張され得
る。
現アドレスにおいてデータを読出している間に新しい列
アドレス命令を開始することをメモリ・コントローラに
許容することによりさらにサイクル時間を減少する。Ｆ
ＰＭと異なり、ＥＤＯ用のデータ出力ドライバは、メモ
リ・コントローラが列アドレス・ストローブ（ＣＡＳ）
信号を取除くときにターンオフされずに次のサイクルを
開始する。このため、メモリ・コントローラは次のサイ
クルを準備するより早くＣＡＳ信号を否定でき、そこで
各サイクルは一層短くなる。これは、サイクル当たりほ
ぼ１０ｎｓをセーブする。メモリ・モジュールは現在は
最大サイズの２５６メガバイト（ＭＢ）まで利用可能で
あり、それは典型的にはワークステーションＰＣおよび
サーバのようなハイエンド・システム用の二重インライ
ン・メモリ・モジュール（ＤＩＭＮ）を使用して実現さ
れる。スペースおよび電力を考慮して、ＰＣは１６スロ
ットまで含み、そこでメモリは合計４ＧＢに拡張され得
る。
【０００４】
【発明が解決しようとする課題】ＦＰＭは早く旧式にな
りそしてＥＤＯは比較的新技術であるので、ＦＰＭメモ
リ・モジュールをＥＤＯメモリ・モジュールに置換する
ことは利益があるであろう。しかし、コンピュータ・シ
ステムはＥＤＯの付加的効率を利用するために設計され
なければならない。幾つかのハイエンド・システムを含
む多くのコンピュータ・システムがＥＤＯの導入前に設
計され、このため単にＦＰＭ型メモリをサポートした。
例えば、インテル・コーポーレション（Ｉｎｔｅｌ）に
よるオリオン（Ｏｒｉｏｎ）チップセットはＦＰＭ用に
のみ設計されそしてＥＤＯをサポートしていない。さら
に、ＦＰＭ用に設計されたシステムにおいてＥＤＯメモ
リを使用することは典型的にはメモリ・バス上でデータ
破損そしてバス・サイクル・コンテンション（競合）に
帰すであろう。
りそしてＥＤＯは比較的新技術であるので、ＦＰＭメモ
リ・モジュールをＥＤＯメモリ・モジュールに置換する
ことは利益があるであろう。しかし、コンピュータ・シ
ステムはＥＤＯの付加的効率を利用するために設計され
なければならない。幾つかのハイエンド・システムを含
む多くのコンピュータ・システムがＥＤＯの導入前に設
計され、このため単にＦＰＭ型メモリをサポートした。
例えば、インテル・コーポーレション（Ｉｎｔｅｌ）に
よるオリオン（Ｏｒｉｏｎ）チップセットはＦＰＭ用に
のみ設計されそしてＥＤＯをサポートしていない。さら
に、ＦＰＭ用に設計されたシステムにおいてＥＤＯメモ
リを使用することは典型的にはメモリ・バス上でデータ
破損そしてバス・サイクル・コンテンション（競合）に
帰すであろう。
【０００５】コンピュータ・システムはしばしば重要な
投資を表すから、たとえメモリ・パフォーマンスが変化
されなくてもＥＤＯメモリを使用することが望まれる。
例えば、旧式のメモリ・デバイスの在庫管理を維持しな
ければならないよりもユーザにＥＤＯの改良を可能にさ
せることが望ましい。しかし、ＦＰＭ用に特に設計され
たシステムにおけるＤＩＭＮボードの直接の置換は以前
はオプションであった。
投資を表すから、たとえメモリ・パフォーマンスが変化
されなくてもＥＤＯメモリを使用することが望まれる。
例えば、旧式のメモリ・デバイスの在庫管理を維持しな
ければならないよりもユーザにＥＤＯの改良を可能にさ
せることが望ましい。しかし、ＦＰＭ用に特に設計され
たシステムにおけるＤＩＭＮボードの直接の置換は以前
はオプションであった。
【０００６】
【課題を解決するための手段】本発明に従うメモリ・シ
ステムは、ＦＰＭメモリ・デバイスに従って動作するメ
モリ・コントローラを含み、行および列アドレスそして
列アドレス・ストローブ（ＣＡＳ）信号を含む対応する
ストローブ信号を与えることによりデータを記憶しそし
て検索し、そしてＣＡＳを受信する出力動作可能入力を
有するＥＤＯメモリを含む。メモリ・システムは、メモ
リ・コントローラからＣＡＳ信号を受信するメモリボー
ド・コネクタを介して結合されたメモリボードを含む。
メモリボードは１以上のモジュール・コネクタを含み、
それぞれはＣＡＳ信号を受信する出力動作可能接点を有
する。出力イネーブルはメモリボードの上に接地されず
にメモリ・コントローラからのＣＡＳ信号により駆動さ
れる。ＥＤＯメモリ・デバイスはメモリ・モジュールの
上に設けられ、そしてメモリ・モジュールがメモリボー
ドにプラグされた時にＣＡＳ信号を受信する出力動作可
能入力ピンを含む。この方法により、ＥＤＯメモリ・デ
バイスは同等のＦＰＭメモリ・デバイスとして同様な方
法でＣＡＳ信号と結合してそのデータ出力を終了する。
これは各メモリ・サイクル中のデータ破壊およびサイク
ル・コンテンションを防止する。
ステムは、ＦＰＭメモリ・デバイスに従って動作するメ
モリ・コントローラを含み、行および列アドレスそして
列アドレス・ストローブ（ＣＡＳ）信号を含む対応する
ストローブ信号を与えることによりデータを記憶しそし
て検索し、そしてＣＡＳを受信する出力動作可能入力を
有するＥＤＯメモリを含む。メモリ・システムは、メモ
リ・コントローラからＣＡＳ信号を受信するメモリボー
ド・コネクタを介して結合されたメモリボードを含む。
メモリボードは１以上のモジュール・コネクタを含み、
それぞれはＣＡＳ信号を受信する出力動作可能接点を有
する。出力イネーブルはメモリボードの上に接地されず
にメモリ・コントローラからのＣＡＳ信号により駆動さ
れる。ＥＤＯメモリ・デバイスはメモリ・モジュールの
上に設けられ、そしてメモリ・モジュールがメモリボー
ドにプラグされた時にＣＡＳ信号を受信する出力動作可
能入力ピンを含む。この方法により、ＥＤＯメモリ・デ
バイスは同等のＦＰＭメモリ・デバイスとして同様な方
法でＣＡＳ信号と結合してそのデータ出力を終了する。
これは各メモリ・サイクル中のデータ破壊およびサイク
ル・コンテンションを防止する。
【０００７】各メモリ・モジール・コネクタはＣＡＳ信
号を受信する出力動作可能接点を含む複数の導体接点を
含む。メモリ・モジールはメモリ・モジール・コネクタ
へプラグするモジール・コネクタを含み、そこでモジー
ル・コネクタはまたメモリ・モジール・コネクタの出力
動作可能接点と電気的に接続する導体をさらに含む。Ｅ
ＤＯメモリ・デバイスは、好ましくはメモリ・モジール
上の出力動作可能導体に電気的に結合された出力動作可
能入力ピンを有するメモリ・チップである。
号を受信する出力動作可能接点を含む複数の導体接点を
含む。メモリ・モジールはメモリ・モジール・コネクタ
へプラグするモジール・コネクタを含み、そこでモジー
ル・コネクタはまたメモリ・モジール・コネクタの出力
動作可能接点と電気的に接続する導体をさらに含む。Ｅ
ＤＯメモリ・デバイスは、好ましくはメモリ・モジール
上の出力動作可能導体に電気的に結合された出力動作可
能入力ピンを有するメモリ・チップである。
【０００８】好適な実施形態において、各メモリ・モジ
ールは複数のＥＤＯメモリ・チップを含み、それぞれは
ＣＡＳ信号を実行するメモリ・モジール上の出力動作可
能導体と電気的に結合された出力動作可能入力ピンを有
する。ＥＤＯメモリ・モジールはほぼ２５６メガバイト
（ＭＢ）の記憶容量を有する。メモリ・システムは好ま
しくは複数のメモリ・モジールを含み、それぞれは同様
な方法で構成される。例示された実施形態はほぼ４ギガ
バイトの記憶容量を有する１６ＥＤＯ二重インライン・
メモリ・モジュール（ＤＩＭＭ）まで含む。
ールは複数のＥＤＯメモリ・チップを含み、それぞれは
ＣＡＳ信号を実行するメモリ・モジール上の出力動作可
能導体と電気的に結合された出力動作可能入力ピンを有
する。ＥＤＯメモリ・モジールはほぼ２５６メガバイト
（ＭＢ）の記憶容量を有する。メモリ・システムは好ま
しくは複数のメモリ・モジールを含み、それぞれは同様
な方法で構成される。例示された実施形態はほぼ４ギガ
バイトの記憶容量を有する１６ＥＤＯ二重インライン・
メモリ・モジュール（ＤＩＭＭ）まで含む。
【０００９】本発明によるコンピュータ・システムは、
ホスト・バス、ホスト・バス上のメモリ・サイクルを実
行するプロセッサ、ホスト・バス・メモリ・サイクルを
検出しそしてＥＰＭメモリ・デバイスに従って動作して
データを記憶しそして検索するメモリ・コントローラ、
そしてメモリ・コントローラに結合されそしてＣＡＳ信
号を受信する出力動作可能入力を有するＥＤＯメモリ・
デバイスを含むメモリ・システムを含む。メモリ・シス
テムは、メモリボードに結合するためのメモリ・バスを
含んでも良く、メモリボードは互換可能メモリ・モジュ
ールを受けるためのメモリ・モジュール・コネクタを含
む。メモリ・モジュールはメモリ・モジュール・コネク
タのいずれかのひとつにプラグするモジュール・コネク
タを含みＥＤＯメモリ・デバイスへＣＡＳ信号を導通す
る。
ホスト・バス、ホスト・バス上のメモリ・サイクルを実
行するプロセッサ、ホスト・バス・メモリ・サイクルを
検出しそしてＥＰＭメモリ・デバイスに従って動作して
データを記憶しそして検索するメモリ・コントローラ、
そしてメモリ・コントローラに結合されそしてＣＡＳ信
号を受信する出力動作可能入力を有するＥＤＯメモリ・
デバイスを含むメモリ・システムを含む。メモリ・シス
テムは、メモリボードに結合するためのメモリ・バスを
含んでも良く、メモリボードは互換可能メモリ・モジュ
ールを受けるためのメモリ・モジュール・コネクタを含
む。メモリ・モジュールはメモリ・モジュール・コネク
タのいずれかのひとつにプラグするモジュール・コネク
タを含みＥＤＯメモリ・デバイスへＣＡＳ信号を導通す
る。
【００１０】本発明によるＥＤＯメモリと共に動作する
ＦＰＭメモリのために設計されたメモリ・システムを動
作する方法は、ＦＰＭメモリ・デバイスをＥＤＯメモリ
・デバイスに置換する段階、行および列アドレス信号を
表明してＦＰＭ動作に従ってＣＡＳ信号を含むストロー
ブ信号をＥＤＯメモリ・デバイスに対応させる段階、そ
してＣＡＳ信号をＥＤＯメモリ・デバイスのそれぞれの
出力動作可能入力に与える段階とを含む。
ＦＰＭメモリのために設計されたメモリ・システムを動
作する方法は、ＦＰＭメモリ・デバイスをＥＤＯメモリ
・デバイスに置換する段階、行および列アドレス信号を
表明してＦＰＭ動作に従ってＣＡＳ信号を含むストロー
ブ信号をＥＤＯメモリ・デバイスに対応させる段階、そ
してＣＡＳ信号をＥＤＯメモリ・デバイスのそれぞれの
出力動作可能入力に与える段階とを含む。
【００１１】本発明による方法および装置は、ＥＤＯメ
モリを持つＦＰＭ用に設計されたコンピュータ・システ
ムをユーザに品質を上昇することを認める。ＦＰＭシス
テムのユーザはＦＰＭメモリ・モジュールをＥＤＯメモ
リ・モジュールに置き換える利益を得、このためＦＰＭ
デバイスの旧式の在庫管理を維持する必要なしに斬新な
技術に品質向上できる。
モリを持つＦＰＭ用に設計されたコンピュータ・システ
ムをユーザに品質を上昇することを認める。ＦＰＭシス
テムのユーザはＦＰＭメモリ・モジュールをＥＤＯメモ
リ・モジュールに置き換える利益を得、このためＦＰＭ
デバイスの旧式の在庫管理を維持する必要なしに斬新な
技術に品質向上できる。
【００１２】
【発明の実施の形態】本発明は、好適な実施形態の次の
詳細な記述と図面を参照してさらに理解されるであろ
う。図１を参照すると、システムブロック図は、本発明
に従って実現されたメモリ・システムを内蔵したコンピ
ュータ・システムを示している。コンピュータ・システ
ム１００は好ましくはＩＢＭ互換性のあるハイエンド・
パーソナル・コンピュータ（ＰＣ）・システム、または
ワークステーションまたはサーバ・システム用に典型的
に使用される同様な物である。コンピュータ・システム
１００はひとつまたはふたつの中央処理装置（ＣＰＵ）
ＣＰＵ１ １０４およびＣＰＵ２ １０６に結合されて
いるホスト・バス１０２を含む。ＣＰＵ１０４、１０６
は好ましくはインテルおよび支援回路による３２ビット
・ペンティアム（ＴＭ；商標）またはＰ６ＣＰＵを含
む。ホスト・バス１０２は好ましくはＣＰＵ１０４、１
０６と互換性のあるアドレス・ラインと６４データ・ラ
インを含む。本発明は多重プロセッサ、ＩＢＭ互換性型
ＰＣシステムにより例示されているが、本発明は当業者
に知られるようなコンピュータ・システムおよびプロセ
ッサの他の型に適用可能である。
詳細な記述と図面を参照してさらに理解されるであろ
う。図１を参照すると、システムブロック図は、本発明
に従って実現されたメモリ・システムを内蔵したコンピ
ュータ・システムを示している。コンピュータ・システ
ム１００は好ましくはＩＢＭ互換性のあるハイエンド・
パーソナル・コンピュータ（ＰＣ）・システム、または
ワークステーションまたはサーバ・システム用に典型的
に使用される同様な物である。コンピュータ・システム
１００はひとつまたはふたつの中央処理装置（ＣＰＵ）
ＣＰＵ１ １０４およびＣＰＵ２ １０６に結合されて
いるホスト・バス１０２を含む。ＣＰＵ１０４、１０６
は好ましくはインテルおよび支援回路による３２ビット
・ペンティアム（ＴＭ；商標）またはＰ６ＣＰＵを含
む。ホスト・バス１０２は好ましくはＣＰＵ１０４、１
０６と互換性のあるアドレス・ラインと６４データ・ラ
インを含む。本発明は多重プロセッサ、ＩＢＭ互換性型
ＰＣシステムにより例示されているが、本発明は当業者
に知られるようなコンピュータ・システムおよびプロセ
ッサの他の型に適用可能である。
【００１３】メモリ・コントローラ１０８は、メモリ・
バス（ＭＢ）１０９を経てシステム・メモリ１１１をイ
ンターフェースするためにホスト・バス１０２に結合さ
れている。メモリ・バス１０９はシステム・メモリにイ
ンターフェースするための複数のアドレス、データおよ
び制御信号を含む。システム・メモリ１１１は好ましく
は、メモリボード１１０に着脱可能に設けられた集合的
にＣｎとして参照される対応するメモリ・スロット・コ
ネクタＣ１、Ｃ２、Ｃ３等にプラグされる、集合的にＭ
ｎとして参照されている１以上の互換性のあるメモリ・
モジュールＭ１、Ｍ２、Ｍ３等により実現される。メモ
リボード・コネクタ１０９ａはマザーボード上に設けら
れそしてメモリ・バス１０９の各信号と電気的に結合す
るための接点を含む。メモリ・ボード１１０はメモリ・
ボード・コネクタ１０９ａにプラグする互換性のあるコ
ネクタ１１０ａを含み、コネクタ１１０ａはメモリ・ボ
ード・コネクタ１０９ａの各接点、このためメモリ・バ
ス１０９の各信号に対し対応する接点を含む。メモリ・
ボード１１０はさらに各メモリ・スロット・コネクタＣ
ｎの対応する接点へコネクタ１１０ａの各接点をルート
するために当業者に知られた複数のコネクタ（図示され
ていない）を含む。
バス（ＭＢ）１０９を経てシステム・メモリ１１１をイ
ンターフェースするためにホスト・バス１０２に結合さ
れている。メモリ・バス１０９はシステム・メモリにイ
ンターフェースするための複数のアドレス、データおよ
び制御信号を含む。システム・メモリ１１１は好ましく
は、メモリボード１１０に着脱可能に設けられた集合的
にＣｎとして参照される対応するメモリ・スロット・コ
ネクタＣ１、Ｃ２、Ｃ３等にプラグされる、集合的にＭ
ｎとして参照されている１以上の互換性のあるメモリ・
モジュールＭ１、Ｍ２、Ｍ３等により実現される。メモ
リボード・コネクタ１０９ａはマザーボード上に設けら
れそしてメモリ・バス１０９の各信号と電気的に結合す
るための接点を含む。メモリ・ボード１１０はメモリ・
ボード・コネクタ１０９ａにプラグする互換性のあるコ
ネクタ１１０ａを含み、コネクタ１１０ａはメモリ・ボ
ード・コネクタ１０９ａの各接点、このためメモリ・バ
ス１０９の各信号に対し対応する接点を含む。メモリ・
ボード１１０はさらに各メモリ・スロット・コネクタＣ
ｎの対応する接点へコネクタ１１０ａの各接点をルート
するために当業者に知られた複数のコネクタ（図示され
ていない）を含む。
【００１４】メモリ・コントローラ１０８により表明さ
れる制御信号は、システム・メモリ１１１のメモリ・サ
イクルに同期するための列アドレス・ストローブ信号
（ＣＡＳ＊）を含む。信号名に付加されているアステリ
ック（＊）は負または逆論理を示し、ここではロウの時
に信号は表明されると考えられる。ＣＡＳ＊信号は、メ
モリ・バス１０９上の対応する信号線を経て、コネクタ
１０９ａ、１１０ａの対応する接点を経て、そしてメモ
リ・ボード１１０上の対応する導体１１０ｂを経て各メ
モリ・スロット・コネクタＣｎへ運ばれる。メモリ・ボ
ード１１０上の他の導体１１０ｃは出力動作可能信号Ｏ
Ｅ＊を各メモリ・スロット・コネクタＣｎに運ぶ。メモ
リ・バス１０９とコネクタ１０９ａ、１１０ａはＯＥ＊
信号用の線または接点を含んでも含まなくても良い。い
ずれかの実施形態が考慮される。典型的にはコネクタ１
１０ｃはプルダウン抵抗（図示されていない）またはＯ
Ｅ＊信号をロウに導く同様な物を介してグラウンドに結
合される。しかし、本発明の目的のために、ＯＥ＊信号
はロウに導かれずに、ＣＡＳ＊信号と結合される。例え
ば、導体１１０ｄは導体１１０ｂと１１０ｃを電気的に
一緒に結合するために加えられ、そこでＯＥ＊信号はＣ
ＡＳ＊信号に従う。この目的はいかにより詳細に述べら
れる。
れる制御信号は、システム・メモリ１１１のメモリ・サ
イクルに同期するための列アドレス・ストローブ信号
（ＣＡＳ＊）を含む。信号名に付加されているアステリ
ック（＊）は負または逆論理を示し、ここではロウの時
に信号は表明されると考えられる。ＣＡＳ＊信号は、メ
モリ・バス１０９上の対応する信号線を経て、コネクタ
１０９ａ、１１０ａの対応する接点を経て、そしてメモ
リ・ボード１１０上の対応する導体１１０ｂを経て各メ
モリ・スロット・コネクタＣｎへ運ばれる。メモリ・ボ
ード１１０上の他の導体１１０ｃは出力動作可能信号Ｏ
Ｅ＊を各メモリ・スロット・コネクタＣｎに運ぶ。メモ
リ・バス１０９とコネクタ１０９ａ、１１０ａはＯＥ＊
信号用の線または接点を含んでも含まなくても良い。い
ずれかの実施形態が考慮される。典型的にはコネクタ１
１０ｃはプルダウン抵抗（図示されていない）またはＯ
Ｅ＊信号をロウに導く同様な物を介してグラウンドに結
合される。しかし、本発明の目的のために、ＯＥ＊信号
はロウに導かれずに、ＣＡＳ＊信号と結合される。例え
ば、導体１１０ｄは導体１１０ｂと１１０ｃを電気的に
一緒に結合するために加えられ、そこでＯＥ＊信号はＣ
ＡＳ＊信号に従う。この目的はいかにより詳細に述べら
れる。
【００１５】各メモリ・モジュールＭｎは、メモリ・ス
ロット・コネクタＣｎのいずれかひとつの対応する接点
に電気的に結合するための複数の接点を含む。各メモリ
・モジュールＭｎは好ましくは、ボードごとにメモリの
合計２５６メガバイト（ＭＢ）用の幾つかの拡張データ
出力（ＥＤＯ）ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）を含む。１６メモリ・スロット・コネ
クタＣｎまで含むマザーボードのために、システム・メ
モリ１１１は合計４ＧＢのメモリに拡張可能である。各
ＣＰＵ１０４、１０６は３２ビット・アドレスバスを使
用する００００００００ｈとＦＦＦＦＦＦＦＦｈ（４Ｇ
Ｂのメモリ・スペース）の間にマップされたメモリとデ
バイスをアドレス指定することができる。
ロット・コネクタＣｎのいずれかひとつの対応する接点
に電気的に結合するための複数の接点を含む。各メモリ
・モジュールＭｎは好ましくは、ボードごとにメモリの
合計２５６メガバイト（ＭＢ）用の幾つかの拡張データ
出力（ＥＤＯ）ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）を含む。１６メモリ・スロット・コネ
クタＣｎまで含むマザーボードのために、システム・メ
モリ１１１は合計４ＧＢのメモリに拡張可能である。各
ＣＰＵ１０４、１０６は３２ビット・アドレスバスを使
用する００００００００ｈとＦＦＦＦＦＦＦＦｈ（４Ｇ
Ｂのメモリ・スペース）の間にマップされたメモリとデ
バイスをアドレス指定することができる。
【００１６】メモリ・コントローラ１０８は、システム
・メモリ１１１からデータを読出しまたは書込むための
ＣＰＵ１０４、１０６のいずれかにより実行されるホス
ト・バス１０２上のメモリ・サイクル１０２を検出す
る。メモリ・コントローラ１０８は、メモリ・バス１０
９上の対応するメモリ・サイクルを実行しデータを検索
または記憶する。特に、メモリ・コントローラ１０８
は、ホスト・バス１０２上のメモリ・アドレスを検索す
ることによりこのようなホスト・バス・メモリ・サイク
ルを変換しそしてシステム・メモリ１１１用に適切な行
よび列アドレスへホスト・アドレスを変換する。メモリ
・コントローラ１０８は、また行アドレス・ストローブ
信号（ＲＡＳ＊）およびＣＡＳ＊信号をメモリ・バス１
０９上に表明しメモリ・バス１０９上のメモリ・サイク
ルを同期化する。ＲＡＳ＊およびＣＡＳ＊信号またはこ
れらと等価なものは典型的には実際のメモリ・デバイス
用に逆変換される。メモリ・コントローラ１０８は、典
型的にはＥＤＯメモリ動作と互換できない、高速ページ
・モード（ＦＰＭ）メモリ・モジュールとの動作用に設
計されている。以下に述べられるように、本発明は、Ｆ
ＰＭまたはＥＤＯメモリと共に実現されるか否かにかか
わらずメモリ・コントローラ１０８とシステム・メモリ
１１１の間の適当な動作を確実にする。
・メモリ１１１からデータを読出しまたは書込むための
ＣＰＵ１０４、１０６のいずれかにより実行されるホス
ト・バス１０２上のメモリ・サイクル１０２を検出す
る。メモリ・コントローラ１０８は、メモリ・バス１０
９上の対応するメモリ・サイクルを実行しデータを検索
または記憶する。特に、メモリ・コントローラ１０８
は、ホスト・バス１０２上のメモリ・アドレスを検索す
ることによりこのようなホスト・バス・メモリ・サイク
ルを変換しそしてシステム・メモリ１１１用に適切な行
よび列アドレスへホスト・アドレスを変換する。メモリ
・コントローラ１０８は、また行アドレス・ストローブ
信号（ＲＡＳ＊）およびＣＡＳ＊信号をメモリ・バス１
０９上に表明しメモリ・バス１０９上のメモリ・サイク
ルを同期化する。ＲＡＳ＊およびＣＡＳ＊信号またはこ
れらと等価なものは典型的には実際のメモリ・デバイス
用に逆変換される。メモリ・コントローラ１０８は、典
型的にはＥＤＯメモリ動作と互換できない、高速ページ
・モード（ＦＰＭ）メモリ・モジュールとの動作用に設
計されている。以下に述べられるように、本発明は、Ｆ
ＰＭまたはＥＤＯメモリと共に実現されるか否かにかか
わらずメモリ・コントローラ１０８とシステム・メモリ
１１１の間の適当な動作を確実にする。
【００１７】コンピュータ・システム１００は好ましく
は、ホストＰＣＩブリッジ１１４を経てホスト・バス１
０２に結合された一次ＰＣＩバス１１２を含む。一次Ｐ
ＣＩバス１１２は典型的には、１以上のＰＣＩスロット
１１６、個々にラベルされたＳ１、Ｓ２、Ｓ３等により
実現される。各ＰＣＩスロット１１６は当業者に知られ
た１以上のＰＣＩデバイスを内蔵する互換可能なＰＣＩ
アダプタを受けるために構成される。典型的なＰＣＩデ
バイスはＳＣＳＩ（小さいコンピュータ・システム・イ
ンターフェース）、ビデオまたはグラフィク・コントロ
ーラ等のようなネットワーク・インターフェース・カー
ド（ＮＩＣ）・ディスク・コントローラを含む。１以上
の集積ＰＣＩデバイス１１８は、マザーボード上に集積
されて良くそして一次ＰＣＩバス１１２に直接結合され
る。
は、ホストＰＣＩブリッジ１１４を経てホスト・バス１
０２に結合された一次ＰＣＩバス１１２を含む。一次Ｐ
ＣＩバス１１２は典型的には、１以上のＰＣＩスロット
１１６、個々にラベルされたＳ１、Ｓ２、Ｓ３等により
実現される。各ＰＣＩスロット１１６は当業者に知られ
た１以上のＰＣＩデバイスを内蔵する互換可能なＰＣＩ
アダプタを受けるために構成される。典型的なＰＣＩデ
バイスはＳＣＳＩ（小さいコンピュータ・システム・イ
ンターフェース）、ビデオまたはグラフィク・コントロ
ーラ等のようなネットワーク・インターフェース・カー
ド（ＮＩＣ）・ディスク・コントローラを含む。１以上
の集積ＰＣＩデバイス１１８は、マザーボード上に集積
されて良くそして一次ＰＣＩバス１１２に直接結合され
る。
【００１８】二次ＰＣＩバス１２０は別のホストＰＣＩ
ブリッジ１２２を通してホスト・バス１０２に与えられ
そして結合される。二次ＰＣＩバス１２０は、さらにＰ
ＣＩ拡張容量のために設けられ、そして１以上のスロッ
ト１２４を含み、スロット１２４はＰＣＩスロットＳ
４、Ｓ５、Ｓ６等のようにＰＣＩスロットＳ１−Ｓ３上
に連続して番号付けられている。ただ６つのＰＣＩスロ
ットが示されているが、さらにＰＣＩスロットが、必要
によりまたは所望によりＰＣＩバス１１２、１２０のい
ずれかに加えられても良い。追加ホストＰＣＩバスはマ
ザーボード上に設けられても良くそして所望によりホス
ト・バス１０２に結合されても良い。
ブリッジ１２２を通してホスト・バス１０２に与えられ
そして結合される。二次ＰＣＩバス１２０は、さらにＰ
ＣＩ拡張容量のために設けられ、そして１以上のスロッ
ト１２４を含み、スロット１２４はＰＣＩスロットＳ
４、Ｓ５、Ｓ６等のようにＰＣＩスロットＳ１−Ｓ３上
に連続して番号付けられている。ただ６つのＰＣＩスロ
ットが示されているが、さらにＰＣＩスロットが、必要
によりまたは所望によりＰＣＩバス１１２、１２０のい
ずれかに加えられても良い。追加ホストＰＣＩバスはマ
ザーボード上に設けられても良くそして所望によりホス
ト・バス１０２に結合されても良い。
【００１９】コンピュータ・システム１００は好ましく
は、ＰＣＩ拡張バス・ブリッジ１３２を介して一次ＰＣ
Ｉバス１１２に結合されている。拡張バス１３０は、ま
た他にもあるがＡＴバス、拡張工業規格アーキテクチャ
（ＥＩＳＡ）バス、またはマイクロチャンネル・アーキ
テクチャ（ＭＣＡ）バスとして参照される、工業規格ア
ーキテクチャ（ＩＳＡ）バスを含む、多くの異なる型の
いずれかのひとつである。ハイエンドＰＣシステム用
に、ＥＩＳＡバスはより大きな性能を与えるので好まれ
ており、ここでＰＣＩ拡張バス・ブリッジ１３２はＰＣ
Ｉ−ＥＩＳＡブリッジである。拡張バス１３０は好まし
くは、個々にＩ１、Ｉ２、Ｉ３等としてラベルされてい
る、１以上の拡張または入力／出力（Ｉ／Ｏ）スロット
１３４を含む。Ｉ／Ｏアダプタ・カード上に組込まれて
いる各種のデバイスは、拡張バス・メモリ、モデム、デ
ィスク・コントローラ、サウンド・カード、ＮＩＳおよ
び当業者に知られた各種の他の型のコントローラを含
む、Ｉ／Ｏスロット１３４を介して拡張バス１３０に結
合されている。
は、ＰＣＩ拡張バス・ブリッジ１３２を介して一次ＰＣ
Ｉバス１１２に結合されている。拡張バス１３０は、ま
た他にもあるがＡＴバス、拡張工業規格アーキテクチャ
（ＥＩＳＡ）バス、またはマイクロチャンネル・アーキ
テクチャ（ＭＣＡ）バスとして参照される、工業規格ア
ーキテクチャ（ＩＳＡ）バスを含む、多くの異なる型の
いずれかのひとつである。ハイエンドＰＣシステム用
に、ＥＩＳＡバスはより大きな性能を与えるので好まれ
ており、ここでＰＣＩ拡張バス・ブリッジ１３２はＰＣ
Ｉ−ＥＩＳＡブリッジである。拡張バス１３０は好まし
くは、個々にＩ１、Ｉ２、Ｉ３等としてラベルされてい
る、１以上の拡張または入力／出力（Ｉ／Ｏ）スロット
１３４を含む。Ｉ／Ｏアダプタ・カード上に組込まれて
いる各種のデバイスは、拡張バス・メモリ、モデム、デ
ィスク・コントローラ、サウンド・カード、ＮＩＳおよ
び当業者に知られた各種の他の型のコントローラを含
む、Ｉ／Ｏスロット１３４を介して拡張バス１３０に結
合されている。
【００２０】拡張バス１３０はまた、１組のバス・バッ
ファ１４２を介してＸバス１４０として参照された周辺
拡張バスと結合している。Ｘバス１４０は、各種のシス
テム構成要素と周辺装置をコンピュータ・システム１０
０に接続するために使用され、システム構成要素と周辺
装置は、次のようなものである；１以上のモジュールを
含むシステムＲＯＭ１４４、１以上のＡＰＩＣ（アドバ
ンスド・プログラマブル割込みコントローラ）１４６、
１以上のディスク・コントローラ１４８（フォロッピー
・ディスク・コントローラ（ＦＤＣ）のような）、キー
ボード・コントローラ１５０、実時間クロック（ＲＴ
Ｃ）およびタイマ１５２、通信ポート１５４、不揮発性
スタティク・ランダム・アクセス・メモリ（ＮＶＳＲＡ
Ｍ）１５６、直接メモリ・アクセス（ＤＭＡ）システ
ム、診断ポート、コマンド／ステータス・レジスタ、電
池で支援された（ｂａｔｔｅｒｙ−ｂａｃｋｅｄ）ＣＭ
ＯＳメモリなど、図示されていない他の同様な周辺装
置。
ファ１４２を介してＸバス１４０として参照された周辺
拡張バスと結合している。Ｘバス１４０は、各種のシス
テム構成要素と周辺装置をコンピュータ・システム１０
０に接続するために使用され、システム構成要素と周辺
装置は、次のようなものである；１以上のモジュールを
含むシステムＲＯＭ１４４、１以上のＡＰＩＣ（アドバ
ンスド・プログラマブル割込みコントローラ）１４６、
１以上のディスク・コントローラ１４８（フォロッピー
・ディスク・コントローラ（ＦＤＣ）のような）、キー
ボード・コントローラ１５０、実時間クロック（ＲＴ
Ｃ）およびタイマ１５２、通信ポート１５４、不揮発性
スタティク・ランダム・アクセス・メモリ（ＮＶＳＲＡ
Ｍ）１５６、直接メモリ・アクセス（ＤＭＡ）システ
ム、診断ポート、コマンド／ステータス・レジスタ、電
池で支援された（ｂａｔｔｅｒｙ−ｂａｃｋｅｄ）ＣＭ
ＯＳメモリなど、図示されていない他の同様な周辺装
置。
【００２１】図２を参照すると、側面図がメモリ・モジ
ュール２００に関して示され、システム・メモリ１１１
を含むために、メモリ・スロット・コネクタＣｎのいず
れかひとつにプラグするメモリ・モジュールＭｎのいず
れかひとつを例示している。好適な実施形態において、
メモリ・モジュール２００は、１以上のエッジコネクタ
２０２を含む二重インライン・メモリ・モジュール（Ｄ
ＩＭＭ）コンフィグレーションとして実現されている。
各コネクタ２０２は、各エッジコネクタ２０２の両側
（反対側は図示されていない）に設けられた複数の導電
性接点２０６を含む。一つの模範的な実施形態は３つの
エッジコネクタ２０２を含み、第１のエッジコネクタは
いずれかの側に１０接点２０６を含み、第２のエッジコ
ネクタはいずれかの側に３０接点２０６を含みそして第
３のエッジコネクタはいずれかの側に４４接点２０６を
含み、合計１６８接点２０６を含む。１以上のメモリ・
チップ２０４はメモリ・モジュール２００上に設けら
れ、ここに各メモリ・チップ２０４は好ましくは、サム
ソン・エレクトロニクス社によるＥＤＯを持ったＫＭ４
４Ｖ１６００４ＡまたはＫＭ４４Ｖ１６１０４Ａ １６
Ｍｘ４ビットＣＭＯＳＤＲＡＭ、または何らかの他の同
様なＥＤＯ型メモリ・チップのようなＥＤＯＤＲＡＭモ
ジュールである。好ましくは、メモリ・モジュール２０
０はメモリの合計２５６メガバイト（ＭＢ）を含み、１
６のメモリ・スロット・コネクタＣｎにプラグされた１
６のこのボードは４ＧＢのシステム・メモリ１１１を与
える。
ュール２００に関して示され、システム・メモリ１１１
を含むために、メモリ・スロット・コネクタＣｎのいず
れかひとつにプラグするメモリ・モジュールＭｎのいず
れかひとつを例示している。好適な実施形態において、
メモリ・モジュール２００は、１以上のエッジコネクタ
２０２を含む二重インライン・メモリ・モジュール（Ｄ
ＩＭＭ）コンフィグレーションとして実現されている。
各コネクタ２０２は、各エッジコネクタ２０２の両側
（反対側は図示されていない）に設けられた複数の導電
性接点２０６を含む。一つの模範的な実施形態は３つの
エッジコネクタ２０２を含み、第１のエッジコネクタは
いずれかの側に１０接点２０６を含み、第２のエッジコ
ネクタはいずれかの側に３０接点２０６を含みそして第
３のエッジコネクタはいずれかの側に４４接点２０６を
含み、合計１６８接点２０６を含む。１以上のメモリ・
チップ２０４はメモリ・モジュール２００上に設けら
れ、ここに各メモリ・チップ２０４は好ましくは、サム
ソン・エレクトロニクス社によるＥＤＯを持ったＫＭ４
４Ｖ１６００４ＡまたはＫＭ４４Ｖ１６１０４Ａ １６
Ｍｘ４ビットＣＭＯＳＤＲＡＭ、または何らかの他の同
様なＥＤＯ型メモリ・チップのようなＥＤＯＤＲＡＭモ
ジュールである。好ましくは、メモリ・モジュール２０
０はメモリの合計２５６メガバイト（ＭＢ）を含み、１
６のメモリ・スロット・コネクタＣｎにプラグされた１
６のこのボードは４ＧＢのシステム・メモリ１１１を与
える。
【００２２】各メモリ・チップ２０４は反転出力動作可
能ピンＯＥ＊を含み、反転出力動作可能ピンＯＥ＊は、
ＯＥ＊ピンがそれぞれロウまたは否定されたハイに表明
されているか否かによって動作中に各メモリ・チップ２
０４の出力信号を動作可能にしまたは不動作にする。接
点２０６のひとつは、メモリ・ボード１１０からのＯＥ
＊信号を実行する出力動作可能接点２０８である。導体
２１０は、出力動作可能接点２０８に電気的に結合さ
れ、そして各メモリ・チップ２０４の各出力動作可能ピ
ンＯＥ＊にルートされている。各メモリ・チップ２０４
はまた反転ＣＡＳ＊ピンを含む。接点２０６の別の一つ
は、メモリ・ボード１１０からＣＡＳ＊信号を運ぶ、Ｃ
ＡＳ接点２１２である。導体２１４はＣＡＳ接点２１２
に電気的に結合されそして各メモリ・チップ２０４の各
ＣＡＳ＊入力ピンにルートされている。図２に示されて
いる接点、ピンおよびルートされた導体の特定の位置お
よびコンフィグレーションは単に電気的接続を例示する
目的のためでありそして実際のメモリ・モジュールを物
理的に複製するものではない。
能ピンＯＥ＊を含み、反転出力動作可能ピンＯＥ＊は、
ＯＥ＊ピンがそれぞれロウまたは否定されたハイに表明
されているか否かによって動作中に各メモリ・チップ２
０４の出力信号を動作可能にしまたは不動作にする。接
点２０６のひとつは、メモリ・ボード１１０からのＯＥ
＊信号を実行する出力動作可能接点２０８である。導体
２１０は、出力動作可能接点２０８に電気的に結合さ
れ、そして各メモリ・チップ２０４の各出力動作可能ピ
ンＯＥ＊にルートされている。各メモリ・チップ２０４
はまた反転ＣＡＳ＊ピンを含む。接点２０６の別の一つ
は、メモリ・ボード１１０からＣＡＳ＊信号を運ぶ、Ｃ
ＡＳ接点２１２である。導体２１４はＣＡＳ接点２１２
に電気的に結合されそして各メモリ・チップ２０４の各
ＣＡＳ＊入力ピンにルートされている。図２に示されて
いる接点、ピンおよびルートされた導体の特定の位置お
よびコンフィグレーションは単に電気的接続を例示する
目的のためでありそして実際のメモリ・モジュールを物
理的に複製するものではない。
【００２３】図３は受信しそしてメモリ・モジュール２
００のようなメモリ・モジュールに接続するためのメモ
リ・ボード１１０上に設けられた各メモリ・スロット・
コネクタＣｎを実現するためのコネクタ２２０の上面図
である。好ましくは、図示されたコネクタ２２０は２つ
の側に合計１６８接点２２２を配列された８４接点２２
２を含むＤＩＭＭコネクタとして実現される。本発明は
１６８ＤＩＭＭ型モジュールおよび互換可能コネクタに
より例示されているが、本発明は何らかの型の適当なモ
ジュール、ボードおよびコネクタのコンフィグレーショ
ンにより利用されても良い。コネクタ２２２のひとつ
は、コネクタ１１０ｃに接続された出力動作可能接点２
２４であり、そこでコネクタ１１０ｃはメモリ・ボード
１１０からＯＥ＊信号を運ぶ。接点２２２の他のひとつ
は導体１１０ｂに接続されたＣＡＳ接点２２６であり、
ここで接点１１０ｂはメモリ・ボード１１０を経てメモ
リ・バス１０９上のメモリ・コントローラ１０８からＣ
ＡＳ＊信号を運ぶ。メモリ・モジュール２００はコネク
タ２２０にプラグされる時にメモリ・モジュール２００
のエッジコネクタ２０２はコネクタ２２０の対応する部
分と整合され、そこで各接点２２２はメモリ・モジュー
ル２００の接点２０６の対応するひとつに整合されそし
て接続される。この方法において、接点２２４、２２６
は各接点２０８、２１２に電気的に接続されメモリ・ボ
ード１１０からのＯＥ＊およびＣＡＳ＊信号を導通す
る。前に述べられたように、導体１１０ｄはＯＥ＊およ
びＣＡＳ＊信号を結合し、この結果、各メモリ・チップ
２０４の出力動作可能ピンはメモリ・コントローラ１０
８からのＣＡＳ＊信号を生じる。
００のようなメモリ・モジュールに接続するためのメモ
リ・ボード１１０上に設けられた各メモリ・スロット・
コネクタＣｎを実現するためのコネクタ２２０の上面図
である。好ましくは、図示されたコネクタ２２０は２つ
の側に合計１６８接点２２２を配列された８４接点２２
２を含むＤＩＭＭコネクタとして実現される。本発明は
１６８ＤＩＭＭ型モジュールおよび互換可能コネクタに
より例示されているが、本発明は何らかの型の適当なモ
ジュール、ボードおよびコネクタのコンフィグレーショ
ンにより利用されても良い。コネクタ２２２のひとつ
は、コネクタ１１０ｃに接続された出力動作可能接点２
２４であり、そこでコネクタ１１０ｃはメモリ・ボード
１１０からＯＥ＊信号を運ぶ。接点２２２の他のひとつ
は導体１１０ｂに接続されたＣＡＳ接点２２６であり、
ここで接点１１０ｂはメモリ・ボード１１０を経てメモ
リ・バス１０９上のメモリ・コントローラ１０８からＣ
ＡＳ＊信号を運ぶ。メモリ・モジュール２００はコネク
タ２２０にプラグされる時にメモリ・モジュール２００
のエッジコネクタ２０２はコネクタ２２０の対応する部
分と整合され、そこで各接点２２２はメモリ・モジュー
ル２００の接点２０６の対応するひとつに整合されそし
て接続される。この方法において、接点２２４、２２６
は各接点２０８、２１２に電気的に接続されメモリ・ボ
ード１１０からのＯＥ＊およびＣＡＳ＊信号を導通す
る。前に述べられたように、導体１１０ｄはＯＥ＊およ
びＣＡＳ＊信号を結合し、この結果、各メモリ・チップ
２０４の出力動作可能ピンはメモリ・コントローラ１０
８からのＣＡＳ＊信号を生じる。
【００２４】上述したように、典型的には１以上のプル
ダウン抵抗または同様なものを介してＯＥ＊信号をグラ
ンドに導くことは工業上一般に実施されている。この方
法において、各メモリ・モジュールの各メモリ・チップ
の出力信号は典型的には常に通常の動作中は動作可能に
される。しかし、メモリ・コントローラ１０８はＦＰＭ
メモリ用に実現されるから、通常のメモリ・ボードにプ
ラグされ、この時マザーボードへとプラグされるこの方
法でＥＤＯ ＤＲＡＭチップにより構成された通常のメ
モリ・モジュールは、メモリ・バス１０９上のバス・サ
イクル・コンテンションおよびデータ破壊となり、ホス
ト・バス１０２上に反射されるであろう。
ダウン抵抗または同様なものを介してＯＥ＊信号をグラ
ンドに導くことは工業上一般に実施されている。この方
法において、各メモリ・モジュールの各メモリ・チップ
の出力信号は典型的には常に通常の動作中は動作可能に
される。しかし、メモリ・コントローラ１０８はＦＰＭ
メモリ用に実現されるから、通常のメモリ・ボードにプ
ラグされ、この時マザーボードへとプラグされるこの方
法でＥＤＯ ＤＲＡＭチップにより構成された通常のメ
モリ・モジュールは、メモリ・バス１０９上のバス・サ
イクル・コンテンションおよびデータ破壊となり、ホス
ト・バス１０２上に反射されるであろう。
【００２５】特に、ＦＰＭ動作に従うと、メモリ・コン
トローラ１０８は、ＦＰＭメモリ・チップの出力信号が
各メモリ・サイクル中にＣＡＳ＊信号がハイに否定され
ると直ちにまたは非常に直ぐに不動作にされることを期
待する。しかし、ＥＤＯメモリ・チップはＣＡＳ＊信号
が否定される後の長い期間の間出力データ信号を無効に
保持する。幾つかのメモリ・サイクルの間、メモリ・コ
ントローラ１０８は、ＦＰＭ動作のために許容されてい
る、否定される後に比較的迅速にＣＡＳ＊信号をロウに
再表明する。しかし、ＥＤＯ動作のために、前のサイク
ルからのデータはＣＡＳ＊信号の否定の後の出力データ
信号線上になお存在し、メモリ・コントローラ１０８は
データ破壊およびサイクル・コンテンションになる誤っ
たデータをラッチする。
トローラ１０８は、ＦＰＭメモリ・チップの出力信号が
各メモリ・サイクル中にＣＡＳ＊信号がハイに否定され
ると直ちにまたは非常に直ぐに不動作にされることを期
待する。しかし、ＥＤＯメモリ・チップはＣＡＳ＊信号
が否定される後の長い期間の間出力データ信号を無効に
保持する。幾つかのメモリ・サイクルの間、メモリ・コ
ントローラ１０８は、ＦＰＭ動作のために許容されてい
る、否定される後に比較的迅速にＣＡＳ＊信号をロウに
再表明する。しかし、ＥＤＯ動作のために、前のサイク
ルからのデータはＣＡＳ＊信号の否定の後の出力データ
信号線上になお存在し、メモリ・コントローラ１０８は
データ破壊およびサイクル・コンテンションになる誤っ
たデータをラッチする。
【００２６】図２および図３を参照して上述されたよう
に、ＣＡＳ＊信号は各メモリ・モジュールＭｎの各メモ
リ・チップ２０４の出力動作可能ＯＥ＊信号へ導かれそ
して接続されている。この方法において、メモリ・コン
トローラ１０８は各メモリ・サイクル中にＣＡＳ＊信号
をハイに否定する時に、各メモリ・チップ２０４のＯＥ
＊出力動作可能ピンはまたハイに導かれる。結果とし
て、各メモリ・モジュール２００の各ＥＤＯメモリ・チ
ップ２０４のＤＲＡＭ出力バッファはその出力を不動作
にしそしてデータを終了させ、これによりサイクル・コ
ンテンションまたはデータ破壊の可能性を除去する。本
発明は、負論理ＣＡＳ＊信号そしてＯＥ＊信号／ピンに
より例示されているが、いずれかの論理コンフィグレー
ションはＥＤＯメモリ・モジュールの出力動作可能信号
と列アドレス・ストローブを結合するために考慮される
ことが理解されよう。また、ＣＡＳ＊およびＯＥ＊信号
は、マザーボードの位置（ＯＥ＊信号がマザーボード上
にあると仮定して）または各メモリ・モジュールＭｎ上
の位置を含むいかなる位置においても共に結合されても
良い。しかし、マザーボードそして／または各メモリ・
モジュールの変更を要求するであろう。ＯＥ＊信号に結
合されたプルダウン・デバイスを不動作にしまたは除去
し、そしてメモリ・モジュールを受けるメモリ・ボード
上にＣＡＳ＊およびＯＥ＊信号を一緒に結合することは
好都合である。
に、ＣＡＳ＊信号は各メモリ・モジュールＭｎの各メモ
リ・チップ２０４の出力動作可能ＯＥ＊信号へ導かれそ
して接続されている。この方法において、メモリ・コン
トローラ１０８は各メモリ・サイクル中にＣＡＳ＊信号
をハイに否定する時に、各メモリ・チップ２０４のＯＥ
＊出力動作可能ピンはまたハイに導かれる。結果とし
て、各メモリ・モジュール２００の各ＥＤＯメモリ・チ
ップ２０４のＤＲＡＭ出力バッファはその出力を不動作
にしそしてデータを終了させ、これによりサイクル・コ
ンテンションまたはデータ破壊の可能性を除去する。本
発明は、負論理ＣＡＳ＊信号そしてＯＥ＊信号／ピンに
より例示されているが、いずれかの論理コンフィグレー
ションはＥＤＯメモリ・モジュールの出力動作可能信号
と列アドレス・ストローブを結合するために考慮される
ことが理解されよう。また、ＣＡＳ＊およびＯＥ＊信号
は、マザーボードの位置（ＯＥ＊信号がマザーボード上
にあると仮定して）または各メモリ・モジュールＭｎ上
の位置を含むいかなる位置においても共に結合されても
良い。しかし、マザーボードそして／または各メモリ・
モジュールの変更を要求するであろう。ＯＥ＊信号に結
合されたプルダウン・デバイスを不動作にしまたは除去
し、そしてメモリ・モジュールを受けるメモリ・ボード
上にＣＡＳ＊およびＯＥ＊信号を一緒に結合することは
好都合である。
【００２７】ＦＰＭメモリ・デバイス用に設計されたメ
モリ・システムにおけるＥＤＯメモリ・デバイスを使用
する方法および装置はＦＰＭまたはＥＤＯメモリ・モジ
ュールの使用を動作可能にすることが理解されよう。列
アドレス・ストローブ信号をＥＤＯメモリ・デバイスの
出力動作可能入力に結合することにより、ＥＤＯメモリ
・デバイスはＦＰＭメモリ・デバイスとして同様な方法
で動作する。ＦＰＭシステムのユーザは旧式のＦＰＭメ
モリ・モジュールをより新しい技術のＥＤＯメモリ・モ
ジュールに置き換える利益を得、そしてＦＰＭデバイス
の旧式な在庫管理を維持する必要はない。
モリ・システムにおけるＥＤＯメモリ・デバイスを使用
する方法および装置はＦＰＭまたはＥＤＯメモリ・モジ
ュールの使用を動作可能にすることが理解されよう。列
アドレス・ストローブ信号をＥＤＯメモリ・デバイスの
出力動作可能入力に結合することにより、ＥＤＯメモリ
・デバイスはＦＰＭメモリ・デバイスとして同様な方法
で動作する。ＦＰＭシステムのユーザは旧式のＦＰＭメ
モリ・モジュールをより新しい技術のＥＤＯメモリ・モ
ジュールに置き換える利益を得、そしてＦＰＭデバイス
の旧式な在庫管理を維持する必要はない。
【００２８】本発明に従うシステムおよび方法は好適な
実施形態とともに述べられてきたが、上述した特定の形
態に限定されることはなく、特許請求の範囲に限定され
た発明の範囲および趣旨内に論理上含まれる置換、変更
および均等物をカバーしていることを意図するものであ
る。
実施形態とともに述べられてきたが、上述した特定の形
態に限定されることはなく、特許請求の範囲に限定され
た発明の範囲および趣旨内に論理上含まれる置換、変更
および均等物をカバーしていることを意図するものであ
る。
【図１】本発明に従って実現されたメモリ・システムを
含むコンピュータ・システムのシステム・ブロック図で
ある。
含むコンピュータ・システムのシステム・ブロック図で
ある。
【図２】図１に示されたコンピュータ・システムのメモ
リ・スロットのいずれかにプラグするための各メモリ・
モジュールを例示するメモリ・モジュールの側面図であ
る。
リ・スロットのいずれかにプラグするための各メモリ・
モジュールを例示するメモリ・モジュールの側面図であ
る。
【図３】図２のメモリ・モジュールを受けそして結合す
るため図１にしめされるコンピュータ・システムの各メ
モリ・スロットを実現するコネクタの上面図である。
るため図１にしめされるコンピュータ・システムの各メ
モリ・スロットを実現するコネクタの上面図である。
１００ コンピュータ・システム １０２ ホスト・バス １０８ メモリ・コントローラ １０９ メモリ・バス １１０ メモリ・ボード １１１ システム・メモリ １１２ 一次ＰＣＩバス １２０ 二次ＰＣＩバス １３０ 拡張バス １３２ ＰＣＩ拡張バス・ブリッジ ２００ メモリ・モジュール ２０２ エッジコネクタ ２０４ メモリ・チップ ２０６ 接点 ２１０ 導体
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ロバート・ダブリュー・ヌーナン・ザ・セ カンド アメリカ合衆国テキサス州77429，サイプ レス，レイヴン・フライト・ドライブ 13407
Claims (18)
- 【請求項１】 高速ページ・モード・メモリ・デバイス
の動作に従って動作し行および列アドレスを与えそして
列アドレス・ストローブ信号を含むストローブ信号に対
応させることによりデータを記憶そして検索するメモリ
・コントローラと、 前記列アドレス・ストローブ信号を受信する出力動作可
能入力を有する拡張データ出力メモリ・デバイスと、を
含むコンピュータ用メモリ・システム。 - 【請求項２】 前記拡張データ出力メモリ・デバイスは
複数の拡張データ出力メモリを含み、各前記拡張データ
出力メモリ・デバイスは前記列アドレス・ストローブ信
号を受信する出力動作可能入力を有する複数の拡張デー
タ出力メモリを含む、請求項１に記載のメモリ・システ
ム。 - 【請求項３】 前記メモリ・コントローラに結合されそ
して前記列アドレス・ストローブ信号を受信するメモリ
ボード・コネクタと、 前記メモリボード・コネクタに結合されそして前記列ア
ドレス・ストローブ信号を受信し、前記列アドレス・ス
トローブ信号を前記拡張データ出力メモリ・デバイスの
前記出力動作可能入力へ与える、メモリボードと、をさ
らに含む、請求項１に記載のメモリ・システム。 - 【請求項４】 前記メモリ・ボードは、 前記メモリボード・コネクタに結合されそして前記列ア
ドレス・ストローブ信号を受信するボード・コネクタ
と、 前記メモリボード・コネクタに結合されそして前記列ア
ドレス・ストローブ信号を受信する第１の導体と、 前記第１の導体に結合された出力動作可能入力接点を含
む複数の導電性接点を有する少なくとも一つのメモリ・
モジュール・コネクタと、を含む、請求項３に記載のメ
モリ・システム。 - 【請求項５】 前記拡張データ出力メモリ・デバイス
は、 前記メモリ・ボードの前記出力動作可能入力接点に結合
された出力動作可能入力接点を含む複数の導電性接点を
有する少なくとも一つのメモリ・モジュールと、 前記メモリ・モジュールの前記出力動作可能入力接点に
結合された第２の導体と、 前記第２の導体に結合された出力動作可能入力ピンを有
する少なくとも一つの拡張データ出力チップと、を含
む、請求項４に記載のメモリ・システム。 - 【請求項６】 さらに前記少なくとも一つの拡張データ
出力チップは複数の拡張データ出力チップを含み、各拡
張データ出力チップは前記第２の導体に電気的に結合さ
れた出力動作可能入力ピンを有する、請求項５に記載の
メモリ・システム。 - 【請求項７】 前記拡張データ出力チップはほぼ２５６
メガバイトの記憶容量を有する、請求項６に記載のメモ
リ・システム。 - 【請求項８】 複数のメモリ・モジュール・コネクタを
含むメモリボードと、各複数のメモリ・モジュール・コ
ネクタは前記メモリ・コントローラに結合されそして前
記列アドレス・ストローブ信号を受信し、 それぞれが前記複数のメモリボード・コネクタの対応す
るひとつにインターフェースされた複数のメモリ・モジ
ュールと、をさらに含み、 前記拡張データ出力メモリ・デバイスは前記複数のメモ
リ・モジュール上に分配された複数の拡張デバイス出力
メモリ・チップを含み、各複数の拡張デバイス出力メモ
リ・チップは前記列アドレス・ストローブ信号を受信す
る出力動作可能入力を有する、請求項１に記載のメモリ
・システム。 - 【請求項９】 前記複数の拡張データ出力メモリ・チッ
プはほぼ４ギガバイトの記憶容量を有する、請求項８に
記載のメモリ・システム。 - 【請求項１０】 ホストバスと、 前記ホストバスの結合され、前記ホストバス上のメモリ
・サイクルを実行するプロセッサと、 前記ホストバスに結合され、前記メモリ・サイクルを検
出しそして高速ページ・モード・メモリ・デバイスに従
って動作し、行および列アドレスを与えそして行アドレ
ス・ストローブ信号および列アドレス・ストローブ信号
を与えることによりデータを記憶しそして検索する、メ
モリ・コントローラと、 前記メモリ・コントローラに結合され、前記列アドレス
・ストローブ信号を受信する出力動作可能入力を有する
少なくとも一つの拡張データ出力メモリ・デバイスを含
むメモリ・システムと、を含むコンピュータ・システ
ム。 - 【請求項１１】 前記メモリ・システムはさらに、 前記メモリ・コントローラに結合されそして前記列アド
レス・ストローブ信号を受信するメモリボードと、 前記メモリボードに結合され、前記列アドレス・ストロ
ーブ信号を受信する出力動作可能入力ピンを設けた少な
くとも一つの拡張データ出力メモリ・デバイスを有する
少なくとも一つのメモリ・モジュールと、を含む、請求
項１０に記載のコンピュータ・システム。 - 【請求項１２】 さらに前記少なくとも一つのメモリ・
デバイスは複数の拡張データ出力メモリ・デバイスを含
み、各拡張データ出力メモリ・デバイスは前記列アドレ
ス・ストローブ信号を受信する出力動作可能入力ピンを
有する、請求項１１に記載のコンピュータ・システム。 - 【請求項１３】 前記メモリ・モジュールはほぼ２５６
メガバイトの記憶容量を有する、請求項１２に記載のコ
ンピュータ・システム。 - 【請求項１４】 前記メモリ・システムは前記メモリ・
コントローラに結合された複数のメモリ・スロット・コ
ネクタを含むメモリボードと、各複数のメモリ・スロッ
ト・コネクタは前記列アドレス・ストローブ信号を受信
する出力動作可能入力接点を含み、 メモリ・モジュールのそれぞれが、前記複数のメモリ・
スロット・コネクタの対応するひとつに結合し、対応す
るメモリ・スロット・コネクタの前記出力動作可能入力
接点と結合するモジュール出力動作可能入力接点を含
み、そして前記モジュール出力動作可入力能接点に結合
された出力動作可能入力ピンを設けた少なくとも一つの
拡張データ出力メモリ・デバイスを含む、複数のメモリ
・モジュールと、をさらに含む、請求項１０に記載のコ
ンピュータ・システム。 - 【請求項１５】 前記メモリボードは前記列アドレス信
号を受信する列アドレス・ストローブ導体および前記列
アドレス・ストローブ導体に電気的に結合された出力動
作可能入力導体を含み、 前記各複数のメモリ・モジュールは前記複数のメモリ・
スロット・コネクタのいずれかのひとつにプラグするモ
ジュール・コネクタを含み、前記モジュール・コネクタ
は前記出力動作可能入力導体に結合された出力動作可能
入力接点を含む、請求項１４に記載のコンピュータ・シ
ステム。 - 【請求項１６】 さらに前記少なくとも一つの拡張デー
タ出力メモリ・デバイスは複数の拡張データ出力メモリ
・デバイスを含み、各拡張データ出力メモリ・デバイス
は前記モジュール出力動作可能入力接点に結合された出
力動作可能入力ピンを有する、請求項１４に記載のコン
ピュータ・システム。 - 【請求項１７】 前記メモリ・システムはほぼ４ギガバ
イトの記憶容量を有する、請求項１６に記載のコンピュ
ータ・システム。 - 【請求項１８】 拡張データ出力メモリと共に動作する
高速ページ・モード・メモリ用に設計されたメモリ・シ
ステムを動作する方法であって、 高速ページ・モード・メモリ・デバイスを拡張データ出
力メモリ・デバイスと置換する段階と、 列及び行アドレス信号を表明しそして高速ページ・モー
ド動作に従って列アドレス・ストローブ信号を含むスト
ローブ信号を拡張データ出力メモリ・デバイスと対応す
る段階と、 各拡張データ出力メモリ・デバイスの出力動作可能入力
に列アドレス・ストローブ信号を与える段階と、を含む
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/775,315 US6034919A (en) | 1996-12-31 | 1996-12-31 | Method and apparatus for using extended-data output memory devices in a system designed for fast page mode memory devices |
| US775315 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10228412A true JPH10228412A (ja) | 1998-08-25 |
| JP3930629B2 JP3930629B2 (ja) | 2007-06-13 |
Family
ID=25104027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00015398A Expired - Lifetime JP3930629B2 (ja) | 1996-12-31 | 1998-01-05 | Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6034919A (ja) |
| EP (1) | EP0851425B1 (ja) |
| JP (1) | JP3930629B2 (ja) |
| DE (1) | DE69719943T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI263899B (en) * | 2004-05-07 | 2006-10-11 | Via Tech Inc | Expandable optical disk recording and playing system and main board thereof |
| CN102955497A (zh) * | 2011-08-18 | 2013-03-06 | 鸿富锦精密工业（深圳）有限公司 | 安装有固态硬盘的主板 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| US5457659A (en) * | 1994-07-19 | 1995-10-10 | Micron Technology, Inc. | Programmable dynamic random access memory (DRAM) |
| JP3160477B2 (ja) * | 1994-09-30 | 2001-04-25 | 株式会社東芝 | 半導体メモリ及びそれに用いられるパルス信号発生回路 |
| US5490114A (en) * | 1994-12-22 | 1996-02-06 | International Business Machines Corporation | High performance extended data out |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
| US6804760B2 (en) * | 1994-12-23 | 2004-10-12 | Micron Technology, Inc. | Method for determining a type of memory present in a system |
| US5721859A (en) * | 1994-12-23 | 1998-02-24 | Micron Technology, Inc. | Counter control circuit in a burst memory |
| JPH08297965A (ja) * | 1995-04-27 | 1996-11-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5546344A (en) * | 1995-06-06 | 1996-08-13 | Cirrus Logic, Inc. | Extended data output DRAM interface |
| US5555209A (en) * | 1995-08-02 | 1996-09-10 | Simple Technology, Inc. | Circuit for latching data signals from DRAM memory |
| KR0167687B1 (ko) * | 1995-09-11 | 1999-02-01 | 김광호 | 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 |
| US5644549A (en) * | 1996-03-21 | 1997-07-01 | Act Corporation | Apparatus for accessing an extended data output dynamic random access memory |
-
1996
- 1996-12-31 US US08/775,315 patent/US6034919A/en not_active Expired - Lifetime
-
1997
- 1997-12-31 EP EP97310690A patent/EP0851425B1/en not_active Expired - Lifetime
- 1997-12-31 DE DE69719943T patent/DE69719943T2/de not_active Expired - Fee Related
-
1998
- 1998-01-05 JP JP00015398A patent/JP3930629B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| JP4738814B2 (ja) * | 2002-12-31 | 2011-08-03 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0851425A2 (en) | 1998-07-01 |
| DE69719943T2 (de) | 2003-09-04 |
| EP0851425A3 (en) | 1998-12-30 |
| EP0851425B1 (en) | 2003-03-19 |
| JP3930629B2 (ja) | 2007-06-13 |
| US6034919A (en) | 2000-03-07 |
| DE69719943D1 (de) | 2003-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6230223B1 (en) | Dual purpose apparatus method and system for accelerated graphics or second memory interface | |
| US5191657A (en) | Microcomputer architecture utilizing an asynchronous bus between microprocessor and industry standard synchronous bus | |
| JP3403284B2 (ja) | 情報処理システム及びその制御方法 | |
| US5986677A (en) | Accelerated graphics port read transaction merging | |
| US5659748A (en) | Booting of multiprocessor system from a boot ROM of narrower width than the system memory | |
| US5499346A (en) | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus | |
| US5923860A (en) | Apparatus, method and system for remote peripheral component interconnect bus using accelerated graphics port logic circuits | |
| US5301281A (en) | Method and apparatus for expanding a backplane interconnecting bus in a multiprocessor computer system without additional byte select signals | |
| US5748945A (en) | Method for slave DMA emulation on a computer system bus | |
| US5603055A (en) | Single shared ROM for storing keyboard microcontroller code portion and CPU code portion and disabling access to a portion while accessing to the other | |
| US7007126B2 (en) | Accessing a primary bus messaging unit from a secondary bus through a PCI bridge | |
| JP2631085B2 (ja) | コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム | |
| US6047349A (en) | System for communicating through a computer system bus bridge | |
| US6425056B2 (en) | Method for controlling a direct mapped or two way set associative cache memory in a computer system | |
| US6266723B1 (en) | Method and system for optimizing of peripheral component interconnect PCI bus transfers | |
| JPH0644094A (ja) | 代替システム制御装置のエラーを検出するコンピュータ・システム | |
| US6256744B1 (en) | Personal computer component signal line isolation for an auxiliary powered component | |
| US6473810B1 (en) | Circuits, systems, and methods for efficient wake up of peripheral component interconnect controller | |
| JP3930629B2 (ja) | Ｆｐｍメモリ・デバイス用に設計されたメモリ・システムにおいてｅｄｏメモリ・デバイスを使用するための方法および装置 | |
| EP0691616A1 (en) | RAM and ROM control unit | |
| WO1995025309A1 (en) | Methods and apparatus for translating incompatible bus transactions | |
| US6009482A (en) | Method and apparatus for enabling cache streaming | |
| JPH08249270A (ja) | コンピュータ用電子装置 | |
| JPH0973429A (ja) | コンピュータシステム及びバス間制御回路 | |
| EP0810528B1 (en) | Apparatus for DMA-slave emulation on a computer systems bus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041220 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070309 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140316 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |