JPH0644094A - 代替システム制御装置のエラーを検出するコンピュータ・システム - Google Patents

代替システム制御装置のエラーを検出するコンピュータ・システム

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JPH0644094A
JPH0644094A JP5066660A JP6666093A JPH0644094A JP H0644094 A JPH0644094 A JP H0644094A JP 5066660 A JP5066660 A JP 5066660A JP 6666093 A JP6666093 A JP 6666093A JP H0644094 A JPH0644094 A JP H0644094A
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data bus
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controller
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JP5066660A
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Luis A Hernandez
ルイス・アントニオ・ヘルナンデズ
Mitchell Eric Medford
ミッチェル・エリック・メドフォード
Esmaeil Tashakori
エッセイ・タシャコリ
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements

Abstract

(57)【要約】 【目的】コンピュータ・システムにおいて、該システム
に代替システム制御装置が設けられている場合に、この
代替システム制御装置のエラーの発生に対処しうる機構
を提供すること。 【構成】本発明のコンピュータ・システムは、コネクタ
に接続された代替システム制御装置によって生成された
エラー信号を検出し、代替システム制御装置の故障を表
示しうるバス・インタフェース制御装置を具備する。エ
ラー信号の検出に応答して、バス・インタフェース制御
装置は局所プロセッサ・バスの制御を代替システム制御
装置からマイクロプロセッサ(CPU)に移す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、もし代替システム制御
装置が設けられれば、通常のシステム制御プロセッサを
リセット・初期化・分離できるパーソナルコンピュータ
に関し、より詳しくは、このような代替システム制御装
置の故障時に当該代替システム制御装置への制御の移行
を無効にしうるコンピュータに関する。
【０００２】
【従来の技術】本発明は以下の出願に関連する。 特許出願第4-99378号 特許出願第4-106655号 特許出願第4-203397号 特許出願第4-208131号
【０００３】一般にパーソナルコンピュータ・システ
ム、特にIBM パーソナル・コンピュータがは今日の近代
的な社会で広く使用され多くの分野にコンピュータ機能
を提供している。一般に、パーソナルコンピュータ・シ
ステムは、単一のシステム・プロセッサ及び関連する揮
発性及び不揮発性メモリ、表示モニタ、キーボード、少
なくとも１つのディスケット装置、固定ディスク記憶装
置及びオプションの印刷装置を備えるデスクトップ、床
上設置型、又は携帯用マイクロコンピュータとして用い
られる。これらのシステムの顕著な特性の１つは、マザ
ーボード即ちこれらの構成装置を互いに接続するシステ
ム・プレーナ(planar)の使用である。これらのシステム
は主に単一のユーザに独立した計算能力を与えるととも
に個人又は小規模の業者が低価格で購入しうるように設
計されている。前記パーソナルコンピュータ・システム
の例はIBM社のパーソナルコンピュータAT及びIBM社のパ
ーソナル・システム/2 モデル25, 30, 35, 40, L40SX,
50, 55, 57, 65, 70, 80, 90及び95である。
【０００４】これらのシステムは２つのファミリに大別
できる。通常はファミリ１モデルと呼ばれる第１のファ
ミリは、例えば、IBMパーソナルコンピュータAT及び他
のIBM互換マシン(machine) で具現されているバス・ア
ーキテクチャを用いる。ファミリ２モデルと呼ばれる第
２のファミリは、例えば、 IBMパーソナル・システム/2
モデル50〜95で具現されているIBM マイクロ・チャネル
・バスのアーキテクチャを用いる。当初、ファミリ１モ
デルは一般にシステム・プロセッサとして人気のあるIN
TEL 社の8088又は8086マイクロプロセッサを用いた。こ
れらのプロセッサは１メガバイトのメモリをアドレス指
定する能力を備えている。後に、ファミリ１モデル及び
ファミリ２モデルはより高速のINTEL 80286, 80386及び
80486 マイクロプロセッサを一般に用いる。これらのマ
イクロプロセッサは、より低速のINTEL 8086マイクロプ
ロセッサをエミュレートする実モード、又はあるモデル
ではアドレス範囲を１メガバイトから４ギガバイトまで
拡張する保護モードで動作できる。本質的に、80286, 8
0386及び80486 プロセッサの実モード特性は、8086及び
8088マイクロプロセッサ用として記述されたソフトウェ
アとのハードウェア互換性を与える。
【０００５】パーソナルコンピュータ技術が進歩し、８
から16に、そして遂には32ビット幅のバス相互作用、な
らびに実モード動作及び保護モード動作が可能なより高
速なマイクロプロセッサに移行しているので、パーソナ
ルコンピュータのアーキテクチャを種々のバス領域に分
けることでパフォーマンス能力が模索されている。より
詳しくは、最初のIBM PCでは拡張バスとして知られるに
至ったものは本質的には、マイクロプロセッサ(8086又
は8088)接続を直接拡張するものであり、必要に応じて
緩衝記憶されデマルチプレクス(demultiplex)される。
後に、(現在は工業規格構成 (Industry Standard Archi
tecture)、即ちISAとしても知られている)ATバス仕様が
開発され、広く使用されるに至ったので、マイクロプロ
セッサとバスの間のほぼ直接的であった接続を切り離す
ことが可能になり、いわゆる局所プロセッサ・バスが生
じ、拡張バスの残りの部分は入出力バスと呼ばれるに至
った。一般に、パフォーマンスを高めるために、局所プ
ロセッサ・バスは入出力バスよりも高いクロック速度
(通常ヘルツで表示される)で走行する。IBM ATアーキテ
クチャは、直接メモリ・アクセス(DMA)割込みの使用に
より、入出力バス上で２つ以上のマイクロプロセッサを
実行する可能性をも開いた。
【０００６】
【発明が解決しようとする課題】パフォーマンス能力が
目標に向かって向上し続け、マイクロプロセッサがより
高速のクロック速度を取得できるに至ったので、代替シ
ステム制御装置 (alternative system controller)を設
け、適切な環境の下で、この制御装置が挿入されるシス
テムを制御することが望ましいとする開発戦略が展開さ
れている。例えば、プロセッサのアップグレード・カー
ドの取付けはこのような戦略の一例である。以前は、か
かる戦略では通常は以前に用いられた素子をアップグレ
ード素子に置き換えていた。このような置き換えは、素
子がソケットで接続されて交換を容易にする場合には受
入可能である。しかしながら、素子が (表面取付けのイ
ンテル80386SXの場合のように)回路基板上にはんだで取
付けられる場合、この置き換えは実行可能性が低いか又
は実行不可能である。特に、他の装置を単に付加するこ
とは通常はシステム資源及びバス・アクセスの制御に受
入れできない競合を生じる。
【０００７】
【課題を解決するための手段】従って、本発明は、シス
テム内に設けられた (アップグレード・プロセッサのよ
うな) 代替システム制御装置が、従来のシステム制御装
置からシステム制御を得た後の故障のために無効に(ove
rride)されねばならない状況を識別することを可能にす
る。そのために、代替システム制御装置の故障を識別す
るようにシステムが構成され、代替システム制御装置が
故障した場合に、たとえ代替システム制御装置が本シス
テムに接続されていても、従来のシステム制御装置の動
作を復元する。
【０００８】
【実施例】図１は本発明を実現するマイクロコンピュー
タ10を示す。マイクロコンピュータ10は関連したモニタ
11、キーボード12及び印刷装置又はプロッタ14を具備し
うる。マイクロコンピュータ10は、図２に示すように、
ディジタル・データを処理・記憶する電源供給式のデー
タ処理素子及び記憶素子を受け入れるための、密閉遮蔽
された容積をシャーシ19とともに規定するカバー15を備
える。少なくともこれらの素子の一部は、シャーシ19に
取付けられている多層プレーナ20、即ちマザーボードに
取付けられ、前述の構成要素ならびにフロッピー・ディ
スク装置、種々の形式の直接アクセス記憶装置、付属カ
ード又は基板のような他の関連した素子等を含む、マイ
クロコンピュータ10の素子を電気的に相互接続する手段
を提供する。
【０００９】シャーシ19は基底及び後部パネル(図２)を
含み、磁気ディスク装置、光ディスク装置、テープ・バ
ックアップ装置等のようなデータ記憶装置を接続する少
なくとも１つのオープン・ベイ(open bay)を仕切る。図
示の形式では、上部ベイ22は3.5インチ(1インチは2.54c
m)装置として知られているような所定のサイズの周辺装
置を接続するのに適合する。挿入されたディスケットを
接続し、一般に知られているようにデータを受取り、記
憶しそして引渡すために該ディスケットを使用しうる、
フロッピー・ディスク装置、取外し可能媒体直接アクセ
ス記憶装置を上部ベイ22に設けることができる。
【００１０】前記構造を本発明に関連づける前に、パー
ソナルコンピュータ・システム即ちマイクロコンピュー
タ10の一般的な動作を概観する。図３は、多層プレーナ
20に取付けられた素子、該プレーナとI/O スロットとの
接続、及び他のパーソナルコンピュータ・システムのハ
ードウェアを含む、本発明によるマイクロコンピュータ
10のコンピュータ・システムの種々の素子を示す。該プ
レーナに接続されるのはシステム・プロセッサ、即ちCP
U 32である。適切なマイクロプロセッサであれはどれで
もCPU 32として使用できるが、１つの適切なマイクロプ
ロセッサはINTEL社から市販されている80386 である。C
PU 32は、高速のCPU局所バス34により、バス・インタフ
ェース制御機構 (BIC)35、ここではシングル・インライ
ン・メモリ・モジュール(SIMM)36として図示されている
揮発性ランダム・アクセス・メモリ(RAM)、及びCPU 32
に対する基本入出力動作の命令が記憶されるBIOS ROM 3
8に接続される。多数の機能 (その幾つかを後で詳細に
説明する) を提供するBIC 35は米国特許出願第706490
号、同第706534号及び同第706602号(1991年5月28日出
願)に開示されている。BIOS ROM 38はI/O 装置とマイク
ロプロセッサ32のオペレーティングシステムの間をイン
タフェースするために用いられるBIOSを含む。BIOSの実
行時間を短縮するために、ROM 38に記憶された命令をSI
MM 36 にコピーできる。
【００１１】本発明は以下特に図３のシステム・ブロッ
ク図に関連して記述されるが、本発明による装置及び方
法は他のプレーナ基板のハードウェア構成とともに用い
うるように企図されていることを理解されたい。例え
ば、システム・プロセッサはインテル社の80486でもよ
い。
【００１２】図３で、(データ、アドレス及び制御素子
を含む) CPU局所バス34は、マイクロプロセッサと数値
即ち数学コプロセッサ(MCPU)39及び小型コンピュータ・
システム・インタフェース(SCSI)制御装置40との接続を
可能にする。SCSI制御装置40は、コンピュータを設計及
び操作する当業者には知られているように、読取専用メ
モリ(ROM) 41、RAM 42、及び図面の右側に示されたI/O
回路により容易に種々のタイプの適切な外部装置と接続
され又は接続可能である。SCSI制御装置40は、記憶メモ
リ装置、例えば (ハード及びフロッピー・ディスク装置
としても知られている) 固定又は取り外し可能媒体磁気
記憶装置、電子光学記憶装置、テープ記憶装置等を制御
する際の記憶制御装置として作用する。
【００１３】BIC 35はCPU局所バス34とI/Oバス44を接続
し、特にプロトコル変換装置、メモリ制御装置及びDMA
制御装置として作用する。I/Oバス44により、BIC 35
は、例えば、さらなるI/O 装置又はメモリ(図示せず)に
接続できるマイクロ・チャネル・アダプタ・カード45を
受入れる複数のI/O スロットを備えたマイクロ・チャネ
ル・バスのごとき任意選択のバスに接続される。I/O バ
ス44はアドレス、データ及び制御素子を含む。I/O バス
44はマイクロ・チャネル仕様以外のバス仕様に構成する
こともできる。
【００１４】文字、図形またはイメージに基づいた情報
を記憶するビデオRAM (図形VRAM 48及びイメージVRAM 4
9)に接続されるビデオ信号プロセッサ(VSP) 46のような
種々のI/O素子がI/Oバス44に沿って接続される。VSP 46
と交換されるビデオ信号はディジタル／アナログ変換装
置(DAC) 50を介してモニタ又は他の表示装置に引渡すこ
とができる。いわゆる自然イメージ入出力 (これはビデ
オ記録／再生装置、カメラ等の形式をとることがある)
とVSP 46を直に接続することもできる。DSP(ディジタル
信号プロセッサ) 51による信号処理のソフトウェア命令
の記憶に使用できる命令RAM 52及びデータRAM 54と前記
処理に関連するデータとを関連づけているDSP 51にもI/
O バス44が接続される。DSP 51は、音声制御装置55を設
けることにより音声入出力を処理し、アナログ・インタ
フェース制御装置(AIC) 56を設けることにより他の信号
を処理できる。最後に、電気的に消去可能なプログラマ
ブル読取専用メモリ(EEPROM)59に接続された入出力(I/
O)制御装置58にI/Oバス44が接続される。入出力(I/O)
制御装置58は、フロッピー・ディスク装置、印刷装置又
はプロッタ14、キーボード12、マウス又は指示装置(図
示せず)を含む従来の周辺装置及び直列ポートと入出力
を交換する。
【００１５】パーソナルコンピュータ、即ちマイクロコ
ンピュータ10に設けられた機能の詳細な説明を行う前
に、先ず複数のマスタ(master)又はバス・マスタとして
知られているパーソナルコンピュータによるサポートに
ついて考えることが適切である。本明細書で用いられる
マスタは、バス上の制御を取得するとともにバス上のア
ドレス、データ及び制御信号を駆動するように設計され
たプロセッサ又は任意の回路である。前記能力を備える
ことはマスタ装置がシステム・メモリと他の装置の間の
情報転送を制御することを可能にする。
【００１６】システム・マスタ(通常はCPU)、DMA制御装
置及びバス・マスタの３つのタイプにマスタを分けるこ
とが提案されている。システム・マスタはシステム構成
を制御・管理する。それは通常はシステム内のデフォル
ト(default) マスタである。デフォルト・マスタは、他
のマスタが要求しないとき、バスを所有する。DMA制御
装置、即ちDMAマスタはDMAスレーブ(slave)とメモリ・
スレーブの間でデータを転送する特殊なタイプのマスタ
である。これはバスについてアービトレート(arbitrat
e)しないが、アービトレータ(arbitrator)であるDMAス
レーブにはサービスする。本明細書で用いられるよう
に、バス・マスタはバスの使用についてアービトレート
し、I/O スレーブ又はメモリ・スレーブによる情報転送
をサポートする。
【００１７】バス・マスタは必ずしもプロセッサを必要
としないので、ある装置をバス・マスタにすると混乱が
生じる。また、バス・マスタは、別のバス・マスタによ
りアクセスされると、スレーブとして応答するように要
求されることがある。バス・マスタは、アービトレーシ
ョンを介してバスの制御を取得、所与のバス・サイクル
の実行を制御する能力によって区別される。一般に、全
機能制御装置、特別機能制御装置及びプログラマブル特
別機能制御装置の３つのタイプのバス・マスタがある。
これらの間の基本的な相違は、柔軟性、機能及び費用の
程度である。全機能バス・マスタは最も柔軟性が大き
く、最高の機能を有し、最大の費用を要する。一般に、
全機能バス・マスタはそれ自身のプログラマブルCPU を
有し、オペレーティングシステム・ソフトウェアを含む
全てのシステム資源を制御できる。特別機能制御装置は
最も柔軟性が小さく、最低の機能を有し、費用が最小で
ある。一般に、特別機能制御装置は、他のマスタからの
援助を殆ど又は全く必要としない間は、論理回路は用い
るが特別機能を実行するCPU を用いない。プログラマブ
ル特別機能制御装置は両者の間にある。特別機能制御装
置とプログラマブル特別機能制御装置の間の基本的な相
違は、バス・マスタの機能及び(又は)実行特性を変更す
る能力にある。この変更は処理装置又はセット可能レジ
スタの使用により実行できる。
【００１８】本明細書で与えられる定義の範囲内で、CP
U 32及びSCSI制御装置40はCPU 局所バス34にあるいはバ
ス上に直接接続されたマスタとして機能し、一方でI/O
制御装置58、DSP 51、VSP 46、及び出来ればマイクロ・
チャネル・スロットに取付けられたマイクロ・チャネル
・アダプタ・カード45が、全てI/Oバス44 にあるいは当
該バス上に直接接続されたマスタとして機能することが
できる。
【００１９】本発明によれば、本発明が実現されるパー
ソナルコンピュータは、CPU 局所バス34にあるいは当該
バス上に直接接続された代替システム制御装置を備える
ことができ、これが存在するときには、通常のシステム
・プロセッサ(CPU 32)を分離することができる。詳細に
は前記特許第4-99378 号及び同4-106655号を参照された
い。本発明によるパーソナルコンピュータ、即ちマイク
ロコンピュータ10は、代替プロセッサの接続に適合する
ようにCPU 局所バス34にコネクタが直接接続される。更
に、前述のBIC 35はコネクタに接続された代替プロセッ
サの存在を検出し、代替プロセッサの存在の検出に応答
して、CPU 局所バス34の制御を、CPU 32から、コネクタ
に取付けられた代替プロセッサに移すことを可能にす
る。
【００２０】本発明の良好な実施例では、プラスチック
・リード・チップ・キャリア内にMCPU 39のような数値
コプロセッサをパッケージする利点が得られる。11 x 1
1ピンの格子アレイ・タイプの足形(footprint) の外側
の２列を用いるソケットの形式で、このような装置のコ
ネクタを設けることが慣例になっている。図３で、通
常、MCPU 39 の存在はこのようなソケット・コネクタ、
出来れば中間のアダプタ・コネクタの使用により接続さ
れる。典型的な数値コプロセッサは、このようなソケッ
トで121 の可能な全てのピン接続よりも少ない、通常68
のピン接続を用いる。しかしながら、これらの接続は一
般に局所プロセッサ・バス・データ信号及び制御信号を
含む。従って、追加の信号をコネクタ・ピン位置に導
き、このような接続で全ての活動状態のピン位置を用い
る代替システム制御装置をパッケージすることにより、
以下に説明する本発明の実現に必要な全ての信号が使用
可能になる。
【００２１】特に、本発明は、CPU 局所バス34信号が、
もし前述のソケット・コネクタに接続されれば、CPU 32
及び代替システム制御装置(ASC) 60に使用できるように
する。通常のシステム制御装置即ちCPU 32及び代替シス
テム制御装置即ちASC 60はBIC 35に接続される。BIC 35
はとりわけ電源オン及びリセット機能の論理的サポート
を提供する機能を実行する。
【００２２】マイクロコンピュータ10に電力が供給され
た後、電源は所定の最小時間間隔のあいだ活動状態の全
ての直流電力レベルを駆動したのちPOWER_GOOD(電力良
好)信号を電力オン・サポート・ロジックに供給する。
該ロジックが活動状態のPOWER_GOOD信号を発見すると、
BIC 35は局所バス装置、CPU 32、及びASC 60に対するリ
セット信号、ならびに活動状態のCPU 32に対するHOLD
(保持)信号を駆動する。関心のある読者は、リセット信
号に関するより多くの情報について、もし所望なら、イ
ンテル社のマイクロプロセッサ仕様書を参照されたい。
リセット信号は一般にレベル感応同期信号であり、CPU
32、ASC 60等の正しい動作を保証するために適合されな
ければならないセットアップ及び保持時間を必要とす
る。
【００２３】CPU 23及びASC 60による信号の識別を保証
しCPU 32を既知の状態にリセットすることを可能にする
所定の時間間隔の後に、BIC 35は代替システム制御装置
保持肯定応答信号(以下、ASC_HLDAと呼ぶ)をサンプリン
グする。もしASC_HLDA信号が低レベルでサンプリングさ
れれば、ASC 60はシステム内に存在するものと認識さ
れ、BIC 35がCPU_RESET(CPUリセット)信号を低レベルに
駆動する。CPU 32はその内部初期化を終了し、中央処理
装置保持肯定応答信号(以下、CPU_HLDAと呼ぶ)を高レベ
ルに駆動する。CPU_HLDA信号が高レベルでサンプリング
されると、ASC_RESET(ASCリセット)信号を含むリセット
信号は非活動状態に駆動され、CPU 局所バス34の制御を
ASC 60が取得している間、CPU 32は制御を禁止される。
【００２４】異なる事象のシーケンスで、ASC_HLDA信号
が高レベルでサンプリングされると、BIC 35はASC 60が
不在であると認め、全てのリセット信号及びCPU_HOLD(C
PU保持) 信号は後に非活動状態に駆動される。システム
・プロセッサは、初期化を終了した後に、CPU局所バス3
4及びシステムの制御を取得する。
【００２５】前記関連出願の場合のように、本発明は代
替システム制御装置(ASC) が幾つかの形式の１つを取り
得ることを企図している。特に、ASC 60はコンピュータ
・システム即ちマイクロコンピュータ10及び該システム
上で動作するソフトウェアの検査及び評価に用いられる
回路エミュレータ内にある場合がある。あるいは、ASC
60は、CPU 32を変更せずにデータのキャッシュ処理及び
パフォーマンス比較ができるキャッシュ・プロセッサ・
サブシステムである場合がある。更に、ASC 60はマイク
ロ・コンピュータ10のパフォーマンスを高めるアップグ
レード・プロセッサである場合がある。前記どの場合で
も、一般に、前記ASCが存在するとき、本発明は、前記A
SCがシステムの制御を取得すると同時にCPU 32がリセッ
ト・初期化され、CPU 局所バス34から分離されることを
可能にする。
【００２６】本発明はASC が存在するときその故障によ
り生じうる事象に、さもなければ特にマイクロコンピュ
ータ10の正常な実行中の動作の過程での故障に焦点を置
く技術である。前述及び前記関連特許出願で起きる正常
な動作では、主要なシステム・マイクロプロセッサは分
離されている。従って、ASC 又は関連サポート・ロジッ
ク装置内の故障はどれもマイクロコンピュータ10が動作
しないようにする。前述の関連特許出願の１つ(即ち、
特許出願第4-203397号)は特にシステムに電力を供給す
る際に起こり得る問題に取組み、ASC の挿入又は取付け
前の通常動作にシステムが復元されるアプローチを与え
る。換言すれば、設けられたASC に通常の制御が移され
てシステムが開始され、もし当該ASC が故障していると
判定されれば、通常CPU 32は分離から取り除かれ、CPU
局所バス34及びマイクロコンピュータ10の制御を再び与
えられる。
【００２７】CPU 32のCPU 局所バス34の制御への復元
は、前述の関連特許出願に記載されているように、BIC
35内でのSWITCH (切換え) 機能の包含の後に続く。SWIT
CHロジック及び関連SWITCHビットは、ASC 内の故障、例
えばそれ自身の検査を終了するためにASC に組込まれた
高速マイクロプロセッサの故障又はASC に組込まれた他
のロジック装置の故障のモニタを可能にするように作用
する。前記故障に応答するエラー検出ロジックは特定の
制御信号のシーケンスによりSWITCH機能と対話する。
【００２８】本発明は特に、ASC 60に設けられ、システ
ムの動作が進行中であっても、システムの電力供給時の
みの通知とは区別されるような、検出されたエラー状態
の通知を可能とするエラー検出ロジックの実現を目指し
ている。
【００２９】図５は、最初にCPU 32を分離し、後にそれ
を復元する前記信号のシーケンスの概要を示す。このシ
ーケンスで、CPU 32及びASC 60による信号の認識を保証
し、CPU 32を既知の状態にリセットすることを可能にす
る所定の時間間隔の後に、BIC 35がASC_HLDA信号をサン
プリングする。もしASC_HLDA信号が低いレベルでサンプ
リングされれば ((1)で示す)、代替システム制御装置即
ちASC 60がシステム内に存在することが認識され、前述
の関連特許出願に記載されているように、BIC35はCPU_R
ESET 信号を低いレベルに駆動する。以下に示すよう
に、事象のシーケンスは、ASC 60に取付けられたエラー
検出ロジック装置により生成された (図５にASC_ERROR
(ASCエラー)として示す) 信号が低いレベルとしてサン
プリングされること((2)に示す) を必要とする。CPU 32
はその内部初期化を終了するとともにCPU_HLDA信号を高
いレベルに駆動する。CPU_HLDA信号が高いレベルでサン
プリングされると、ASC_RESET信号は低いレベルに駆動
される((3)に示す)。そしてシステムはASC制御システム
機能により通常の動作で使用できる。
【００３０】その後、もしエラー検出ロジック装置がAS
C 60が故障していることを感知すれば、ASC_ERROR 信号
が高いレベルに駆動され ((4)に示す)、BIC 35のSWITCH
機能にあるSWITCHビットが高いレベルにセットされる
((5)に示す)。SWITCHビットのセットの後に、システム
動作は前述の関連特許出願記載のように続行してASC_HO
LD信号が高いレベルに駆動され、そしてASC 60はASC_HL
DA信号を高いレベルに駆動し、CPU局所バス34の制御を
放棄する。次にSWITCHロジックはCPU_HOLD 信号を非活
動状態に駆動するとともにCPU_HLDA信号が非活動状態に
駆動され、そしてプレーナCPU 32がCPU 局所バス34の制
御を取得し、通常のシステム動作中のASC 60の故障の後
でさえも、マイクロコンピュータ10の通常の動作を可能
にする。
【００３１】
【発明の効果】本発明により、コンピュータ・システム
に代替システム制御装置が設けられている場合に、この
制御装置にエラーが発生しても、制御をシステムのCPU
に移せるようにして、通常の動作を実行することが可能
となる。
【図面の簡単な説明】
【図１】本発明を実現するパーソナルコンピュータの透
視図である。
【図２】シャーシ、カバー及びプレーナ・ボードを含
み、これらの素子の間の一定の関係を示す、図１のパー
ソナルコンピュータの一部の素子の分解透視図である。
【図３】図１及び図２のパーソナルコンピュータの一部
の素子の概要図である。
【図４】図１乃至図３のパーソナルコンピュータのプレ
ーナ・ボードに取付けられている代替システム制御装置
サブシステムの透視図である。
【図５】本発明に従って、代替システム制御装置サブシ
ステム上の素子と図１乃至図４のパーソナルコンピュー
タのプレーナ・ボード上の素子の間で交換される一部の
制御信号の状態の概要図である。
【符号の説明】
10 マイクロコンピュータ 11 モニタ 12 キーボード 14 印刷装置／プロッタ 15 カバー 19 シャーシ 20 多層プレーナ 22 上部ベイ 32 CPU 34 CPU局所バス 35 BIC(バス・インタフェース制御機構) 36 SIMM(シングル・インライン・メモリ・モジュ
ール) 38 BIOS ROM 39 MCPU 40 SCSI(小型コンピュータ・システム・インタフ
ェース)制御装置 41 ROM 42 RAM 44 I/Oバス 45 マイクロ・チャネル・アダプタ・カード 46 VSP(ビデオ信号プロセッサ) 48 図形VRAM 49 イメージVRAM 50 DAC(ディジタル／アナログ変換装置) 51 DSP(ディジタル信号プロセッサ) 52 命令RAM 54 データRAM 55 音声制御装置 56 AIC(アナログ・インタフェース制御装置) 58 I/O制御装置 59 EEPROM(電気的消去可能プログラマブル読取専
用メモリ) 60 ASC(代替システム制御装置)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッチェル・エリック・メドフォード アメリカ合衆国33445、フロリダ州デルレ イ・ビーチ、ノースウエスト ナインス ストリート 3876 (72)発明者 エッセイ・タシャコリ アメリカ合衆国33445、フロリダ州デルレ イ・ビーチ、ナンバー102、サウスウエス ト トウエンテイセカンド アベニュー 2935

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】高速局所プロセッサ・データ・バスと、 入出力データ・バスと、 前記局所プロセッサ・バスに接続されたマイクロプロセ
    ッサと、 前記局所プロセッサ・バスに接続されたコネクタと、 前記コネクタに適合するように取付けられた代替システ
    ム制御装置であって、該代替システム制御装置の故障を
    検出し、該故障検出時にエラー信号を生成するエラー検
    出ロジック装置を含む代替システム制御装置と、 前記局所プロセッサ・バスと前記入出力データ・バスの
    間の通信を可能にするために双方のバスに接続され、前
    記コネクタに取付けられた前記代替システム制御装置の
    故障時に、前記エラー検出ロジック装置により生成され
    たエラー信号の検出を可能にし、該エラー信号の検出に
    応答して、前記局所プロセッサ・バスの制御を前記代替
    システム制御装置から前記マイクロプロセッサに移すバ
    ス・インタフェース制御装置とを備えるコンピュータ・
    システム。
  2. 【請求項２】高速データ・バスと、 入出力データ・バスと、 前記高速データ・バスに接続されたマイクロプロセッサ
    と、 データを揮発的に記憶する、前記高速データ・バスに接
    続された揮発性メモリと、 データを不揮発的に記憶する記憶メモリ装置と、 前記記憶メモリ装置との通信を制御するために前記高速
    データ・バス及び前記記憶メモリ装置に接続された記憶
    制御装置と、 前記高速データ・バスに接続されたコネクタと、 前記コネクタに適合するように取付けられた代替システ
    ム制御装置であって、該代替システム制御装置の故障を
    検出し、該故障検出時にエラー信号を生成するエラー検
    出ロジック装置を含む代替システム制御装置と、 前記高速データ・バスと前記入出力データ・バスの間の
    通信を可能にするために双方のバスに接続され、前記コ
    ネクタに取付けられた前記代替システム制御装置の故障
    時に、前記エラー検出ロジック装置により生成されたエ
    ラー信号の検出を可能にし、該エラー信号の検出に応答
    して、前記局所プロセッサ・バスの制御を前記代替シス
    テム制御装置から前記マイクロプロセッサに移すバス・
    インタフェース制御装置とを備えるコンピュータ・シス
    テム。
  3. 【請求項３】高速データ・バスと、 前記高速データ・バスに接続されたマイクロプロセッサ
    と、 データを揮発的に記憶する、前記高速データ・バスに接
    続された揮発性メモリと、 データを不揮発的に記憶する記憶メモリ装置と、 前記記憶メモリ装置との通信を制御するために前記高速
    データ・バス及び前記記憶メモリ装置に接続された記憶
    制御装置と、 入出力データ・バスと、 前記入出力データ・バスに接続された入出力制御装置
    と、 前記入出力データ・バスに接続されたディジタル信号プ
    ロセッサと、 前記入出力データ・バスに接続されたビデオ信号プロセ
    ッサと、 前記高速データ・バスに接続されたコネクタと、 前記コネクタに適合するように取付けられた代替システ
    ム制御装置であって、該代替システム制御装置の故障を
    検出し、該故障検出時にエラー信号を生成するエラー検
    出ロジック装置を含む代替システム制御装置と、 前記高速データ・バスと前記入出力データ・バスの間の
    通信を可能にするために双方のバスに接続され、前記コ
    ネクタに取付けられた前記代替システム制御装置の故障
    時に、前記エラー検出ロジック装置により生成されたエ
    ラー信号の検出を可能にし、該エラー信号の検出に応答
    して、前記局所プロセッサ・バスの制御を前記代替シス
    テム制御装置から前記マイクロプロセッサに移すバス・
    インタフェース制御装置とを備えるコンピュータ・シス
    テム。
  4. 【請求項４】前記代替システム制御装置はキャッシュ・
    プロセッサである、請求項１、２又は３に記載のコンピ
    ュータ・システム。
  5. 【請求項５】前記代替システム制御装置は高性能マイク
    ロプロセッサである請求項１、２又は３に記載のコンピ
    ュータ・システム。
JP5066660A 1992-04-24 1993-03-25 代替システム制御装置のエラーを検出するコンピュータ・システム Pending JPH0644094A (ja)

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