JP2009017196A - キャリブレーション回路及びこれを備える半導体装置、並びに、データ処理システム - Google Patents

Abstract

【課題】外部クロックの周波数が高い場合であっても、正しくキャリブレーション動作を実行する。
【解決手段】レプリカバッファ１１０，１２０と、レプリカバッファ１１０，１２０のインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮを変化させるアップダウンカウンタ１４０と、インピーダンスコードをそれぞれ保持するラッチ回路１４１，１４２と、レプリカバッファ１１０，１２０のインピーダンス調整完了に応答してラッチ回路１４１，１４２を活性化させる終了判定回路１６１と、キャリブレーションコマンドＺＱＣＳの発行から所定の期間が経過したことに応答して、強制的にラッチ回路１４１，１４２を活性化させる３２ｔＣＫサイクルカウンタ１６２とを備える。これにより、１回のキャリブレーション期間で調整が完了しなかった場合であっても、次回のキャリブレーション動作を続きから実行することができる。
【選択図】図１

Description

本発明はキャリブレーション回路及びこれを備える半導体装置に関し、さらに詳細には、出力バッファのインピーダンスを調整するためのキャリブレーション回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を有するデータ処理システムに関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファに対するインピーダンスの要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜５参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。

特許文献３〜５に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。

キャリブレーション動作においては、電圧比較やレプリカバッファのインピーダンス更新を含む調整ステップが複数回実行され、これによって、レプリカバッファのインピーダンスを所望の値に近づける。但し、一連のキャリブレーション動作を行う期間（キャリブレーション期間）にてインピーダンス調整が正しく完了しない場合には、何らかの異常が発生したものとみなして、調整内容は破棄される。これにより、キャリブレーション動作において何らかの異常が発生した場合であっても、誤った方向へのインピーダンス調整が防止される。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００６−２０３４０５号公報 特開２００５−１５９７０２号公報 特開２００７−１１０６１５号公報

キャリブレーション動作における電圧比較や、レプリカバッファのインピーダンス変更などには、ある程度の時間が必要である。このため、外部クロックの周波数が高い場合には、外部クロックが活性化するたびに毎回調整ステップを実行することは不可能である。このような場合には、外部クロックを分周することによって、より周波数の低い内部クロックを生成し、これに同期して調整ステップを実行すればよい。

しかしながら、キャリブレーション期間（＝ｔＺＱＣＳ）は、通常、外部クロック数（例えば６４クロック）によって規定される。このため、外部クロックの分周数が大きくなればなるほど、キャリブレーション期間に実行可能な調整ステップ数が減ってしまう。つまり、キャリブレーション期間を規定する外部クロック数をｍとし、分周数をｎとすると、１回のキャリブレーション期間において内部クロックが活性化する回数、つまり調整ステップ数はｍ／ｎ回となる。外部クロックの周波数が高くなると、必然的に分周数ｎを増やす必要が生じることから、１回のキャリブレーション期間に実行可能な調整ステップ数はますます減少する。

このため、外部クロックの周波数が非常に高くなると、１回のキャリブレーション期間にてインピーダンス調整が完了しないケースも生じうる。上述の通り、このようなケースが生じた場合、従来は異常とみなして調整内容を破棄していたが、周波数の向上によって１回のキャリブレーション期間に実行可能な調整ステップ数が大幅に少なくなると、１回のキャリブレーション期間でインピーダンス調整が完了しないケースが頻繁に生じものと考えられる。

このような場合、インピーダンス調整に失敗するたびに調整内容を破棄していると、目的とするインピーダンスに辿り着くことができなくなってしまう。

本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、外部クロックの周波数が高い場合であっても、正しくキャリブレーション動作を実行可能なキャリブレーション回路及びこれを備える半導体装置を提供することである。

また、本発明は、このような半導体装置を有するデータ処理システムを提供することである。

本発明によるキャリブレーション回路は、出力バッファを構成するプルアップ回路及びプルダウン回路のインピーダンスを調整するキャリブレーション回路であって、プルアップ回路及びプルダウン回路の一方と実質的に同じ回路構成を有する第１のレプリカバッファと、プルアップ回路及びプルダウン回路の他方と実質的に同じ回路構成を有する第２のレプリカバッファと、第１及び第２のレプリカバッファのインピーダンスをそれぞれ規定する第１及び第２のインピーダンスコードを変化させるカウンタ回路と、第１及び第２のインピーダンスコードをそれぞれ保持する第１及び第２のラッチ回路と、第１のレプリカバッファのインピーダンスが所定のレベルに達したことに応答して第１のラッチ回路を活性化させ、第２のレプリカバッファのインピーダンスが所定のレベルに達したことに応答して第２のラッチ回路を活性化させる第１の終了判定回路と、キャリブレーションコマンドの発行から所定の期間が経過したことに応答して、第１又は第２のレプリカバッファのインピーダンスが所定のレベルに達したか否かに関わらず、第１又は第２のラッチ回路を活性化させる第２の終了判定回路と、を備えることを特徴とする。

また、本発明による半導体装置は、上記のキャリブレーション回路及び出力バッファを含む。さらに、本発明によるデータ処理システムは、上記の半導体装置を含む。

本発明において、「所定の期間」とは、絶対時間で規定される期間に限らず、クロック数で規定される期間であっても構わない。また、インピーダンスが「所定のレベルに達した」か否かの判断条件は特に制限されない。したがって、複数回の調整ステップにおいて所定の結果が連続して出現したことを条件として、インピーダンスが「所定のレベルに達した」と判断するケースも含む。

所定の期間はキャリブレーション期間の実質的に半分であり、第２の終了判定回路は、キャリブレーション動作の開始から所定の期間が経過したことに応答して、カウンタ回路の動作モードを切り替えることが好ましい。或いは、所定の期間はキャリブレーション期間と実質的に同一であり、キャリブレーションコマンドが発行されるたびに、カウンタ回路の動作モードが切り替えられることもまた好ましい。

このように、本発明によれば、レプリカバッファのインピーダンスが所定のレベルに達したか否かに関わらず、調整内容であるインピーダンスコードを破棄することなく、ラッチ回路に取り込んでいる。このため、１回のキャリブレーション期間でインピーダンス調整が完了しなかった場合であっても、次回のキャリブレーション動作を続きから実行することができる。したがって、外部クロックの周波数が高い場合であっても、キャリブレーションコマンドを複数回発行することにより、目的とするインピーダンスに辿り着くことが可能となる。

しかも、本発明では、レプリカバッファのインピーダンスが所定のレベルに達したことに応答して、インピーダンスコードをラッチ回路に取り込んでいる。このため、所定回数の調整ステップを強制的に実行するタイプのキャリブレーション回路に比べ、高いインピーダンス精度を得ることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。

図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０，１３０のインピーダンスを制御するアップダウンカウンタ１４０と、アップダウンカウンタ１４０が生成するインピーダンスコードをラッチするラッチ回路１４１，１４２とを備えている。

レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路１００の役割である。

図２は、レプリカバッファ１１０の回路図である。

図２に示すように、レプリカバッファ１１０は、電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。

トランジスタ１１１〜１１５のゲートには、レプリカバッファ１１０の前段に設けられたレプリカ制御回路１１０ａを介して、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記している。レプリカ制御回路１１０ａは、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５のスルーレートなどを調整する回路である。後述するレプリカ制御回路１２０ａ，１３０ａも同様である。

トランジスタ１１１〜１１５からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。

これにより、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。

レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図２に示したレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、レプリカ制御回路１２０ａを介してインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。

図３は、レプリカバッファ１３０の回路図である。

図３に示すように、レプリカバッファ１３０は、接地電位に対して並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接点Ａに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。

トランジスタ１３１〜１３５のゲートには、レプリカバッファ１３０の前段に設けられたレプリカ制御回路１３０ａを介して、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図３においては、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてＤＲＺＱＮと表記している。

トランジスタ１３１〜１３５からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。

トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を「１」とした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定すればよい。

図１に戻って、アップダウンカウンタ１４０は、インピーダンス制御信号ＤＲＺＱＰを構成する第１のインピーダンスコードと、インピーダンス制御信号ＤＲＺＱＮを構成する第２のインピーダンスコードを個別にカウントアップ及びカウントダウン可能なカウンタ回路である。つまり、アップダウンカウンタ１４０は、第１のインピーダンスコードをカウントする動作モードと、第２のインピーダンスコードをカウントする動作モードを有しており、その切り替えは、３２ｔＣＫサイクルカウンタ１６２より出力される終了信号ＥＮＤ３によって制御される。

インピーダンス制御信号ＤＲＺＱＰを構成する第１のインピーダンスコードは、比較信号ＣＯＭＰ１に基づいてカウントアップ及びカウントダウンされ、インピーダンス制御信号ＤＲＺＱＮを構成する第２のインピーダンスコードは、比較信号ＣＯＭＰ２に基づいてカウントアップ及びカウントダウンされる。

比較信号ＣＯＭＰ１は、コンパレータ回路１５１によって生成される。コンパレータ回路１５１は、キャリブレーション端子ＺＱの電位と基準電位（ＶＤＤ／２）とを比較する回路であり、その大小関係に基づいてアップダウンカウンタ１４０を制御する。具体的には、キャリブレーション端子ＺＱの電位が基準電位よりも高い場合には、第１のインピーダンスコードをカウントダウンさせ、これによりレプリカバッファ１１０のインピーダンスを上昇させる。逆に、キャリブレーション端子ＺＱの電位が基準電位よりも低い場合には、第１のインピーダンスコードをカウントアップさせ、これによりレプリカバッファ１１０のインピーダンスを低下させる。コンパレータ回路１５１に供給される基準電位は、基準電位生成回路１９１によって生成される。

比較信号ＣＯＭＰ２は、コンパレータ回路１５２によって生成される。コンパレータ回路１５２は、レプリカバッファ１２０とレプリカバッファ１３０との接点Ａの電位と、基準電位（ＶＤＤ／２）とを比較する回路であり、その大小関係に基づいてアップダウンカウンタ１４０を制御する。具体的には、接点Ａの電位が基準電位よりも高い場合には、第２のインピーダンスコードをカウントアップさせ、これによりレプリカバッファ１３０のインピーダンスを低下させる。逆に、接点Ａの電位が基準電位よりも低い場合には、第２のインピーダンスコードをカウントダウンさせ、これによりレプリカバッファ１３０のインピーダンスを上昇させる。コンパレータ回路１５２に供給される基準電位は、基準電位生成回路１９２によって生成される。

図１に示すように、比較信号ＣＯＭＰ１，ＣＯＭＰ２は、終了判定回路１６１にも供給される。終了判定回路１６１は、レプリカバッファ１１０のインピーダンスが所定のレベルに達したことに応答して終了信号ＥＮＤ１を生成し、レプリカバッファ１３０のインピーダンスが所定のレベルに達したことに応答して終了信号ＥＮＤ２を生成する回路である。レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したか否かの判断は、それぞれ比較信号ＣＯＭＰ１，ＣＯＭＰ２を参照することによって行われる。一例として、比較信号ＣＯＭＰ１，ＣＯＭＰ２が変化した場合、レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したと判断することができる。或いは、比較信号ＣＯＭＰ１，ＣＯＭＰ２が複数回連続して変化した場合、レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したと判断することもできる。本発明において、インピーダンスが所定のレベルに達したか否かの判断条件については、特に限定されない。

終了信号ＥＮＤ１，ＥＮＤ２は、それぞれＥＸＯＲゲート１７１，１７２を介してラッチ回路１４１，１４２に供給される。ＥＸＯＲゲート１７１，１７２には、３２ｔＣＫサイクルカウンタ１６２より出力される終了信号ＥＮＤ３が共通に供給されている。このため、終了信号ＥＮＤ３が活性化する前に終了信号ＥＮＤ１が活性化すると、アップダウンカウンタ１４０にてカウントしている第１のインピーダンスコードがラッチ回路１４１にラッチされる。同様に、終了信号ＥＮＤ３が活性化する前に終了信号ＥＮＤ２が活性化すると、アップダウンカウンタ１４０にてカウントしている第２のインピーダンスコードがラッチ回路１４２にラッチされる。

さらに、終了信号ＥＮＤ１，ＥＮＤ２が活性化する前に終了信号ＥＮＤ３が活性化すると、アップダウンカウンタ１４０にてカウントしている第１及び第２のインピーダンスコードがラッチ回路１４１，１４２にそれぞれラッチされることになる。

３２ｔＣＫサイクルカウンタ１６２は、キャリブレーションコマンドの発行から３２クロックが経過したことに応答して終了信号ＥＮＤ３を活性化させる回路であり、第２の終了判定回路としての役割を果たす。本実施形態では、キャリブレーションコマンドに応答して実行される一連のキャリブレーション期間が６４クロック周期（＝６４ｔＣＫ）と規定されており、したがって、３２ｔＣＫサイクルカウンタ１６２は、キャリブレーション期間が半分経過した時点（キャリブレーション開始から３２クロック経過時点）で終了信号ＥＮＤ３を活性化させるとともに、キャリブレーション期間が終了した時点（キャリブレーション開始から６４クロック経過時点）で終了信号ＥＮＤ３を再び活性化させる。

このように、終了信号ＥＮＤ３は、ＥＸＯＲゲート１７１，１７２を介してラッチ回路１４１，１４２に供給されることから、レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したか否かに関わらず、キャリブレーション開始から３２クロック経過時点及び６４クロック経過時点で、第１及び第２のインピーダンスコードが強制的にラッチされることになる。

上述の通り、終了信号ＥＮＤ３はアップダウンカウンタ１４０に供給されており、これが活性化すると、アップダウンカウンタ１４０の動作モードが切り替えられる。したがって、キャリブレーション開始から３２クロック経過時点及び６４クロック経過時点で、動作モードが切り替えられることになる。本実施形態では、キャリブレーション期間の前半においては、第１のインピーダンスコードを変化させる動作モードが選択され、キャリブレーション期間の後半においては、第２のインピーダンスコードを変化させる動作モードが選択される。

また、本実施形態によるキャリブレーション回路１００は、スタートコード発生回路１８０を有している。スタートコード発生回路１８０は、キャリブレーションコマンドＺＱＣＳの発行に応答して、アップダウンカウンタ１４０にスタートコードを供給する回路である。アップダウンカウンタ１４０に供給するスタートコードは、ラッチ回路１４１，１４２に保持されているインピーダンスコードである。

以上が本実施形態によるキャリブレーション回路１００の構成である。そして、実際にキャリブレーション回路１００を動作させる場合には、図１に示すように、キャリブレーション端子ＺＱに外部抵抗Ｒを接続する。

次に、本実施形態によるキャリブレーション回路１００の動作について説明する。

図４は、キャリブレーション動作時におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。図４には、終了信号ＥＮＤ１〜ＥＮＤ３の発生タイミングも併せて表示してある。

図４に示す例では、レプリカバッファ１１０，１２０，１３０のインピーダンスが目標値よりも高く、このため、キャリブレーション端子ＺＱの電位が目標値である基準電位（＝ＶＤＤ／２）よりも低く、接点Ａの電位が基準電位よりも高くなっているケースを示している。

そして、１回目のキャリブレーションコマンドが発行されると、スタートコード発生回路１８０は、ラッチ回路１４１に保持されている第１のインピーダンスコードをアップダウンカウンタ１４０に供給する。キャリブレーションコマンドの発行時においては、アップダウンカウンタ１４０は第１のインピーダンスコードをカウントアップ又はカウントダウンする第１の動作モードが選択されており、このため、ラッチ回路１４１の内容が第１のインピーダンスコードとして取り込まれる。

そして、コンパレータ回路１５１を用いてキャリブレーション端子ＺＱの電位と基準電位との比較を行い、その結果に応じて、アップダウンカウンタ１４０により第１のインピーダンスコードをカウントアップ又はカウントダウンする。図４に示す例では、レプリカバッファ１１０のインピーダンスが高いことから、キャリブレーション端子ＺＱの電位は基準電位よりも低くなっており、このため、第１のインピーダンスコードがカウントアップされる。その結果、レプリカバッファ１１０のインピーダンスは１ステップ低下し、キャリブレーション端子ＺＱの電位も１ステップ上昇する。

このような動作を複数サイクル（図４に示す例では３サイクル）実行し、キャリブレーションコマンドの発行から３２クロックが経過すると、３２ｔＣＫサイクルカウンタ１６２は終了信号ＥＮＤ３を活性化させる。これに応答して、ラッチ回路１４１には現在のインピーダンスコードがラッチされることになる。また、ラッチされたインピーダンスコードはレプリカバッファ１２０にも反映され、これにより、レプリカバッファ１２０のインピーダンスは、レプリカバッファ１１０のインピーダンスと実質的等しくなる。

さらに、終了信号ＥＮＤ３の活性化に応答してアップダウンカウンタ１４０の動作モードが切り替わり、第２のインピーダンスコードをカウントアップ又はカウントダウンする第２の動作モードとなる。また、スタートコード発生回路１８０は、ラッチ回路１４２に保持されている第２のインピーダンスコードをアップダウンカウンタ１４０に供給する。このため、ラッチ回路１４２の内容が第２のインピーダンスコードとしてアップダウンカウンタ１４０に取り込まれる。

そして、コンパレータ回路１５２を用いて接点Ａの電位と基準電位との比較を行い、その結果に応じて、アップダウンカウンタ１４０により第２のインピーダンスコードをカウントアップ又はカウントダウンする。図４に示す例では、レプリカバッファ１３０のインピーダンスが高いことから、接点Ａの電位は基準電位よりも高くなっており、このため、第２のインピーダンスコードがカウントアップされる。その結果、レプリカバッファ１３０のインピーダンスは１ステップ低下し、接点Ａの電位も１ステップ低下する。

このような動作を複数サイクル（図４に示す例では３サイクル）実行し、キャリブレーションコマンドの発行から６４クロックが経過すると、３２ｔＣＫサイクルカウンタ１６２は再び終了信号ＥＮＤ３を活性化させる。これに応答して、ラッチ回路１４２には現在のインピーダンスコードがラッチされる。

以上により、１回目のキャリブレーション期間ｔＺＱＣＳ（１）が終了する。この間、コンパレータ回路１５１，１５２の出力は一度も変化しておらず、したがって、終了判定回路１６１は終了信号ＥＮＤ１，ＥＮＤ２を発生しない。しかしながら、既に説明したとおり、終了信号ＥＮＤ１，ＥＮＤ２の発生に関わらず、キャリブレーション開始から３２クロック経過時点及び６４クロック経過時点で、第１及び第２のインピーダンスコードが強制的にラッチされることから、キャリブレーション失敗とはならず、最終コードが保持されることになる。つまり、以降のキャリブレーション動作は、前回の続きから実行することが可能となる。

そして、２回目及び３回目のキャリブレーションコマンドが発行され、これに応じてキャリブレーション動作を進めると、やがてキャリブレーション端子ＺＱの電位及び接点Ａの電位が基準電位に到達する。図４に示した例では、３回目のキャリブレーション動作において、キャリブレーション端子ＺＱの電位及び接点Ａの電位が基準電位に到達している。つまり、３回目のキャリブレーション動作においてインピーダンス調整が成功している。インピーダンス調整が成功すると、終了判定回路１６１は終了信号ＥＮＤ１，ＥＮＤ２を発生し、これに応答してラッチ回路１４１，１４２は現在のインピーダンスコードをラッチする。

このように、本実施形態では、１回のキャリブレーション期間においてインピーダンス調整が完了しなかった場合であっても、インピーダンスコードを破棄することなく、ラッチ回路１４１，１４２に最後のインピーダンスコードを保持させている。このため、外部クロックの周波数が高いために１回のキャリブレーション期間ｔＺＱＣＳが短い場合であっても、複数回のキャリブレーション期間を利用することによって、正しいキャリブレーション動作を実行することが可能となる。

また、本実施形態では、３２ｔＣＫサイクルカウンタ１６２が終了信号ＥＮＤ３を発生する前に、終了判定回路１６１が終了信号ＥＮＤ１，ＥＮＤ２を発生させた場合、この時点で当該レプリカバッファのインピーダンス調整を終了させ、ラッチ回路１４１，１４２にインピーダンスコードをラッチさせている。このため、不必要にインピーダンス調整を続けることによる調整誤差を縮小することが可能となる。

つまり、図４に示す例では、４回目のキャリブレーションコマンドに応答した動作は、プルアップ側及びプルダウン側とも、２回のインピーダンス調整で動作を終了している。このため、調整誤差は、基準電位に最も近いインピーダンスコードに対して±１の範囲内に収まる。この誤差は、例えば、図４に示す３回目のキャリブレーション動作の終了時におけるインピーダンスコードが最適値であるとすると、４回目のキャリブレーション動作の終了時におけるインピーダンスコードは、最適値から１ステップずれた値となる。このような誤差は、コンパレータ回路を用いた大小比較を行っている以上、不可避的に生じる誤差であると言える。

これに対し、終了判定回路１６１を用いない場合には、レプリカバッファのインピーダンスが最適値に到達した後も、あらかじめ定められた期間中は調整動作を継続することから、最終的に得られるインピーダンスコードが最適値であるとは限らない。つまり、最終的に得られるインピーダンスコードは、１ステップずれた値である可能性がある。このようなずれがプルアップ側でまず生じ、さらに、プルダウン側はインピーダンスのずれたプルアップ側に合わせるよう、インピーダンス調整がなされることから、プルダウン側においてずれがさらに拡大する可能性がある。その結果、調整誤差は、基準電位に最も近いインピーダンスコードに対して±２程度に拡大する可能性が生じる。

本実施形態によるキャリブレーション回路１００ではこのような問題は生じず、したがって、より正確なインピーダンス調整を行うことが可能となる。

しかも、本実施形態では、１回のキャリブレーション期間において、プルアップ側のレプリカバッファ１１０，１２０のインピーダンス調整と、プルダウン側のレプリカバッファ１３０のインピーダンス調整を両方行っている。このため、プルアップ側とプルダウン側のインピーダンスにミスマッチが生じにくいという利点も有している。

図５は、キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。

図５に示す半導体装置２００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ２１０及び入力バッファ２２０を備えている。入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

出力バッファ２１０の動作は、前段回路２３０より供給される動作信号２３０Ｐ，２３０Ｎによって制御される。図５に示すように、前段回路２３０には、キャリブレーション回路１００より供給されるインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮが供給されている。

図６は、出力バッファ２１０の回路図である。

図６に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続されている。

トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐが供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎが供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。

出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図２に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有している。

したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。

実際の半導体装置においては、このような出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。

図７は、前段回路２３０の回路図である。

図７に示すように、前段回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

出力制御回路２４０の出力である選択信号２４０Ｐ，２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。

ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図５に示すように、出力バッファ２１０に供給される。

以上が半導体装置２００の構成である。このような構成により、出力バッファ２１０は、キャリブレーション回路１００にて調整されたインピーダンスと同じインピーダンスにて動作することが可能となる。

図８は、本発明の好ましい実施形態による半導体装置を用いたデータ処理システム３００の構成を示すブロック図であり、本実施形態による半導体装置がＤＲＡＭである場合を示している。

図８に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体装置（ＤＲＡＭ）３３０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図８においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とＤＲＡＭ３３０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図８には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図８に示すメモリシステムデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図８に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

次に、本発明の好ましい第２の実施形態について説明する。

図９は、本発明の好ましい第２の実施形態によるキャリブレーション回路４００の回路図である。

図９に示すように、本実施形態によるキャリブレーション回路４００は、図１に示した３２ｔＣＫサイクルカウンタ１６２が６４ｔＣＫサイクルカウンタ４１０に置き換えられている点、並びに、ＺＱカウンタ４２０が追加され、その出力によってアップダウンカウンタ１４０の動作モードが切り替えられる点において、図１に示したキャリブレーション回路１００と相違する。その他の点については、図１に示したキャリブレーション回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

６４ｔＣＫサイクルカウンタ４１０は、キャリブレーションコマンドの発行から６４クロックが経過したことに応答して終了信号ＥＮＤ３を活性化させる回路であり、第２の終了判定回路としての役割を果たす。本実施形態では、キャリブレーションコマンドに応答して実行される一連のキャリブレーション期間が６４クロック周期（＝６４ｔＣＫ）であり、したがって、６４ｔＣＫサイクルカウンタ４１０は、キャリブレーション期間が終了した時点（キャリブレーション開始から６４クロック経過時点）で終了信号ＥＮＤ３を活性化させる。

一方、ＺＱカウンタ４２０は、キャリブレーションコマンドが発行されるたびに反転する一種のフラグであり、アップダウンカウンタ１４０の動作モードを選択するために用いられる。

図１０は、本実施形態におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。図１０には、終了信号ＥＮＤ１〜ＥＮＤ３の発生タイミングも併せて表示してある。

図１０に示す例は、図４に示した例と同様、レプリカバッファ１１０，１２０，１３０のインピーダンスが目標値よりも高く、このため、キャリブレーション端子ＺＱの電位が目標値である基準電位（＝ＶＤＤ／２）よりも低く、接点Ａの電位が基準電位よりも高くなっているケースを示している。

１回目のキャリブレーションコマンドが発行される時点においては、ＺＱカウンタ４２０は第１の動作モードを選択している。このため、アップダウンカウンタ１４０は、ラッチ回路１４１の内容を第１のインピーダンスコードとして取り込む。

そして、第１の実施形態と同様、アップダウンカウンタ１４０によって第１のインピーダンスコードをカウントアップする。その結果、レプリカバッファ１１０のインピーダンスは１ステップずつ低下し、キャリブレーション端子ＺＱの電位も１ステップずつ上昇する。

このような動作を複数サイクル（図１０に示す例では６サイクル）実行し、キャリブレーションコマンドの発行から６４クロックが経過すると、６４ｔＣＫサイクルカウンタ４１０は終了信号ＥＮＤ３を活性化させる。これに応答して、ラッチ回路１４１には現在のインピーダンスコードがラッチされることになる。また、ラッチされたインピーダンスコードはレプリカバッファ１２０にも反映され、これにより、レプリカバッファ１２０のインピーダンスは、レプリカバッファ１１０のインピーダンスと実質的等しくなる。

そして、２回目のキャリブレーションコマンドが発行されると、ＺＱカウンタ４２０の内容が反転し、アップダウンカウンタ１４０は第２の動作モードが選択される。これにより、アップダウンカウンタ１４０はラッチ回路１４２の内容を第２のインピーダンスコードとして取り込む。そして、プルアップ側と同様、アップダウンカウンタ１４０によって第２のインピーダンスコードをカウントアップする。その結果、レプリカバッファ１３０のインピーダンスは１ステップずつ低下し、接点Ａの電位も１ステップずつ上昇する。

このように、本実施形態では、１回のキャリブレーション期間においてプルアップ側のインピーダンス調整とプルダウン側のインピーダンス調整の両方を行うのではなく、いずれか一方のみを交互に実行している。このため、キャリブレーション期間中に、プルダウン側調整からプルダウン側調整への切り替えに要する時間Ｔｓが必要なくなり、よりオーバーヘッドの少ないキャリブレーション動作を実現することが可能となる。

次に、本発明の好ましい第３の実施形態について説明する。

図１１は、本発明の好ましい第３の実施形態によるキャリブレーション回路５００の回路図である。

図１１に示すように、本実施形態によるキャリブレーション回路５００は６４ｔＣＫサイクルカウンタ５１０が追加されるとともに、ＥＸＯＲゲート１７１，１７２がＯＲゲート５７１，５７２に置き換えられている。ＯＲゲート５７２には、６４ｔＣＫサイクルカウンタ５１０の出力である終了信号ＥＮＤ４が供給されている。また、３２ｔＣＫサイクルカウンタ１６２は、ＯＲゲート５７１の出力が活性化されるとリセットされるよう構成されており、６４ｔＣＫサイクルカウンタ５１０は、ＯＲゲート５７２の出力が活性化されるとリセットされるよう構成されている。その他の点については、図１に示したキャリブレーション回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１２は、本実施形態におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。図１２には、終了信号ＥＮＤ１〜ＥＮＤ４の発生タイミングも併せて表示してある。

図１２に示す例は、レプリカバッファ１１０，１２０，１３０のインピーダンスが目標値よりも高く、且つ、レプリカバッファ１１０，１２０の方がレプリカバッファ１３０よりも目標インピーダンスに近いケースを示している。

１回目及び２回目のキャリブレーション動作については、第１の実施形態によるキャリブレーション回路１００の動作と同じである。しかしながら、本例では、レプリカバッファ１１０，１２０の方がレプリカバッファ１３０よりも目標インピーダンスに近いことから、２回目のキャリブレーション動作において、レプリカバッファ１１０，１２０のインピーダンス調整が完了している。これに対し、レプリカバッファ１３０のインピーダンスはまだ目標値に到達していない。

このため、３回目のキャリブレーション動作では、３２ｔＣＫの期間を待たずに、レプリカバッファ１１０，１２０のインピーダンスは直ちに調整完了となる。このような場合、本実施形態では３２ｔＣＫの期間を待たずに、直ちにレプリカバッファ１３０に制御対象が切り替えられる。このため、３回目のキャリブレーション動作では、レプリカバッファ１３０のインピーダンス調整が５ステップ実行され、これにより、早期に目標のインピーダンスに到達することができる。

このように、本実施形態では、プルアップ側のインピーダンス調整が完了すると、直ちにプルダウン側のインピーダンス調整を実行していることから、プルアップ側とプルダウン側のインピーダンスに大きなずれが生じている場合であっても、より高速に調整を完了することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ２１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。

また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、５つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。

さらに、上記実施形態では、まずプルアップ側のレプリカバッファ１１０のインピーダンス調整を行い、さらに、レプリカバッファ１２０のインピーダンスを基準としてプルダウン側のレプリカバッファ１３０のインピーダンス調整を行っている。しかしながら、本発明においてこの順序は特に限定されず、プルダウン側からインピーダンス調整を行っても構わない。

さらに、上記実施形態では、プルアップ側のレプリカバッファ１１０については、外部抵抗を基準としてインピーダンス調整を行い、プルダウン側のレプリカバッファ１３０については、レプリカバッファ１２０を基準としてインピーダンス調整を行っている。しかしながら、本発明がこれに限定されるものではなく、例えば、プルアップ側及びプルダウン側とも、外部抵抗を基準としてインピーダンス調整を行う方式であっても構わない。

さらに、第１及び第２の実施形態ではＥＸＯＲゲート１７１，１７２を使用し、第３の実施形態ではＯＲゲート５７１，５７２を使用しているが、第１及び第２の実施形態においてＥＸＯＲゲート１７１，１７２の代わりにＯＲゲートを用いても構わないし、第３の実施形態においてＯＲゲート５７１，５７２の代わりにＥＸＯＲゲートを用いても構わない。ＥＸＯＲゲートを用いれば、３２ｔＣＫサイクルカウンタ１６２などをリセットする動作が不要となることから、制御を簡素化することが可能となる。尚、ＯＲゲートを用いた場合であっても、３２ｔＣＫサイクルカウンタ１６２などのリセットは必須ではない。但し、リセット動作を行わない場合、終了信号ＥＮＤ３よりも先に終了信号ＥＮＤ１が活性化したケースにおいては、ラッチ動作が２回実行されることになるため、２回目のラッチ動作にて誤ったインピーダンスコードがラッチされないよう回路構成する必要がある。

本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。 レプリカバッファ１１０の回路図である。 レプリカバッファ１３０の回路図である。 キャリブレーション回路１００におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。 キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。 出力バッファ２１０の回路図である。 前段回路２３０の回路図である。 本発明の好ましい実施形態によるデータ処理システム３００の構成を示すブロック図である。 本発明の好ましい第２の実施形態によるキャリブレーション回路４００の回路図である。 キャリブレーション回路４００におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。 本発明の好ましい第３の実施形態によるキャリブレーション回路５００の回路図である。 キャリブレーション回路５００におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。

符号の説明

１００ キャリブレーション回路
１１０，１２０，１３０ レプリカバッファ
１１０ａ，１２０ａ，１３０ａ レプリカ制御回路
１１１〜１１５，１３１〜１３５ トランジスタ
１１９，１３９ 抵抗
１４０ アップダウンカウンタ
１４１，１４２ ラッチ回路
１５１，１５２ コンパレータ回路
１６１ 終了判定回路
１６２ ３２ｔＣＫサイクルカウンタ（第２の終了判定回路）
１７１，１７２ ＥＸＯＲゲート
１８０ スタートコード発生回路
１９１，１９２ 基準電位生成回路
２００ 半導体装置
２１０ 出力バッファ
２１１ｎ〜２１５ｎ，２１１ｐ〜２１５ｐ トランジスタ
２１８，２１９ 抵抗
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路
３００ データ処理システム
３０１〜３０５ ＯＲ回路
３１１〜３１５ ＡＮＤ回路
３１０ システムバス
３２０ データプロセッサ
３４０ ストレージデバイス
３５０ デバイス
４００，５００ キャリブレーション回路
４１０，５１０ ６４ｔＣＫサイクルカウンタ（第２の終了判定回路）
４２０ ＺＱカウンタ
５７１，５７２ ＯＲゲート
Ｒ 外部抵抗
ＺＱ キャリブレーション端子

Claims (7)

1. 出力バッファを構成するプルアップ回路及びプルダウン回路のインピーダンスを調整するキャリブレーション回路であって、
   前記プルアップ回路及び前記プルダウン回路の一方と実質的に同じ回路構成を有する第１のレプリカバッファと、
   前記プルアップ回路及び前記プルダウン回路の他方と実質的に同じ回路構成を有する第２のレプリカバッファと、
   前記第１及び第２のレプリカバッファのインピーダンスをそれぞれ規定する第１及び第２のインピーダンスコードを変化させるカウンタ回路と、
   前記第１及び第２のインピーダンスコードをそれぞれ保持する第１及び第２のラッチ回路と、
   前記第１のレプリカバッファのインピーダンスが所定のレベルに達したことに応答して前記第１のラッチ回路を活性化させ、前記第２のレプリカバッファのインピーダンスが所定のレベルに達したことに応答して前記第２のラッチ回路を活性化させる第１の終了判定回路と、
   キャリブレーションコマンドの発行から所定の期間が経過したことに応答して、前記第１又は第２のレプリカバッファのインピーダンスが前記所定のレベルに達したか否かに関わらず、前記第１及び第２のラッチ回路の少なくとも一方を活性化させる第２の終了判定回路と、を備えることを特徴とするキャリブレーション回路。
2. 前記カウンタ回路は、前記第１のインピーダンスコードを変化させる動作モードと、前記第２のインピーダンスコードを変化させる動作モードを有していることを特徴とする請求項１に記載のキャリブレーション回路。
3. 前記所定の期間は、キャリブレーション期間の実質的に半分であり、
   前記第２の終了判定回路は、前記キャリブレーション動作の開始から前記所定の期間が経過したことに応答して、前記カウンタ回路の前記動作モードを切り替えることを特徴とする請求項２に記載のキャリブレーション回路。
4. 前記第１の終了判定回路は、前記第１のレプリカバッファのインピーダンスが前記所定のレベルに達したことに応答して、前記キャリブレーションコマンドの発行から前記所定の期間が経過したか否かに関わらず、前記カウンタ回路の前記動作モードを切り替えることを特徴とする請求項３に記載のキャリブレーション回路。
5. 前記所定の期間は、キャリブレーション期間と実質的に同一であり、
   前記キャリブレーションコマンドが発行されるたびに、前記カウンタ回路の動作モードが切り替えられることを特徴とする請求項２に記載のキャリブレーション回路。
6. 請求項１乃至５のいずれか一項に記載のキャリブレーション回路と、前記出力バッファとを含む半導体装置。
7. 請求項６に記載の半導体装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。

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