JP2004253046A - Ｂｉｓｔ回路、半導体装置及びｂｉｓｔ回路のコマンドパターン生成方法 - Google Patents
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Abstract
【課題】ＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供する。
【解決手段】クロック信号ＣＬＫに基づいてシフトレジスタ部２３の出力信号Ｐ１〜Ｐ６がシフトされ、シフトレジスタ部２３の出力信号Ｐ１〜Ｐ６と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御信号発生部２４で生成される。制御信号発生部２４から同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、クロック制御部２１でクロック信号ＣＬＫがマスクされる。
【選択図】 図１
【解決手段】クロック信号ＣＬＫに基づいてシフトレジスタ部２３の出力信号Ｐ１〜Ｐ６がシフトされ、シフトレジスタ部２３の出力信号Ｐ１〜Ｐ６と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御信号発生部２４で生成される。制御信号発生部２４から同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、クロック制御部２１でクロック信号ＣＬＫがマスクされる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路による自己試験機能を備えた半導体装置に関するものである。
【０００２】
近年、携帯用電子機器は益々小型化が要請され、これにともなって携帯用電子機器に搭載される半導体装置の更なる小型化が要請されている。半導体装置の小型化の一手段として、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）やＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）が開発されている。これらの半導体装置では、１つのパッケージ内に多数のチップが内蔵され、各チップを接続する配線は、外部ピンに接続されない場合もある。このような場合には、パッケージング後にパッケージ内の各チップに対し、外部試験装置による動作試験を行うことができない。そこで、パッケージに内蔵される少なくとも１つのチップにＢＩＳＴ回路を搭載し、そのＢＩＳＴ回路により当該チップあるいは同一パッケージ内の他のチップの動作試験を行う必要がある。
【０００３】
【従来の技術】
パッケージ１内に複数のチップが内蔵され、各チップのいずれかには、メモリ等の被テスト回路と、ＢＩＳＴ回路が搭載された半導体装置では、ＢＩＳＴ回路に入力信号を入力するための数本の入力端子と、試験結果を出力するための出力端子が備えられる。
【０００４】
ＢＩＳＴ回路は、入力端子からの信号に応答して、メモリに対し制御信号を出力し、動作試験のための書き込み動作及び読み出し動作を実行する。また、読み出し動作時にはメモリから読み出した読み出しデータと、ＢＩＳＴ回路内で発生した期待値データとの比較判定を行い、読み出しデータの良否判定結果を出力端子から出力する。
【０００５】
特許文献１には、被テスト回路がメモリセルアレイで構成され、ＢＩＳＴ回路と、比較回路とがメモリセルアレイのバンク毎に設けられ、各バンクから出力されるテスト出力データと期待値とを各比較回路で比較する構成が開示されている。
【０００６】
ＢＩＳＴ回路内には、あらかじめマーチングパターン、チェッカーパターン等の数種類の試験パターンが格納されていて、これらの試験パターンに基づいて動作試験が行われる。
【０００７】
従来のＢＩＳＴ回路におけるコマンド発生部の構成を図１４に示す。シフトレジスタ部１は、クロック信号ＣＬＫの入力に基づいて、出力信号Ｐ１〜Ｐｘを１つずつ順番にＨレベルとする。
【０００８】
制御信号発生部２は、シフトレジスタ部１の出力信号Ｐ１〜Ｐｘに基づいて、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーをメモリに出力する。メモリは、これらの制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーで設定されるコマンドパターンに基づいて、一連の書き込み動作及び読み出し動作を行う。
【０００９】
図１６に、各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーの組み合わせに基づいて設定される各種コマンドＣＭを示す。図１６において、「Ｈ」はＨレベル、「Ｌ」はＬレベルの信号を示し、「×」はＨレベルまたはＬレベルの任意レベル、「Ｖ」はアドレス信号Ａ０〜Ａ１０，ＢＡの確定入力を示す。
【００１０】
また、図１５はＳＤＲＡＭにおいて、各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーとクロック信号ＣＬＫとに基づいて設定されるアクティブコマンドＡＣＴＶ、リード／ライトコマンドＲ／Ｗ、プリチャージコマンドＰＲＥを示す。
【００１１】
【特許文献１】
特開２００２−１６３８９９
【００１２】
【発明が解決しようとする課題】
図１７は、各種試験パターンにおけるコマンドパターンと、そのクロック長を示す。例えば、同一バンクにおけるページライト動作（Ｓａｍｅ Ｂａｎｋ ＰＡＧＥ ＷＲＴ）では、１サイクルのコマンドパターンのクロック長は１３６となる。
【００１３】
すなわち、１クロックのＡＣＴＶ、２クロックのＤＥＳＬ、１２８クロックのＷＲＴＩＴ、２クロックのＤＥＳＬ、１クロックのＰＲＥ、２クロックのＤＥＳＬである。
従来のコマンド発生部では、クロック長１３６のコマンドパターンを生成するためには、シフトレジスタ部１から１３６の出力信号Ｐ１〜Ｐ１３６を出力する必要がある。
【００１４】
また、制御信号発生部２では、出力信号Ｐ１〜Ｐ１３６についてそれぞれ各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを出力する必要があるため、１３６のパターンレジスタが必要となる。
【００１５】
従って、シフトレジスタ部１及び制御信号発生部２の回路面積が増大し、ＢＩＳＴ回路の回路面積が増大するという問題点がある。
この発明の目的は、ＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、クロック信号ＣＬＫに基づいてシフトレジスタ部２３の出力信号Ｐ１〜Ｐ６がシフトされ、前記シフトレジスタ部２３の出力信号Ｐ１〜Ｐ６と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御信号発生部２４で生成される。前記制御信号発生部２４から同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、クロック制御部２１で前記クロック信号ＣＬＫがマスクされる。
【００１７】
また、前記クロック制御部２１は、マスク信号ＭＡＳＫＣに基づいて前記クロック信号ＣＬＫをマスクしたマスククロック信号ＣＬＫＭを前記シフトレジスタ部２３に出力し、前記マスク信号ＭＡＳＫＣは前記制御信号発生部２４から出力されるマスク設定信号に基づいて生成される。
【００１８】
【発明の実施の形態】
（第一の実施の形態）
図１３は、ＳＤＲＡＭ１１と、そのＳＤＲＡＭ１１の動作試験を行うＢＩＳＴ回路１２を搭載した半導体装置を示す。ＳＤＲＡＭ１１は、図１５に示す各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーに基づいて、各コマンドを認識して動作する。
【００１９】
ＢＩＳＴ Ｉ／Ｆ部１３は、外部から入力される制御信号ＴＲＳＴ，ＢＳＣ及びクロック信号ＢＣＬＫをモード発生部１４に出力する。モード発生部１４は、制御信号ＴＲＳＴ，ＢＳＣ及びクロック信号ＢＣＬＫに基づいて、モード設定信号ＭＳを生成して、判定部１５、データ発生部１６、アドレス発生部１７及びコマンド発生部１８に出力する。
【００２０】
ＰＬＬ部１９は、クロック信号ＢＣＬＫに基づいて、第二のクロック信号ＢＰＣＬＫを生成して、ＢＩＳＴクロック発生部２０に出力する。ＢＩＳＴクロック発生部２０は、クロック信号ＢＣＬＫ及び第二のクロック信号ＢＰＣＬＫに基づいて、前記データ発生部１６、アドレス発生部１７及びＳＤＲＡＭ１１にクロック信号ＣＬＫを出力するとともに、前記コマンド発生部１８にマスククロック信号ＣＬＫＭを出力する。
【００２１】
前記データ発生部１６は、このＢＩＳＴ回路１２による動作試験時に、書き込みデータＷＤをＳＤＲＡＭ１１に出力するとともに、期待値データＥＸＤを前記判定部１５に出力する。
【００２２】
前記アドレス発生部１７は、動作試験のための書き込みアドレス及び読み出しアドレスを生成して前記ＳＤＲＡＭ１１に出力する。前記コマンド発生部１８は、前記モード設定信号ＭＳ及びマスククロック信号ＣＬＫＭに基づいて、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成して、前記ＳＤＲＡＭ１１に出力する。
【００２３】
前記判定部１５は、前記読み出しデータＲＤと期待値データＥＸＤとを比較判定し、装置の比較結果を出力信号ＤＱ（ＢＩＳＴ）として出力する。
前記コマンド発生部１８及びそのコマンド発生部１８にマスククロック信号ＣＬＫＭを出力するＢＩＳＴクロック発生部２０の具体的構成を図２に示す。
【００２４】
クロック制御部２１ａ及びマスクカウンタ部２２ａには、前記ＢＩＳＴクロック発生部２０で生成されるクロック信号ＣＬＫが入力される。クロック制御部２１ａは、マスクカウンタ部２２ａから出力されるマスク信号ＭＡＳＫＣに基づいて、クロック信号ＣＬＫをマスクしたマスククロック信号ＣＬＫＭをシフトレジスタ部２３ａに出力する。
【００２５】
前記シフトレジスタ部２３ａは、マスククロック信号ＣＬＫＭに基づいて、１つずつ順次Ｌレベルとなる出力信号Ｐ１〜Ｐ６を制御信号発生部２４ａに出力する。
制御信号発生部２４ａは、シフトレジスタ部２３ａの出力信号Ｐ１〜Ｐ６に基づいて、対応するコマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成して、前記ＳＤＲＡＭ１１に出力する。
【００２６】
前記クロック制御部２１ａの具体的構成を図３に示す。前記マスク信号ＭＡＳＫＣは、ＮＡＮＤ回路２６ａに入力されるとともに、転送ゲート２５を介してＮＡＮＤ回路２６ａに入力される。
【００２７】
クロック信号ＣＬＫは、前記転送ゲート２５のＰチャネル側ゲートに入力されるとともに、インバータ回路２７ａを介して転送ゲート２５のＮチャネル側ゲートに入力される。従って、クロック信号ＣＬＫがＬレベルとなると、転送ゲート２５が導通状態となる。
【００２８】
前記ＮＡＮＤ回路２６ａの出力信号は、インバータ回路２７ｂを介して前記転送ゲート２５の出力端子に出力される。従って、ＮＡＮＤ回路２６ａの出力信号がＨレベルとなるとき、ＮＡＮＤ回路２６ａとインバータ回路２７ｂとがラッチ回路として動作して、ＮＡＮＤ回路２６ａの出力信号をＨレベルにラッチする。
【００２９】
前記ＮＡＮＤ回路２６ａの出力信号は、インバータ回路２７ｃを介してＮＡＮＤ回路２６ｂに入力される。また、ＮＡＮＤ回路２６ｂにはクロック信号ＣＬＫが入力され、ＮＡＮＤ回路２６ｂの出力信号がインバータ回路２７ｄを介してマスククロック信号ＣＬＫＭとして出力される。
【００３０】
このように構成されたクロック制御部２１ａでは、マスク信号ＭＡＳＫＣがＬレベルとなると、ＮＡＮＤ回路２６ａの出力信号がＨレベルとなり、インバータ回路２７ｂとＮＡＮＤ回路２６ａとのラッチ動作により、ＮＡＮＤ回路２６ａの出力信号がＨレベルにラッチされる。
【００３１】
また、クロック信号ＣＬＫがＬレベルとなった状態で、マスク信号ＭＡＳＫＣがＨレベルとなると、ＮＡＮＤ回路２６ａの出力信号はＬレベルにリセットされる。
ＮＡＮＤ回路２６ａの出力信号がＨレベルとなると、インバータ回路２７ｃの出力信号がＬレベルとなるため、マスククロック信号ＣＬＫＭはクロック信号ＣＬＫに関わらずＬレベルとなる。
【００３２】
また、ＮＡＮＤ回路２６ａの出力信号がＬレベルとなると、インバータ回路２７ｃの出力信号はＨレベルとなるため、クロック信号ＣＬＫがマスククロック信号ＣＬＫＭとして出力される。
【００３３】
このような動作により、図５に示すように、マスク信号ＭＡＳＫＣがＬレベルとなると、マスククロック信号ＣＬＫＭはＬレベルとなり、マスク信号ＭＡＳＫＣがＨレベルに復帰した後は、マスククロック信号ＣＬＫＭは次のクロック信号ＣＬＫの立ち上がりからクロック信号ＣＬＫと同相の信号となる。
【００３４】
前記マスクカウンタ部２２ａの具体的構成を図４に示す。マスクカウンタ部２２ａには、前記制御信号発生部２４ａから前記シフトレジスタ部２３ａの出力信号Ｐ２，Ｐ３の反転信号であるマスク設定信号Ｐ２バー，Ｐ３バーが入力される。
【００３５】
前記マスク設定信号Ｐ２バー，Ｐ３バーはＮＯＲ回路２８ａに入力され、そのＮＯＲ回路２８ａの出力信号は、インバータ回路２９ａ及び転送ゲート３０を介してＮＡＮＤ回路３１ａに入力される。
【００３６】
前記転送ゲート３０のＰチャネル側ゲートにはクロック信号ＣＬＫが入力され、Ｎチャネル側ゲートにはクロック信号ＣＬＫがインバータ回路２９ｂを介して入力される。従って、転送ゲート３０はクロック信号ＣＬＫがＬレベルとなると導通状態となる。
【００３７】
前記ＮＡＮＤ回路３１ａには前記インバータ回路２９ａの出力信号が入力され、ＮＡＮＤ回路３１ａの出力信号は、インバータ回路２９ｃを介して前記転送ゲート３０の出力端子に出力される。従って、ＮＡＮＤ回路３１ａ及びインバータ回路２９ｃはラッチ回路として動作する。
【００３８】
前記ＮＡＮＤ回路３１ａの出力信号は、インバータ回路２９ｄを介してＮＡＮＤ回路３１ｂに入力され、そのＮＡＮＤ回路３１ｂにはクロック信号ＣＬＫが入力される。
【００３９】
前記ＮＡＮＤ回路３１ｂの出力信号は、インバータ回路２９ｅを介してＤフリップフロップ回路３２ａにクロック信号として入力される。また、Ｄフリップフロップ回路３２ａの出力信号は、Ｄフリップフロップ回路３２ｂにクロック信号として入力されるとともに、ＮＡＮＤ回路３１ｃ，３１ｄに入力される。Ｄフリップフロップ回路３２ｂの出力信号は、ＮＡＮＤ回路３１ｄに入力される。
【００４０】
前記Ｄフリップフロップ回路３２ａ，３２ｂには、前記インバータ回路２９ａの出力信号がクリア信号として入力される。従って、Ｄフリップフロップ回路３２ａ，３２ｂは、クロック信号ＣＬＫをカウントするカウンタ回路となる。
【００４１】
前記ＮＡＮＤ回路３１ｃには、前記マスク設定信号Ｐ２バーが入力され、前記ＮＡＮＤ回路３１ｄには前記マスク設定信号Ｐ３バーが入力される。
前記ＮＡＮＤ回路３１ｃ，３１ｄの出力信号は、ＮＡＮＤ回路３１ｅに入力され、そのＮＡＮＤ回路３１ｅの出力信号がＮＯＲ回路２８ｂに入力される。また、ＮＯＲ回路２８ｂには前記インバータ回路２９ａの出力信号がインバータ回路２９ｆを介して入力される。そして、ＮＯＲ回路２８ｂの出力信号がインバータ回路２９ｇで反転されて、前記マスク信号ＭＡＳＫＣとして出力される。
【００４２】
このように構成されたマスクカウンタ部２２ａの動作を説明する。マスク設定信号Ｐ２バー，Ｐ３バーがＬレベルの状態では、ＮＡＮＤ回路３１ｃ，３１ｄの出力信号はともにＨレベルとなり、ＮＡＮＤ回路３１ｅの出力信号はＬレベルとなる。
【００４３】
また、ＮＯＲ回路２８ａの出力信号はＨレベルとなるため、インバータ回路２９ｆの出力信号はＨレベルとなり、マスク信号ＭＡＳＫＣはＨレベルとなる。
従って、シフトレジスタ部２３ａの出力信号Ｐ２，Ｐ３がＨレベルの状態では、マスク信号ＭＡＳＫＣはＨレベルに維持される。
【００４４】
また、インバータ回路２９ａの出力信号はＬレベルとなり、ＮＡＮＤ回路３１ａ及びインバータ回路２９ｃにより、ＮＡＮＤ回路３１ａの出力信号はＨレベルにラッチされる。そして、インバータ回路２９ｄの出力信号はＬレベルとなり、インバータ回路２９ｅの出力信号は、クロック信号ＣＬＫに関わらずＬレベルとなる。
【００４５】
従って、Ｄフリップフロップ回路３２ａ，３２ｂの出力信号はＬレベルに固定されている。
マスク設定信号Ｐ２バーがＨレベルとなると、ＮＯＲ回路２８ａの出力信号がＬレベルとなり、インバータ回路２９ａの出力信号がＨレベルとなる。すると、インバータ回路２９ｆの出力信号はＬレベルとなるため、ＮＯＲ回路２８ｂの入力信号はともにＬレベルとなり、マスク信号ＭＡＳＫＣはＬレベルとなる。
【００４６】
従って、図５に示すように、シフトレジスタ部２３ａの出力信号Ｐ２がＬレベルに立ち下がると、マスク信号ＭＡＳＫＣはＬレベルとなる。
この状態で、クロック信号ＣＬＫがＬレベルとなると、転送ゲート３０が導通し、ＮＡＮＤ回路３１ａの出力信号がともにＨレベルとなり、インバータ回路２９ｄの出力信号はＨレベルとなる。すると、Ｄフリップフロップ回路３２ａにはクロック信号ＣＬＫと同相の信号が入力される。
【００４７】
Ｄフリップフロップ回路３２ａは、クロック信号ＣＬＫの１サイクルをカウントしてＨレベルの出力信号Ｑを出力する。すると、ＮＡＮＤ回路３１ｃの入力信号がともにＨレベルとなり、その出力信号がＬレベルとなる。
【００４８】
ＮＡＮＤ回路３１ｃのＬレベルの出力信号に基づいて、ＮＡＮＤ回路３１ｅの出力信号がＨレベルとなり、ＮＯＲ回路２８ｂの出力信号がＬレベルとなって、マスク信号ＭＡＳＫＣがＨレベルとなる。
【００４９】
従って、図５に示すように、マスク信号ＭＡＳＫＣはクロック信号ＣＬＫの１サイクル分Ｌレベルとなる。
マスク設定信号Ｐ２バーがＬレベルに復帰すると、インバータ回路２９ａのＬレベルの出力信号がＤフリップフロップ回路３２ａにクリア信号として入力されるため、Ｄフリップフロップ回路３２ａの出力信号ＱはＬレベルにリセットされる。
【００５０】
マスク設定信号Ｐ３バーがＨレベルとなると、ＮＯＲ回路２８ａの出力信号がＬレベルとなり、インバータ回路２９ａの出力信号がＨレベルとなる。すると、インバータ回路２９ｆの出力信号はＬレベルとなるため、ＮＯＲ回路２８ｂの入力信号はともにＬレベルとなり、マスク信号ＭＡＳＫＣはＬレベルとなる。
【００５１】
従って、図５に示すように、シフトレジスタ部２３ａの出力信号Ｐ３がＬレベルに立ち下がると、マスク信号ＭＡＳＫＣはＬレベルとなる。
この状態で、クロック信号ＣＬＫがＬレベルとなると、転送ゲート３０が導通し、ＮＡＮＤ回路３１ａの入力信号がともにＨレベルとなり、インバータ回路２９ｄの出力信号はＨレベルとなる。すると、Ｄフリップフロップ回路３２ａにはクロック信号ＣＬＫと同相の信号が入力される。
【００５２】
Ｄフリップフロップ回路３２ａは、クロック信号ＣＬＫの１サイクルをカウントしてＨレベルの出力信号Ｑを出力する。しかし、マスク設定信号Ｐ２バーがＬレベルであるので、ＮＡＮＤ回路３１ｃの出力信号はＨレベルに維持される。
【００５３】
Ｄフリップフロップ回路３２ａの出力信号Ｑは、Ｄフリップフロップ回路３２ｂにクロック信号として入力される。Ｄフリップフロップ回路３２ｂは、Ｄフリップフロップ回路３２ａの出力信号Ｑの１サイクルをカウントした後、Ｈレベルの出力信号Ｑを出力する。
【００５４】
すると、ＮＡＮＤ回路３１ｄの入力信号はすべてＨレベルとなり、その出力信号はＬレベルとなる。そして、ＮＡＮＤ回路３１ｅの出力信号がＨレベルとなり、マスク信号ＭＡＳＫＣがＨレベルとなる。
【００５５】
従って、図５に示すように、マスク信号ＭＡＳＫＣはクロック信号ＣＬＫの３サイクル分Ｌレベルとなる。
マスク設定信号Ｐ３バーがＬレベルに復帰すると、インバータ回路２９ａのＬレベルの出力信号がＤフリップフロップ回路３２ａ，３２ｂにクリア信号として入力されるため、Ｄフリップフロップ回路３２ａ，３２ｂの出力信号ＱはＬレベルにリセットされる。
【００５６】
このような動作により、Ｄフリップフロップ回路３２ａ，３２ｂは、マスク信号ＭＡＳＫＣのパルス幅を選択するパルス幅選択部として動作する。
図６は、前記制御信号発生部２４ａの具体的構成を示す。前記シフトレジスタ部２３ａの出力信号Ｐ１〜Ｐ６は、それぞれインバータ回路３３ａ，３３ｂを介して入力される。
【００５７】
なお、信号Ｐ１〜Ｐ６は、それぞれインバータ回路３３ａを介して前記マスク設定信号として出力可能であり、この実施の形態では信号Ｐ２，Ｐ３の反転信号を前記マスクカウンタ部２２ａに出力している。
【００５８】
信号Ｐ１〜Ｐ６は、あらかじめ設定された試験パターンに対応するパターンレジスタに出力され、そのパターンレジスタにより各信号Ｐ１〜Ｐ６に対応するコマンドが設定されるように、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御される。
【００５９】
すなわち、信号Ｐ１〜Ｐ６に基づいて動作するパターンレジスタによりＮＡＮＤ回路３４ａ〜３４ｄ等が制御されて、各コマンドに対応する制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが生成される。
【００６０】
次に、上記のように構成されたＢＩＳＴクロック発生部２０及びコマンド発生部１８の動作を図５に従って説明する。
図５は、ＳＤＲＡＭ１１のメモリセルに対する書き込み動作を示すものであり、そのコマンドパターンは、
ＡＣＴ→ＤＳＥＬ→ＤＳＥＬ→ＷＲＴ→ＷＲＴ→ＷＲＴ→ＷＲＴ→ＤＳＥＬ→ＰＲＥ→ＤＳＥＬ
である。
【００６１】
初期状態では、マスクカウンタ部２２ａから出力されるマスク信号ＭＡＳＫＣはＨレベルであるので、クロック制御部２１ａから出力されるマスククロック信号ＣＬＫＭは、クロック信号ＣＬＫと同相である。
【００６２】
この状態で、シフトレジスタ部２３ａでは、クロック信号ＣＬＫの１サイクル分でＬレベルとなる出力信号Ｐ１を制御信号発生部２４ａに出力する。制御信号発生部２４ａでは、信号Ｐ１に基づいてアクティブコマンドＡＣＴを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成してＳＤＲＡＭ１１に出力する。
【００６３】
次いで、シフトレジスタ部２３ａから、出力信号Ｐ２が出力される。制御信号発生部２４ａでは、信号Ｐ２の入力に基づいてマスク設定信号Ｐ２バーがマスクカウンタ部２２ａに出力される。すると、マスクカウンタ部２２ａは、クロック信号ＣＬＫの１サイクル分のマスク信号ＭＡＳＫＣをクロック制御部２１ａに出力する。
【００６４】
クロック制御部２１ａは、マスク信号ＭＡＳＫＣに基づいて、クロック信号ＣＬＫを１クロック分停止（マスク）したマスククロック信号ＣＬＫＭをシフトレジスタ部２３ａに出力する。
【００６５】
従って、シフトレジスタ部２３ａでは出力信号Ｐ２が２クロック分出力されるため、制御信号発生部２４ａからＳＤＲＡＭ１１に２クロック分のＤＳＥＬコマンドが出力される。
【００６６】
出力信号Ｐ２が２クロック分出力された後、クロック信号ＣＬＫに同期したマスククロック信号ＣＬＫＭがシフトレジスタ部２３ａに入力されると、シフトレジスタ部２３ａから出力信号Ｐ３が制御信号発生部２４ａに出力される。
【００６７】
すると、制御信号発生部２４ａからマスク設定信号Ｐ３バーがマスクカウンタ部２２ａに出力される。マスクカウンタ部２２ａでは、マスク設定信号Ｐ３バーに基づいてマスク信号ＭＡＳＫＣを３クロック分Ｌレベルとする。この結果、マスククロック信号ＣＬＫＭは３クロック分Ｌレベルとなる。
【００６８】
従って、シフトレジスタ部２３ａでは出力信号Ｐ３が４クロック分出力されるため、制御信号発生部２４ａからＳＤＲＡＭ１１に４クロック分の書き込みコマンドＷＲＴが出力される。
【００６９】
次いで、シフトレジスタ部２３ａから出力信号Ｐ４〜Ｐ６が１クロックずつ出力され、ＤＳＥＬコマンド、プリチャージコマンドＰＲＥ、ＤＳＥＬコマンドが実行されて、１サイクルの書き込み動作が終了する。
【００７０】
上記のようなＢＩＳＴクロック発生部２０及びコマンド発生部１８により、次に示す作用効果を得ることができる。
（１）同一のコマンドを複数のクロック長で連続してＳＤＲＡＭ１１に出力するとき、クロック制御部２１ａからシフトレジスタ部２３ａに出力するクロック信号をマスククロック信号ＣＬＫＭとすることにより、シフトレジスタ部２３ａから同一の出力信号を出力し続けることができる。この結果、出力信号Ｐ１〜Ｐｘの数を１サイクルのコマンドパターンのクロック長より少なくすることができる。
（２）シフトレジスタ部２３ａでの出力信号Ｐ１〜Ｐｘの数を削減することができるので、シフトレジスタ部２３ａの段数を削減して、回路面積の縮小を図ることができる。
（３）制御信号発生部２４ａにおいてシフトレジスタ部２３ａの各出力信号に対応したコマンドを各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーに基づいて設定するためのパターンレジスタの数を削減することができる。従って、制御信号発生部２４ａの回路面積を削減することができる。
（４）シフトレジスタ部２３ａ及び制御信号発生部２４ａの回路面積の縮小により、このＢＩＳＴ回路を搭載した半導体装置のチップサイズを縮小することができる。
（５）１サイクルのコマンドパターンが長くなっても、シフトレジスタ部２３ａ及び制御信号発生部２４ａの回路面積の増大を抑制することができる。
（第二の実施の形態）
図７〜図１２は、第二の実施の形態を示す。この実施の形態は、複数のコマンドパターンを備えたＢＩＳＴ回路のＢＩＳＴクロック発生部２０及びコマンド発生部１８を示す。
【００７１】
この実施の形態では、例えば図１７に示すマーチングパターンにおける書き込み動作（ＷＲ）と、読み出し動作（ＲＤ）と、リードモディファイライト動作（ＲＭＷ）の３つのコマンドパターンを備える場合を示す。
【００７２】
図７に示すマスクカウンタ部２２ｂ、シフトレジスタ部２３ｂ、制御信号発生部２４ｂには３つの試験パターンの中からいずれかを選択するモード選択信号Ｍ１〜Ｍ３が入力される。また、クロック制御部２１ｂにはマスク信号ＭＡＳＫＣに加えて、ページライト動作及びページリード動作時に入力されるマスク信号ＭＡＳＫＡが前記モード発生部１４から入力される。
【００７３】
また、マスクカウンタ部２２ｂには、制御信号発生部２４ｂからマスク設定信号ＩＮＦＯが入力される。このマスク設定信号ＩＮＦＯは、前記第一の実施の形態のマスク設定信号Ｐ２バー、Ｐ３バーに相当する各モードにおけるマスク情報である。
【００７４】
クロック制御部２１ｂの具体的構成を図８に示す。このクロック制御部２１ｂは、前記第一の実施の形態のクロック制御部２１ａに、ＮＡＮＤ回路３５及びインバータ回路３６を付加したものである。そして、ＮＡＮＤ回路３５にマスク信号ＭＡＳＫＣ，ＭＡＳＫＡが入力される。
【００７５】
このような構成により、マスク信号ＭＡＳＫＣ，ＭＡＳＫＡのいずれかの入力に基づいて、クロック制御部２１ａと同様に動作して、マスククロック信号ＣＬＫＭが生成され、前記シフトレジスタ部２３ｂに出力される。
【００７６】
図９は、前記マスクカウンタ部２２ｂの具体的構成を示す。このマスクカウンタ部２２ｂは、前記第一の実施の形態のマスクカウンタ部２２ａに対し、ＮＯＲ回路３７ａ〜３７ｃ及びＮＡＮＤ回路３８を付加して、各モードにおけるマスク設定信号ＩＮＦＯを入力可能としている。
【００７７】
そして、各マスク設定信号ＩＮＦＯに基づいて、マスクカウンタ部２２ａと同様に動作して、マスク信号ＭＡＳＫＣが生成される。
図１０は、制御信号発生部２４ｂの具体的構成を示す。この制御信号発生部２４ｂは、３つの試験モードに対応してそれぞれパターンレジスタ３９ａ〜３９ｃが設けられ、各パターンレジスタ３９ａ〜３９ｃはモード選択信号Ｍ１〜Ｍ３に基づいていずれか１つが活性化される。
【００７８】
各パターンレジスタ３９ａ〜３９ｃには、シフトレジスタ部２３ｂの出力信号Ｐ１〜Ｐ６あるいは同Ｐ１〜Ｐ８がそれぞれ入力される。そして、各パターンレジスタ３９ａ〜３９ｃの出力信号が、論理合成部４０のＮＯＲ回路４１に入力され、各コマンドパターンに対応する制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーか生成される。
【００７９】
図１２は、シフトレジスタ部２３ｂの具体的構成を示す。このシフトレジスタ部２３ｂは、８段のシフトレジスタ４２が直列に接続され、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ８がそれぞれ出力される。
【００８０】
各シフトレジスタ４２には、クリア制御部４３からクリア信号ＣＲがそれぞれ入力される。クリア制御部４３には、前記モード設定信号Ｍ１〜Ｍ３が入力され、そのモード設定信号Ｍ１〜Ｍ３によりクリア信号ＣＲが切替えられる。
【００８１】
すなわち、モード設定信号Ｍ３によりリードモディファイライト（ＲＭＷ）動作が設定されると、クリア制御部４３から出力されるクリア信号ＣＲにより、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ８が順次出力される。また、書き込み動作（ＷＲ）と、読み出し動作（ＲＤ）が設定されると、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ６が順次出力され、出力信号Ｐ７，Ｐ８は出力されない。
【００８２】
上記のように構成されたＢＩＳＴクロック発生部２０及びコマンド発生部１８の動作を図１１に示す。同図に示すように、モード設定信号Ｍ１〜Ｍ３で設定される各コマンドパターンにおいて、前記第一の実施の形態と同様に動作する。
【００８３】
また、ページライト動作あるいはページリード動作時にマスク信号ＭＡＳＫＡが入力されると、クロック信号ＣＬＫがマスクされたマスククロック信号ＣＬＫＭが出力され続ける。
【００８４】
従って、この実施の形態では、複数のコマンドパターンを選択可能としながら、前記第一の実施の形態と同様な作用効果を得ることができる。
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、マスクカウンタ部２２ａに入力するマスク設定信号は、コマンドパターンに応じてシフトレジスタ部２３ａの出力信号を入力すればよい。
・マスクカウンタ部２２ａ，２２ｂにおいて、Ｄフリップフロップ回路の段数を調整することにより、マスクするクロック数を調整することができる。
・クロック信号ＣＬＫで同期しないＤＲＡＭにも使用することができる。
【００８５】
【発明の効果】
以上詳述したように、この発明はＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態のＢＩＳＴクロック発生部及びコマンド発生部を示すブロック図である。
【図３】第一の実施の形態のクロック制御部を示す回路図である。
【図４】第一の実施の形態のマスクカウンタ部を示す回路図である。
【図５】第一の実施の形態の動作を示すタイミング波形図である。
【図６】第一の実施の形態の制御信号発生部を示す回路図である。
【図７】第二の実施の形態のＢＩＳＴクロック発生部及びコマンド発生部を示すブロック図である。
【図８】第二の実施の形態のクロック制御部を示す回路図である。
【図９】第二の実施の形態マスクカウンタ部を示す回路図である。
【図１０】第二の実施の形態の制御信号発生部を示す回路図である。
【図１１】第二の実施の形態の動作を示すタイミング波形図である。
【図１２】第二の実施の形態のシフトレジスタ部を示すブロック図である。
【図１３】ＢＩＳＴ回路を備えた半導体記憶装置を示すブロック図である。
【図１４】従来例を示すブロック図である。
【図１５】ＳＤＲＡＭのコマンドを示す説明図である。
【図１６】ＳＤＲＡＭのコマンドを示す説明図である。
【図１７】試験パターンに対するコマンドを示す説明図である。
【符号の説明】
２１，２１ａ，２１ｂ クロック制御部
２２，２２ａ，２２ｂ マスクカウンタ部
２３，２３ａ，２３ｂ シフトレジスタ部
２４，２４ａ，２４ｂ 制御信号発生部
ＣＬＫ クロック信号
Ｐ１〜Ｐ６ 出力信号
ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバー 制御信号
ＭＡＳＫＣ マスク信号
ＣＬＫＭ マスククロック信号
【発明の属する技術分野】
この発明は、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路による自己試験機能を備えた半導体装置に関するものである。
【０００２】
近年、携帯用電子機器は益々小型化が要請され、これにともなって携帯用電子機器に搭載される半導体装置の更なる小型化が要請されている。半導体装置の小型化の一手段として、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）やＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）が開発されている。これらの半導体装置では、１つのパッケージ内に多数のチップが内蔵され、各チップを接続する配線は、外部ピンに接続されない場合もある。このような場合には、パッケージング後にパッケージ内の各チップに対し、外部試験装置による動作試験を行うことができない。そこで、パッケージに内蔵される少なくとも１つのチップにＢＩＳＴ回路を搭載し、そのＢＩＳＴ回路により当該チップあるいは同一パッケージ内の他のチップの動作試験を行う必要がある。
【０００３】
【従来の技術】
パッケージ１内に複数のチップが内蔵され、各チップのいずれかには、メモリ等の被テスト回路と、ＢＩＳＴ回路が搭載された半導体装置では、ＢＩＳＴ回路に入力信号を入力するための数本の入力端子と、試験結果を出力するための出力端子が備えられる。
【０００４】
ＢＩＳＴ回路は、入力端子からの信号に応答して、メモリに対し制御信号を出力し、動作試験のための書き込み動作及び読み出し動作を実行する。また、読み出し動作時にはメモリから読み出した読み出しデータと、ＢＩＳＴ回路内で発生した期待値データとの比較判定を行い、読み出しデータの良否判定結果を出力端子から出力する。
【０００５】
特許文献１には、被テスト回路がメモリセルアレイで構成され、ＢＩＳＴ回路と、比較回路とがメモリセルアレイのバンク毎に設けられ、各バンクから出力されるテスト出力データと期待値とを各比較回路で比較する構成が開示されている。
【０００６】
ＢＩＳＴ回路内には、あらかじめマーチングパターン、チェッカーパターン等の数種類の試験パターンが格納されていて、これらの試験パターンに基づいて動作試験が行われる。
【０００７】
従来のＢＩＳＴ回路におけるコマンド発生部の構成を図１４に示す。シフトレジスタ部１は、クロック信号ＣＬＫの入力に基づいて、出力信号Ｐ１〜Ｐｘを１つずつ順番にＨレベルとする。
【０００８】
制御信号発生部２は、シフトレジスタ部１の出力信号Ｐ１〜Ｐｘに基づいて、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーをメモリに出力する。メモリは、これらの制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーで設定されるコマンドパターンに基づいて、一連の書き込み動作及び読み出し動作を行う。
【０００９】
図１６に、各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーの組み合わせに基づいて設定される各種コマンドＣＭを示す。図１６において、「Ｈ」はＨレベル、「Ｌ」はＬレベルの信号を示し、「×」はＨレベルまたはＬレベルの任意レベル、「Ｖ」はアドレス信号Ａ０〜Ａ１０，ＢＡの確定入力を示す。
【００１０】
また、図１５はＳＤＲＡＭにおいて、各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーとクロック信号ＣＬＫとに基づいて設定されるアクティブコマンドＡＣＴＶ、リード／ライトコマンドＲ／Ｗ、プリチャージコマンドＰＲＥを示す。
【００１１】
【特許文献１】
特開２００２−１６３８９９
【００１２】
【発明が解決しようとする課題】
図１７は、各種試験パターンにおけるコマンドパターンと、そのクロック長を示す。例えば、同一バンクにおけるページライト動作（Ｓａｍｅ Ｂａｎｋ ＰＡＧＥ ＷＲＴ）では、１サイクルのコマンドパターンのクロック長は１３６となる。
【００１３】
すなわち、１クロックのＡＣＴＶ、２クロックのＤＥＳＬ、１２８クロックのＷＲＴＩＴ、２クロックのＤＥＳＬ、１クロックのＰＲＥ、２クロックのＤＥＳＬである。
従来のコマンド発生部では、クロック長１３６のコマンドパターンを生成するためには、シフトレジスタ部１から１３６の出力信号Ｐ１〜Ｐ１３６を出力する必要がある。
【００１４】
また、制御信号発生部２では、出力信号Ｐ１〜Ｐ１３６についてそれぞれ各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを出力する必要があるため、１３６のパターンレジスタが必要となる。
【００１５】
従って、シフトレジスタ部１及び制御信号発生部２の回路面積が増大し、ＢＩＳＴ回路の回路面積が増大するという問題点がある。
この発明の目的は、ＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、クロック信号ＣＬＫに基づいてシフトレジスタ部２３の出力信号Ｐ１〜Ｐ６がシフトされ、前記シフトレジスタ部２３の出力信号Ｐ１〜Ｐ６と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御信号発生部２４で生成される。前記制御信号発生部２４から同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、クロック制御部２１で前記クロック信号ＣＬＫがマスクされる。
【００１７】
また、前記クロック制御部２１は、マスク信号ＭＡＳＫＣに基づいて前記クロック信号ＣＬＫをマスクしたマスククロック信号ＣＬＫＭを前記シフトレジスタ部２３に出力し、前記マスク信号ＭＡＳＫＣは前記制御信号発生部２４から出力されるマスク設定信号に基づいて生成される。
【００１８】
【発明の実施の形態】
（第一の実施の形態）
図１３は、ＳＤＲＡＭ１１と、そのＳＤＲＡＭ１１の動作試験を行うＢＩＳＴ回路１２を搭載した半導体装置を示す。ＳＤＲＡＭ１１は、図１５に示す各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーに基づいて、各コマンドを認識して動作する。
【００１９】
ＢＩＳＴ Ｉ／Ｆ部１３は、外部から入力される制御信号ＴＲＳＴ，ＢＳＣ及びクロック信号ＢＣＬＫをモード発生部１４に出力する。モード発生部１４は、制御信号ＴＲＳＴ，ＢＳＣ及びクロック信号ＢＣＬＫに基づいて、モード設定信号ＭＳを生成して、判定部１５、データ発生部１６、アドレス発生部１７及びコマンド発生部１８に出力する。
【００２０】
ＰＬＬ部１９は、クロック信号ＢＣＬＫに基づいて、第二のクロック信号ＢＰＣＬＫを生成して、ＢＩＳＴクロック発生部２０に出力する。ＢＩＳＴクロック発生部２０は、クロック信号ＢＣＬＫ及び第二のクロック信号ＢＰＣＬＫに基づいて、前記データ発生部１６、アドレス発生部１７及びＳＤＲＡＭ１１にクロック信号ＣＬＫを出力するとともに、前記コマンド発生部１８にマスククロック信号ＣＬＫＭを出力する。
【００２１】
前記データ発生部１６は、このＢＩＳＴ回路１２による動作試験時に、書き込みデータＷＤをＳＤＲＡＭ１１に出力するとともに、期待値データＥＸＤを前記判定部１５に出力する。
【００２２】
前記アドレス発生部１７は、動作試験のための書き込みアドレス及び読み出しアドレスを生成して前記ＳＤＲＡＭ１１に出力する。前記コマンド発生部１８は、前記モード設定信号ＭＳ及びマスククロック信号ＣＬＫＭに基づいて、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成して、前記ＳＤＲＡＭ１１に出力する。
【００２３】
前記判定部１５は、前記読み出しデータＲＤと期待値データＥＸＤとを比較判定し、装置の比較結果を出力信号ＤＱ（ＢＩＳＴ）として出力する。
前記コマンド発生部１８及びそのコマンド発生部１８にマスククロック信号ＣＬＫＭを出力するＢＩＳＴクロック発生部２０の具体的構成を図２に示す。
【００２４】
クロック制御部２１ａ及びマスクカウンタ部２２ａには、前記ＢＩＳＴクロック発生部２０で生成されるクロック信号ＣＬＫが入力される。クロック制御部２１ａは、マスクカウンタ部２２ａから出力されるマスク信号ＭＡＳＫＣに基づいて、クロック信号ＣＬＫをマスクしたマスククロック信号ＣＬＫＭをシフトレジスタ部２３ａに出力する。
【００２５】
前記シフトレジスタ部２３ａは、マスククロック信号ＣＬＫＭに基づいて、１つずつ順次Ｌレベルとなる出力信号Ｐ１〜Ｐ６を制御信号発生部２４ａに出力する。
制御信号発生部２４ａは、シフトレジスタ部２３ａの出力信号Ｐ１〜Ｐ６に基づいて、対応するコマンドを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成して、前記ＳＤＲＡＭ１１に出力する。
【００２６】
前記クロック制御部２１ａの具体的構成を図３に示す。前記マスク信号ＭＡＳＫＣは、ＮＡＮＤ回路２６ａに入力されるとともに、転送ゲート２５を介してＮＡＮＤ回路２６ａに入力される。
【００２７】
クロック信号ＣＬＫは、前記転送ゲート２５のＰチャネル側ゲートに入力されるとともに、インバータ回路２７ａを介して転送ゲート２５のＮチャネル側ゲートに入力される。従って、クロック信号ＣＬＫがＬレベルとなると、転送ゲート２５が導通状態となる。
【００２８】
前記ＮＡＮＤ回路２６ａの出力信号は、インバータ回路２７ｂを介して前記転送ゲート２５の出力端子に出力される。従って、ＮＡＮＤ回路２６ａの出力信号がＨレベルとなるとき、ＮＡＮＤ回路２６ａとインバータ回路２７ｂとがラッチ回路として動作して、ＮＡＮＤ回路２６ａの出力信号をＨレベルにラッチする。
【００２９】
前記ＮＡＮＤ回路２６ａの出力信号は、インバータ回路２７ｃを介してＮＡＮＤ回路２６ｂに入力される。また、ＮＡＮＤ回路２６ｂにはクロック信号ＣＬＫが入力され、ＮＡＮＤ回路２６ｂの出力信号がインバータ回路２７ｄを介してマスククロック信号ＣＬＫＭとして出力される。
【００３０】
このように構成されたクロック制御部２１ａでは、マスク信号ＭＡＳＫＣがＬレベルとなると、ＮＡＮＤ回路２６ａの出力信号がＨレベルとなり、インバータ回路２７ｂとＮＡＮＤ回路２６ａとのラッチ動作により、ＮＡＮＤ回路２６ａの出力信号がＨレベルにラッチされる。
【００３１】
また、クロック信号ＣＬＫがＬレベルとなった状態で、マスク信号ＭＡＳＫＣがＨレベルとなると、ＮＡＮＤ回路２６ａの出力信号はＬレベルにリセットされる。
ＮＡＮＤ回路２６ａの出力信号がＨレベルとなると、インバータ回路２７ｃの出力信号がＬレベルとなるため、マスククロック信号ＣＬＫＭはクロック信号ＣＬＫに関わらずＬレベルとなる。
【００３２】
また、ＮＡＮＤ回路２６ａの出力信号がＬレベルとなると、インバータ回路２７ｃの出力信号はＨレベルとなるため、クロック信号ＣＬＫがマスククロック信号ＣＬＫＭとして出力される。
【００３３】
このような動作により、図５に示すように、マスク信号ＭＡＳＫＣがＬレベルとなると、マスククロック信号ＣＬＫＭはＬレベルとなり、マスク信号ＭＡＳＫＣがＨレベルに復帰した後は、マスククロック信号ＣＬＫＭは次のクロック信号ＣＬＫの立ち上がりからクロック信号ＣＬＫと同相の信号となる。
【００３４】
前記マスクカウンタ部２２ａの具体的構成を図４に示す。マスクカウンタ部２２ａには、前記制御信号発生部２４ａから前記シフトレジスタ部２３ａの出力信号Ｐ２，Ｐ３の反転信号であるマスク設定信号Ｐ２バー，Ｐ３バーが入力される。
【００３５】
前記マスク設定信号Ｐ２バー，Ｐ３バーはＮＯＲ回路２８ａに入力され、そのＮＯＲ回路２８ａの出力信号は、インバータ回路２９ａ及び転送ゲート３０を介してＮＡＮＤ回路３１ａに入力される。
【００３６】
前記転送ゲート３０のＰチャネル側ゲートにはクロック信号ＣＬＫが入力され、Ｎチャネル側ゲートにはクロック信号ＣＬＫがインバータ回路２９ｂを介して入力される。従って、転送ゲート３０はクロック信号ＣＬＫがＬレベルとなると導通状態となる。
【００３７】
前記ＮＡＮＤ回路３１ａには前記インバータ回路２９ａの出力信号が入力され、ＮＡＮＤ回路３１ａの出力信号は、インバータ回路２９ｃを介して前記転送ゲート３０の出力端子に出力される。従って、ＮＡＮＤ回路３１ａ及びインバータ回路２９ｃはラッチ回路として動作する。
【００３８】
前記ＮＡＮＤ回路３１ａの出力信号は、インバータ回路２９ｄを介してＮＡＮＤ回路３１ｂに入力され、そのＮＡＮＤ回路３１ｂにはクロック信号ＣＬＫが入力される。
【００３９】
前記ＮＡＮＤ回路３１ｂの出力信号は、インバータ回路２９ｅを介してＤフリップフロップ回路３２ａにクロック信号として入力される。また、Ｄフリップフロップ回路３２ａの出力信号は、Ｄフリップフロップ回路３２ｂにクロック信号として入力されるとともに、ＮＡＮＤ回路３１ｃ，３１ｄに入力される。Ｄフリップフロップ回路３２ｂの出力信号は、ＮＡＮＤ回路３１ｄに入力される。
【００４０】
前記Ｄフリップフロップ回路３２ａ，３２ｂには、前記インバータ回路２９ａの出力信号がクリア信号として入力される。従って、Ｄフリップフロップ回路３２ａ，３２ｂは、クロック信号ＣＬＫをカウントするカウンタ回路となる。
【００４１】
前記ＮＡＮＤ回路３１ｃには、前記マスク設定信号Ｐ２バーが入力され、前記ＮＡＮＤ回路３１ｄには前記マスク設定信号Ｐ３バーが入力される。
前記ＮＡＮＤ回路３１ｃ，３１ｄの出力信号は、ＮＡＮＤ回路３１ｅに入力され、そのＮＡＮＤ回路３１ｅの出力信号がＮＯＲ回路２８ｂに入力される。また、ＮＯＲ回路２８ｂには前記インバータ回路２９ａの出力信号がインバータ回路２９ｆを介して入力される。そして、ＮＯＲ回路２８ｂの出力信号がインバータ回路２９ｇで反転されて、前記マスク信号ＭＡＳＫＣとして出力される。
【００４２】
このように構成されたマスクカウンタ部２２ａの動作を説明する。マスク設定信号Ｐ２バー，Ｐ３バーがＬレベルの状態では、ＮＡＮＤ回路３１ｃ，３１ｄの出力信号はともにＨレベルとなり、ＮＡＮＤ回路３１ｅの出力信号はＬレベルとなる。
【００４３】
また、ＮＯＲ回路２８ａの出力信号はＨレベルとなるため、インバータ回路２９ｆの出力信号はＨレベルとなり、マスク信号ＭＡＳＫＣはＨレベルとなる。
従って、シフトレジスタ部２３ａの出力信号Ｐ２，Ｐ３がＨレベルの状態では、マスク信号ＭＡＳＫＣはＨレベルに維持される。
【００４４】
また、インバータ回路２９ａの出力信号はＬレベルとなり、ＮＡＮＤ回路３１ａ及びインバータ回路２９ｃにより、ＮＡＮＤ回路３１ａの出力信号はＨレベルにラッチされる。そして、インバータ回路２９ｄの出力信号はＬレベルとなり、インバータ回路２９ｅの出力信号は、クロック信号ＣＬＫに関わらずＬレベルとなる。
【００４５】
従って、Ｄフリップフロップ回路３２ａ，３２ｂの出力信号はＬレベルに固定されている。
マスク設定信号Ｐ２バーがＨレベルとなると、ＮＯＲ回路２８ａの出力信号がＬレベルとなり、インバータ回路２９ａの出力信号がＨレベルとなる。すると、インバータ回路２９ｆの出力信号はＬレベルとなるため、ＮＯＲ回路２８ｂの入力信号はともにＬレベルとなり、マスク信号ＭＡＳＫＣはＬレベルとなる。
【００４６】
従って、図５に示すように、シフトレジスタ部２３ａの出力信号Ｐ２がＬレベルに立ち下がると、マスク信号ＭＡＳＫＣはＬレベルとなる。
この状態で、クロック信号ＣＬＫがＬレベルとなると、転送ゲート３０が導通し、ＮＡＮＤ回路３１ａの出力信号がともにＨレベルとなり、インバータ回路２９ｄの出力信号はＨレベルとなる。すると、Ｄフリップフロップ回路３２ａにはクロック信号ＣＬＫと同相の信号が入力される。
【００４７】
Ｄフリップフロップ回路３２ａは、クロック信号ＣＬＫの１サイクルをカウントしてＨレベルの出力信号Ｑを出力する。すると、ＮＡＮＤ回路３１ｃの入力信号がともにＨレベルとなり、その出力信号がＬレベルとなる。
【００４８】
ＮＡＮＤ回路３１ｃのＬレベルの出力信号に基づいて、ＮＡＮＤ回路３１ｅの出力信号がＨレベルとなり、ＮＯＲ回路２８ｂの出力信号がＬレベルとなって、マスク信号ＭＡＳＫＣがＨレベルとなる。
【００４９】
従って、図５に示すように、マスク信号ＭＡＳＫＣはクロック信号ＣＬＫの１サイクル分Ｌレベルとなる。
マスク設定信号Ｐ２バーがＬレベルに復帰すると、インバータ回路２９ａのＬレベルの出力信号がＤフリップフロップ回路３２ａにクリア信号として入力されるため、Ｄフリップフロップ回路３２ａの出力信号ＱはＬレベルにリセットされる。
【００５０】
マスク設定信号Ｐ３バーがＨレベルとなると、ＮＯＲ回路２８ａの出力信号がＬレベルとなり、インバータ回路２９ａの出力信号がＨレベルとなる。すると、インバータ回路２９ｆの出力信号はＬレベルとなるため、ＮＯＲ回路２８ｂの入力信号はともにＬレベルとなり、マスク信号ＭＡＳＫＣはＬレベルとなる。
【００５１】
従って、図５に示すように、シフトレジスタ部２３ａの出力信号Ｐ３がＬレベルに立ち下がると、マスク信号ＭＡＳＫＣはＬレベルとなる。
この状態で、クロック信号ＣＬＫがＬレベルとなると、転送ゲート３０が導通し、ＮＡＮＤ回路３１ａの入力信号がともにＨレベルとなり、インバータ回路２９ｄの出力信号はＨレベルとなる。すると、Ｄフリップフロップ回路３２ａにはクロック信号ＣＬＫと同相の信号が入力される。
【００５２】
Ｄフリップフロップ回路３２ａは、クロック信号ＣＬＫの１サイクルをカウントしてＨレベルの出力信号Ｑを出力する。しかし、マスク設定信号Ｐ２バーがＬレベルであるので、ＮＡＮＤ回路３１ｃの出力信号はＨレベルに維持される。
【００５３】
Ｄフリップフロップ回路３２ａの出力信号Ｑは、Ｄフリップフロップ回路３２ｂにクロック信号として入力される。Ｄフリップフロップ回路３２ｂは、Ｄフリップフロップ回路３２ａの出力信号Ｑの１サイクルをカウントした後、Ｈレベルの出力信号Ｑを出力する。
【００５４】
すると、ＮＡＮＤ回路３１ｄの入力信号はすべてＨレベルとなり、その出力信号はＬレベルとなる。そして、ＮＡＮＤ回路３１ｅの出力信号がＨレベルとなり、マスク信号ＭＡＳＫＣがＨレベルとなる。
【００５５】
従って、図５に示すように、マスク信号ＭＡＳＫＣはクロック信号ＣＬＫの３サイクル分Ｌレベルとなる。
マスク設定信号Ｐ３バーがＬレベルに復帰すると、インバータ回路２９ａのＬレベルの出力信号がＤフリップフロップ回路３２ａ，３２ｂにクリア信号として入力されるため、Ｄフリップフロップ回路３２ａ，３２ｂの出力信号ＱはＬレベルにリセットされる。
【００５６】
このような動作により、Ｄフリップフロップ回路３２ａ，３２ｂは、マスク信号ＭＡＳＫＣのパルス幅を選択するパルス幅選択部として動作する。
図６は、前記制御信号発生部２４ａの具体的構成を示す。前記シフトレジスタ部２３ａの出力信号Ｐ１〜Ｐ６は、それぞれインバータ回路３３ａ，３３ｂを介して入力される。
【００５７】
なお、信号Ｐ１〜Ｐ６は、それぞれインバータ回路３３ａを介して前記マスク設定信号として出力可能であり、この実施の形態では信号Ｐ２，Ｐ３の反転信号を前記マスクカウンタ部２２ａに出力している。
【００５８】
信号Ｐ１〜Ｐ６は、あらかじめ設定された試験パターンに対応するパターンレジスタに出力され、そのパターンレジスタにより各信号Ｐ１〜Ｐ６に対応するコマンドが設定されるように、制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが制御される。
【００５９】
すなわち、信号Ｐ１〜Ｐ６に基づいて動作するパターンレジスタによりＮＡＮＤ回路３４ａ〜３４ｄ等が制御されて、各コマンドに対応する制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーが生成される。
【００６０】
次に、上記のように構成されたＢＩＳＴクロック発生部２０及びコマンド発生部１８の動作を図５に従って説明する。
図５は、ＳＤＲＡＭ１１のメモリセルに対する書き込み動作を示すものであり、そのコマンドパターンは、
ＡＣＴ→ＤＳＥＬ→ＤＳＥＬ→ＷＲＴ→ＷＲＴ→ＷＲＴ→ＷＲＴ→ＤＳＥＬ→ＰＲＥ→ＤＳＥＬ
である。
【００６１】
初期状態では、マスクカウンタ部２２ａから出力されるマスク信号ＭＡＳＫＣはＨレベルであるので、クロック制御部２１ａから出力されるマスククロック信号ＣＬＫＭは、クロック信号ＣＬＫと同相である。
【００６２】
この状態で、シフトレジスタ部２３ａでは、クロック信号ＣＬＫの１サイクル分でＬレベルとなる出力信号Ｐ１を制御信号発生部２４ａに出力する。制御信号発生部２４ａでは、信号Ｐ１に基づいてアクティブコマンドＡＣＴを設定するための制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーを生成してＳＤＲＡＭ１１に出力する。
【００６３】
次いで、シフトレジスタ部２３ａから、出力信号Ｐ２が出力される。制御信号発生部２４ａでは、信号Ｐ２の入力に基づいてマスク設定信号Ｐ２バーがマスクカウンタ部２２ａに出力される。すると、マスクカウンタ部２２ａは、クロック信号ＣＬＫの１サイクル分のマスク信号ＭＡＳＫＣをクロック制御部２１ａに出力する。
【００６４】
クロック制御部２１ａは、マスク信号ＭＡＳＫＣに基づいて、クロック信号ＣＬＫを１クロック分停止（マスク）したマスククロック信号ＣＬＫＭをシフトレジスタ部２３ａに出力する。
【００６５】
従って、シフトレジスタ部２３ａでは出力信号Ｐ２が２クロック分出力されるため、制御信号発生部２４ａからＳＤＲＡＭ１１に２クロック分のＤＳＥＬコマンドが出力される。
【００６６】
出力信号Ｐ２が２クロック分出力された後、クロック信号ＣＬＫに同期したマスククロック信号ＣＬＫＭがシフトレジスタ部２３ａに入力されると、シフトレジスタ部２３ａから出力信号Ｐ３が制御信号発生部２４ａに出力される。
【００６７】
すると、制御信号発生部２４ａからマスク設定信号Ｐ３バーがマスクカウンタ部２２ａに出力される。マスクカウンタ部２２ａでは、マスク設定信号Ｐ３バーに基づいてマスク信号ＭＡＳＫＣを３クロック分Ｌレベルとする。この結果、マスククロック信号ＣＬＫＭは３クロック分Ｌレベルとなる。
【００６８】
従って、シフトレジスタ部２３ａでは出力信号Ｐ３が４クロック分出力されるため、制御信号発生部２４ａからＳＤＲＡＭ１１に４クロック分の書き込みコマンドＷＲＴが出力される。
【００６９】
次いで、シフトレジスタ部２３ａから出力信号Ｐ４〜Ｐ６が１クロックずつ出力され、ＤＳＥＬコマンド、プリチャージコマンドＰＲＥ、ＤＳＥＬコマンドが実行されて、１サイクルの書き込み動作が終了する。
【００７０】
上記のようなＢＩＳＴクロック発生部２０及びコマンド発生部１８により、次に示す作用効果を得ることができる。
（１）同一のコマンドを複数のクロック長で連続してＳＤＲＡＭ１１に出力するとき、クロック制御部２１ａからシフトレジスタ部２３ａに出力するクロック信号をマスククロック信号ＣＬＫＭとすることにより、シフトレジスタ部２３ａから同一の出力信号を出力し続けることができる。この結果、出力信号Ｐ１〜Ｐｘの数を１サイクルのコマンドパターンのクロック長より少なくすることができる。
（２）シフトレジスタ部２３ａでの出力信号Ｐ１〜Ｐｘの数を削減することができるので、シフトレジスタ部２３ａの段数を削減して、回路面積の縮小を図ることができる。
（３）制御信号発生部２４ａにおいてシフトレジスタ部２３ａの各出力信号に対応したコマンドを各制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーに基づいて設定するためのパターンレジスタの数を削減することができる。従って、制御信号発生部２４ａの回路面積を削減することができる。
（４）シフトレジスタ部２３ａ及び制御信号発生部２４ａの回路面積の縮小により、このＢＩＳＴ回路を搭載した半導体装置のチップサイズを縮小することができる。
（５）１サイクルのコマンドパターンが長くなっても、シフトレジスタ部２３ａ及び制御信号発生部２４ａの回路面積の増大を抑制することができる。
（第二の実施の形態）
図７〜図１２は、第二の実施の形態を示す。この実施の形態は、複数のコマンドパターンを備えたＢＩＳＴ回路のＢＩＳＴクロック発生部２０及びコマンド発生部１８を示す。
【００７１】
この実施の形態では、例えば図１７に示すマーチングパターンにおける書き込み動作（ＷＲ）と、読み出し動作（ＲＤ）と、リードモディファイライト動作（ＲＭＷ）の３つのコマンドパターンを備える場合を示す。
【００７２】
図７に示すマスクカウンタ部２２ｂ、シフトレジスタ部２３ｂ、制御信号発生部２４ｂには３つの試験パターンの中からいずれかを選択するモード選択信号Ｍ１〜Ｍ３が入力される。また、クロック制御部２１ｂにはマスク信号ＭＡＳＫＣに加えて、ページライト動作及びページリード動作時に入力されるマスク信号ＭＡＳＫＡが前記モード発生部１４から入力される。
【００７３】
また、マスクカウンタ部２２ｂには、制御信号発生部２４ｂからマスク設定信号ＩＮＦＯが入力される。このマスク設定信号ＩＮＦＯは、前記第一の実施の形態のマスク設定信号Ｐ２バー、Ｐ３バーに相当する各モードにおけるマスク情報である。
【００７４】
クロック制御部２１ｂの具体的構成を図８に示す。このクロック制御部２１ｂは、前記第一の実施の形態のクロック制御部２１ａに、ＮＡＮＤ回路３５及びインバータ回路３６を付加したものである。そして、ＮＡＮＤ回路３５にマスク信号ＭＡＳＫＣ，ＭＡＳＫＡが入力される。
【００７５】
このような構成により、マスク信号ＭＡＳＫＣ，ＭＡＳＫＡのいずれかの入力に基づいて、クロック制御部２１ａと同様に動作して、マスククロック信号ＣＬＫＭが生成され、前記シフトレジスタ部２３ｂに出力される。
【００７６】
図９は、前記マスクカウンタ部２２ｂの具体的構成を示す。このマスクカウンタ部２２ｂは、前記第一の実施の形態のマスクカウンタ部２２ａに対し、ＮＯＲ回路３７ａ〜３７ｃ及びＮＡＮＤ回路３８を付加して、各モードにおけるマスク設定信号ＩＮＦＯを入力可能としている。
【００７７】
そして、各マスク設定信号ＩＮＦＯに基づいて、マスクカウンタ部２２ａと同様に動作して、マスク信号ＭＡＳＫＣが生成される。
図１０は、制御信号発生部２４ｂの具体的構成を示す。この制御信号発生部２４ｂは、３つの試験モードに対応してそれぞれパターンレジスタ３９ａ〜３９ｃが設けられ、各パターンレジスタ３９ａ〜３９ｃはモード選択信号Ｍ１〜Ｍ３に基づいていずれか１つが活性化される。
【００７８】
各パターンレジスタ３９ａ〜３９ｃには、シフトレジスタ部２３ｂの出力信号Ｐ１〜Ｐ６あるいは同Ｐ１〜Ｐ８がそれぞれ入力される。そして、各パターンレジスタ３９ａ〜３９ｃの出力信号が、論理合成部４０のＮＯＲ回路４１に入力され、各コマンドパターンに対応する制御信号ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバーか生成される。
【００７９】
図１２は、シフトレジスタ部２３ｂの具体的構成を示す。このシフトレジスタ部２３ｂは、８段のシフトレジスタ４２が直列に接続され、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ８がそれぞれ出力される。
【００８０】
各シフトレジスタ４２には、クリア制御部４３からクリア信号ＣＲがそれぞれ入力される。クリア制御部４３には、前記モード設定信号Ｍ１〜Ｍ３が入力され、そのモード設定信号Ｍ１〜Ｍ３によりクリア信号ＣＲが切替えられる。
【００８１】
すなわち、モード設定信号Ｍ３によりリードモディファイライト（ＲＭＷ）動作が設定されると、クリア制御部４３から出力されるクリア信号ＣＲにより、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ８が順次出力される。また、書き込み動作（ＷＲ）と、読み出し動作（ＲＤ）が設定されると、各シフトレジスタ４２から出力信号Ｐ１〜Ｐ６が順次出力され、出力信号Ｐ７，Ｐ８は出力されない。
【００８２】
上記のように構成されたＢＩＳＴクロック発生部２０及びコマンド発生部１８の動作を図１１に示す。同図に示すように、モード設定信号Ｍ１〜Ｍ３で設定される各コマンドパターンにおいて、前記第一の実施の形態と同様に動作する。
【００８３】
また、ページライト動作あるいはページリード動作時にマスク信号ＭＡＳＫＡが入力されると、クロック信号ＣＬＫがマスクされたマスククロック信号ＣＬＫＭが出力され続ける。
【００８４】
従って、この実施の形態では、複数のコマンドパターンを選択可能としながら、前記第一の実施の形態と同様な作用効果を得ることができる。
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、マスクカウンタ部２２ａに入力するマスク設定信号は、コマンドパターンに応じてシフトレジスタ部２３ａの出力信号を入力すればよい。
・マスクカウンタ部２２ａ，２２ｂにおいて、Ｄフリップフロップ回路の段数を調整することにより、マスクするクロック数を調整することができる。
・クロック信号ＣＬＫで同期しないＤＲＡＭにも使用することができる。
【００８５】
【発明の効果】
以上詳述したように、この発明はＢＩＳＴ回路のコマンド発生部の回路面積を縮小し得る半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態のＢＩＳＴクロック発生部及びコマンド発生部を示すブロック図である。
【図３】第一の実施の形態のクロック制御部を示す回路図である。
【図４】第一の実施の形態のマスクカウンタ部を示す回路図である。
【図５】第一の実施の形態の動作を示すタイミング波形図である。
【図６】第一の実施の形態の制御信号発生部を示す回路図である。
【図７】第二の実施の形態のＢＩＳＴクロック発生部及びコマンド発生部を示すブロック図である。
【図８】第二の実施の形態のクロック制御部を示す回路図である。
【図９】第二の実施の形態マスクカウンタ部を示す回路図である。
【図１０】第二の実施の形態の制御信号発生部を示す回路図である。
【図１１】第二の実施の形態の動作を示すタイミング波形図である。
【図１２】第二の実施の形態のシフトレジスタ部を示すブロック図である。
【図１３】ＢＩＳＴ回路を備えた半導体記憶装置を示すブロック図である。
【図１４】従来例を示すブロック図である。
【図１５】ＳＤＲＡＭのコマンドを示す説明図である。
【図１６】ＳＤＲＡＭのコマンドを示す説明図である。
【図１７】試験パターンに対するコマンドを示す説明図である。
【符号の説明】
２１，２１ａ，２１ｂ クロック制御部
２２，２２ａ，２２ｂ マスクカウンタ部
２３，２３ａ，２３ｂ シフトレジスタ部
２４，２４ａ，２４ｂ 制御信号発生部
ＣＬＫ クロック信号
Ｐ１〜Ｐ６ 出力信号
ＣＳバー、ＲＡＳバー、ＣＡＳバー、ＷＥバー 制御信号
ＭＡＳＫＣ マスク信号
ＣＬＫＭ マスククロック信号
Claims (8)
- クロック信号に基づいて、出力信号をシフトするシフトレジスタ部と、
前記シフトレジスタ部の出力信号と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号を生成して出力する制御信号発生部と、
前記制御信号発生部から同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、前記クロック信号をマスクするクロック制御部と
を備えたことを特徴とするＢＩＳＴ回路。 - 前記クロック制御部は、マスクカウンタ部から出力されるマスク信号に基づいて前記クロック信号をマスクしたマスククロック信号を前記シフトレジスタ部に出力し、前記マスクカウンタ部は、前記制御信号発生部から出力されるマスク設定信号に基づいて、前記マスク信号を生成することを特徴とする請求項１記載のＢＩＳＴ回路。
- 前記マスクカウンタ部は、前記マスク設定信号に基づいて、前記マスク信号のパルス幅を選択するパルス幅選択部を設けたことを特徴とする請求項２記載のＢＩＳＴ回路。
- 前記パルス幅選択部は、前記マスク設定信号に基づいて、カウントするクロック信号のクロック数を変化させるカウンタ回路で構成したことを特徴とする請求項３記載のＢＩＳＴ回路。
- 前記クロック制御部は、前記マスク信号を前記クロック信号に基づいてラッチして、マスククロック信号を生成することを特徴とする請求項２記載のＢＩＳＴ回路。
- 前記制御信号発生部は、モード設定信号に基づいて異なるコマンドパターンを設定するための制御信号を生成するパターンレジスタを備え、前記マスクカウンタ部は、前記コマンドパターン毎のマスク設定信号に基づいて、前記マスク信号を生成することを特徴とする請求項１乃至５のいずれかに記載のＢＩＳＴ回路。
- 請求項１乃至６のいずれかに記載のＢＩＳＴ回路と、該ＢＩＳＴ回路から出力されるコマンドに基づいて動作試験が行われる被テスト回路とを搭載したことを特徴とする半導体装置。
- クロック信号に基づいて、シフトレジスタ部の出力信号をシフトさせ、前記シフトレジスタ部の出力信号と、あらかじめ設定されているパターンレジスタとに基づいて、コマンドを設定するための制御信号を生成し、同一コマンドを設定するための制御信号が複数クロック長に亘って連続して出力されるとき、前記クロック信号をマスクすることを特徴とするＢＩＳＴ回路のコマンドパターン生成方法。
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